DE102018201872B4 - Leistungsmodul - Google Patents

Leistungsmodul Download PDF

Info

Publication number
DE102018201872B4
DE102018201872B4 DE102018201872.3A DE102018201872A DE102018201872B4 DE 102018201872 B4 DE102018201872 B4 DE 102018201872B4 DE 102018201872 A DE102018201872 A DE 102018201872A DE 102018201872 B4 DE102018201872 B4 DE 102018201872B4
Authority
DE
Germany
Prior art keywords
circuit pattern
chip component
electrode
spacers
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102018201872.3A
Other languages
English (en)
Other versions
DE102018201872A1 (de
Inventor
Takuya Takahashi
Yasutaka Shimizu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE102018201872A1 publication Critical patent/DE102018201872A1/de
Application granted granted Critical
Publication of DE102018201872B4 publication Critical patent/DE102018201872B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/83138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/1033—Gallium nitride [GaN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10015—Non-printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/20—Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
    • H05K2201/2036—Permanent spacer or stand-off in a printed circuit or printed circuit assembly
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Abstract

Leistungsmodul umfassend:• eine Leistungshalbleitervorrichtung (20); und• zumindest eine Chip-Komponente (10), die auf einem ersten Schaltungsmuster (CT1) und einem zweiten Schaltungsmuster (CT2) angeordnet ist, welche elektrisch mit der Leistungshalbleitervorrichtung (20) verbunden sind, und die derart angeordnet ist, dass sie das erste Schaltungsmuster (CT1) und das zweite Schaltungsmuster (CT2) überbrückt, wobei:• die zumindest eine Chip-Komponente (10) derart angeordnet ist, dass eine erste Elektrode (11) und eine zweite Elektrode (11) jeweils auf dem ersten Schaltungsmuster (CT1) und auf dem zweiten Schaltungsmuster (CT2) angeordnet sind, und die erste Elektrode (11) und die zweite Elektrode (11) und das erste Schaltungsmuster (CT1) und das zweite Schaltungsmuster (CT2) jeweils mit Lotschichten (12) verbunden sind;• zwischen einer unteren Fläche der zumindest einen Chip-Komponente (10) und dem ersten Schaltungsmuster (CT1) und der unteren Fläche der zumindest einen Chip-Komponente (10) und dem zweiten Schaltungsmuster (CT2) zwei Abstandhalter (13) jeweils parallel zueinander an Positionen vorgesehen sind, die nahe der ersten Elektrode (11) und der zweiten Elektrode (11) liegen;• die Lotschichten (12) nicht auf einer inneren Seite der beiden parallel zueinander liegenden Abstandshalter (13) existieren;• wobei die beiden Abstandshalter (13) derart angeordnet sind, dass sie in einer Draufsicht bezogen auf eine seitliche Fläche der zumindest einen Chip-Komponente (10) zu einer äußeren Seite herausragen; und• wobei die beiden Abstandshalter (13) jeweils einen Draht umfassen und mit dem ersten Schaltungsmuster (CT1) und dem zweiten Schaltungsmuster (CT2) mittels Drahtbonden verbunden werden.

Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft ein Leistungsmodul und insbesondere ein Leistungsmodul das eingerichtet ist, einen Betriebstemperaturbereich des Leistungsmoduls auszuweiten.
  • Beschreibung des Standes der Technik
  • Eine Chip-Komponente, die auf einem Leistungsmodul angebracht ist, welches eine Leistungshalbleitervorrichtung umfasst, ist Veränderungen aufgrund einer Wärmeentwicklung der Leistungshalbleitervorrichtung und Änderungen der Umgebungstemperatur ausgesetzt. Von den Chip-Komponenten wie einem Kondensator, einem Widerstand, einer Diode, und einem Thermistor, besteht beispielsweise ein Kondensator aus Keramik, aber ein Verdrahtungsmuster innerhalb des Leistungsmoduls besteht aus Metall, und somit existiert ein großer Unterschied im linearen Ausdehnungskoeffizienten zwischen solchen Elementen. Bei einer herkömmlichen Befestigungsmethode wird eine Lotdicke zwischen der Chip-Komponente und dem Verdrahtungsmuster nicht kontrolliert, und somit ist die Dicke des Lots ziemlich dünn. Dementsprechend ist es zur Erweiterung des Betriebstemperaturbereichs notwendig, eine Chip-Komponente einzusetzen, die eine spezielle Elektrodenstruktur besitzt, die widerstandsfähig gegenüber einer thermischen Belastung ist, was aber kostenintensiv ist.
  • In einem Fall, in dem die Chip-Komponenten darüber hinaus benachbart zueinander angebracht werden, ist es nach dem herkömmlichen Verfahren notwendig, den Abstand zwischen den Chip-Komponenten zu erweitern oder Wälle aus einem Resist-Material zwischen den Chip-Komponenten vorzusehen, so dass verhindert wird, dass sich das Lot der benachbarten Chip-Komponenten verbindet.
  • Andererseits wird zum Beispiel in der JP 2012 - 28 513 A ein Aufbau offenbart, in dem ein Abstandshalterelement direkt unterhalb der Chip-Komponente angeordnet ist, um die Chip-Komponente anzuheben, wodurch eine Länge zwischen der Chip-Komponente und einer Leiterplatte sichergestellt wird.
  • Im Aufbau in der JP 2012 - 28 513 A wird eine solche Struktur verwendet, um den Abstandshalter im Lot einzubetten, wodurch der Abstandshalter durch das Lot umschlossen wird, und dadurch ist es erforderlich, einen Lotbereich zu vergrößern. Aus diesem Grund entsteht ein großer Verbindungsbereich des Lots und der Chip-Komponente, was in einer übermäßig festen Verbindung des Lots und der Chip-Komponente resultiert, und somit wird eine größere Belastung auf die Chip-Komponente ausgeübt.
  • Wenn sich der Betriebstemperaturbereich des Leistungsmoduls erweitert, wird berücksichtigt, dass eine Verformung aufgrund eines Unterschieds im linearen Ausdehnungskoeffizienten zwischen den Elementen zu einer weiteren Erhöhung einer Biegebelastung auf die Chip-Komponente führt. Dementsprechend ist es erforderlich, den Verbindungsbereich des Lots und der Chip-Komponente zu reduzieren, aber in der JP 2012 - 28 513 A existiert eine strukturelle Einschränkung hinsichtlich des Aufbaus.
  • US 6 911 678 B2 offenbart eine oberflächenmontierbare, glasversiegelte Leuchtdiode, in welcher ein LED-Bare-Chip gegenüberliegende Oberflächen aufweist, die mit Elektroden zur externen Stromversorgung versehen sind. Ein Paar Dumet-Drähte sind separat mit den jeweiligen Elektroden verbunden, wobei der LED-Nacktchip dazwischen liegt. Der LED-Bare-Chip, die Elektroden und Teile der Dumet-Drähte sind integral glasversiegelt. Ein Paar metallischer Scheibenplatten weist in der Mitte Löcher auf. Sie sind auf beiden Seiten der Glasdichtung befestigt und mit Lötzinn beschichtet, so dass das aus der Glasdichtung herausragende Paar Dumet-Drähte durch die Löcher geführt werden kann.
  • WO 2006/ 070 457 A1 offenbart ein Verfahren zur Herstellung eines Schaltungsmoduls, bei welchem Metallschichten mit hoher Wärmeleitfähigkeit und eine isolierende Harzschicht laminiert werden, um einen laminierten Körper zu bilden, wobei die Metallschichten durch ein isolierendes Harz verbunden und integriert werden, und aus dem integrierten laminierten Körper werden mehrere Pakete geschnitten. Jedes Paket besteht aus Metallbasen und einem isolierenden Abstandshalter, der die Metallbasen elektrisch trennt und mechanisch verbindet. Die Metallbasis wird aus einem Teil der Metallschicht gebildet, der isolierende Abstandshalter wird aus einem Teil der isolierenden Harzschicht gebildet, die elektronische Komponente ist mit mindestens zwei Anschlüssen versehen, die auf dem Gehäuse angeordnet sind, und jeder Anschluss ist elektrisch mit dem Gehäuse verbunden Metallbasis, getrennt durch den isolierenden Abstandshalter.
  • US 2012 / 0 255 767 A1 offenbart eine Montagestruktur für ein spritzgeformtes Substrat und zur Montage von Komponenten. Ein Substrat umfasst leitende Abschnitte, die durch Pressen gebildet werden, und einen Harzabschnitt, der integral mit den leitenden Abschnitten spritzgegossen ist. Die leitenden Abschnitte bestehen aus einer Kupferlegierung. Der Harzabschnitt besteht beispielsweise aus PPS. Auf dem Substrat ist ein oberflächenmontierbares Bauelement montiert, bei dem es sich um ein elektronisches oberflächenmontierbares Bauelement handelt. Das oberflächenmontierte Bauteil weist an seinen gegenüberliegenden Seiten Elektroden auf, und die Elektroden und die jeweiligen leitenden Abschnitte sind mittels eines Lots elektrisch verbunden. Das Substrat weist ein Loch auf, das als Spannungsrelaxationsmechanismus fungiert und im Harzabschnitt (einem sich dadurch erstreckenden Abschnitt) zwischen Verbindungsabschnitten unter der oberflächenmontierbaren Komponente ausgebildet ist. Das Substrat verfügt außerdem über harzfreiliegende Abschnitte, die als Spannungsrelaxationsmechanismus fungieren und auf gegenüberliegenden Seiten der oberflächenmontierbaren Komponente ausgebildet sind.
  • US 2013 / 0 341 776 A1 offenbart ein elektronisches Gerät, welches ein Basissubstrat umfasst, wobei das Basissubstrat eine Verbindung enthält. Das elektronische Gerät umfasst weiterhin einen ersten Chip mit einem ersten Halbleiterbauelement, wobei das erste Halbleiterbauelement mit der Verbindung gekoppelt ist, und umfasst weiterhin einen zweiten Chip mit einem zweiten Halbleiterbauelement, wobei das zweite Halbleiterbauelement mit der Verbindung gekoppelt ist. Der erste und der zweite Chip werden in entgegengesetzter Ausrichtung am Basissubstrat befestigt.
  • Es ist eine Aufgabe der vorliegenden Erfindung ein Leistungsmodul bereitzustellen, das in der Lage ist, eine Belastung einer Chip-Komponente, welche auf einem Verdrahtungsmuster angebracht ist, zu verringern, und dessen Betriebstemperaturbereich zu erweitern.
  • Die Lösung dieser Aufgabe erfolgt durch die Merkmale der unabhängigen Ansprüche. Die Unteransprüche haben vorteilhafte Ausgestaltungen der Erfindung zum Inhalt.
  • Ein Leistungsmodul gemäß einem Aspekt der vorliegenden Erfindung umfasst eine Leistungshalbleitervorrichtung und eine Chip-Komponente. Die Chip-Komponente ist derart auf einem ersten Schaltungsmuster und einem zweiten Schaltungsmuster, welche elektrisch mit der Leistungshalbleitervorrichtung verbunden sind, angeordnet, dass sie das erste Schaltungsmuster und das zweite Schaltungsmuster überbrückt. Die Chip-Komponente ist so angeordnet, dass jeweils eine erste Elektrode und eine zweite Elektrode auf dem ersten Schaltungsmuster und auf dem zweiten Schaltungsmuster angeordnet sind, und die erste Elektrode und die zweite Elektrode und das erste Schaltungsmuster und das zweite Schaltungsmuster sind jeweils durch Lot-Schichten verbunden. Zwischen einer unteren Fläche der Chip-Komponente und dem ersten Schaltungsmuster und zwischen der unteren Fläche der Chip-Komponente und dem zweiten Schaltungsmuster sind jeweils zwei parallel liegende Abstandshalter nahe der ersten Elektrode und der zweiten Elektrode vorgesehen. Die Lotschichten existieren nicht auf einer inneren Seite der beiden parallel zueinander liegenden Abstandshalter.
  • Gemäß dem oben erwähnten Leistungsmodul ist es möglich, eine Belastung der auf dem Verdrahtungsmuster angeordneten Chip-Komponente abzuschwächen und deren Betriebstemperaturbereich zu erweitern.
  • Diese und weitere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden anhand der nachfolgenden detaillierten Beschreibung der vorliegenden Erfindung in Verbindung mit den beigefügten Zeichnungen deutlicher.
  • Kurze Beschreibung der Figuren
    • 1 ist eine Draufsicht zur Veranschaulichung eines Aufbaus eines Leistungsmoduls gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung.
    • 2 ist eine Schnittansicht zur Veranschaulichung des Aufbaus des Leistungsmoduls gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung.
    • 3 ist eine Schnittansicht zur Veranschaulichung eines modifizierten Beispiels von Abstandshaltern.
    • 4 ist eine Schnittansicht zur Veranschaulichung eines modifizierten Beispiels von Abstandshaltern.
    • 5 ist eine Schnittansicht zur Veranschaulichung eines modifizierten Beispiels von Abstandshaltern.
    • 6 ist eine Draufsicht zur Veranschaulichung eines Aufbaus, in dem eine Mehrzahl von Chip-Komponenten angebracht ist.
    • 7 ist eine Schnittansicht zur Veranschaulichung des Aufbaus, in dem die Mehrzahl von Chip-Komponenten angebracht ist.
    • 8 ist eine Draufsicht zur Veranschaulichung eines Aufbaus, in dem die Mehrzahl von Chip-Komponenten elektrisch in Serie geschaltet ist.
    • 9 ist eine Ansicht zur Veranschaulichung eines Aufbaus, in dem die Chip-Komponenten auf einer Leistungshalbleitervorrichtung parallel geschaltet sind.
  • Beschreibung der bevorzugten Ausführungsform
  • <Bevorzugte Ausführungsform>
  • 1 ist eine Draufsicht zur Veranschaulichung eines Aufbaus eines Leistungsmoduls 100 gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. Wie in 1 veranschaulicht, umfasst das Leistungsmodul 100 eine Leistungshalbleitervorrichtung 20 und eine Chip-Komponente 10, welche auf einem Schaltungsmuster CT1 und einem Schaltungsmuster CT2 angeordnet ist, welche elektrisch mit den Hauptelektroden der Leistungshalbleitervorrichtung 20 verbunden sind, so dass das Schaltungsmuster CT1 und das Schaltungsmuster CT2 überbrückt werden.
  • Eine Hauptelektrode auf einer Seite einer oberen Fläche der Leistungshalbleitervorrichtung 20 ist über eine Mehrzahl von Drähten WR1 mit Drahtbonden elektrisch mit dem Schaltungsmuster CT2 verbunden, und eine Hauptelektrode einer Seite einer unteren Fläche der Leistungshalbleitervorrichtung 20 ist über ein Lot (nicht gezeigt) elektrisch mit dem Schaltungsmuster CT1 verbunden. Des Weiteren ist eine Steuerelektrode (nicht gezeigt) auf der Seite der oberen Fläche der Leistungshalbleitervorrichtung 20 angeordnet, und die Steuerelektrode ist mit einer Steuerschaltung (nicht gezeigt) oder dergleichen über einen Draht WR2 mit einer Drahtbonde verbunden. Es ist zu beachten, dass die Schaltungsmuster CT1 und CT2 auf einem isolierenden Substrat angeordnet sind, dass die Darstellung des isolierenden Substrats aber ausgelassen ist.
  • Die Elektroden 11 sind jeweils an beiden Endflächen der Chip-Komponente 10 vorgesehen und die Schaltungsmuster CT1 und CT2 sind mittels der Lotschichten 12 verbunden, wodurch die Chip-Komponente 10 und die Schaltungsmuster CT1 und CT2 elektrisch verbunden werden. Darüber hinaus sind auf einer Seite einer unteren Fläche der Chip-Komponente 10 jeweils parallel zueinander liegende Abstandshalter 13 an Positionen nahe der Elektroden 11 vorgesehen, so dass diese parallel zu den Elektroden 11 der Chip-Komponente 10 liegen.
  • Die beiden Abstandshalter 13 sind so angeordnet, dass sie in Bezug zu den seitlichen Flächen der Chip-Komponente 10 zur äußeren Seite hervorragen, wenn sie von der oberen Seite betrachtet werden, und sie sind mit den Schaltungsmustern CT1 und CT2 in Bereichen der Bonding-Pads BD auf der äußeren Seite der Chip-Komponente 10 mit Drahtbonden verbunden.
  • Ein Schnittaufbau der Chip-Komponente 10 aus 1 entlang der Linie A-A wird in 2 veranschaulicht. Wie in 2 veranschaulicht, sind die Schaltungsmuster CT1 und CT2 auf einem isolierenden Substrat 1 angeordnet, und die Abstandshalter 13, die über einen kreisförmigen Querschnitt verfügen, sind zwischen der unteren Fläche der Chip-Komponente 10 und den Schaltungsmustern CT1 und CT2 angeordnet. Die Lotschichten 12 sind derart angeordnet, dass sie einen Bereich zwischen den Flächen der Elektroden 11 der Chip-Komponente 10 und den oberen Flächen der Schaltungsmuster CT1 und CT2 verbinden. Die Lotschichten 12 existieren jedoch nicht auf einer inneren Seite der Abstandshalter 13 (die den Elektroden 11 gegenüberliegende Seite).
  • Dies liegt an einer Lücke zwischen der Chip-Komponente 10 und den Schaltungsmustern CT1 und CT2, die durch das Bereitstellen der Abstandshalter 13 ausgebildet wird, was dazu führt, dass ein Lotmaterial unter den Elektroden 11 aufgrund der Oberflächenspannung stagniert, wenn das Lotmaterial geschmolzen wird, wodurch verhindert wird, dass das Lotmaterial zur inneren Seite der Abstandshalter 13 vordringt. Aus diesem Grund ist ein Anordnungsbereich für die Lotschichten 12 begrenzt, und somit kann ein Lotverbindungsbereich der Lotschichten 12 und der Chip-Komponente 10 im Vergleich zu einem herkömmlichen Verfahren reduziert werden, um zu verhindern, dass die Lotschichten 12 und die Chip-Komponente 10 übermäßig fest verbunden werden, wodurch eine thermische Belastung der Chip-Komponente 10 reduziert werden kann.
  • Es ist zu beachten, dass der Querschnitt der Abstandshalter 13 kreisförmig ausgebildet ist, wodurch verhindert werden kann, dass sich eine Belastung teilweise auf die Chip-Komponente 10 konzentriert.
  • Des Weiteren kann eine Dicke der Lotschichten 12 durch das Bereitstellen der Abstandshalter 13 kontrolliert werden, wodurch eine thermische Belastung der Chip-Komponente 10 im Vergleich zu einem herkömmlichen Verfahren reduziert werden kann, in welchem eine Dicke des Lots nicht kontrolliert wird. Es ist zu beachten, dass in einem Fall, in dem Aluminium- (Al) Drähte als Abstandshalter 13 eingesetzt werden, deren Höhe auf 20 µm bis 500 µm festgelegt wird. Dies entspricht einem Durchmesser von üblicherweise eingesetzten Al-Drähten.
  • Des Weiteren werden die Abstandshalter 13 derart ausgelegt, dass sie eine Länge besitzen, die in Bezug zu den seitlichen Flächen der Chip-Komponente 10 herausragt, und dadurch kann verhindert werden, dass sich die Chip-Komponente 10 aufgrund einer Fehlausrichtung zum Zeitpunkt der Befestigung der Chip-Komponente 10, von den Abstandshaltern 13 löst.
  • Es ist zu beachten, dass Drähte als Abstandshalter 13 eingesetzt werden, und somit die Dicke der Lotschichten 12 durch einen Durchmesser der Drähte kontrolliert werden kann, wodurch die Fertigungsbedingungen der Chip-Komponente 10 entsprechend der Eigenschaften des Lotmaterials optimiert werden können.
  • Des Weiteren werden Drähte als Abstandshalter 13 eingesetzt, und somit können die Abstandshalter 13, wie in 1 veranschaulicht, mit den Schaltungsmustern CT1 und CT2 mittels Drahtbonden verbunden werden, und ein Fixierungsvorgang der Abstandshalter 13 kann durch den Einsatz einer Bonding-Vorrichtung der Leistungshalbleitervorrichtung 20 ausgeführt werden, wodurch es ermöglicht wird, eine Erhöhung von Herstellungskosten zu vermeiden.
  • Ein Überblick eines Fertigungsprozesses des Leistungsmoduls 100 für den Fall, dass Al-Drähte als Abstandshalter 13 eingesetzt werden, stellt sich wie folgt dar.
  • An Positionen zur Anordnung der Abstandshalter 13 der Schaltungsmuster CT1 und CT2 auf dem isolierenden Substrat 1 werden Al-Drähte durch Ultraschall-Bonden miteinander verbunden, um die Abstandshalter 13 zu fixieren. Als Nächstes wird ein plättchenartiges Lotmaterial an Positionen zur Anordnung der Chip-Komponente 10 angebracht und die Halbleitervorrichtung 20 und die Chip-Komponente 10 und die Leistungshalbleitervorrichtung 20 werden auf diesem angebracht. Danach wird das Lotmaterial durch einen Reflow-Prozess geschmolzen, um die Chip-Komponente 10 und die Leistungshalbleitervorrichtung 20 und die Schaltungsmuster CT1 und CT2 mittels des Lotmaterials zu verbinden.
  • Es ist zu beachten, dass es in einem Fall, in dem eine Lotpaste als Lotmaterial eingesetzt wird, wünschenswert ist, dass die Al-Drähte durch ein Ultraschall-Bonden an den Positionen zur Anordnung der Abstandshalter 13 verbunden werden, nachdem das Lotmaterial an vordefinierten Positionen aufgedruckt wurde. Dadurch kann verhindert werden, dass das Aufdrucken der Lotpaste durch die Al-Drähte behindert wird.
  • <Modifiziertes Beispiel>
  • Im oben beschriebenen Leistungsmodul 100 ist ein Beispiel zur Verwendung von Al-Drähten als Abstandshalter 13 veranschaulicht, aber die vorliegende Erfindung ist nicht darauf beschränkt. Wie zum Beispiel in 3 veranschaulicht, können Abstandshalter 131 mit einem dreieckigen Querschnitt eingesetzt werden. Des Weiteren können, wie in 4 veranschaulicht, Abstandshalter 132 mit einem viereckigen Querschnitt eingesetzt werden. Des Weiteren können, wie in 5 veranschaulicht, Abstandshalter 133 mit einem elliptischen Querschnitt eingesetzt werden.
  • In diesem Fall bestehen die Abstandshalter 131, 132 und 133 aus einem Metall wie Al, das eine niedrige Benetzbarkeit in Bezug auf das Lotmaterial im Vergleich zu Kupfer, Gold oder dergleichen besitzt, und somit kann verhindert werden, dass das Lotmaterial sich zu einem Rand des Musters ausbreitet, die Lotverbindungsbereiche der Lotschichten 12 und die Schaltungsmuster CT1 und CT2 können reduziert werden, und es kann verhindert werden, dass die Lotschichten 12 und die Chip-Komponente 10 übermäßig fest verbunden werden, wodurch eine thermische Belastung der Chip-Komponente 10 reduziert werden kann.
  • Darüber hinaus ist das Material der Abstandshalter 13, 131, 132 und 133 nicht auf Al beschränkt, und Materialien, die über eine geringere Benetzbarkeit bezüglich des Lotmaterials verfügen als Al, wie ein Harzmaterial oder ein Lot-Resist oder dergleichen und ein Keramikmaterial, können ebenfalls eingesetzt werden. In einem Fall, in dem ein Harzmaterial eines Lot-Resists oder dergleichen eingesetzt wird, kann ein chemisches Verbindungsverfahren und ein Verbinden mit dem Schaltungsmuster mittels eines Klebstoffs angewendet werden. In einem Fall, in dem ein Keramikmaterial eingesetzt wird, kann ein Verbinden mit dem Schaltungsmuster durch ein Hartlöten angewendet werden. Solange das Lotmaterial daran gehindert wird, in die innere Seite der Abstandshalter zu fließen, kann das Schaltungsmuster im Voraus einer Prozessierung unterzogen werden, so dass es teilweise hervorragt, um als Abstandshalter zu fungieren. In einem solchen Fall besitzen die Abstandshalter 131, 132 und 133 aufgrund ihrer Schnittformen weitere Vorteile hinsichtlich ihrer Prozessierbarkeit.
  • Darüber hinaus ist wie in 1 veranschaulicht, in dem oben beschriebenen Leistungsmodul 100 ein Aufbau veranschaulicht, in dem die Leistungshalbleitervorrichtung 20 und die Chip-Komponente 10 auf den gemeinsamen Schaltungsmustern CT1 und CT2 angebracht sind, aber der Aufbau ist nicht darauf beschränkt.
  • <Ein weiteres Beispiel zur Befestigung der Chip-Komponente>
  • In dem in 1 veranschaulichten Leistungsmodul 100 wird ein Beispiel veranschaulicht, in dem die Chip-Komponente 10 auf den Schaltungsmustern CT1 und CT2 angebracht ist, aber die Anzahl der anzubringenden Chip-Komponenten 10 ist nicht auf Eins begrenzt, und die vorliegende Ausführungsform ist in einem Fall, in dem zwei oder mehr Chip-Komponenten angebracht werden ebenso wirksam.
  • 6 ist eine Draufsicht zur Veranschaulichung eines Aufbaus, in dem zwei Chip-Komponenten 10 parallel auf den Schaltungsmustern CT1 und CT2 angebracht sind. Es ist zu beachten, dass der Einfachheit halber nur eine Anordnung der Chip-Komponenten 10 in 6 veranschaulicht ist. Wie in 6 veranschaulicht, sind die beiden Chip-Komponenten 10 derart angeordnet, dass sie parallel zueinander liegen und dass sie die Schaltungsmuster CT1 und CT2 überbrücken.
  • Die Elektroden 11, die auf den Endflächen auf jeweils einer Seite jeder der beiden Chip-Komponenten 10 angeordnet sind und das Schaltungsmuster CT1 werden mit den Lotschichten 12 verbunden, und die Elektroden 11, die auf den Endflächen auf einer anderen Seite jeder der beiden Chip-Komponenten 10 angeordnet sind und das Schaltungsmuster CT2 werden mit den Lotschichten 12 verbunden, wodurch die beiden Chip-Komponenten 10 zwischen den Schaltungsmustern CT1 und CT2 in Form einer Parallelschaltung elektrisch verbunden werden.
  • Auf der Seite der unteren Fläche der beiden Chip-Komponenten 10 sind Abstandshalter 130, die sich derart erstrecken, dass sie auf einer Seite jeder der beiden Chip-Komponenten 10 parallel zu den Elektroden 11 liegen, und Abstandshalter 130, die sich derart erstrecken, dass sie auf einer anderen Seite jeder der beiden Chip-Komponenten 10 parallel zu den Elektroden 11 liegen, an Positionen nahe der Elektroden 11 auf jeweils einer Seite und einer anderen Seite vorgesehen.
  • Die beiden Abstandshalter 130 sind so eingerichtet, dass sie eine solche Länge besitzen, dass sie der äußeren seitlichen Flächen der Anordnung der beiden Chip-Komponenten 10 bei einer Betrachtung von der der oberen Seite aus, zur äußeren Seite herausragen, und sie werden mittels Drahtbonden mit den Schaltungsmustern CT1 und CT2 in Bereichen der Bonding-Pads BD auf der äußeren Seite der Anordnung der Chip-Komponenten 10 verbunden.
  • Ein Schnittaufbau der Chip-Komponenten 10 aus 6 entlang der Linie B-B wird in 7 veranschaulicht. Wie in 7 veranschaulicht, kommen die unteren Flächen der Chip-Komponenten 10 in Kontakt mit den oberen Flächen der Abstandshalter 130 und werden mit den Schaltungsmustern CT1 und CT2 in den Bereichen der Bonding-pads BD auf der äußeren Seite der Anordnung der beiden Chip-Komponenten 10 verbunden, wodurch sie fixiert werden.
  • Auf diese Weise werden die Bonding-Pads nicht zwischen den Chip-Komponenten bereitgestellt, und somit kann ein Anordnungsabstand der Chip-Komponenten 10 verkleinert werden, wodurch es ermöglicht wird, eine Anbringungsdichte der Chip-Komponenten 10 zu erhöhen.
  • Das heißt, in einem Fall, in dem zwei oder mehr Chip-Komponenten nach einem herkömmlichen Verfahren parallel angebracht werden, ist es notwendig einen Lot-Resist zwischen den Chip-Komponenten anzubringen, um eine einheitliche Dicke der Lotschichten in den Chip-Komponenten zu erreichen. Aus diesem Grund wird der Anordnungsabstand der Chip-Komponenten durch die Dicke des Lot-Resists begrenzt, und somit kann der Anordnungsabstand nicht kleiner gemacht werden, als die Dicke des Lot-Resists. Im vorliegenden Beispiel ist es jedoch nicht notwendig, dass etwas zwischen den Chip-Komponenten 10 angeordnet wird, wodurch es möglich ist, die Anbringungsdichte der Chip-Komponenten 10 zu erhöhen.
  • Es ist zu beachten, dass in 6 ein Beispiel veranschaulicht wird, in dem die beiden Chip-Komponenten 10 zwischen den Schaltungsmustern CT1 und CT2 in Form einer Parallelschaltung elektrisch verbunden werden, aber es ist auch möglich, die beiden Chip-Komponenten 10 seriell zu verbinden, indem eine Ausprägung des Schaltungsmusters in einer Draufsicht verändert wird.
  • Das heißt, in einem wie in 8 veranschaulichten Fall, in dem das Schaltungsmuster CT1 aus zwei unabhängigen Schaltungsmustern CT11 und CT12 besteht, wird der Abstandshalter 130 derart auf den Schaltungsmustern CT11 und CT12 angeordnet, dass er die Schaltungsmuster CT11 und CT12 überbrückt, und der Abstandshalter 130 wird auf dem Schaltungsmuster CT2 angeordnet. Die Elektrode 11 auf dem Schaltungsmuster CT11 wird durch die Lotschicht 12 mit dem Schaltungsmuster CT11 verbunden, und die Elektrode 11 auf dem Schaltungsmuster CT12 wird durch die Lotschicht 12 mit dem Schaltungsmuster CT12 verbunden, wodurch es ermöglicht wird, die beiden Chip-Komponenten 10 in Form einer Serienschaltung elektrisch zu verbinden.
  • In diesem Fall sind die Abstandshalter 130 aus einem isolierenden Material wie einem HarzMaterial und einem Keramikmaterial hergestellt, und somit wird verhindert, dass die beiden Chip-Komponenten 10 kurzgeschlossen werden, selbst wenn die Abstandshalter 130 in Kontakt mit den Lotschichten 12 kommen.
  • <Anwendung auf eine Halbleitervorrichtung mit einer breiten Bandlücke>
  • Eine Halbleitervorrichtung mit einer breiten Bandlücke, die einen Halbleiter mit einer breiteren Bandlücke als ein Silicium- (Si) Halbleiter einsetzt, wie ein Siliciumcarbid- (SiC) Halbleiter und ein Galliumnitrid- (GaN) Halbleiter, verfügt über eine ausgezeichnete Spannungsfestigkeitseigenschaft, besitzt eine hohe zulässige Stromdichte, und verfügt auch über eine hohe Wärmebeständigkeitseigenschaft im Vergleich zur Si-Halbleitervorrichtung, die einen Si-Halbleiter einsetzt, und kann somit ihren Betrieb unter hohen Temperaturen ausführen.
  • In 9 ist ein Aufbau eines Moduls veranschaulicht, welches über den Kondensator 10 als Chip-Komponente verfügt, der parallel zum MOS-Transistor 20 als Leistungshalbleitervorrichtung geschaltet ist, in dem der Kondensator 10 als ein Snubber-Kondensator zur Unterdrückung einer Stoßspannung fungiert. Es ist zu beachten, dass in einer RC-Snubber-Schaltung ein Widerstandselement in Serie zu einem Kondensator geschaltet wird, aber deren Veranschaulichung ist der Einfachheit halber ausgelassen.
  • Die Chip-Komponente, die eine Schutzschaltung ausbildet, wie der Kondensator 10, ist wie in 1 veranschaulicht nahe der Leistungshalbleitervorrichtung 20 angeordnet. Wenn eine Halbleitervorrichtung mit einer breiten Bandlücke als Leistungshalbleitervorrichtung eingesetzt wird, kann der Betrieb unter hohen Temperaturen ausgeführt werden, und somit wird eine thermische Belastung auf die Chip-Komponente 10 größer im Vergleich zu dem Fall, in dem eine Si-Halbleitervorrichtung eingesetzt wird.
  • Im Leistungsmodul 100, gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung, sind die Abstandshalter 13 jedoch unterhalb der Chip-Komponente 10 angeordnet, und somit kann der Lotverbindungsbereich der Lotschicht 12 und der Chip-Komponente 10 reduziert werden und es kann verhindert werden, dass die Lotschicht 12 und die Chip-Komponente 10 übermäßig fest verbunden werden, wodurch eine Reduzierung einer thermischen Belastung auf die Chip-Komponente 10 ermöglicht wird. Des Weiteren können durch das Bereitstellen der Abstandshalter 13 die Lotschichten 12 verdickt werden, wodurch eine thermische Belastung der Chip-Komponente 10 reduziert werden kann. Aus diesem Grund ist es selbst in dem Fall, in dem der Betrieb einer Halbleitervorrichtung mit einer breiten Bandlücke unter einer hohen Temperatur ausgeführt wird, möglich, ein Erzeugen von Defekten innerhalb der Chip-Komponente 10 aufgrund einer thermischen Belastung zu reduzieren.
  • Es ist zu beachten, dass in der obigen Beschreibung ein oberflächenmontierter Kondensator beispielhaft als die Chip-Komponente 10 aufgezeigt wird, aber die vorliegende Ausführungsform und das vorliegende Beispiel sind auch auf eine Chip-Komponente anwendbar, die eine Oberflächenmontage voraussetzt, wie einen Widerstand, eine Diode, und einen Thermistor.
  • Bezugszeichenliste
    • 10
    Chip-Komponente
    11
    Elektroden
    12
    Lotschichten
    13
    Abstandshalter
    20
    Leistungshalbleitervorrichtung
    100
    Leistungsmodul
    130
    Abstandshalter
    131
    Abstandshalter
    132
    Abstandshalter
    133
    Abstandshalter
    CT1
    erstes Schaltungsmuster
    CT2
    zweites Schaltungsmuster
    CT11
    Schaltungsmuster
    CT12
    Schaltungsmuster

Claims (6)

  1. Leistungsmodul umfassend: • eine Leistungshalbleitervorrichtung (20); und • zumindest eine Chip-Komponente (10), die auf einem ersten Schaltungsmuster (CT1) und einem zweiten Schaltungsmuster (CT2) angeordnet ist, welche elektrisch mit der Leistungshalbleitervorrichtung (20) verbunden sind, und die derart angeordnet ist, dass sie das erste Schaltungsmuster (CT1) und das zweite Schaltungsmuster (CT2) überbrückt, wobei: • die zumindest eine Chip-Komponente (10) derart angeordnet ist, dass eine erste Elektrode (11) und eine zweite Elektrode (11) jeweils auf dem ersten Schaltungsmuster (CT1) und auf dem zweiten Schaltungsmuster (CT2) angeordnet sind, und die erste Elektrode (11) und die zweite Elektrode (11) und das erste Schaltungsmuster (CT1) und das zweite Schaltungsmuster (CT2) jeweils mit Lotschichten (12) verbunden sind; • zwischen einer unteren Fläche der zumindest einen Chip-Komponente (10) und dem ersten Schaltungsmuster (CT1) und der unteren Fläche der zumindest einen Chip-Komponente (10) und dem zweiten Schaltungsmuster (CT2) zwei Abstandhalter (13) jeweils parallel zueinander an Positionen vorgesehen sind, die nahe der ersten Elektrode (11) und der zweiten Elektrode (11) liegen; • die Lotschichten (12) nicht auf einer inneren Seite der beiden parallel zueinander liegenden Abstandshalter (13) existieren; • wobei die beiden Abstandshalter (13) derart angeordnet sind, dass sie in einer Draufsicht bezogen auf eine seitliche Fläche der zumindest einen Chip-Komponente (10) zu einer äußeren Seite herausragen; und • wobei die beiden Abstandshalter (13) jeweils einen Draht umfassen und mit dem ersten Schaltungsmuster (CT1) und dem zweiten Schaltungsmuster (CT2) mittels Drahtbonden verbunden werden.
  2. Leistungsmodul umfassend: • eine Leistungshalbleitervorrichtung (20); und • eine Chip-Komponente (10), die auf einem ersten Schaltungsmuster (CT1) und einem zweiten Schaltungsmuster (CT2) angeordnet ist, welche elektrisch mit der Leistungshalbleitervorrichtung (20) verbunden sind, und die derart angeordnet ist, dass sie das erste Schaltungsmuster (CT1) und das zweite Schaltungsmuster (CT2) überbrückt, wobei: • die Chip-Komponente (10) derart angeordnet ist, dass eine erste Elektrode (11) und eine zweite Elektrode (11) jeweils auf dem ersten Schaltungsmuster (CT1) und auf dem zweiten Schaltungsmuster (CT2) angeordnet sind, und die erste Elektrode (11) und die zweite Elektrode (11) und das erste Schaltungsmuster (CT1) und das zweite Schaltungsmuster (CT2) jeweils mit Lotschichten (12) verbunden sind; • zwischen einer unteren Fläche der Chip-Komponente (10) und dem ersten Schaltungsmuster (CT1) und der unteren Fläche der Chip-Komponente (10) und dem zweiten Schaltungsmuster (CT2) zwei Abstandhalter (13) jeweils parallel zueinander an Positionen vorgesehen sind, die nahe der ersten Elektrode (11) und der zweiten Elektrode (11) liegen; • die Lotschichten (12) nicht auf einer inneren Seite der beiden parallel zueinander liegenden Abstandshalter (13) existieren; und • wobei ein Querschnitt der beiden Abstandshalter (13) eine Kreisform darstellt.
  3. Leistungsmodul umfassend: • eine Leistungshalbleitervorrichtung (20); und • eine Chip-Komponente (10), die auf einem ersten Schaltungsmuster (CT1) und einem zweiten Schaltungsmuster (CT2) angeordnet ist, welche elektrisch mit der Leistungshalbleitervorrichtung (20) verbunden sind, und die derart angeordnet ist, dass sie das erste Schaltungsmuster (CT1) und das zweite Schaltungsmuster (CT2) überbrückt, wobei: • die Chip-Komponente (10) derart angeordnet ist, dass eine erste Elektrode (11) und eine zweite Elektrode (11) jeweils auf dem ersten Schaltungsmuster (CT1) und auf dem zweiten Schaltungsmuster (CT2) angeordnet sind, und die erste Elektrode (11) und die zweite Elektrode (11) und das erste Schaltungsmuster (CT1) und das zweite Schaltungsmuster (CT2) jeweils mit Lotschichten (12) verbunden sind; • zwischen einer unteren Fläche der Chip-Komponente (10) und dem ersten Schaltungsmuster (CT1) und der unteren Fläche der Chip-Komponente (10) und dem zweiten Schaltungsmuster (CT2) zwei Abstandhalter (13) jeweils parallel zueinander an Positionen vorgesehen sind, die nahe der ersten Elektrode (11) und der zweiten Elektrode (11) liegen; • die Lotschichten (12) nicht auf einer inneren Seite der beiden parallel zueinander liegenden Abstandshalter (13) existieren; und • wobei die beiden Abstandshalter (13) jeweils aus einem Metall bestehen, das in Bezug zu einem Lotmaterial eine vergleichsweise geringe Benetzbarkeit aufweist.
  4. Leistungsmodul nach Anspruch 2 oder 3, wobei die beiden Abstandshalter (13) derart angeordnet sind, dass sie in einer Draufsicht bezogen auf eine seitliche Fläche der Chip-Komponente (10) zu einer äußeren Seite herausragen.
  5. Leistungsmodul nach Anspruch 2 oder 3, wobei: • die Chip-Komponente (10) eine Mehrzahl von Chip-Komponenten (10) umfasst, die derart angeordnet sind, dass sie parallel zueinander liegen und derart angeordnet sind, dass sie das erste Schaltungsmuster (CT1) und das zweite Schaltungsmuster (CT2) überbrücken; und • die beiden Abstandshalter (13) über eine Länge verfügen, die es jeder der Mehrzahl von Chip-Komponenten (10) ermöglicht, darauf angebracht zu werden, und die derart angeordnet sind, dass sie in einer Draufsicht zu einer äußeren Seite bezüglich einer seitlichen Fläche einer Anordnung der Mehrzahl von Chip-Komponenten (10) herausragen.
  6. Leistungsmodul nach einem der vorherigen Ansprüche, wobei die Leistungshalbleitervorrichtung (20) aus einer Halbleitervorrichtung mit einer breiten Bandlücke besteht.
DE102018201872.3A 2017-05-25 2018-02-07 Leistungsmodul Active DE102018201872B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-103585 2017-05-25
JP2017103585A JP6858642B2 (ja) 2017-05-25 2017-05-25 パワーモジュール

Publications (2)

Publication Number Publication Date
DE102018201872A1 DE102018201872A1 (de) 2018-11-29
DE102018201872B4 true DE102018201872B4 (de) 2023-12-28

Family

ID=63895056

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018201872.3A Active DE102018201872B4 (de) 2017-05-25 2018-02-07 Leistungsmodul

Country Status (4)

Country Link
US (1) US10117335B1 (de)
JP (1) JP6858642B2 (de)
CN (1) CN108933087B (de)
DE (1) DE102018201872B4 (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021229837A1 (ja) * 2020-05-12 2021-11-18 住友電気工業株式会社 半導体装置
DE102020208814A1 (de) 2020-07-15 2022-01-20 Robert Bosch Gesellschaft mit beschränkter Haftung Kondensatoranordnung und Verfahren zum Verbinden eines elektronischen Kondensators mit einem Trägersubstrat
GB2623543A (en) * 2022-10-19 2024-04-24 Rolls Royce Deutschland Ltd & Co Kg Method of managing heat dissipation for surface mounted devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6911678B2 (en) 2003-05-30 2005-06-28 Stanley Electric Co., Ltd. Glass-sealed light-emitting diode
WO2006070457A1 (ja) 2004-12-28 2006-07-06 Matsushita Electric Works, Ltd. 高熱伝導性回路モジュールの製造方法及び高熱伝導性回路モジュール
US20120255767A1 (en) 2009-12-24 2012-10-11 Furukawa Automotive Systems, Inc. Assembly structure for injection molded substrate and for mounting component
US20130341776A1 (en) 2012-06-21 2013-12-26 Freescale Semiconductor. Inc. Semiconductor Device Apparatus and Assembly with Opposite Die Orientations

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0533568U (ja) * 1991-10-03 1993-04-30 三菱電機株式会社 リードレス部品実装構造
JPH0745926A (ja) * 1993-07-27 1995-02-14 Toyota Autom Loom Works Ltd 部品実装用基板及び実装方法
JP3347279B2 (ja) * 1997-12-19 2002-11-20 三菱電機株式会社 半導体装置およびその製造方法
JP4350366B2 (ja) * 2002-12-24 2009-10-21 パナソニック株式会社 電子部品内蔵モジュール
KR101122492B1 (ko) * 2004-11-16 2012-02-29 강준모 솔더 범프를 구비한 반도체 장치 및 그 제조방법
JP2012028513A (ja) 2010-07-22 2012-02-09 Elpida Memory Inc 半導体装置及びその製造方法
US8441127B2 (en) * 2011-06-29 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Bump-on-trace structures with wide and narrow portions
KR101936232B1 (ko) * 2012-05-24 2019-01-08 삼성전자주식회사 전기적 연결 구조 및 그 제조방법
JP6070168B2 (ja) * 2012-12-24 2017-02-01 株式会社デンソー 回路基板
DE112014003203B4 (de) * 2013-07-10 2019-08-01 Mitsubishi Electric Corporation Halbleitereinheit und Verfahren zur Herstellung derselben
US9275955B2 (en) * 2013-12-18 2016-03-01 Intel Corporation Integrated circuit package with embedded bridge
CN105575924B (zh) * 2014-10-15 2018-07-03 台达电子工业股份有限公司 功率模块
KR20160099440A (ko) * 2015-02-12 2016-08-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 기판 분리 및 비도핑 채널을 갖는 집적 회로 구조물

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6911678B2 (en) 2003-05-30 2005-06-28 Stanley Electric Co., Ltd. Glass-sealed light-emitting diode
WO2006070457A1 (ja) 2004-12-28 2006-07-06 Matsushita Electric Works, Ltd. 高熱伝導性回路モジュールの製造方法及び高熱伝導性回路モジュール
US20120255767A1 (en) 2009-12-24 2012-10-11 Furukawa Automotive Systems, Inc. Assembly structure for injection molded substrate and for mounting component
US20130341776A1 (en) 2012-06-21 2013-12-26 Freescale Semiconductor. Inc. Semiconductor Device Apparatus and Assembly with Opposite Die Orientations

Also Published As

Publication number Publication date
CN108933087A (zh) 2018-12-04
US10117335B1 (en) 2018-10-30
DE102018201872A1 (de) 2018-11-29
JP6858642B2 (ja) 2021-04-14
CN108933087B (zh) 2022-06-24
JP2018200918A (ja) 2018-12-20

Similar Documents

Publication Publication Date Title
DE112008000229B4 (de) Leistungshalbleitervorrichtung
DE102005040058B4 (de) Leistungshalbleitermodul und Verfahren zur Herstellung desselben
EP0221399B1 (de) Leistungshalbleitermodul
DE102014213564B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE10066441B4 (de) Halbleitervorrichtung mit Abstrahlungsbauteilen
DE102016206865B4 (de) Halbleitervorrichtung
EP3262667B1 (de) Elektrischer anschlusskontakt fuer ein keramisches bauelement, keramisches bauelement, bauelementanordnung und verfahren zur deren herstellung
DE102014202651B4 (de) Halbleitervorrichtungen und Halbleitermodul
DE102007025950B4 (de) Halbleitervorrichtung und ihr Herstellungsverfahren
DE10033977B4 (de) Zwischenverbindungsstruktur zum Einsatz von Halbleiterchips auf Schichtträgern
DE102010030317B4 (de) Schaltungsanordnung mit Shuntwiderstand
DE102009055691B4 (de) Leistungshalbleitermodul
DE102018201872B4 (de) Leistungsmodul
DE102004021075B4 (de) Halbleiterbauelement mit anisotrop thermisch leitender Radiatorbasis und Verfahren zu seiner Herstellung
DE102011079708B4 (de) Trägervorrichtung, elektrische vorrichtung mit einer trägervorrichtung und verfahren zur herstellung dieser
DE102017200256A1 (de) Elektrodenanschluss, Halbleitervorrichtung und Leistungswandlungsvorrichtung
DE112016000517T5 (de) Halbleitervorrichtung
WO2017140571A1 (de) Verfahren zur herstellung einer wärmespreizplatte, wärmespreizplatte, verfahren zur herstellung eines halbleitermoduls und halbleitermodul
DE112014006908T5 (de) Halbleitervorrichtung
DE102015220639B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben
EP3619739B1 (de) Halbleitermodul
DE102007021073A1 (de) Schaltungsanordnung und Verfahren zum Herstellen einer Schaltungsanordnung
DE112018003419T5 (de) Halbleiterbauelement
DE112020002845T5 (de) Halbleitervorrichtung
DE19614501C2 (de) Verfahren zum Herstellen eines Keramik-Metall-Substrates sowie Keramik-Metall-Substrat

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R084 Declaration of willingness to licence
R018 Grant decision by examination section/examining division