DE102018129689B4 - Halbleiterpackage und Verfahren zur Herstellung eines Halbleiterpackage - Google Patents
Halbleiterpackage und Verfahren zur Herstellung eines Halbleiterpackage Download PDFInfo
- Publication number
- DE102018129689B4 DE102018129689B4 DE102018129689.4A DE102018129689A DE102018129689B4 DE 102018129689 B4 DE102018129689 B4 DE 102018129689B4 DE 102018129689 A DE102018129689 A DE 102018129689A DE 102018129689 B4 DE102018129689 B4 DE 102018129689B4
- Authority
- DE
- Germany
- Prior art keywords
- molding compound
- power transistor
- die
- transistor die
- metallic line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000000465 moulding Methods 0.000 claims abstract description 102
- 150000001875 compounds Chemical class 0.000 claims abstract description 70
- 239000000463 material Substances 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 14
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 4
- 239000012777 electrically insulating material Substances 0.000 claims description 3
- UHNRLQRZRNKOKU-UHFFFAOYSA-N CCN(CC1=NC2=C(N1)C1=CC=C(C=C1N=C2N)C1=NNC=C1)C(C)=O Chemical compound CCN(CC1=NC2=C(N1)C1=CC=C(C=C1N=C2N)C1=NNC=C1)C(C)=O UHNRLQRZRNKOKU-UHFFFAOYSA-N 0.000 description 28
- 230000000712 assembly Effects 0.000 description 6
- 238000000429 assembly Methods 0.000 description 6
- 239000000243 solution Substances 0.000 description 6
- 230000017525 heat dissipation Effects 0.000 description 4
- 238000004026 adhesive bonding Methods 0.000 description 3
- 238000005245 sintering Methods 0.000 description 3
- 238000005476 soldering Methods 0.000 description 3
- 238000001816 cooling Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000000748 compression moulding Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000001746 injection moulding Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49575—Assemblies of semiconductor devices on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
- H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
- H01L23/4952—Additional leads the additional leads being a bump or a wire
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48471—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area being a ball bond, i.e. wedge-to-ball, reverse stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49537—Plurality of lead frames mounted in one device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
- H02M1/088—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters for the simultaneous control of series or parallel connected semiconductor devices
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P27/00—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage
- H02P27/04—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Inverter Devices (AREA)
Abstract
Halbleiterpackage (100), umfassend:mehrere Halbbrücken (102), die jeweils ein auf einem zweiten Leistungstransistor-Die (106) angeordnetes erstes Leistungstransistor-Die (104) umfassen;eine separate erste metallische Leitung (108), die an einer Unterseite des ersten Leistungstransistor-Dies (104) und an einer Oberseite (144) des zweiten Leistungstransistor-Dies (106) jeder Halbbrücke (102) befestigt ist;eine separate oder einzelne zweite metallische Leitung (110),die an einer Oberseite des ersten Leistungstransistor-Dies (104) jeder Halbbrücke (102) befestigt ist; undeine Formmasse (112), in der jede Halbbrücke (102) und jede metallische Leitung (108, 110) eingebettet ist,wobei jede erste metallische Leitung (108) von einer Seitenfläche (114) der Formmasse (112) vorragt, um einen Halbbrückenausgangsanschluss (116) zu bilden,wobei jede zweite metallische Leitung (110) von einer Seitenfläche (114) der Formmasse (112) vorragt, um einen ersten Halbbrückenleistungsanschluss (118) zu bilden,wobei mindestens ein Teil einer Unterseite (120) des zweiten Leistungstransistor-Dies (106) jeder Halbbrücke (112) auf einer ersten Hauptfläche (122) der Formmasse (112) nicht von der Formmasse bedeckt wird, um einen zweiten Halbbrückenleistungsanschluss (124) zu bilden,wobei mindestens ein Teil jeder zweiten metallischen Leitung (110) auf einer der ersten Hauptfläche (122) gegenüberliegenden zweiten Hauptfläche (128) der Formmasse (112) nicht von der Formmasse (112) bedeckt wird,wobei der nicht von der Formmasse (112) bedeckte Teil der Unterseite (120) jedes zweiten Leistungstransistor-Dies (106) ein blankes Halbleitermaterial aufweist, das auf der ersten Hauptfläche (122) der Formmasse (112) freiliegt.
Description
- HINTERGRUND
- Die Integration von mehreren Leistungstransistoren und einer Mikrosteuerung in einem kleinen und dünnen Package bringt mehrere Herausforderungen mit sich. Zum Beispiel erfordern mehrphasige bürstenlose Gleichstrommotoren einen hohen Strom (zum Beispiel zwischen 70A und 120A), arbeiten bei einer hohen Temperatur (zum Beispiel über 150°C) und verbrauchen beträchtliche Energie (zum Beispiel bis zu 500W). Ein Halbbrückentreiber für solch eine Anwendung erzeugt eine große Wärme, die durch das Package abgeleitet werden muss. Herkömmliche Mehrphasenhalbbrückentreiber werden durch Befestigen der Halbbrückenleistungstransistor-Dies und des entsprechenden Steuerungs-Dies an einer Leiterplatte (PCB - printed circuit board) implementiert. Solch eine Lösung hat einen großen Platzbedarf und bietet keine eingebauten Kühlmerkmale. Solch eine herkömmliche auf einer Platine basierende Implementierung eines Mehrphasenhalbbrückentreibers ist aufgrund von hochinduktiven Verbindungen zwischen den Dies und der Platte auch mit Spannungsspitzen und höheren Ausmaßen an elektromagnetischer Interferenz (EMI) behaftet.
- Die
DE 10 2016 101 433 A1 offenbart ein Halbleiterpackage mit aufeinander angeordneten Leistungstransistor-Dies, um Halbbrücken zu bilden, und entsprechende Leitungen, die aus einer Formmasse hervorragen, um Anschlüsse zu bilden. - Die US 2014 / 0 063 744 A1 offenbart es, eine metallische Leitung zur Wärmeableitung freizulegen.
- Somit besteht Bedarf an einer verbesserten Mehrphasenhalbbrückentreiber-Packagelösung mit weniger Platzbedarf, besseren Wärmeableitungseigenschaften und einer niedrigeren Induktivität.
- KURZFASSUNG
- Es werden ein Halbleiterpackage nach Anspruch 1 oder 11 sowie ein Verfahren nach Anspruch 12 bereitgestellt. Die Unteransprüche definieren weitere Ausführungsformen.
- Gemäß einer Ausführungsform eines Halbleiterpackages umfasst das Halbleiterpackage: mehrere Halbbrücken, die jeweils ein auf einem zweiten Leistungstransistor-Die angeordnetes erstes Leistungstransistor-Die umfassen; eine separate erste metallische Leitung, die an einer Unterseite des ersten Leistungstransistor-Dies und an einer Oberseite des zweiten Leistungstransistor-Dies jeder Halbbrücke befestigt ist; eine separate oder einzelne zweite metallische Leitung, die an einer Oberseite des ersten Leistungstransistor-Dies jeder Halbbrücke befestigt ist; und eine Formmasse, in der jede Halbbrücke und jede metallische Leitung eingebettet ist. Jede erste metallische Leitung ragt von einer Seitenfläche der Formmasse vor, um einen Halbbrückenausgangsanschluss zu bilden. Jede zweite metallische Leitung ragt von einer Seitenfläche der Formmasse vor, um einen ersten Halbbrückenleistungsanschluss zu bilden. Mindestens ein Teil einer Unterseite des zweiten Leistungstransistor-Dies jeder Halbbrücke ist auf einer ersten Hauptfläche der Formmasse nicht von der Formmasse bedeckt, um einen zweiten Halbbrückenleistungsanschluss zu bilden. Mindestens ein Teil jeder zweiten metallischen Leitung ist auf einer der ersten Hauptfläche gegenüberliegenden zweiten Hauptfläche der Formmasse nicht von der Formmasse bedeckt. Der nicht von der Formmasse bedeckte Teil der Unterseite jedes zweiten Leistungstransistor-Dies weist ein blankes Halbleitermaterial auf, das auf der ersten Hauptfläche der Formmasse freiliegt.
- Gemäß einer anderen Ausführungsform eines Halbleiterpackages umfasst das Halbleiterpackage mehrere Halbbrückenanordnungen, die jeweils eine metallische Leitung, einen an einer ersten Seite der metallischen Leitung befestigten ersten Leistungstransistor-Die und einen unter dem ersten Leistungstransistor-Die angeordneten und an einer der ersten Seite gegenüberliegenden zweiten Seite der metallischen Leitung befestigten zweiten Leistungstransistor-Die umfassen. Jede metallische Leitung weist eine Kerbe auf, die ein oder mehrere Bondpads an einer an der metallischen Leitung befestigten Seite des zweiten Leistungstransistor-Dies freilegt. Ferner umfasst das Halbleiterpackage: ein Steuerungs-Die, das zur Steuerung der ersten Leistungstransistor-Dies und der zweiten Leistungstransistor-Dies konfiguriert ist; eine Formmasse, in der jedes Leistungstransistor-Die, jede metallische Leitung und das Steuerungs-Die eingebettet sind; und Bonddrahtverbindungen zwischen dem Steuerungs-Die und dem einen oder den mehreren Bondpads an der durch die Kerbe in der entsprechende metallischen Leitung freigelegten Seite jedes zweiten Leistungstransistor-Dies. Mindestens ein Teil jedes zweiten Leistungstransistor-Dies auf einer ersten Hauptfläche der Formmasse wird nicht von der Formmasse bedeckt, so dass auf der ersten Hauptfläche der Formmasse das blanke Halbleitermaterial freiliegt.
- Gemäß einer Ausführungsform eines Verfahrens zur Herstellung eines Halbleiterpackages umfasst das Verfahren: Befestigen eines separaten ersten Leistungstransistor-Dies an einer ersten Seite mehrerer erster metallischer Leitungen; Befestigen eines separaten zweiten Leistungstransistor-Dies an einer zweiten Seite jeder ersten metallischen Leitung, derart, dass jedes erste Leistungstransistor-Die auf einem der zweiten Leistungstransistor-Dies angeordnet ist und mit dem zweiten Leistungstransistor-Die elektrisch gekoppelt ist, um eine Halbbrücke zu bilden; Befestigen einer separaten oder einzelnen zweiten metallischen Leitung an einer von den mehreren ersten metallischen Leitungen weg weisenden Seite jedes ersten Leistungstransistor-Dies; und Einbetten jedes Leistungstransistor-Dies und jeder metallischen Leitung in einer Formmasse. Jede erste metallische Leitung ragt von einer Seitenfläche der Formmasse vor, um einen Halbbrückenausgangsanschluss zu bilden. Jede zweite metallische Leitung ragt von einer Seitenfläche der Formmasse vor, um einen ersten Halbbrückenleistungsanschluss zu bilden. Mindestens ein Teil einer Seite jedes zweiten Leistungstransistor-Dies, die von den mehreren ersten metallischen Leitungen weg weist, ist auf einer ersten Hauptfläche der Formmasse nicht von der Formmasse bedeckt, um einen zweiten Halbbrückenleistungsanschluss zu bilden. Mindestens ein Teil jeder zweiten metallischen Leitung ist auf einer der ersten Hauptfläche gegenüberliegenden zweiten Hauptfläche der Formmasse nicht von der Formmasse bedeckt. Der nicht von der Formmasse bedeckte Teil der Seite jedes zweiten Leistungstransistor-Dies weist ein blankes Halbleitermaterial auf, das auf der ersten Hauptfläche der Formmasse freiliegt.
- Der Fachmann wird bei Lektüre der folgenden detaillierten Beschreibung und bei Durchsicht der begleitenden Zeichnungen zusätzliche Merkmale und Vorteile erkennen.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
- Die Elemente der Zeichnungen sind bezüglich einander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile. Die Merkmale der verschiedenen veranschaulichten Ausführungsformen können kombiniert werden, wenn sie sich nicht gegenseitig ausschließen. Ausführungsformen werden in den Zeichnungen gezeigt und in der folgenden Beschreibung detailliert.
-
1A veranschaulicht eine perspektivische Draufsicht einer Ausführungsform eines Mehrphasenhalbbrückentreiber-Packages. -
1B veranschaulicht eine perspektivische Unteransicht des Mehrphasenhalbbrückentreiber-Packages. -
1C veranschaulicht eine perspektivische Seitenansicht des Mehrphasenhalbbrückentreiber-Packages. -
1D veranschaulicht die gleiche perspektivische Draufsicht wie in1A , wobei aber die Formmasse in bestimmten Bereichen entfernt ist, um innere Komponenten des Packages zu zeigen. -
2 veranschaulicht eine auseinandergezogene Ansicht von Bonddrahtverbindungen zwischen einem Steuerungs-Die und zwei verschiedenen Leistungstransistor-Dies in dem Package. - Die
3A bis3C veranschaulichen eine Ausführungsform der Herstellung der in den1A bis1D gezeigten Halbbrückenanordnungen. - Die
4A und4B veranschaulichen eine Ausführungsform der Herstellung der in den1A bis1D gezeigten Steuerungs-Die-Anordnung. - Die
5A bis5C veranschaulichen eine Ausführungsform der Herstellung des in den1A bis1D gezeigten Mehrphasenhalbbrückentreiber-Packages aus den in den3A bis3C gezeigten Halbbrückenanordnungen und der in den4A und4B gezeigten Steuerungs-Die-Anordnung. -
6 veranschaulicht eine perspektivische Draufsicht einer anderen Ausführungsform eines Mehrphasenhalbbrückentreiber-Packages. - Die
7A und7B veranschaulichen eine perspektivische Drauf- bzw. Seitenansicht noch einer anderen Ausführungsform eines Mehrphasenhalbbrückentreiber-Packages. - DETAILLIERTE BESCHREIBUNG
- Hierin beschriebene Ausführungsformen bieten eine integrierte Package-Lösung für Mehrphasenhalbbrückentreiber, die einen geringen Platzbedarf, gute Wärmeableitungseigenschaften und eine niedrige Induktivität im Vergleich zu auf einer Platine basierenden Lösungen aufweist. Die hierin beschriebene integrierte Package-Lösung weist auch verringerte Spannungsspitzen und weniger EMI aufgrund von Verbindungen mit niedrigerer Induktivität mit dem Package auf. Ferner bietet die integrierte Package-Lösung aufgrund von reduzierten Eingangsfilterungsanforderungen Kosteneinsparungen auf Systemebene.
-
1A veranschaulicht eine perspektivische Draufsicht einer Ausführungsform eines Mehrphasenhalbbrückentreiber-Packages 100. -
1B veranschaulicht eine perspektivische Unteransicht des Mehrphasenhalbbrückentreiber-Packages 100. -
1C veranschaulicht eine perspektivische Seitenansicht des Mehrphasenhalbbrückentreiber-Packages 100. -
1D veranschaulicht die gleiche perspektivische Draufsicht wie in1A , wobei aber die Formmasse in bestimmten Bereichen entfernt ist, um innere Komponenten des Packages 100 zu zeigen. - Das Mehrphasenhalbbrückentreiber-Package 100 enthält mehrere Halbbrücken 102. Jede Halbbrücke 102 bildet eine Phase des Treibers und enthält ein erstes Leistungstransistor-Die 104, das auf einem zweiten Leistungstransistor-Die 106 angeordnet ist, wobei sie an einem Schaltknoten miteinander gekoppelt sind. Bei einer Ausführungsform sind die ersten Leistungstransistor-Dies 104 Low-Side-Leistungstransistor-Dies und die zweiten Leistungstransistor-Dies 106 sind High-Side-Leistungstransistor-Dies. Bei anderen Ausführungsformen ist die Die-Stapelung umgekehrt, so dass die High-Side-Leistungstransistor-Dies oben sind und die Low-Side-Leistungstransistor-Dies unten sind. Die Begriffe ‚oben‘ und ‚unten‘ beziehen sich auf Ausrichtungen innerhalb des Packages. Die Leistungstransistor-Dies 104, 106 können irgendeinen standardmäßigen Typ von Leistungstransistorschalter, der in der Regel in Halbbrücken verwendet wird, enthalten, wie zum Beispiel Leistungs-MOSFETs (metal oxide semiconductor field effect transistors / MetallOxid-Halbleiter-Feldeffekttransistoren), IGBTs (insulated gate bipolar transistors / Bipolartransistoren mit isoliertem Gate), HEMTs (high electron mobility transistors - Transistoren mit hoher Elektronenmobilität) usw.
- Eine separate erste metallische Leitung 108 ist an der Unterseite des ersten Leistungstransistor-Dies 104 und an der Oberseite des zweiten Leistungstransistor-Dies 106 jeder Halbbrücke 102 befestigt, und eine separate zweite metallische Leitung 110 ist an der Oberseite des ersten Leistungstransistor-Dies 104 jeder Halbbrücke 102 zur Bildung jeweiliger Halbbrückenanordnungen befestigt. Jede Halbbrückenanordnung enthält ein aus einem ersten und einem zweiten Leistungstransistor-Die bestehendes Paar 104/106, eine an dem entsprechenden Schaltknoten zwischen den Dies 104, 106 verbundene erste metallische Leitung 108 und eine an der Oberseite des ersten (oberen) Leistungstransistor-Dies 104 befestigte zweite metallische Leitung 110. Jede Halbbrücke 102 und jede metallische Leitung 108, 110 sind in einer Formmasse 112 eingebettet. Es kann jegliche standardmäßige Formmasse verwendet werden.
- Jede erste metallische Leitung 108 ragt von einer Seitenfläche 114 der Formmasse 112 vor, um einen Halbbrückenausgangsanschluss 116 zu bilden, der mit dem Schaltknoten der entsprechenden Halbbrücke 102 gekoppelt ist. Jede zweite metallische Leitung 110 ragt von einer Seitenfläche 114 der Formmasse 112 vor, um einen ersten Halbbrückenleistungsanschluss 118 zu bilden. Mindestens ein Teil der Unterseite 120 des zweiten Leistungstransistor-Dies 106 jeder Halbbrücke 102 ist auf der unteren Hauptfläche 122 der Formmasse 112 nicht von der Formmasse 112 bedeckt, um einen zweiten Halbbrückenleistungsanschluss 124 zu bilden. Falls Low-Side-Leistungstransistoren auf den High-Side-Leistungstransistoren angeordnet sind, ragt jede zweite metallische Leitung 110 von einer Seitenfläche 114 der Formmasse 112 vor, um einen Masseanschluss 118 für die jeweilige Halbbrücke 102 zu bilden, und der Teil 120 der Unterseite jedes zweiten Leistungstransistor-Dies 106, der auf der unteren Hauptfläche 122 der Formmasse 112 von der Formmasse 112 nicht bedeckt ist, bildet einen Spannungsanschluss 124 für die jeweilige Halbbrücke 102. Mindestens ein Teil 126 jeder zweiten metallischen Leitung 110 ist auf der der unteren Hauptfläche 122 gegenüberliegenden oberen Hauptfläche 128 der Formmasse 112 nicht von der Formmasse 112 bedeckt, um eine doppelseitige Kühlung des Mehrphasenhalbbrückentreiber-Packages 100 zu ermöglichen.
- Bei einer Ausführungsform weist der nicht von der Formmasse 112 bedeckte Teil 120 der Unterseite jedes zweiten Leistungstransistor-Dies 106 ein blankes Halbleitermaterial auf, das auf der unteren Hauptfläche 122 der Formmasse 112 freiliegt. Gemäß dieser Ausführungsform kann der Drain-/Kollektor-Anschluss 124 der jeweiligen Halbbrücken 102 auf der unteren Hauptfläche 122 der Formmasse 112 beispielsweise durch Verwendung von Lot, eines elektrisch leitenden Klebstoffs usw. zur besseren Wärmeableitung direkt an einer Platine (nicht gezeigt), wie zum Beispiel einer Leiterplatte, befestigt sein. Bei einer anderen Ausführungsform kann eine metallische Leitung (nicht gezeigt) an dem nicht von der Formmasse 112 auf der unteren Hauptfläche 122 der Formmasse 112 bedeckten Teil 120 der Unterseite jedes zweiten Leistungstransistor-Dies 106 befestigt sein. Gemäß dieser Ausführungsform sind diese zusätzlichen Leitungen auf der unteren Hauptfläche 122 der Formmasse 112 statt einer direkten Halbleiterbefestigung an der Platine an der Platine befestigt.
- Gemäß der in den
1A bis1D veranschaulichten Ausführungsform sind drei Halbbrücken 102 in der Formmasse 112 eingebettet; zwei erste metallische Leitungen 108 ragen von einer ersten Seitenfläche 114a der Formmasse 112 vor, und eine einzelne erste metallische Leitung 108 ragt von einer der ersten Seitenfläche 114a gegenüberliegenden zweiten Seitenfläche 114b der Formmasse 112 vor. Ferner ragen an zwei Stellen zwei zweite metallische Leitungen 110 von einer dritten Seitenfläche 114c der Formmasse 112 vor, und eine einzelne zweite metallische Leitung 110 ragt an einer einzigen Stelle von einer der dritten Seitenfläche 114c gegenüberliegenden vierten Seitenfläche 114d der Formmasse 112 vor. Somit ist die in den1A bis1D gezeigte Ausführungsform ein Dreiphasenhalbbrückentreiberpackage, das in verschiedenen Anwendungen verwendet werden kann, wie zum Beispiel ein Treiber für einen dreiphasigen bürstenlosen Gleichstrommotor, ein Treiber für einen dreiphasigen Leistungsumsetzertreiber usw. Im Allgemeinen weist das Mehrphasenhalbbrückentreiberpackage 100 zwei oder mehr Phasen 102 auf. Jede Phase 102 wird durch eine gestapelte Halbbrückenanordnung, beispielsweise der in den1A bis1D gezeigten Art, realisiert. - Zusätzlich zu den oben beschriebenen Halbbrückenanordnungen kann das Mehrphasenhalbbrückentreiber-Package 100 auch ein in der Formmasse 112 eingebettetes Steuerungs-Die 130 zur Steuerung der mehreren Halbbrücken 102 enthalten. Als Alternative dazu kann das Steuerungs-Die 130 in einem separaten Package vorgesehen sein. Wenn das Steuerungs-Die 130 in dem gleichen Package wie die Halbbrückenanordnungen integriert ist, kann es an eine von den Leitungen 108, 110 der Halbbrückenanordnungen separate zusätzliche Leitung 132 befestigt sein. Bonddrahtverbindungen 134, 136 sind zwischen dem Steuerungs-Die 130 und den Halbbrückenleistungstransistor-Dies 104, 106 vorgesehen. Die ersten Leistungstransistor-Dies 104 sind über den jeweiligen ersten metallischen Leitungen 108 angeordnet. Die Bonddrahtverbindungen 134 können somit leicht an dem jeweiligen Steuerungs(Gate)-Pad 138 der jeweiligen ersten Leistungstransistor-Dies 104 ausgebildet werden. Eine solche Bonddrahtverbindung 134 wird in
1D gezeigt. - Die zweiten Leistungstransistor-Dies 106 sind unter den jeweiligen ersten metallischen Leitungen 108 angeordnet. Zum Implementieren der Bonddrahtverbindungen 136 zwischen dem Steuerungs-Die 130 und dem jeweiligen Steuerungs(Gate)-Pad 140 des zweiten Leistungstransistor-Dies 106, die unter den jeweiligen ersten metallischen Leitungen 108 angeordnet sind, weist jede erste metallische Leitung 108 eine Kerbe 142 auf, die einen Teil der Oberseite 144 des entsprechenden zweiten Leistungstransistor-Dies 106 freilegt. Ein oder mehrere Bondpads 140, 146 sind in dem durch die Kerbe 142 in der entsprechenden ersten metallischen Leitung 108 freigelegten Gebiet der Oberseite 144 jedes zweiten Leistungstransistor-Dies 106 vorgesehen. Zum Beispiel ist ein Bondpad 140 für eine Steuerungs(Gate)-Verbindung mit den jeweiligen zweiten Leistungstransistor-Dies 106 vorgesehen. Mindestens ein zusätzliches Bondpad 146 kann in dem durch die Kerbe 142 in der entsprechenden ersten metallischen Leitung 108 freigelegten Gebiet der Oberseite 144 jedes zweiten Leistungstransistor-Dies 106 vorgesehen sein, um zum Beispiel eine Source-Sense-Verbindung zwischen jedem zweiten Leistungstransistor-Die 106 und dem Steuerungs-Die 130 bereitzustellen. Es können weitere zusätzliche Bondpads in dem durch die Kerbe 142 in dem entsprechenden ersten metallischen Leiter 108 freigelegten Gebiet der Oberseite 144 jedes zweiten Leistungstransistor-Dies 106 in Abhängigkeit von dem verwendeten Typ des zweiten Leistungstransistor-Dies 106 vorgesehen werden. In jedem Fall sind die Bonddrahtverbindungen 136 zwischen dem Steuerungs-Die 130 und dem einen oder den mehreren Bondpads 140, 146 auf der durch die Kerbe 142 in der entsprechenden ersten metallischen Leitung 108 freigelegten Oberseite 144 jedes zweiten Leistungstransistor-Dies 106 vorgesehen. Eine solche Bonddrahtverbindung 136 wird in
1D gezeigt. -
2 zeigt eine auseinandergezogene Ansicht dieser Bonddrahtverbindung 136 und der Steuerungs(Gate)-Bonddrahtverbindung 134 mit dem ersten Leistungstransistor-Die 104 der gleichen Halbbrücke 102. - Die
3A bis3C veranschaulichen eine Ausführungsform der Herstellung der in den1A bis1D gezeigten Halbbrückenanordnungen. - Die
4A und4B veranschaulichen eine Ausführungsform der Herstellung der in den1A bis1D gezeigten Steuerungs-Die-Anordnung. - Die
5A bis5C veranschaulichen eine Ausführungsform der Herstellung des in den1A bis1D gezeigten Mehrphasenhalbbrückentreiber-Packages 100 aus den drei in den3A bis3C gezeigten Halbbrückenanordnungen und der in den4A und4B gezeigten Steuerungs-Die-Anordnung. -
3A zeigt die ersten Leistungstransistor-Dies 104, die auf den jeweiligen ersten metallischen Leitungen 108 ausgerichtet sind und die zweiten Leistungstransistor-Dies 106, die unter den jeweiligen ersten metallischen Leitungen 108 ausgerichtet sind. Mehrere Leadframe-Anordnungen können unter Verwendung von standardmäßiger Leadframe-Streifenverarbeitung parallel hergestellt werden. Ein standardmäßiger Leadframe-Streifen enthält die ersten metallischen Leitungen 108 für mehrere Halbbrückenanordnungen für mehrere Packages. Die ersten metallischen Leitungen 108 sind durch einen Leadframe miteinander verbunden. Jede einem Package zugeordnete Gruppe von ersten metallischen Leitungen 108 bildet einen individuellen Leadframe, die durch den Leadframe miteinander verbunden sind, zum Beispiel über so genannte Tie-Bars oder ähnliche Strukturen. Leadframe-Streifen werden in der Regel durch Stanzen oder Ätzen aus flachem Blech hergestellt. Das Blech wird in der Regel mit chemischen Ätzmitteln, die Bereiche, die nicht durch Fotoresist bedeckt sind, entfernen, beaufschlagt. Nach dem Ätzprozess werden die geätzten Leadframes zu Leadframe-Streifen vereinzelt (separat). Jeder Leadframe-Streifen enthält mehrere Leadframe-Einheiten, die jeweils den hierin beschriebenen Leitungsaufbau aufweisen. Der Leadframe und entsprechende Verbindungstrukturen (zum Beispiel Tie-Bars) werden der Übersicht halber nicht gezeigt. -
3B zeigt die drei Halbbrückenanordnungen nach Befestigung jedes Paars erster und zweiter Leistungstransistor-Dies 104/106 an der entsprechenden ersten metallischen Leitung 108. Es kann irgendein standardmäßiger Die-Befestigungsprozess, wie zum Beispiel Löten, Sintern, Kleben usw., zur Befestigung der Leistungstransistor-Dies 104, 106 an den jeweiligen ersten metallischen Leitungen 108 verwendet werden. -
3C zeigt eine perspektivische Unteransicht der Halbbrückenanordnungen nach der Die-Befestigung. - Wie hier zuvor erläutert wurde, kann jede erste metallische Leitung 108 eine Kerbe 142 aufweisen, die einen Teil der Oberseite 144 des entsprechenden zweiten Leistungstransistor-Dies 106 freilegt, und es können ein oder mehrere Bondpads 140, 146 in dem durch die Kerbe 142 in der entsprechenden ersten metallischen Leitung 108 freigelegten Gebiet der Oberseite 144 jedes zweiten Leistungstransistor-Dies 106 vorgesehen sein. Solch eine Kerben/Leitungs-Konstruktion gestattet eine leichtere Bonddrahtverbindung mit dem (den) Bondpad(s) 140, 144 auf der an den jeweiligen ersten metallischen Leitungen 108 befestigten Seite 144 der zweiten Leistungstransistor-Dies 106.
-
4A zeigt das Steuerungs-Die 130, das auf einer zusätzlichen metallischen Leitung 132 ausgerichtet ist. Diese zusätzliche metallische Leitung 132 und die zweiten metallischen Leitungen 110 für die Halbbrückenanordnungen können als Teil eines Leadframe-Streifens vorgesehen sein, der einen Leadframe und Verbindungsstrukturen, wie zum Beispiel Tie-Bars, zur Fixierung der Leitungen 132 während des Herstellungsprozesses aufweist. Der Leadframe und die entsprechende Verbindungsstruktur(en) (zum Beispiel Tie-Bars) werden der Übersicht halber nicht gezeigt. -
4B zeigt das an der zusätzlichen metallischen Leitung 132 befestigte Steuerungs-Die 130. Es kann jeder standardmäßige Die-Befestigungsprozess, wie zum Beispiel Löten, Sintern, Kleben usw., zur Befestigung des Steuerungs-Dies 130 an der zusätzlichen Leitung 132 verwendet werden. -
5A zeigt die zweite Leadframe-Streifen anordnung, wobei das Steuerungs-Die 130 auf der ersten Leadframe-Streifenanordnung mit den Halbbrückenleistungstransistoren 104, 106 ausgerichtet ist. -
5B zeigt die zweiten metallischen Leitungen, die an der Oberseite der jeweiligen ersten Leistungstransistor-Dies befestigt sind. Es kann jeder standardmäßige Die-Befestigungsprozess, wie zum Beispiel Löten, Sintern, Kleben usw., zur Befestigung der Oberseite jedes ersten Leistungstransistor-Dies an der Unterseite der entsprechenden zweiten metallischen Leitung verwendet werden. -
5C zeigt eine perspektivische Seitenansicht nach der Befestigung der zweiten metallischen Leitungen 110 an der Oberseite der jeweiligen ersten Leistungstransistor-Dies 104 vor dem Formen. Weiterhin werden vor dem Formen Bonddrahtverbindungen zwischen dem Steuerungs-Die 130 und dem einen oder den mehreren Bondpads 140, 144 auf der durch die Kerbe 142 in der entsprechenden ersten metallischen Leitung 108 freigelegten Seite 144 jedes zweiten Leistungstransistor-Dies 106 gebildet. Es kann jeder standardmäßige Formprozess, wie zum Beispiel Spritzgießen, Spritzpressen, Formpressen usw., zum Einbetten jeder Halbbrücke 102 und jeder metallischen Leitung 108, 110, 132 in der Formmasse 112 verwendet werden. -
6 veranschaulicht eine perspektivische Draufsicht einer anderen Ausführungsform eines Mehrphasenhalbbrückentreiber-Packages 200. Die in6 gezeigte Ausführungsform ähnelt der in den1A bis1D gezeigten Ausführungsform. Anders ist aber anstatt separater zweiter metallischer Leitungen 110 eine einzelne zweite metallische Leitung 202 an der Oberseite des ersten Leistungstransistor-Dies 104 jeder Halbbrücke 102 befestigt. Die einzelne zweite metallische Leitung 202 ragt an zwei Stellen von einer Seitenfläche 114c und an einer einzigen Stelle von einer gegenüberliegenden Seitenfläche 114d der Formmasse 112 vor. Es sind noch weitere Leitungskonfigurationen möglich, die innerhalb des Schutzumfangs der hier beschriebenen Package-Ausführungsformen liegen. - Die
7A und7B veranschaulichen eine perspektivische Drauf- bzw. Seitenansicht noch einer anderen Ausführungsform eines Mehrphasenhalbbrückentreiber-Packages 300. Die in den7A und7B gezeigte Ausführungsform ähnelt der in den1A bis1D gezeigten Ausführungsform. Anders enthält die Formmasse 112 aber einen Steg 302, der um einen Umfang der oberen Hauptfläche 128 der Formmasse 112 gebildet ist. - Der Steg 112 kann als Teil des Formprozesses gebildet werden oder stattdessen danach durch Verdünnen des inneren Gebiets der oberen Fläche 128 der Formmasse 112 gebildet werden. In beiden Fällen kann ein thermisch leitendes und elektrisch isolierendes Material 304, wie zum Beispiel Silikon oder irgendein anderes geeignetes Material mit hoher Wärmekapazität, oben auf der oberen Hauptfläche 128 der Formmasse 112 angeordnet und durch den Steg 302 eingeschlossen werden.
- Räumlich relative Begriffe, wie „unter“, „unterhalb“, „untere(r)“, „über“, „obere(r)“ und dergleichen, werden zur einfacheren Beschreibung verwendet, um die Positionierung eines Elements bezüglich eines zweiten Elements zu erläutern. Es wird beabsichtigt, dass diese Begriffe verschiedene Ausrichtungen der Vorrichtung zusätzlich zu den verschiedenen in den Figuren gezeigten mit umfassen. Ferner werden Begriffe wie „erste(r)“, „zweite(r)“ und dergleichen auch verwendet, um verschiedene Elemente, Gebiete, Abschnitte usw. zu beschreiben, und es wird auch hier nicht beabsichtigt, dass diese einschränkend sind. In der gesamten Beschreibung verweisen gleiche Begriffe auf gleiche Elemente.
- Wie hierin verwendet, sind die Begriffe „aufweisen“, „beinhalten“, „enthalten“, „umfassen“ und dergleichen, offene Begriffe, die das Vorhandensein genannter Elemente oder Merkmale angeben, zusätzliche Elemente oder Merkmale jedoch nicht ausschließen. Die Artikel „ein/e/r/s“ und „der/die/das“ sollen neben dem Singular auch den Plural umfassen, sofern der Kontext dem nicht klar entgegensteht.
Claims (17)
- Halbleiterpackage (100), umfassend: mehrere Halbbrücken (102), die jeweils ein auf einem zweiten Leistungstransistor-Die (106) angeordnetes erstes Leistungstransistor-Die (104) umfassen; eine separate erste metallische Leitung (108), die an einer Unterseite des ersten Leistungstransistor-Dies (104) und an einer Oberseite (144) des zweiten Leistungstransistor-Dies (106) jeder Halbbrücke (102) befestigt ist; eine separate oder einzelne zweite metallische Leitung (110), die an einer Oberseite des ersten Leistungstransistor-Dies (104) jeder Halbbrücke (102) befestigt ist; und eine Formmasse (112), in der jede Halbbrücke (102) und jede metallische Leitung (108, 110) eingebettet ist, wobei jede erste metallische Leitung (108) von einer Seitenfläche (114) der Formmasse (112) vorragt, um einen Halbbrückenausgangsanschluss (116) zu bilden, wobei jede zweite metallische Leitung (110) von einer Seitenfläche (114) der Formmasse (112) vorragt, um einen ersten Halbbrückenleistungsanschluss (118) zu bilden, wobei mindestens ein Teil einer Unterseite (120) des zweiten Leistungstransistor-Dies (106) jeder Halbbrücke (112) auf einer ersten Hauptfläche (122) der Formmasse (112) nicht von der Formmasse bedeckt wird, um einen zweiten Halbbrückenleistungsanschluss (124) zu bilden, wobei mindestens ein Teil jeder zweiten metallischen Leitung (110) auf einer der ersten Hauptfläche (122) gegenüberliegenden zweiten Hauptfläche (128) der Formmasse (112) nicht von der Formmasse (112) bedeckt wird, wobei der nicht von der Formmasse (112) bedeckte Teil der Unterseite (120) jedes zweiten Leistungstransistor-Dies (106) ein blankes Halbleitermaterial aufweist, das auf der ersten Hauptfläche (122) der Formmasse (112) freiliegt.
- Halbleiterpackage (100) nach
Anspruch 1 , wobei jede erste metallische Leitung (108) eine Kerbe (142) aufweist, die ein oder mehrere Bondpads (140, 146) auf der an der ersten metallischen Leitung (1ß8) befestigten Oberseite (144) des zweiten Leistungstransistor-Dies (106) freilegt. - Halbleiterpackage (100) nach
Anspruch 1 oder2 , wobei drei Halbbrücken (102) in der Formmasse (112) eingebettet sind, wobei zwei erste metallische Leitungen (108) von einer ersten Seitenfläche (114a) der Formmasse (112) vorragen und wobei eine einzelne erste metallische Leitung (108) von einer der ersten Seitenfläche (114a) gegenüberliegenden zweiten Seitenfläche (114b) der Formmasse (112) vorragt. - Halbleiterpackage (100) nach
Anspruch 3 , wobei die separate oder einzelne zweite metallische Leitung (110) an zwei Stellen von einer dritten Seitenfläche (114c) der Formmasse (112) vorragt und an einer einzigen Stelle von einer der dritten Seitenfläche (114c) gegenüberliegenden vierten Seitenfläche (114d) der Formmasse (112) vorragt. - Halbleiterpackage (100) nach einem der
Ansprüche 1 -4 , wobei die mehreren Halbbrücken (102) einen Treiber für einen mehrphasigen bürstenlosen Gleichstrommotor bilden. - Halbleiterpackage (100) nach einem der
Ansprüche 1 -4 , wobei die mehreren Halbbrücken (102) einen Treiber für einen mehrphasigen Leistungsumsetzer bilden. - Halbleiterpackage (100) nach einem der
Ansprüche 1 -6 , ferner umfassend ein Steuerungs-Die (130), das in der Formmasse (112) eingebettet ist und zur Steuerung der mehreren Halbbrücken (102) konfiguriert ist. - Halbleiterpackage (100) nach
Anspruch 7 , ferner umfassend Bonddrahtverbindungen (134, 136) zwischen dem Steuerungs-Die (130) und dem einen oder den mehreren Bondpads (140, 146) auf der durch eine bzw. die Kerbe (142) in der entsprechenden ersten metallischen Leitung (108) freigelegten Oberseite jedes zweiten Leistungstransistor-Dies (106). - Halbleiterpackage (100) nach einem der
Ansprüche 1 -8 , wobei die Formmasse (112) einen Steg (302) enthält, der um einen Umfang der zweiten Hauptfläche (128) der Formmasse (112) ausgebildet ist. - Halbleiterpackage (100) nach
Anspruch 9 , ferner umfassend ein thermisch leitendes und elektrisch isolierendes Material (304), das auf der zweiten Hauptfläche (128) der Formmasse (112) angeordnet ist und durch den Steg (302) eingeschlossen wird. - Halbleiterpackage (100), umfassend: mehrere Halbbrückenanordnungen (102), die jeweils eine metallische Leitung (108), einen an einer ersten Seite der metallischen Leitung (108) befestigten ersten Leistungstransistor-Die (104) und einen unter dem ersten Leistungstransistor-Die (104) angeordneten und an einer der ersten Seite gegenüberliegenden zweiten Seite der metallischen Leitung (108) befestigten zweiten Leistungstransistor-Die (106) umfassen, wobei jede metallische Leitung (108) eine Kerbe (142) aufweist, die ein oder mehrere Bondpads (140, 146) an einer an der metallischen Leitung (108) befestigten Seite des zweiten Leistungstransistor-Dies (106) freilegt; ein Steuerungs-Die (130), das zur Steuerung der ersten Leistungstransistor-Dies (104) und der zweiten Leistungstransistor-Dies (106) konfiguriert ist; eine Formmasse (112), in der jedes Leistungstransistor-Die (104, 106), jede metallische Leitung (108) und das Steuerungs-Die (130) eingebettet sind; und Bonddrahtverbindungen (134, 136) zwischen dem Steuerungs-Die (130) und dem einen oder den mehreren Bondpads (140, 146) an der durch die Kerbe (142) in der entsprechenden metallischen Leitung (108) freigelegten Seite jedes zweiten Leistungstransistor-Dies (106), wobei mindestens ein Teil jedes zweiten Leistungstransistor-Dies (106) auf einer ersten Hauptfläche (122) der Formmasse (112) nicht von der Formmasse (112) bedeckt wird, so dass auf der ersten Hauptfläche (122) der Formmasse (112) das blanke Halbleitermaterial freiliegt.
- Verfahren zur Herstellung eines Halbleiterpackages (100), wobei das Verfahren Folgendes umfasst: Befestigen eines separaten ersten Leistungstransistor-Dies (104) an einer ersten Seite mehrerer erster metallischer Leitungen (108); Befestigen eines separaten zweiten Leistungstransistor-Dies (106) an einer zweiten Seite jeder ersten metallischen Leitung (108), derart, dass jedes erste Leistungstransistor-Die (104) auf einem der zweiten Leistungstransistor-Dies (106) angeordnet ist und mit dem zweiten Leistungstransistor-Die (106) elektrisch gekoppelt ist, um eine Halbbrücke (102) zu bilden; Befestigen einer separaten oder einzelnen zweiten metallischen Leitung (110) an einer von den mehreren ersten metallischen Leitungen (108) weg weisenden Seite jedes ersten Leistungstransistor-Dies (104); und Einbetten jedes Leistungstransistor-Dies (104, 106) und jeder metallischen Leitung (108, 110) in einer Formmasse (112), wobei jede erste metallische Leitung (108) von einer Seitenfläche (114) der Formmasse (112) vorragt, um einen Halbbrückenausgangsanschluss (116) zu bilden, wobei jede zweite metallische Leitung (110) von einer Seitenfläche (114) der Formmasse (112) vorragt, um einen ersten Halbbrückenleistungsanschluss (118) zu bilden, wobei mindestens ein Teil einer Seite jedes zweiten Leistungstransistor-Dies (106), die von den mehreren ersten metallischen Leitungen (108) weg weist, auf einer ersten Hauptfläche (122) der Formmasse (112) nicht von der Formmasse (112) bedeckt ist, um einen zweiten Halbbrückenleistungsanschluss (124) zu bilden, wobei mindestens ein Teil jeder zweiten metallischen Leitung (110) auf einer der ersten Hauptfläche (122) gegenüberliegenden zweiten Hauptfläche (128) der Formmasse (112) nicht von der Formmasse (112) bedeckt wird, wobei der nicht von der Formmasse (112) bedeckte Teil der Seite jedes zweiten Leistungstransistor-Dies (108) ein blankes Halbleitermaterial aufweist, das auf der ersten Hauptfläche (122) der Formmasse (112) freiliegt.
- Verfahren nach
Anspruch 12 , ferner umfassend: Bilden einer Kerbe (142) in jeder ersten metallischen Leitung (108), die ein oder mehrere Bondpads (140, 146) auf einer an der ersten metallischen Leitung (108) befestigten Seite des zweiten Leistungstransistor-Dies (106) freilegt. - Verfahren nach einem der
Ansprüche 12 oder13 , ferner umfassend: Einbetten eines Steuerungs-Dies (130) in der Formmasse (112), wobei der Steuerungs-Die (130) zum Steuern jeder Halbbrücke (102) konfiguriert ist. - Verfahren nach
Anspruch 14 , ferner umfassend: Bilden von Bonddrahtverbindungen (134, 136) zwischen dem Steuerungs-Die (130) und dem einen oder den mehreren Bondpads (140, 146) auf einer durch eine Kerbe (142) in der entsprechenden ersten metallischen Leitung (108) freigelegten Seite jedes zweiten Leistungstransistor-Dies (108). - Verfahren nach einem der
Ansprüche 12 -15 , ferner umfassend: Bilden eines Stegs (302) in der Formmasse (112) um einen Umfang der zweiten Hauptfläche (128) der Formmasse (112). - Verfahren nach
Anspruch 16 , ferner umfassend: Anordnen eines thermisch leitenden und elektrisch isolierenden Materials (304) auf der zweiten Hauptfläche (128) der Formmasse (112), das von dem Steg (302) eingeschlossen wird.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/822,745 US10396018B2 (en) | 2017-11-27 | 2017-11-27 | Multi-phase half bridge driver package and methods of manufacture |
US15/822,745 | 2017-11-27 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102018129689A1 DE102018129689A1 (de) | 2019-05-29 |
DE102018129689B4 true DE102018129689B4 (de) | 2023-11-09 |
Family
ID=66442717
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102018129689.4A Active DE102018129689B4 (de) | 2017-11-27 | 2018-11-26 | Halbleiterpackage und Verfahren zur Herstellung eines Halbleiterpackage |
Country Status (3)
Country | Link |
---|---|
US (1) | US10396018B2 (de) |
CN (1) | CN109841598B (de) |
DE (1) | DE102018129689B4 (de) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102020108916A1 (de) | 2020-03-31 | 2021-09-30 | Infineon Technologies Ag | Package mit Clip und Konnektor über elektronischen Komponenten |
US11538739B2 (en) | 2020-04-21 | 2022-12-27 | Toyota Motor Engineering & Manufacturing North America, Inc. | Compact low inductance chip-on-chip power card |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20140063744A1 (en) | 2012-09-05 | 2014-03-06 | Texas Instruments Incorporated | Vertically Stacked Power FETS and Synchronous Buck Converter Having Low On-Resistance |
DE102016101433A1 (de) | 2016-01-27 | 2017-07-27 | Infineon Technologies Ag | Multi-Chip-Halbleiterleistungsgehäuse |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW428295B (en) * | 1999-02-24 | 2001-04-01 | Matsushita Electronics Corp | Resin-sealing semiconductor device, the manufacturing method and the lead frame thereof |
US6664649B2 (en) * | 2001-02-28 | 2003-12-16 | Siliconware Precision Industries Co., Ltd. | Lead-on-chip type of semiconductor package with embedded heat sink |
CN102569099B (zh) * | 2010-12-28 | 2014-12-10 | 万国半导体(开曼)股份有限公司 | 一种倒装芯片的封装方法 |
JP5947537B2 (ja) * | 2011-04-19 | 2016-07-06 | トヨタ自動車株式会社 | 半導体装置及びその製造方法 |
US9048338B2 (en) * | 2011-11-04 | 2015-06-02 | Infineon Technologies Ag | Device including two power semiconductor chips and manufacturing thereof |
US8916968B2 (en) * | 2012-03-27 | 2014-12-23 | Infineon Technologies Ag | Multichip power semiconductor device |
JP5966979B2 (ja) * | 2013-03-14 | 2016-08-10 | 株式会社デンソー | 半導体装置及びその製造方法 |
US20160163671A1 (en) * | 2014-12-03 | 2016-06-09 | Freescale Semiconductor, Inc. | Integrated circuit package with power plates |
US9818854B2 (en) * | 2015-04-30 | 2017-11-14 | Semiconductor Components Industries, Llc | Electronic device including a bidirectional HEMT |
-
2017
- 2017-11-27 US US15/822,745 patent/US10396018B2/en active Active
-
2018
- 2018-11-26 DE DE102018129689.4A patent/DE102018129689B4/de active Active
- 2018-11-27 CN CN201811424992.5A patent/CN109841598B/zh active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20140063744A1 (en) | 2012-09-05 | 2014-03-06 | Texas Instruments Incorporated | Vertically Stacked Power FETS and Synchronous Buck Converter Having Low On-Resistance |
DE102016101433A1 (de) | 2016-01-27 | 2017-07-27 | Infineon Technologies Ag | Multi-Chip-Halbleiterleistungsgehäuse |
Also Published As
Publication number | Publication date |
---|---|
US10396018B2 (en) | 2019-08-27 |
DE102018129689A1 (de) | 2019-05-29 |
CN109841598A (zh) | 2019-06-04 |
CN109841598B (zh) | 2023-05-16 |
US20190164873A1 (en) | 2019-05-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102014116383B4 (de) | Halbleitergehäuse umfassend ein transistor-chip-modul und ein treiber-chip-modul sowie verfahren zu dessen herstellung | |
DE102014111252B4 (de) | Elektronisches Bauteil und Verfahren | |
DE102014113787B4 (de) | Elektronische Vorrichtung und Leistungsvorrichtung mit einer Transistoranordnung mit Halbleiterchips zwischen zwei Substraten und Verfahren zu deren Herstellung | |
DE102010000208B4 (de) | Halbleitervorrichtung mit monolithischem Halbleiterschalter und Verfahren zu dessen Herstellung | |
DE102017110962B4 (de) | Halbleiter-package mit flip-chip-montiertem ic und vertikal integriertem induktor und herstellungsverfahren dafür | |
DE102014118836B4 (de) | Halbleiter-packaging-anordnung und halbleiter-package | |
DE102018123857A1 (de) | Halbleiterchippassage mit Halbleiterchip und Anschlussrahmen, die zwischen zwei Substraten angeordnet sind | |
DE102016109558B4 (de) | Halbleiterpackage mit eingebetteter ausgangsinduktivität | |
DE102014116382B4 (de) | Halbleitergehäuse mit zwei Halbleitermodulen und sich seitlich erstreckenden Verbindern und Verfahren zu dessen Herstellung | |
DE102008006835A1 (de) | Elektronisches Bauelement und Verfahren zur Herstellung eines elektronischen Bauelements | |
DE102015121524A1 (de) | Integrierte Leistungsanordnung mit verringertem Formfaktor und verbesserter thermischer Dissipation | |
DE102009042320A1 (de) | Anordnung mit einem Leistungshalbleiterchip | |
DE102014102364A1 (de) | Mehrchipbaugruppe mit getrennten zwischenverbindungen zwischen chips | |
DE102014104497B4 (de) | Halbleitergehäuse mit mehreren ebenen und verfahren zu deren herstellung | |
DE102016104813A1 (de) | Halbleiterpackage mit integrierter Ausgangsinduktivität auf einer gedruckten Leiterplatte | |
DE102018212436A1 (de) | Halbleitergehäuse mit symmetrisch angeordneten leisungsanschlüssen und verfahren zu dessen herstellung | |
DE102018129689B4 (de) | Halbleiterpackage und Verfahren zur Herstellung eines Halbleiterpackage | |
DE102014117523A1 (de) | Elektronische Vorrichtung | |
DE102017120747B4 (de) | SMD-Gehäuse mit Oberseitenkühlung und Verfahren zu seiner Bereitstellung | |
DE102015104996A1 (de) | Halbleitervorrichtungen mit Steuer- und Lastleitungen von entgegengesetzter Richtung | |
DE102014112429A1 (de) | Halbleiterpackage mit Mehrebenen-Chipblock | |
DE102017108172B4 (de) | SMD-Package und Verfahren zur Herstellung eines SMD-Packages | |
DE102021100736A1 (de) | Platzsparende und niederparasitäre halbbrücke | |
DE102020214045A1 (de) | Halbbrücke für einen elektrischen Antrieb eines Elektrofahrzeugs oder eines Hybridfahrzeugs, Leistungsmodul für einen Inverter und Inverter | |
DE102018132425B4 (de) | Leistungseinrichtungs-Baugruppenstruktur |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division |