DE102018107601A1

DE102018107601A1 - Gleichrichtervorrichtung

Info

Publication number: DE102018107601A1
Application number: DE102018107601.0A
Authority: DE
Inventors: Albino Pidutti; Damiano Gadler
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2017-03-30
Filing date: 2018-03-29
Publication date: 2018-10-04
Also published as: CN108696152B; US10291146B2; CN108696152A; US20180287506A1

Abstract

Eine Gleichrichtervorrichtung beinhaltet ein Halbleitersubstrat, einen Anodenanschluss und einen Kathodenanschluss, die durch einen Laststrompfad eines ersten MOS-Transistors und eine Diode, die mit dem Laststrompfad parallel verbunden ist, verbunden sind. Im Betrieb wird eine Wechseleingangsspannung zwischen dem Anodenanschluss und dem Kathodenanschluss angelegt. Ferner ist ein Steuerschaltkreis mit einer Gate-Elektrode des ersten MOS-Transistors gekoppelt und dazu konfiguriert, den ersten MOS-Transistor für eine Ein-Zeitperiode einzuschalten, während der die Diode in Durchlassrichtung vorgespannt ist. Ein Gate-Treiberschaltkreis ist in dem Steuerschaltkreis enthalten und beinhaltet einen Pufferkondensator und eine Kaskade aus zwei oder mehr Transistorstufen, die zwischen den Pufferkondensator und die Gate-Elektrode des ersten MOS-Transistors gekoppelt sind.

Description

Technisches Gebiet
Die Offenbarung betrifft das Gebiet von Leistungsversorgungen oder Netzteilen, insbesondere das Gebiet von Gleichrichterschaltkreisen und -vorrichtungen und zugehörige Verfahren und Vorrichtungen.
Hintergrund
Im elektrischen Energieversorgungsnetz wird Elektrizität üblicherweise aus verschiedenen Gründen in Form von Wechselstrom (AC: „Alternating Current“) an Kunden verteilt. Des Weiteren werden Alternatoren zum Beispiel in Automobilen verwendet, um Wechselstrom zu erzeugen. In vielen Anwendungen muss Wechselstrom in Gleichstrom (DC: „Direct Current“) umgewandelt werden, um eine DC-Versorgung für elektronische Schaltkreise oder andere Vorrichtungen, die eine DC-Versorgung benötigen, zu liefern. Dieser Umwandlungsprozess wird als Gleichrichtung bezeichnet. Die Standardkomponenten, die zum Bauen eines Gleichrichters verwendet werden, sind Siliciumdioden. Es existieren viele Typen von Gleichrichtern. Ein verbreiteter Typ ist ein einphasiger Vollwellengleichrichter, der üblicherweise unter Verwendung von vier Dioden, die in einer Brückenkonfiguration (einer sogenannten Graetz-Brücke) verbunden sind, gebaut ist. Als eine Randbemerkung sollte erwähnt werden, dass die Wechselspannung, die durch das elektrische Leistungsnetz bereitgestellt wird (z. B. 120 oder 230 Volt), üblicherweise unter Verwendung von Transformatoren zu niedrigeren Spannungen transformiert wird, bevor sie gleichgerichtet wird. In dem Automobilsektor erzeugen Alternatoren üblicherweise mehrphasige Ausgangsspannungen und ein geeigneter dreiphasiger Vollwellengleichrichter kann zum Beispiel sechs Dioden beinhalten. Des Weiteren können Gleichrichterdioden zum Beispiel auch in (DC-DC- oder AC-DC-) Schaltwandlern verwendet werden.
Siliciumdioden weisen Durchlassspannungen von näherungsweise 0,6 bis 0,7 Volt auf. Schottky- und Germaniumdioden weisen geringfügig niedrigere Durchlassspannungen von näherungsweise 0,3 Volt auf. Die Durchlassspannung eines pn-Übergangs (d. h. einer Diode) hängt von dem Halbleitermaterial ab und kann daher praktisch als ein konstanter Parameter (wenn eine Temperaturabhängigkeit vernachlässigt wird) für eine spezielle Halbleiterherstellungstechnologie, die normalerweise auf Silicium basiert, betrachtet werden. Das heißt, Siliciumdioden werden (bei Raumtemperatur) immer eine Leistungsdissipation von näherungsweise 600 bis 700 Milliwatt pro Ampere Laststrom produzieren. Eine Diodenbrücke (Brückengleichrichter), die aus vier Dioden besteht, produziert dementsprechend eine Leistungsdissipation von näherungsweise 1,2 bis 1,4 Watt pro Ampere (RMS) Laststrom, da zwei Dioden in einer Diodenbrücke immer in Durchlassrichtung vorgespannt sind. Insbesondere für vergleichsweise niedrige Spannungen (z. B. 5 bis 15 Volt) kann die Leistungsdissipation in dem Gleichrichter ein signifikanter Teil der gesamten erzeugten Leistung sein.
Um eine Leistungsdissipation in Gleichrichtervorrichtungen zu reduzieren, kann eine Technik verwendet werden, die als aktive Gleichrichtung bezeichnet wird. Dabei werden Siliciumdioden durch Leistungstransistoren, wie etwa MOS-Feldeffekttransistoren (MOSFETs) oder Leistungsbipolartransistoren (BJTs), ersetzt, die einen vergleichsweise niedrigen Einschaltwiderstand aufweisen und dementsprechend im Vergleich zu einfachen Siliciumdioden einen erheblich niedrigeren Spannungsabfall produzieren können. Jedoch wird üblicherweise ein relativ komplexer Steuerschaltkreis benötigt, um den Transistor synchron mit der Wechselspannung ein- und auszuschalten. Insbesondere identifizieren die Erfinder einige die Steuerung des Leistungstransistors betreffende Probleme, die sich aus der Tatsache ergeben, dass die Spannung, die an das Siliciumsubstrat angelegt wird, in dem der Leistungstransistor integriert ist, eine Wechselspannung ist.
Es besteht somit ein Bedarf für Gleichrichtervorrichtungen.
Kurzdarstellung
Die vorliegende Offenbarung betrifft eine Gleichrichtervorrichtung gemäß Anspruch 1 und ein Verfahren gemäß Anspruch 23. Die abhängigen Ansprüche definieren weitere Ausführungsbeispiele.
Gemäß einem Beispiel beinhaltet die Gleichrichtervorrichtung somit ein Halbleitersubstrat, einen Anodenanschluss und einen Kathodenanschluss, die durch einen Laststrompfad eines ersten MOS-Transistors und eine Diode, die mit dem Laststrompfad parallel verbunden ist, verbunden sind. Im Betrieb wird eine Eingangswechselspannung zwischen dem Anodenanschluss und dem Kathodenanschluss angelegt. Ferner ist ein Steuerschaltkreis mit einer Gate-Elektrode des ersten MOS-Transistors gekoppelt und dazu konfiguriert, den ersten MOS-Transistor für eine Ein-Zeitperiode einzuschalten, während der die Diode in Durchlassrichtung vorgespannt ist. Ein Gate-Treiberschaltkreis ist in dem Steuerschaltkreis enthalten und beinhaltet einen Pufferkondensator und eine Kaskade von zwei oder mehr Transistorstufen, die zwischen den Pufferkondensator und die Gate-Elektrode des ersten MOS-Transistors gekoppelt sind.
Bei dem Verfahren zum Betreiben einer Gleichrichtervorrichtung beinhaltet die Gleichrichtervorrichtung einen MOS-Transistor und eine Diode, die zwischen einem Anodenanschluss und einem Kathodenanschluss parallel verbunden ist. Bei dem Verfahren wird erfasst, dass die Diode in Durchlassrichtung vorgespannt ist, und der MOS-Transistor durch einen Steuerschaltkreis eingeschaltet bei Erfassen, dass die Diode in Durchlassrichtung vorgespannt ist. Bei dem Verfahren wird ferner erfasst, während die Diode in Durchlassrichtung vorgespannt ist, dass die Spannung über die Gleichrichtervorrichtung zwischen dem Kathodenanschluss und dem Anodenanschluss eine spezielle Schwellenspannung erreicht. Der MOS-Transistor wird ausgeschaltet bei Erfassen, dass die Spannung über die Gleichrichtervorrichtung die spezielle Schwellenspannung erreicht hat, wobei das Einschalten des MOS-Transistors ein Verbinden einer Gate-Elektrode des MOS-Transistors mit einem Pufferkondensator unter Verwendung einer Kaskade von zwei oder mehr Transistorstufen umfasst.
Figurenliste
Die Erfindung kann unter Bezugnahme auf die folgende Beschreibung und die folgenden Zeichnungen besser verstanden werden. Die Komponenten in den Figuren sind nicht notwendigerweise maßstabsgetreu, stattdessen wird Wert auf eine Veranschaulichung der Prinzipien der Erfindung gelegt. Darüber hinaus bezeichnen in den Figuren gleiche Bezugszeichen entsprechende Teile. In den Zeichnungen gilt:

1 veranschaulicht einen einphasigen Vollwellengleichrichterschalkreis, der aus vier Dioden besteht, als ein Veranschaulichungsbeispiel.

2 veranschaulicht einen Leistungs-MOSFET, der verwendet werden kann, um eine Diode in einem Gleichrichterschaltkreis zu ersetzen, wobei der Leistungs-MOSFET bei den hier beschriebenen Ausführungsformen rückwärts leitend ist, wenn er eingeschaltet ist.
3 ist eine Querschnittsansicht eines Halbleiterkörpers, die ein Implementierungsbeispiel des Leistungs-MOSFET aus 2 veranschaulicht.
4 ist ein Schaltbild, das den Leistungs-MOSFET aus 2 und einen Steuerschaltkreis veranschaulicht, der dazu konfiguriert ist, den MOSFET aktiv einzuschalten, wenn die Body-Diode in Durchlassrichtung vorgespannt wird.
5 ist ein Zeitverlaufsdiagramm, das die Spannung über die Body-Diode des MOSFET aus 4 veranschaulicht, wenn der MOSFET mit einer Last verbunden ist und nicht aktiv eingeschaltet wird, während er mit einer Wechselspannung versorgt wird.
6 ist ein Schaltbild, das einen beispielhaften Versorgungsschaltkreis veranschaulicht, der in dem Steuerschaltkreis enthalten sein kann, um die Steuerlogik zu versorgen, die zum Ein- und Ausschalten des MOSFET aus 4 verwendet wird.
7 ist ein Zeitverlaufsdiagramm, das das Schalten des MOSFET aus 4 veranschaulicht, wenn er mit einer Wechselspannung versorgt wird.
8 ist ein Blockdiagramm, das eine beispielhafte Steuerlogik zum Ein- und Ausschalten des MOSFET aus 4, wie in dem Zeitverlaufsdiagramm aus 7 gezeigt, veranschaulicht.
9 beinhaltet vier Zeitverlaufsdiagramme, die die Funktion der Steuerlogik aus 8 ausführlicher veranschaulichen.
10 veranschaulicht einen Timerschaltkreis, der in dem Steuerschaltkreis aus 8 verwendet werden kann, um ein frühes Ausschalten des MOSFET zu maskieren.
11 beinhaltet Zeitverlaufsdiagramme, die die Funktion des Timerschaltkreises aus 10 ausführlicher veranschaulichen.
12 veranschaulicht eine Alternative zu dem Beispiel aus 4, wobei zwei oder mehr Leistungs-MOSFETs statt eines einzigen Leistungs-MOSFET verwendet werden.
13 beinhaltet Zeitverlaufsdiagramme, die den Spannungsabfall über die Gleichrichtervorrichtung aus 12 veranschaulichen, wobei - wenn aktiviert - die MOS-Kanäle beider Leistungs-MOSFETs die Body-Diode umgehen, wenn die Diode in Durchlassrichtung vorgespannt ist, und wobei die zwei Leistungs-MOSFETs nacheinander ausgeschaltet werden.
14 veranschaulicht eine beispielhafte Steuerlogik, die jener aus dem Beispiel aus 8 ähnlich ist, aber für Gleichrichtervorrichtungen mit zwei Leistungs-MOSFETs, wie in 12 gezeigt, geeignet ist.
15 beinhaltet Zeitverlaufsdiagramme, die die Funktion der Steuerlogik aus 14 veranschaulichen.
16 veranschaulicht ein Flussdiagramm, das ein beispielhaftes Verfahren zum Betreiben einer Gleichrichtervorrichtung veranschaulicht.
17 ist ein allgemeines Beispiel für einen Gate-Treiberschaltkreis, der zum Ein- und Ausschalten des Leistungs-MOSFETs aus 4 geeignet ist, wobei der Gate-Treiber Teil des Steuerschaltkreises sein kann.
18 veranschaulicht das Beispiel aus 17 ausführlicher.
19 veranschaulicht Zeitverlaufsdiagramme einschließlich Treibersignale, die von den Gate-Treiberschaltkreisen aus 17 und 18 verwendet werden.

Ausführliche Beschreibung
Wie oben erwähnt, existieren verschiedene Typen von Gleichrichtern. 1 zeigt als ein Veranschaulichungsbeispiel einen einphasigen Vollwellengleichrichter, der unter Verwendung von vier Dioden D₁, D₂, D₃, D₄ gebaut ist, die in einer Brückenkonfiguration (einer sogenannten Graetz-Brücke oder einem Brückengleichrichter) verbunden sind. 1 kann auch eine AC-Spannungsquelle G zeigen, die zum Beispiel das elektrische Netz, die Sekundärseite eines Transformators, einen AC-Generator, wie etwa einen Alternator, der in einem Automobil verwendet wird, oder irgendeine andere verbreitete AC-Spannungsquelle repräsentieren kann. Die Spannungsquelle G stellt eine Wechselspannung V_AC bereit, die an den Brückengleichrichter geliefert wird. Ein Kondensator C₁ kann mit dem Ausgang des Brückengleichrichters verbunden sein, um die Welligkeit der DC-Ausgangsspannung V_DC zu reduzieren. Bei dem Beispiel aus 1 ist eine Automobilbatterie BAT mit dem Brückengleichrichter gekoppelt, so dass die Batterie durch den Generator G geladen werden kann. Siliciumdioden weisen üblicherweise eine Durchlassspannung von näherungsweise 0,6 bis 0,7 Volt auf und können daher eine erhebliche Leistungsdissipation verursachen. Um die Leistungsdissipation zu reduzieren, kann eine Siliciumdiode durch eine Gleichrichtervorrichtung einschließlich eines steuerbaren Halbleiterschalters ersetzt werden. Bei dem in 2 veranschaulichten Beispiel beinhaltet die Gleichrichtervorrichtung 10 einen Leistungs-MOS-Transistor M_P, der eine intrinsische Diode D_R (Body-Diode) aufweist, die mit dem Laststrompfad (Drain-Source-Strompfad) des Leistungs-MOS-Transistors M_P parallel gekoppelt ist. Anode und Kathode der Gleichrichtervorrichtung 10 entsprechen einer Anode und Kathode der intrinsischen Diode und sind als A bzw. K beschriftet. Bei den hier beschriebenen Beispielen ist der Leistungs-MOS-Transistor ein MOSFET, wobei die intrinsische Diode die Body-Diode des MOSFET ist. In diesem Zusammenhang kann jedoch auch ein IGBT (der ebenfalls durch ein MOS-Gate ein- und ausgeschaltet wird) als ein MOS-Transistor betrachtet werden, wobei der IGBT eine umgekehrte Diode aufweisen kann, die in demselben Halbleiter-Die wie der IGBT integriert ist.
Im Gegensatz zu bekannten aktiven Gleichrichterschaltkreisen (auch als „synchrone Gleichrichter“ bezeichnet), wird der MOSFET M_P in einem rückwärtsleitenden Modus betrieben. Im Wesentlichen wird eine Standardgleichrichterdiode (wie zum Beispiel in dem Brückengleichrichter aus 1 verwendet) durch die Body-Diode eines Leistungs-MOSFET ersetzt, die durch den MOS-Kanal des MOSFET überbrückt werden kann, wenn der MOSFET eingeschaltet ist. Das heißt, der MOSFET ist eingeschaltet (was den MOS-Kanal leitfähig macht), wenn die Body-Diode in Durchlassrichtung vorgespannt ist, wodurch der Strompfad durch die Body-Diode überbrückt wird. Wenn die Diode D_R in Sperrrichtung vorgespannt wird, ist der MOSFET M_P immer ausgeschaltet. Bei dem in 2 dargestellten Beispiel weist die Gleichrichtervorrichtung 10 nur zwei Anschlüsse auf, einen ersten Anschluss A (Anodenanschluss, der mit der Anode der Body-Diode D_R verbunden ist) und einen zweiten Anschluss K (Kathodenanschluss, der mit der Kathode der Body-Diode D_R verbunden ist). Wie später erklärt wird, kann der Steuerschaltkreis zum Ein- und Ausschalten des MOSFET M_P in demselben Halbleiter-Die wie der MOSFET M_P integriert sein und kann die interne Versorgung des integrierten Steuerschaltkreises intern aus der AC-Spannung erzeugt werden, die an den zwei Anschlüssen A und K angelegt wird.
3 veranschaulicht ein Implementierungsbeispiel des Leistungs-MOSFET M_P aus 2 in einem Siliciumsubstrat. Bei dem vorliegenden Beispiel ist der MOSFET unter Verwendung einer vertikalen Transistorstruktur implementiert, die aus mehreren Transistorzellen besteht. Der Begriff „vertikal“ wird allgemein in dem Zusammenhang mit Leistungstransistoren verwendet und verweist auf die Richtung des Laststrompfads (MOS-Kanal), der sich mit Bezug auf eine horizontale Ebene, die durch die untere Ebene des Halbleitersubstrats definiert wird, vertikal erstreckt. Der Begriff „vertikal“ kann dementsprechend verwendet werden, um vertikale Transistoren von Planartransistoren zu unterscheiden, bei denen sich der Laststrompfad (MOS-Kanal) in der horizontalen Ebene parallel erstreckt. Bei dem vorliegenden Beispiel ist der vertikale MOS-Transistor als ein sogenannter Grabentransistor implementiert, der seine Gate-Elektroden in Gräben angeordnet aufweist, die in dem Siliciumkörper gebildet sind. Jedoch können andere Typen von vertikalen Leistungstransistoren oder andere Typen von Transistoren verwendet werden.
Bei dem Beispiel aus 3 ist der Halbleiterkörper 100 im Wesentlichen durch ein Halbleitersubstrat 101 (Wafer) gebildet, auf dem eine (z. B. monokristalline) Halbleiterschicht 101' unter Verwendung von epitaktischem Wachstum abgeschieden ist. Das Halbleitersubstrat 101 und die Halbleiterschicht 101' können mit Dotierungsstoffen eines ersten Dotierungstyps, z. B. n-Typ-Dotierungsstoffen, dotiert sein, wohingegen die Konzentration von Dotierungsstoffen in der Halbleiterschicht 101' im Vergleich zu dem stark dotierten Substrat 101 (als n⁺ beschriftet) viel niedriger sein kann (daher als n^-beschriftet). Gräben 110 sind in der Halbleiterschicht durch einen anisotropen Ätzprozess gebildet. Die Gräben 110 erstrecken sich - von der oberen Oberfläche des Halbleiterkörpers 100 - vertikal in den Halbleiterkörper 100 und sind mit leitfähigem Material (z. B. stark dotiertem polykristallinem Silicium) gefüllt, um Gate-Elektroden 112 innerhalb der Gräben 110 zu bilden. Die Gate-Elektroden 112 sind von dem umgebenden Halbleiterkörper 100 durch eine Oxidschicht 111 isoliert, die auf den Innenoberflächen der Gräben 110 angeordnet sind, bevor diese mit dem erwähnten leitfähigen Material gefüllt werden.
Ein oberer Teil der Halbleiterschicht 101' ist mit Dotierungsstoffen eines zweiten Dotierungstyps, z. B. p-Typ-Dotierungsstoffen, z. B. unter Verwendung eines ersten Dotierungsprozesses (z. B. Difussionsprozesses von Dotierungsstoffen oder Ionenimplantation) dotiert. Das resultierende p-dotierte Gebiet wird üblicherweise als Bulk-Gebiet 103 bezeichnet, wohingegen der verbleibende n-dotierte Teil der Halbleiterschicht 101' (direkt an das Substrat 101 angrenzend) das sogenannte Driftgebiet 102 des MOS-Transistors bildet. Da sich die Gräben 110 in das Driftgebiet 102 hinab erstrecken, ist das Bulk-Gebiet 102 in mehrere Bulk-Gebiete segmentiert, die mit jeweiligen mehreren Transistorzellen assoziiert sind.
Ein zweiter Dotierungsprozess (z. B. Diffusionsprozess von Dotierungsstoffen oder Ionenimplantation) wird verwendet, um Source-Gebiete 105 zu bilden. Daher wird der MOSFET M_P auch als ein DMOS-Transistor (DMOS: Double-Diffused Metal-Oxide-Semiconductor - doppelt diffundierter Metall-Oxid-Halbleiter) bezeichnet. Die Source-Gebiete sind mit Dotierungsstoffen des gleichen Typs wie das Substrat 101 (z. B. n-Typ-Dotierungsstoffen) dotiert. Die Konzentration von Dotierungsstoffen kann vergleichsweise hoch sein (daher als n⁺ beschriftet), ist aber nicht notwendigerweise gleich der Konzentration von Dotierungsstoffen in dem Substrat 101. Die Source-Gebiete 105 erstrecken sich vertikal in den Halbleiterkörper, beginnend von der oberen Oberfläche des Halbleiterkörpers und angrenzend an die Gräben 112. Bulk-Kontakt-Gebiete 104, die mit Dotierungsstoffen des gleichen Typs wie die Bulk-Gebiete 103 dotiert sind, können zwischen benachbarten Gräben 110 gebildet werden, um eine elektrische Kontaktierung der Bulk-Gebiete 103 an der oberen Oberfläche des Halbleiterkörpers 100 zu ermöglichen. Die Source-Gebiet 105 und die Bulk-Kontakt-Gebiete 104 sind elektrisch durch die leitfähige Schicht 115 (z. B. eine Metallschicht), die die Source-Elektrode S des Leistungs-MOSFET (DMOS-Transistors) bildet, an der oberen Oberfläche des Halbleiterkörpers 100 kontaktiert. Dadurch sind die einzelnen Transistorzellen elektrisch parallel verbunden. Die Gate-Elektroden 112 in den Gräben 110 müssen von der leitfähigen Schicht 115 isoliert sein und sind miteinander verbunden, z. B. an dem Ende der Gräben 110 (in 3 nicht sichtbar). Die Drain-Elektrode D ist durch eine andere leitfähige Schicht 116 an der unteren Oberfläche des Halbleiterkörpers 100 gebildet.
Die Body-Diode D_R (siehe auch 3) des MOSFET ist in der Querschnittsansicht aus 3 gezeigt. Sie ist durch p-n-Übergänge in dem Übergangsgebiet zwischen den Bulk-Gebieten 103 (in jeder Transistorzelle) und dem Driftgebiet 102 gebildet. Die Source-Elektrode S (die elektrisch mit der Source und den Bulk-Kontakt-Gebieten verbunden ist) ist daher auch die Anode der Diode D_R und die Drain-Elektrode D ist auch die Kathode der Diode D_R. Ein Transistor, der gemäß dem Beispiel aus 3 gestaltet ist, oder ähnliche Transistorgestaltungen sind an sich bekannt (manchmal als DMOS-Transistor bezeichnet) und sind daher nicht ausführlicher erklärt.
Was an diesem Punkt erwähnt werden sollte, ist, dass der MOS-Transistor M_P nicht die einzige in dem Substrat integrierte Komponente ist. Alle anderen Schaltungen, die zum Steuern des Schaltvorgangs des MOS-Transistors M_P benötigt werden, sind ebenfalls in demselben Halbleiterkörper 100 integriert. Die hier beschriebenen Ausführungsformen können als Gleichrichtervorrichtungen mit zwei Anschlüssen (Anoden- oder Referenzanschluss A und Kathoden- oder Substratanschluss K) gestaltet sein, die lediglich zwei externe Stifte aufweisen und sich im Wesentlichen wie Dioden verhalten. Im Gegensatz zu einer normalen Diode können die hier beschriebenen Gleichrichtervorrichtungen so gestaltet sein, dass sie eine sehr niedrige Durchlassspannung aufweisen, da der MOS-Kanal mit niedrigem Widerstand den Strompfad durch die Body-Diode D_R überbrückt, während die Body-Diode in Durchlassrichtung vorgespannt ist. Im Folgenden wird das Potential an dem ersten Anschluss A (Anodenanschluss, der der Source-Elektrode des Leistungs-MOSFET M_P entspricht) als Referenzspannung V_REF bezeichnet, wohingegen die Spannung an dem zweiten Anschluss K (Kathodenanschluss, der der Drain-Elektrode des Leistungs-MOSFET M_P entspricht) als Substratspannung V_SUBST (Spannung, die in dem Substrat 101 vorliegt, siehe 3) bezeichnet wird. 4 veranschaulicht die Gleichrichtervorrichtung 10 aus 2 ausführlicher. Entsprechend beinhaltet die Gleichrichtervorrichtung den MOSFET/DMOS-Transistor M_P (einschließlich der intrinsischen umgekehrten Diode D_R, siehe 2) und einen Steuerschaltkreis 11, der mit einem Gate-Anschluss des MOSFET M_P verbunden ist. Wie oben erklärt, sind der MOSFET M_P und seine intrinsische Body-Diode D_R - und auch der Steuerschaltkreis 11 - zwischen dem ersten und dem zweiten Anschluss A bzw. K verbunden. Das elektrische Potential V_REF an dem ersten Anschluss (Anode) kann als null Volt (0 V) definiert werden und kann dementsprechend als Referenz- oder Massepotential für alle Schaltungen, die in dem Halbleiterkörper 100 integriert sind, angesehen werden. Mit Bezug auf das Referenzpotential V_REF kann die Substratspannung V_SUBST von negativen Werten von (bei Raumtemperatur) minimal näherungsweise -0,7 Volt (d. h. der negativen Durchlassspannung der Body-Diode D_R) bis zu einem positiven Spitzenwert V_{AC_MAX} von einer Eingangswechselspannung V_AC, die zwischen den zwei Anschlüssen A und K angelegt wird, variieren. Bei dem Beispiel aus 4 wird die Gleichrichtervorrichtung 10 durch eine AC-Quelle Q über einen Widerstand R_V versorgt. Versorgen der Gleichrichtervorrichtung 10 muss als ein lediglich hypothetisches Beispiel betrachtet werden, das verwendet wird, um die Funktion der Gleichrichtervorrichtung zu erklären.
5 ist ein Zeitverlaufsdiagramm, das die Wellenform der Substratspannung V_SUBST mit Bezug auf das Referenzpotential V_REF für den hypothetischen Fall veranschaulicht, bei dem der MOSFET M_P, der in der Gleichrichtervorrichtung 10 enthalten ist, niemals eingeschaltet wird, und daher der Laststrom i_L die Gleichrichtervorrichtung 10 nur über die Body-Diode D_R durchlaufen kann. Bei diesem Beispiel wird ferner angenommen, dass eine Eingangswechselspannung V_AC an eine Reihenschaltung der Gleichrichtervorrichtung 10 und einer Last (siehe 4, Widerstand R_V) angelegt wird. Ohne Einschränkung der Allgemeinheit kann das Referenzpotential V_REF als 0 V definiert werden. Während die Body-Diode D_R in Sperrrichtung vorgespannt ist (V_SUBST > 0 V), folgt die Substratspannung V_SUBST der Eingangswechselspannung V_AC und ist der Laststrom näherungsweise null (Diode D_R ist sperrend). Während die Body-Diode D_R in Durchlassrichtung vorgespannt ist (V_SUBST < 0 V), folgt die Substratspannung V_SUBST der Eingangswechselspannung V_AC, so lange die Eingangswechselspannung V_AC höher als die negative Durchlassspannung -V_D der Body-Diode D_R ist (z. B. V_AC > -0,6 V). Wenn die Eingangswechselspannung V_AC niedriger als die negative Durchlassspannung -V_D der Body-Diode D_R wird (z. B. V_AC < - 0,6 V), wird jedoch die Substratspannung näherungsweise auf die negative Vorwärtsspannung -V_D der Body-Diode D_R begrenzt (z. B. V_SUBST ≈ -0,6 V), ist die Diode D_R leitfähig und ist der Unterschied zwischen der (negativen) Substratspannung und der Eingangswechselspannung V_AC der Spannungsabfall über die Last.
Der Laststrom i_L, der tatsächlich durch die Gleichrichtervorrichtung 10 hindurchgeht (während V_AC < -V_D gilt), hängt von der Last ab.
Wie oben erwähnt, kann ein Spannungsabfall über die Gleichrichtervorrichtung 10 von näherungsweise 600 bis 700 mV (bei Raumtemperatur) eine erhebliche Leistungsdissipation verursachen. Um die Substratspannung V_SUBST zu reduzieren, während die Body-Diode D_R in Durchlassrichtung vorgespannt ist, kann der MOS-Transistor M_P eingeschaltet werden, um den MOS-Kanal des MOS-Transistors M_P leitfähig zu machen. In diesem Fall wird die Body-Diode D_R über den niederohmigen Strompfad überbrückt, der durch den MOS-Kanal bereitgestellt wird. Jedoch sollte der MOS-Transistor in der Zeitperiode, in der die Body-Diode D_R in Sperrrichtung vorgespannt (d. h. sperrend) ist, ausgeschaltet verbleiben. Der Logikschaltkreis, der den Schaltvorgang des MOS-Transistors M_P steuert, ist in dem Steuerschaltkreis 11 (siehe 4) enthalten.
Wie in 4 gezeigt, ist der Steuerschaltkreis 11 zwischen den zwei Anschlüssen A und K gekoppelt, an denen die Eingangswechselspannung angelegt wird (siehe 5). Jedoch benötigen manche Schaltkreiskomponenten in dem Steuerschaltkreis 11 eine DC-Versorgungsspannung, um ordnungsgemäß zu arbeiten. Daher beinhaltet der Steuerschaltkreis 11 wenigstens einen Versorgungsschaltkreis, der eine interne Versorgungsspannung Vs zum Versorgen verschiedener anderer Schaltkreiskomponenten des Steuerschaltkreises 11 bereitstellt. Bevor Implementierungsbeispiele des Steuerschaltkreises 11 und seine Funktion ausführlicher beschrieben werden, werden zwei Implementierungsbeispiele der Versorgungsschaltkreise unter Bezugnahme auf 6 erklärt.
Der beispielhafte Versorgungsschaltkreis 12, der in 6 dargestellt ist, ist zwischen dem ersten (Anoden-) Anschluss A (Referenzpotential V_REF) und dem zweiten (Kathoden-) Anschluss K (Substratspannung V_SUBST) gekoppelt, die mit der Source bzw. dem Drain des MOSFET M_P gekoppelt sind. Eine Reihenschaltung, die aus einer Diode D_S und einer Zener-Diode D_Z besteht, ist elektrisch zwischen dem Substrat (bei der Substratspannung V_SUBST) und der Source-Elektrode des MOSFET M_P (bei dem Referenzpotential V_REF) verbunden. Ein Pufferkondensator Cs ist parallel mit der Zener-Diode D_Z verbunden, wie in 6 gezeigt ist. Der Kondensator Cs wird über die Diode Ds geladen, wenn der Pegel der Substratspannung V_SUBST höher als die Summe der Spannung V_IN über den Kondensator Cs und die Durchlassspannung der Diode Ds ist. Die Zener-Diode Dz begrenzt die Kondensatorspannung V_IN über den Kondensator Cs auf einen maximalen Wert, der durch die Zener-Spannung der Zener-Diode Dz bestimmt wird. Des Weiteren verhindert die Diode D_S das Entladen des Kondensators Cs über das Substrat, wenn die Substratspannung V_SUBST auf Werte niedriger als die Kondensatorspannung V_IN abfällt. Die Kondensatorspannung V_IN kann als Eingangsspannung an eine Spannungsreglervorrichtung REG geliefert werden und die Eingangsspannung V_IN wird durch den Kondensator Cs gepuffert, während die Substratspannung V_SUBST niedrig ist. Die geregelte Ausgangsspannung des Spannungsreglers REG wird als Vs bezeichnet. Die geregelte Ausgangsspannung V_S kann als interne Versorgungsspannung betrachtet werden, die verwendet wird, um beliebige Schaltungen (wie etwa Logikschaltkreise) zu versorgen, die in der Gleichrichtervorrichtung 10 integriert sind.
Auch in 6 gezeigt, aber nicht Teil des Versorgungsschaltkreises 12 ist eine Zyklusdetektionseinheit 15, die im Wesentlichen einen Komparator CMP_NC beinhaltet, der dazu konfiguriert ist, einen neuen Zyklus der Substratspannung V_SUBST an seinem Ausgang zu signalisieren. Der Komparator CMP_NC kann durch die interne Versorgungsspannung Vs versorgt werden. Bei dem vorliegenden Beispiel vergleicht der Komparator die Substratspannung V_SUBST mit der Schwellenspannung V_NC, die gleich der Referenzspannung V_REF sein kann oder ein kleiner positiver Wert in dem Bereich von einigen wenigen Millivolt sein kann. Die Schwellenspannung V_NC wird an den invertierenden Eingang des Komparators CMP_NC angelegt und die Substratspannung V_SUBST wird an den nichtinvertierenden Eingang des Komparators CMP_NC angelegt. Dementsprechend erzeugt der Komparator CMP_NC eine steigende Flanke an seinem Ausgang, wenn die Substratspannung V_SUBST auf oberhalb der Schwellenspannung V_NC ansteigt. Die steigende Flanke kann einen Monoflop MF auslösen, der mit dem Ausgang des Komparators CMP_NC verbunden ist und einen Rücksetzpuls einer definierten Pulslänge in jedem Zyklus der Substratwechselspannung V_SUBST erzeugt.
Es wird angemerkt, dass der Schaltkreis aus 6 als ein veranschaulichendes Beispiel betrachtet werden muss und auch auf verschiedene alternative Arten implementiert werden kann. Zum Beispiel kann die Zener-Diode Dz durch einen beliebigen Klemmschaltkreis ersetzt werden, der dazu konfiguriert ist, die Kondensatorspannung auf ein erwünschtes Maximum zu begrenzen. In Abhängigkeit von der Anwendung kann die Zener-Diode weggelassen werden. Der Kondensator Cs kann durch einen beliebigen Schaltkreis (z. B. eine Reihen- oder Parallelschaltung einiger Kondensatoren) ersetzt werden, der eine ausreichenden Kapazität bereitstellt, um dazu in der Lage zu sein, die Eingangsspannung V_IN zu puffern, während die Substratspannung niedrig genug ist, um den Kondensator Cs zu laden. Bei manchen Implementierungen kann der Spannungsregler REG durch eine andere Schaltungsanordnung ersetzt werden, die eine ähnliche Funktion bereitstellt. Falls die Kapazität des Kondensators Cs hoch genug ist, um eine annehmbar niedrige Welligkeit sicherzustellen, kann der Regler REG auch weggelassen werden. Wie erwähnt, können verschiedene Modifikationen und Verbesserungen des grundlegenden Beispiels aus 6 in Erwägung gezogen werden. Zum Beispiel kann ein Source-Folger zwischen der Kathode der Diode Ds und dem Spannungsregler REG gekoppelt sein, wobei das Gate des Source-Folgers mit einer im Wesentlichen konstanten Spannung (z. B. unter Verwendung einer Zener-Diode erzeugt) verbunden ist. Dies würde die Kondensatorspannung auf ein gewünschtes Maximum begrenzen und einen Stromverbrauch reduzieren.
7A ist ein Zeitverlaufsdiagramm, das die Funktion eines Ausführungsbeispiels der Gleichrichtervorrichtung veranschaulicht, die gemäß dem grundlegenden Beispiel aus 4 implementiert ist. Insbesondere ist das Einschalten und Ausschalten des MOS-Transistors M_P veranschaulicht. Das Diagramm aus 7A ist im Wesentlichen das gleiche wie das Diagramm aus 5, mit der Ausnahme, dass bei dem vorliegenden Beispiel der Leistungs-MOS-Transistor M_P eingeschaltet ist, wenn die intrinsische Body-Diode D_R in Durchlassrichtung vorgespannt ist, um die Body-Diode über den aktivierten MOS-Kanal zu überbrücken. Das Überbrücken der Body-Diode D_R führt zu einem Spannungsabfall über die Gleichrichtervorrichtung 10, der erheblich niedriger als die Durchlassspannung einer normalen Diode ist. Das erste Diagramm aus 7B veranschaulicht ein vergrößertes Detail der in 7A gezeigten Wellenform. 7A zeigt einen vollen Zyklus der Substratspannung V_SUBST, wohingegen das erste Diagramm aus 7B nur näherungsweise die zweite Hälfte des Zyklus zeigt, während der die Substratspannung V_SUBST negativ ist. Das zweite Diagramm veranschaulicht eine vereinfachte Wellenform der Gate-Spannung, die an dem MOS-Transistor M_P angelegt wird, um ihn ein- und auszuschalten. Das dritte Diagramm aus 7B veranschaulicht das Rücksetzsignal RES einschließlich des Rücksetzpulses, der durch die in 6 gezeigte Zyklusdetektionseinheit 15 erzeugt werden kann. Wie in 7A und 7B zu erkennen ist, wird der MOS-Transistor M_P eingeschaltet, wenn der Steuerschaltkreis 11 detektiert, dass die Substratspannung V_SUBST negativ ist (d. h., die Diode D_R in Durchlassrichtung vorgespannt ist). Um die Zeitpunkte zum Ein- und Ausschalten des MOS-Transistors M_P zu bestimmen (d. h. Anfang und Ende der Ein-Zeitperiode T_ON des Transistors M_P), können negative Schwellenspannungen V_ON und V_OFF verwendet werden, wie unten erklärt ist. Entsprechend wird der MOS-Transistor M_P eingeschaltet, wenn die Substratspannung V_SUBST die erste Schwelle V_ON erreicht oder unterhalb dieser abfällt. Bei dem vorliegenden Beispiel wird die Bedingung V_SUBST = V_ON zur Zeit t₁ erfüllt und wird die Gate-Spannung V_G (siehe zweites Diagramm aus 7B) auf einen High-Pegel gesetzt, um den MOS-Transistor M_P einzuschalten. Wenn die Substratspannung V_SUBST am Ende eines Zyklus die zweite Schwelle V_OFF erreicht oder überschreitet, wird der MOS-Transistor M_P wieder ausgeschaltet. Bei dem vorliegenden Beispiel wird die Bedingung V_SUBST = V_OFF zur Zeit t₂ erfüllt und wird die Gate-Spannung V_G (siehe unteres Diagramm aus 7B) auf einen Low-Pegel gesetzt, um den MOS-Transistor M_P auszuschalten. Wenn der MOS-Transistor M_P zur Zeit t₂ ausgeschaltet wird, kann die Substratspannung V_SUBST abrupt auf -V_D abfallen, bevor sie am Anfang des nächsten Zyklus (Rücksetzpuls zum Zeitpunkt t_NC) wieder auf positive Werte ansteigt.
Während der MOS-Transistor M_P eingeschaltet ist, ist die Substratspannung V_SUBST gleich R_ON · i_L, wobei R_ON der Einschaltwiderstand des aktivierten MOS-Kanals ist. Bei dem vorliegenden Beispiel werden nur zwei Schwellenwerte verwendet, um den MOS-Transistor M_P ein- bzw. auszuschalten. Jedoch können zwei oder mehr Schwellenwerte zum Einschalten und/oder Ausschalten verwendet werden. In diesem Fall wird der Leistungs-MOSFET schrittweise durch anschließendes Ein/AusSchalten von zwei oder mehr Gruppen von Transistorzellen des Leistungs-MOSFET ein-/aus geschaltet. Ein ausführlicheres Beispiel für eine Gleichrichtervorrichtung, bei der der Leistungs-MOSFET in zwei Schritten ausgeschaltet wird, ist später mit Bezug auf 12 erklärt.
Wieder unter Bezugnahme auf 7A sind sowohl die erste Schwelle V_ON als auch die zweite Schelle V_OFF negativ (man beachte, dass die Referenzspannung V_REF als null definiert ist), aber höher als die negative Durchlassspannung -V_D der Body-Diode D_R des MOS-Transistors M_P. Des Weiteren ist die zweite Schwelle V_OFF höher als die erste Schwelle V_ON. Das heißt, die Bedingung -V_D < V_ON < V_OFF < 0 wird in dem vorliegenden Beispiel erfüllt, z. B. gilt V_ON = -250mV und V_OFF = -50 mV, während -V_D ≈ -600mV gilt. Wie in 7B zu erkennen ist, sollte sich der MOS-Transistor nur einmal in jedem Zyklus einschalten, wenn die Bedingung V_SUBST = V_ON das erste Mal erfüllt wird. Wenn die Bedingung in demselben Zyklus wieder erfüllt wird, sollte ein zweites Einschalten des MOS-Transistors M_P verhindert werden (z. B. zum Zeitpunkt t₂, siehe erstes Diagramm aus 7A) . Gleichermaßen sollte der MOS-Transistor M_P ausgeschaltet werden, wenn die Bedingung V_SUBST = V_OFF am Ende eines Zyklus erfüllt wird. Falls die Bedingung während eines Zyklus erfüllt wird (z. B. kurz nach der Zeit t₁, falls R_ON ·i_L(t₁) > V_OFF gilt), sollte ein frühes Ausschalten des MOS-Transistors verhindert werden. Um ein unerwünschtes frühes Ausschalten des MOS-Transistors zu vermeiden, kann der Steuerschaltkreis einen Timer beinhalten, der ein Ausschalten für eine spezielle Zeitspanne verhindert. Ein Implementierungsbeispiel einer Steuerlogik, die in dem Steuerschaltkreis 11 enthalten sein kann, ist unten unter Bezugnahme auf 8 beschrieben.
8 ist ein Blockdiagramm, das ein Implementierungsbeispiel einer Steuerlogik für den Steuerschaltkreis 11 veranschaulicht (siehe 4), der dazu gestaltet ist, den MOS-Transistor M_P ein- und auszuschalten, wie in den Zeitverlaufsdiagrammen aus 7 veranschaulicht ist. Verschiedene Schaltkreiskomponenten, die in dem Schaltkreis aus 8 verwendet werden, können durch einen Versorgungsschaltkreis 12 versorgt werden, wie zum Beispiel in 6 gezeigt ist (interne Versorgungsspannung V_S) . Bei dem vorliegenden Beispiel beinhaltet die Steuerlogik einen Komparator CMP₁, der die Substratspannung V_SUBST an einem ersten Eingang (z. B. invertierenden Eingang) und eine Schwellenspannung V_R an einem zweiten Eingang (z. B. nichtinvertierenden Eingang) empfängt. Die Substratspannung V_SUBST und die Schwellenspannung V_R werden durch den Komparator CMP₁ verglichen, der ein binäres Komparatorausgangssignal C (High/Low-Logiksignal) erzeugt. Ein Inverter I1 ist mit dem Komparatorausgang verbunden und erzeugt ein invertiertes Komparatorausgangssignal C. Ein Pegelübergang (in Abhängigkeit von der Implementierung von einem Low-Pegel zu einem High-Pegel oder umgekehrt) findet in dem Komparatorausgangssignal C statt, wenn die Substratspannung V_SUBST die Schwellenspannung V_R erreicht. Bei dem vorliegenden Beispiel erzeugt der Komparator CMP₁ einen High-Pegel, wenn die Substratspannung V_SUBST unterhalb der Schwellenspannung V_R ist.
Um das in 7B gezeigte Schaltschema zu implementieren, kann die Schwellenspannung V_R unter Verwendung beispielweise eines elektronischen Schalters SW von einem ersten Wert V_ON zu einem zweiten Wert V_OFF (und umgekehrt) geschaltet werden. Bei dem vorliegenden Beispiel ist der elektronische Schalter SW dazu konfiguriert, entweder die erste Schwellenspannung V_ON oder die zweite Spannung V_OFF (als Referenzspannung V_R) an den zweiten Komparatoreingang anzulegen. Der Komparatorausgang ist über einen Maskierungsschaltkreis 110 mit den Setz- und Rücksetzeingängen eines SR-Flip-Flops SR1 gekoppelt. Der Maskierungsschaltkreis 110 ist dazu gestaltet, ein mehrfaches Einschalten und ein unerwünschtes früheres Ausschalten des Leistungs-MOSFET M_P zu verhindern. Der SR-Flip-Flop SR1 wird aktiviert, wenn das Komparatorausgangssignal C angibt (z. B. durch einen speziellen Pegel oder einen Pegelübergang), dass die Substratspannung V_SUBST die Schwellenspannung V_R = V_ON erreicht hat. Der SR-Flip-Flop SR1 wird zurückgesetzt, wenn das Komparatorausgangssignal C angibt, dass die Substratspannung V_SUBST die Schwellenspannung V_{R =} V_OFF erreicht hat, wobei die Referenzspannung V_R eine gewisse Zeit nach dem Aktivieren des SR-Flip-Flops SR1 von V_ON zu V_OFF geändert wird, und zurück von V_OFF zu V_ON geändert wird, wenn der SR-Flip-Flop SR1 deaktiviert wird. Das Ausgangssignal ON des SR-Flip-Flops SR1 signalisiert das Einschalten und Ausschalten des MOS-Transistors M_P (z. B. über einen Gate-Treiberschaltkreis 13). Bei dem vorliegenden Beispiel wird der MOS-Transistor M_P eingeschaltet, wenn das Ausgangssignal ON des SR-Flip-Flops SR1 auf einen High-Pegel gesetzt wird, und wird der MOS-Transistor M_P ausgeschaltet, wenn das Ausgangssignal ON des SR-Flip-Flops SR1 auf einen Low-Pegel zurückgesetzt wird (siehe auch 7B).
Wie erwähnt ist der Maskierungsschaltkreis 110, der zwischen dem Komparator CMP₁ und dem SR-Flip-Flop SR1 verbunden ist, bereitgestellt, um ein mehrfaches Einschalten des Leistungs-MOS-Transistors M_P sowie ein frühes Ausschalten während eines Zyklus der Substratspannung V_SUBST zu verhindern. Um sicherzustellen, dass der SR-Flip-Flop SR1 nur einmal in jedem Zyklus der Substratspannung V_SUBST gesetzt wird, beinhaltet der Maskierungsschaltkreis 110 einen flankenausgelösten Monoflop MF1, der auch als „One-Shot“ bezeichnet wird. Der Monoflop MF1 ist dazu konfiguriert, einen einzigen Puls an seinem Ausgang als Reaktion auf eine steigende Flanke in dem Komparatorausgangssignal C zu erzeugen, das an den Eingang des Monoflops MF1 angelegt wird. Sobald ein Ausgangspuls (ein „Shot“) durch den Monoflop MF1 erzeugt wurde, um den SR-Flip-Flop SR1 zu setzen, können keine weiteren Ausgangspulse erzeugt werden, bevor der Monoflop MF1 zurückgesetzt wird, z. B. durch das Rücksetzsignal RES. Das Rücksetzsignal RES kann durch den in 6 gezeigten Versorgungsschaltkreis oder einen beliebigen anderen Schaltkreis bereitgestellt werden, der dazu konfiguriert ist, den Beginn eines neuen Zyklus der Substratspannung V_SUBST zu detektieren. Im Wesentlichen wird der Ausgang des Monoflops MF1 (und somit der Setzeingang(S) des SR-Flip-Flops SR1) für den Rest des Zyklus der Substratspannung V_SUBST maskiert, sobald ein Setzpuls für den SR-Flip-Flop SR1 erzeugt wurde.
Des Weiteren beinhaltet der Maskierungsschaltkreis 110 einen Timerschaltkreis TMR, der zwischen dem Ausgang (Q) des SR-Flip-Flops SR1 und (z. B. über einen Gate-Schaltkreis G1) dem Rücksetzeingang (R) des SR-Latches FL2 gekoppelt sein kann. Der Timerschaltkreis TMR wird durch das Ausgangssignal ON des SR-Flip-Flops SR1 ausgelöst und erzeugt ein Ausgangssignal (Maskierungssignal X), das außer für eine definierte Zeitspanne T_MASK direkt nach dem Setzen des SR-Flip-Flops SR1 einen High-Pegel aufweist. Das heißt, das Maskierungssignal zeigt einen Low-Pegel während der Zeitspanne T_MASK auf. Während das Signal X auf Low ist, ist ein beliebiges Rücksetzsignal (durch den Inverter I1 bereitgestellt) zum Zurücksetzen des SR-Flip-Flops SR1 (und dementsprechend zum Ausschalten des MOS-Transistors M_P) maskiert. Der SR-Flip-Flop SR1 kann durch einen Rücksetzpuls in dem invertierten Komparatorausgangssignal C zurückgesetzt werden, das über ein UND-Gatter G1 an den Rücksetzeingang (R) des SR-Flip-Flops SR1 geliefert wird, welches das Signal C austastet, während sich das Maskierungssignal X (das an einen ersten Eingang des UND-Gatters G1 geliefert wird) auf einem Low-Pegel befindet. Mit anderen Worten kann das invertierte Komparatorausgangssignal C, das an den zweiten Eingang des UND-Gatters G1 angelegt wird, während der Zeitspanne T_MASK nicht von dem zweiten Eingang zu dem Ausgang des UND-Gatters G1 hindurchgehen, weil das Maskierungssignal X den Ausgang des UND-Gatters G1 auf einen Low-Pegel zwingt.
Der Timerschaltkreis TMR kann auch einen Wechsel von der Referenzspannung V_R = V_ON zu V_R=V_OFF auslösen, die durch den Komparator CMP₁ verwendet wird. Im Grunde wird der Wechsel bei der Aktivierung des SR-Flip-Flops SR1 ausgelöst, was durch Signal-Ein angegeben ist. Jedoch ist der Wechsel um eine Zeit T_MASK verzögert. Entsprechend kann das Signal X mit dem Ausgangssignal EIN unter Verwendung eines UND-Gatters G2 kombiniert werden. Dementsprechend wird der Wechsel von V_R=V_ON zu V_R=V_OFF durch den Ausgang des UND-Gatters G2 ausgelöst. Bei dem vorliegenden Beispiel kann der Wechsel von V_R=V_OFF zurück zu V_R=V_ON durch das Rücksetzsignal C ausgelöst werden.
Die Funktion der beispielhaften Steuerlogik aus 8 ist unten unter Bezugnahme auf die in 9 gezeigten Zeitverlaufsdiagramme weiter erklärt. Das erste Zeitverlaufsdiagramm aus 1 ist im Wesentlichen das gleiche wie das obere Diagramm aus Figur 7B und zeigt den zweiten Teil eines Zyklus, während dem die Substratspannung V_SUBST negativ ist. Wenn die Substratspannung V_SUBST negativ wird, fällt sie ab, bis sie die Komparatorschwelle V_R = V_ON zum Zeitpunkt t₁ erreicht (siehe erstes Diagramm aus 9). Zu diesem Zeitpunkt t₁ steigt der Komparatorausgang des Komparators CMP₁ (siehe 8) auf einen High-Pegel an, wodurch dementsprechend der One-Shot-Monoflop MF1 ausgelöst wird, der einen Puls zum Setzen des SR-Flip-Flops SR1 erzeugt. Das Ausgangssignal ON des SR-Flip-Flops SR1 ist in dem dritten Diagramm aus 9 als gestrichelte Linie gezeigt. Bei Aktivierung des SR-Flip-Flops SR1 wird der MOS-Kanal des Transistors M_P über den Gate-Treiber 13 aktiviert. Sobald der MOS-Kanal leitfähig ist, steigt die Substratspannung V_SUBST auf beinahe null Volt, d. h. auf R_{ON ·} i(t₁), an, wobei i(t₁) der Laststrom zur Zeit t₁ und R_ON der Einschaltwiderstand des MOS-Kanals ist. Das Produkt R_ON · i(t₁) kann in dem Bereich von näherungsweise 100 mV liegen. In Abhängigkeit von der Implementierung des MOS-Transistors M_P, dem Laststrom und der Temperatur kann dieser Wert niedriger oder höher sein. Da die Substratspannung V_SUBST nach t₁ ansteigt, fällt das Komparatorausgangssignal C wieder auf einen Low-Pegel ab (siehe zweites Diagramm in 9), so dass nur ein kurzer Puls an dem Komparatorausgang zur Zeit t₁ auftritt.
Wie oben unter Bezugnahme auf 8 erwähnt, wird der Timerschaltkreis TMR zum Zeitpunkt t₁ ausgelöst und gibt ein Maskierungssignal X aus, das sich für eine Zeitspanne T_MASK nach dem Zeitpunkt t₁ (bis t_X=t₁+T_MASK) auf einem Low-Pegel befindet. Zur Zeit t_x steigt das Maskierungssignal X (siehe drittes Diagramm aus 9, durchgezogene Linie) wieder auf einen High-Pegel an und wird das Ausgangssignal des Gates G2 (logische Konjunktion von X UND ON) verwendet, um den Wechsel von der Schwellenspannung V_R=V_ON zu V_R=V_OFF auszulösen, die von dem Komparator CMP₁ verwendet wird. Dementsprechend wird die Komparatorschwellenspannung V_R eine Zeitspanne T_MASK nach einer Aktivierung des MOS-Transistors M_P geschaltet. Die Schwellenspannung V_OFF wird (negativ aber) nahe bei null Volt sein und kann daher höher als die erste Schwellenspannung V_ON sein. Bei dem vorliegenden Beispiel wird das Komparatorausgangssignal C zur Zeit t_X von einem Low-Pegel zu einem High-Pegel ansteigen, wenn die Komparatorreferenzspannung V_R von V_ON auf V_OFF gesetzt wird. Zum Zeitpunkt t₂ bewirkt die Substratspannung V_SUBST (= R_ON · i(t) zwischen Zeiten t₁ und t₂), die die Komparatorschwelle V_R=V_OFF erreicht, dass das Komparatorausgangssignal C auf einen Low-Pegel abfällt, der eine Rücksetzung des SR-Flip-Flops SR1 (siehe 8, die fallende Flanke in dem Signal C zur Zeit t₂ ist durch den Inverter I1 in eine steigende Flanke umgewandelt) auslöst und den MOS-Transistor M_P ausschaltet. Infolgedessen wird der Laststrom i(t₂) durch die intrinsische umgekehrte Diode D_R des MOS-Transistors übernommen und dementsprechend fällt die Substratspannung V_SUBST auf einen Spannungspegel -V_D ab, der die negative Durchlassspannung der Body-Diode D_R ist (-V_D ≈ -600 mV bei Raumtemperatur). Die Zeitspanne zwischen dem Ausschalten des MOS-Transistors M_P (zur Zeit t₂)und dem Ende des Zyklus (der anschließende Nulldurchgang der Substratspannung V_SUBST ist vergleichsweise kurz, so dass die Energiedissipation niedrig gehalten wird).
Die Zykluszeit der Substratspannung V_SUBST kann von der Anwendung abhängen. Wenn die AC-Spannung durch das elektrische Leistungsnetz (z. B. über einen Transformator) bereitgestellt wird, ist die Zykluszeit im Wesentlichen konstant bei 20 ms (für 50-Hz-AC-Spannung) oder 16,7 ms (für 60-Hz-AC-Spannung) oder 60 ms (für 16,7-Hz-AC-Spannung). Bei solchen Anwendungen kann die Zeit T_MASK, die durch den Timerschaltkreis TMR angegeben wird, auf einen konstanten Wert gesetzt werden. Jedoch kann die AC-Spannung bei anderen Anwendungen, wie etwa bei Automobilen, z. B. durch einen Alternator erzeugt werden und variiert die Frequenz der AC-Spannung mit der Rotationsgeschwindigkeit des Alternators (der mit dem Verbrennungsmotor eines Kraftfahrzeugs verbunden sein kann). Bei solchen Anwendungen kann es notwendig sein, die Zeit T_MASK in Abhängigkeit von der Frequenz oder der Zykluszeit der AC-Spannung anzupassen, die der Zykluszeit der Substratspannung V_SUBST entspricht. 10 veranschaulicht einen beispielhaften analogen Schaltkreis, der verwendet werden kann, um die Zeitspanne T_MASK und dementsprechend den Zeitpunkt tx (siehe 9), bei dem die Schwellenwerte von V_ON zu V_OFF geändert werden, flexibel einzustellen. Es versteht sich, dass eine digitale Implementierung mit Zählern oder Integratoren Alternativen zu den dargestellten analogen Implementierungen sein können, und ein Fachmann wird sogleich dazu in der Lage sein, verschiedene digitale und analoge Implementierungen zu entwerfen, die im Grunde die gleiche Funktion wie das dargestellte Beispiel bereitstellen.
Allgemein ist der Maskierungsschaltkreis 110 ein Subsystem, das dazu konfiguriert ist, die Länge der Ein-Zeit T_ON (siehe 7B) des MOS-Transistors M_P während eines vorherigen Zyklus der Substratspannung V_SUBST zu messen. Diese Messung kann auf verschiedene Arten erreicht werden; sie kann sowohl digital (z. B. unter Verwendung eines Zählers) als auch analog (z. B. unter Verwendung eines Integrators) vorgenommen werden. Der Ausgang X des Maskierungsschaltkreises 110 ist auf einem Low-Pegel (≈ 0V) zwischen dem Einschalten des MOS-Transistors M_P (siehe z. B. 9, Zeit t₁) und näherungsweise 50 Prozent der Einschaltzeit T_ON des MOS-Transistors M_P während des vorherigen Zyklus (T_MASK ≈ 0,5 · T_ON). Dieser Prozentsatz kann verschieden von 50 % sein, in Abhängigkeit von der tatsächlichen Implementierung. Jedoch sollte die Maskierungszeit T_MASK lange genug sein, um ein frühes Ausschalten des MOS-Transistors M_P zu verhindern. Es versteht sich, dass ein Verhältnis T_MASK/T_ON von näherungsweise 0,5 lediglich ein Veranschaulichungsbeispiel ist. Bei anderen Implementierungen kann das Verhältnis größer oder kleiner als 0,5 sein. Des Weiteren kann das Verhältnis T_MASK/T_ON von der Frequenz der Substratspannung V_SUBST und dementsprechend der Rotationsgeschwindigkeit des Alternators abhängen. Das Verhältnis T_MASK/T_ON kann für größere Alternatorgeschwindigkeiten größer gewählt werden.
Wie oben erwähnt, verhindert der Maskierungsschaltkreis 110, dass sich der Leistungs-MOS-Transistor M_P für eine vordefinierte Maskierungs(Austast)-Zeit T_MASK ausschaltet. Trotzdem können bei realen Anwendungen (z. B. Gleichrichten der Spannung, die durch einen Automobilalternator erzeugt wird) unerwünschte abnormale Situationen auftreten, bei denen die Substratspannung während der Maskierungszeit T_MASK positiv werden kann. In solchen Situationen kann der Maskierungsschaltkreis durch einen Schutzschaltkreis überschrieben (oder deaktiviert) werden, der dazu konfiguriert ist, den MOS-Transistor M_P auszuschalten, um Kurzschlüsse zu vermeiden.
Der Schaltkreis aus 10 veranschaulicht ein Implementierungsbeispiel des Timerschaltkreises TMR, der in dem Maskierungsschaltkreis 110 der in 8 gezeigten Steuerlogik verwendet wird. Figur 10a beinhaltet zwei im Wesentlichen identische Ladeschaltkreise (beschriftet als „Stufe A“ und „Stufe B“), die verwendet werden können, um die Zeitspanne T_MASK in Abhängigkeit von der Zykluszeit der Substratwechselspannung V_SUST flexibel zu bestimmen. Jeder Ladeschaltkreis beinhaltet einen Kondensator C_A, C_B, der durch einen konstanten Strom i_Q für die Zeitspanne T_ON (siehe 7B) in einem Zyklus geladen und durch einen konstanten Strom 2 · i_Q in dem anschließenden Zyklus entladen wird. Dementsprechend bestimmt die Zeit, die zum Entladen des Kondensators C_A, C_B benötigt wird, die Zeitspanne T_MASK, die T_ON/2 ist, da der Entladestrom zweimal der Ladestrom ist. Wie oben erwähnt, ist ein von 2 · i_Q (zu dem erwähnten Ergebnis von 0,5 führend) verschiedener Entladestrom möglich. Allgemein würde ein Entladestrom von r · i_Q zu einem Verhältnis von 1/r führen. Es versteht sich, dass im Wesentlichen die gleiche Funktion sogleich unter Verwendung einer digitalen Schaltungsanordnung, wie etwa zum Beispiel von Zählern oder digitalen Integratoren, Komparatoren usw., implementiert werden kann.
Die Kondensatoren C_A, C_B sind mit Stromquellen Q_A1, Q_A2 bzw. Q_B1, Q_B2 verbunden. Die Stromquellen Q_A1 und Q_B1 erzeugen den Ladestrom i_Q, wohingegen die Stromquellen Q_A2 und Q_B2 den Entladestrom 2 · i_Q erzeugen. Jede der Stromquellen Q_A1, Q_A2, Q_B1 und QB2 kann durch jeweilige Schalter SW_A1, SW_A2, SW_B1 und SW_B2 ein- und ausgeschaltet werden. Die Ladeströme i_Q werden durch Stromquellen Q_A1 und Q_B1 erzeugt, wohingegen die Entladeströme 2 · i_Q durch Stromsenken Q_A2 und Q_B2 erzeugt werden. Die zwei Entladeströme arbeiten auf eine alternierende Weise. Das heißt, der Kondensator C_A wird während gerader Zyklen geladen und während ungerader Zyklen der Substratspannung V_SUBST entladen, wohingegen der Kondensator C_B während ungerader Zyklen geladen und während gerader Zyklen der Substratspannung V_SUBST entladen wird. Bei dem vorliegenden Beispiel kann ein Signal P verwendet werden, um gerade Zyklen von ungeraden Zyklen zu unterscheiden, wobei ein High-Pegel (P = 1) einen ungeraden Zyklus angeben kann und ein Low-Pegel einen geraden Zyklus angeben kann. Ferner werden die Kondensatoren nur geladen und entladen, während der MOSFET M_P eingeschaltet ist, d. h., wenn sich das Signal ON auf einem High-Pegel (ON = 1, siehe 8) befindet. Entsprechend sind die Schalter SW_A1 und SW_B2 eingeschaltet, während ON = 1 und P = 0 (logische Konjunktion von ON & P) gilt, wohingegen SW_A2 und SW_B1 eingeschaltet sind, während ON = 1 und P = 1 (logische Konjunktion von ON & P) gilt. Während die Kondensatoren C_A, C_B durch den konstanten Strom 2 · i_Q entladen werden, wird die jeweilige Kondensatorspannung V_A oder V_B über einen weiteren Schalter SW_A3 bzw. SW_B3 an den Eingang eines Komparators CMP angelegt. Der Komparator CMP signalisiert an seinem Ausgang einen Low-Pegel, sobald der Kondensator C_A, C_B entladen ist, was bei dem vorliegenden Zeitpunkt eine Zeit T_MASK=T_ON/2 nach einer Aktivierung des Leistungs-MOSFET M_P ist. Es ist zu erkennen, dass die zum Entladen erforderliche Zeit, unabhängig von der tatsächlichen Dauer der Zeitspanne T_ON, immer die Hälfte der Zeit sein wird, die zum Laden benötigt wird (welche T_ON ist). Schließlich wird das Komparatorausgangssignal invertiert, um das Maskierungssignal X zu erzeugen, das einen Low-Pegel während der Zeitspanne T_MASK (siehe auch 9) aufzeigt.
10b veranschaulicht ein Beispiel für einen Schaltkreis, der verwendet werden kann, um das Signal P zu erzeugen. Das Beispiel aus 10 beinhaltet im Grunde einen getakteten D-Latch, der so verbunden ist, dass er einen Frequenzteiler bildet. Das heißt, der Latch empfängt das Rücksetzsignal RES als Eingangssignal an dem Takteingang CLK, während der invertierte Latch-Ausgang Q zu dem Latch-Eingang D rückgekoppelt wird. Das Signal P wird an dem nichtinvertierten Latch-Ausgang Q bereitgestellt. Zwei UND-Gatter können verwendet werden, um die logischen Konjunktionen ON & P und ON & P zu erhalten, die zum Steuern der Schalter SW_A1, SW_A2, SW_A3, SW_B1, SW_B2, SW_B3, wie oben beschrieben, benötigt werden.
Die Funktion des beispielhaften Timerschaltkreises aus 10 (mit einem Verhältnis T_MASK/T_ON ≈ 0,5) ist ferner durch in 11 gezeigte Zeitverlaufsdiagramme veranschaulicht. Das erste Zeitverlaufsdiagramm aus 11 veranschaulicht zwei Zyklen (Zykluszeit T_CYCLE) der Substratwechselspannung V_SUBST (vergleiche 7A). Das zweite Zeitverlaufsdiagramm veranschaulicht das entsprechende Rücksetzsignal, das einen kurzen Rücksetzpuls zu jedem Zeitpunkt t_NC aufzeigt, zu dem die Substratspannung die Schwellenspannung V_NC überschreitet. Bei dem vorliegenden Beispiel weist die Schwellenspannung V_NC einen kleinen positiven Wert (z. B. 80 mV) auf. Jedoch kann die Schwellenspannung V_NC auch null sein (siehe Zyklusdetektionsschaltkreis in 6). Das dritte und vierte Zeitverlaufsdiagramm aus 11 veranschaulicht das Signal P und sein inverses P, wie durch den in 10b gezeigten Schaltkreis erzeugt. Es ist zu erkennen, dass die Periode des Signals P 2 -T_CYCLE ist und P einen High-Pegel während ungerader Zyklen der Substratspannung V_SUBST aufzeigt und einen Low-Pegel während gerader Zyklen aufzeigt. Das fünfte Zeitverlaufsdiagramm aus 11 veranschaulicht das Ausgangssignal ON des SR-Flip-Flops SR1 (siehe 8 und 9). Das sechste und siebte Zeitverlaufsdiagramm aus 11 veranschaulicht die Kondensatorspannungen V_A und V_B über die Kondensatoren C_A bzw. C_B. Wie oben erklärt, werden die zwei Kondensatoren C_A und C_B auf alternierende Weise geladen und entladen. Das heißt, die zwei Signalwellenformen, die die Kondensatorspannungen repräsentieren, sind mit Bezug aufeinander um eine Periode T_CYCLE zeitverschoben. Es ist zu erkennen, dass die Kondensatoren C_A und C_B für eine Zeit T_ON (d. h. zwischen den Zeitpunkten t₁ und t₂) geladen und für eine Zeit T_ON/2 (d. h. zwischen den Zeitpunkten t₁ und t₂)entladen werden. Das Komparatorausgangssignal X ist in dem achten Zeitverlaufsdiagramm des Maskierungssignals X in dem neunten Zeitverlaufsdiagramm aus 11 veranschaulicht. Es ist zu erkennen, dass das Maskierungssignal X auf einen Low-Pegel abfällt, wenn das Signal ON ein Einschalten des MOS-Transistors M_P signalisiert und nach der Maskierungszeit T_MASK, die bei dem vorliegenden Beispiel gleich T_ON/2 ist, zu einem High-Pegel zurückkehrt. Wie erwähnt, können unterschiedliche Verhältnisse bei anderen Implementierungen zutreffen.
Wie oben mit Bezug auf 3 erwähnt, kann der Leistungs-MOS-Transistor M_P wie ein vertikaler MOSFET implementiert sein, das heißt, aus mehreren Transistorzellen bestehen. Das heißt, die Source-Drain-Strompfade (oder die Emitter-Kollektor-Strompfade im Fall eines IGBT) der einzelnen Transistorzellen sind parallel verbunden, um den Transistor M_P zu bilden. Um den Transistor ein- und auszuschalten, sind die Gate-Elektroden aller Transistorzellen so verbunden, dass die Gate-Elektroden gleichzeitig geladen und entladen werden. Bei den unten beschriebenen Ausführungsformen beinhaltet die Gleichrichtervorrichtung 10 zwei oder mehr MOS-Transistoren M_P1, M_P2, die parallel verbunden sind, aber separate Gate-Anschlüsse aufweisen. Die MOS-Transistoren M_P1, M_P2 können durch die Transistorzellen eines einzigen Zellenarrays gebildet werden, wobei die Gate-Elektroden einer ersten Gruppe von Transistorzellen mit den Gate-Anschlüssen des Transistors M_P1 verbunden sind und die Gate-Elektroden einer zweiten Gruppe von Transistorzellen mit dem Gate-Anschluss des Transistors M_P2 verbunden sind, wobei alle Transistorzellen des Zellenarrays eine gemeinsame Source-Elektrode und eine gemeinsame Drain-Elektrode teilen. Bei einem Beispiel kann die erste Gruppe von Transistorzellen näherungsweise 90 Prozent der Transistorzellen des Zellenarrays beinhalten, während die zweite Gruppe die verbleibenden 10 Prozent beinhaltet. Ein Beispiel einer solchen Gleichrichtervorrichtung 10 mit zwei Leistungs-MOS-Transistoren M_P1 und M_P2 ist durch den äquivalenten Schaltkreis in 12 veranschaulicht. Im Unterschied zu dem Beispiel aus 4 muss der Steuerschaltkreis 11 zwei Gate-Signale V_G1 und V_G2 anstelle von einem erzeugen, um die Transistoren M_P1 und M_P2 ein- und auszuschalten. Die weitere Beschreibung bezieht sich auf das Beispiel, bei dem zwei MOS-Transistoren M_P1 und M_P2 elektrisch parallel verbunden sind, wie in 12 veranschaulicht ist. Jedoch wird angemerkt, dass auch eine Parallelschaltung von drei oder mehr MOS-Transistoren stattdessen verwendet werden kann.
Die Zeitverlaufsdiagramme aus 13 veranschaulichen ein beispielhaftes Schaltschema zum Ein- und Ausschalten der MOS-Transistoren M_P1 und M_P2, die in der Gleichrichtervorrichtung 10 aus 12 enthalten sind, während die Diode D_R (die die intrinsische Body-Diode der Transistoren M_P1 und M_P2 ist) in Durchlassrichtung vorgespannt ist. Gleichermaßen wie bei dem Beispiel aus 7B sind beide MOS-Transistoren M_P1 und M_P2 eingeschaltet, wenn der Steuerschaltkreis 11 detektiert, dass die Substratspannung V_SUBST negativ ist (d. h., die Diode D_R in Durchlassrichtung vorgespannt ist). Um die Zeitpunkte zum Ein- und Ausschalten der MOS-Transistoren M_P1 und M_P2 zu bestimmen, können negative Schwellenspannungen V_ON, V_OFF1 und V_OFF2 verwendet werden, wie unten erklärt ist. Entsprechend werden beide MOS-Transistoren M_P1 und M_P2 eingeschaltet, wenn die Substratspannung V_SUBST die erste Schwelle V_ON erreicht oder unter diese fällt. Bei dem vorliegenden Beispiel wird die Bedingung V_SUBST = V_ON zur Zeit t₁ erfüllt und werden die Gate-Spannungen V_G1 und V_G2 (siehe zweites und drittes Diagramm aus 13) auf einen High-Pegel gesetzt, um den MOS-Transistor M_P1 und M_P2 einzuschalten. Im Unterschied zu dem Beispiel aus 7B wird nur der erste MOS-Transistor M_P1 wieder ausgeschaltet, wenn die Substratspannung V_SUBST die zweite Schwelle V_OFF1 an dem Ende eines Zyklus erreicht oder überschreitet, während der zweite MOS-Transistor M_P2 eingeschaltet verbleibt. Bei dem vorliegenden Beispiel wird die Bedingung V_SUBST = V_OFF1 zur Zeit t2 erfüllt und wird die Gate-Spannung V_G1 (siehe zweites Diagramm aus 13) auf einen Low-Pegel gesetzt, um den MOS-Transistor M_P1 auszuschalten. Wenn der MOS-Transistor M_P1 zum Zeitpunkt t₂ ausgeschaltet wird, kann die Substratspannung V_SUBST abrupt auf einen niedrigeren Pegel abfallen, da der gesamte Einschaltwiderstand R_ON aufgrund des Ausschaltens jener Transistorzellen, die den MOS-Transistor M_P2 bilden, erhöht ist. Da der Laststrom i_L zu dem Ende des Zyklus hin abnimmt, steigt jedoch die Substratspannung weiterhin an und wird der zweite MOS-Transistor M_P2 schließlich ebenfalls ausgeschaltet, wenn die Substratspannung V_SUBST den dritten Schwellenpegel V_OFF2 erreicht. Sobald beide MOS-Transistoren M_P1 und M_P2 ausgeschaltet sind, kann die Substratspannung V_SUBST abrupt auf -V_D abfallen, bevor sie am Anfang des nächsten Zyklus (Rücksetzpuls zum Zeitpunkt t_NC) wieder auf positive Werte ansteigt.
14 ist ein Blockdiagramm, das ein Implementierungsbeispiel einer Steuerlogik für den Steuerschaltkreis 11 (siehe 12) veranschaulicht, der dazu gestaltet ist, die MOS-Transistoren M_P1 und M_P2 ein- und auszuschalten, wie in den Zeitverlaufsdiagrammen aus 13 veranschaulicht ist. Verschiedene Schaltkreiskomponenten, die in dem Schaltkreis aus 14 verwendet werden, können durch einen Versorgungsschaltkreis 12 versorgt werden, wie zum Beispiel in 6 gezeigt ist (interne Versorgungsspannung V_S). Im Wesentlichen ist das Beispiel aus 14 eine verbesserte Version des Beispiels aus 8. Die Steuerlogik, die zum Aktivieren und Deaktivieren des SR-Flip-Flops SR1 erforderlich ist, ist im Wesentlichen die gleiche wie in dem vorherigen Beispiel aus 8. Jedoch ist das Ausgangssignal des SR-Flip-Flops SR1 als ON₁ und die entsprechende Schwelle als V_OFF1, wie oben erwähnt, bezeichnet. Zusätzlich zu dem Beispiel aus 8 beinhaltet die vorliegende Steuerlogik einen weiteren SR-Flip-Flop SR2, einen weiteren Komparator CMP₂ und beinhaltet der Maskierungsschaltkreis 110 ein zusätzliches UND-Gatter G3. Die Setzeingänge der zwei SR-Flip-Flops SR1 und SR2 sind so verbunden, dass die Flip-Flops gleichzeitig gesetzt werden. Das Ausgangssignal des SR-Flip-Flops SR2 wird als ON₂ bezeichnet und an den Gate-Treiber 13' geliefert, der ein entsprechendes Gate-Signal V_G2 erzeugt.
Der Komparator CMP₂ empfängt die Substratspannung V_SUBST und die zweite Schwellenspannung V_OFF2 als Eingangssignale, wobei die Substratspannung an den nichtinvertierenden Eingang und die zweite Schwellenspannung V_OFF2 an den invertierenden Eingang des Komparators CMP₂ geliefert wird, so dass der Komparatorausgang einen High-Pegel signalisiert, wenn die Substratspannung V_SUBST die zweite Schwellenspannung V_OFF2 überschreitet. Wie in 13 gezeigt, ist der zweite MOS-Transistor M_P2 auszuschalten, wenn die Substratspannung V_SUBST die zweite Schwellenspannung V_OFF2 erreicht. Daher ist der Ausgang des Komparators CMP₂ (über den Maskierungsschaltkreis 110) mit dem Rücksetzeingang des SR-Flip-Flops SR2 gekoppelt, um den SR-Flip-Flop SR2 zu deaktivieren, wenn der Komparator CMP₂ angibt, dass die Substratspannung V_SUBST den zweiten Schwellenwert V_OFF2 erreicht hat. Der Maskierungsschaltkreis 110 verhindert ein unerwünschtes frühes Ausschalten beider Transistoren M_P1 und M_P2. Um ein Ausschalten des zweiten Transistors M_P2 während der Zeitspanne T_MASK zu verhindern, tastet das Maskierungssignal X das Ausgangssignal des Komparators CMP₂ aus, so dass es den SR-Flip-Flop SR2 nicht zurücksetzen kann. Dieses Austasten wird durch ein UND-Gatter G3 auf die gleiche Weise erreicht, wie das UND-Gatter G1 das Rücksetzsignal austastet, das an den SR-Flip-Flop SR1 geliefert wird (vergleiche 8).
Die Funktion der Steuerlogik aus 14 ist ferner durch die in 15 dargestellten Zeitverlaufsdiagramme veranschaulicht. Das erste Zeitverlaufsdiagramm aus 15 veranschaulicht die Substratwechselspannung V_SUBST und die erwähnten fünf Schwellenpegel V_ON, V_OFF1, V_OFF2, V_PROT und V_NC. Das zweite und dritte Zeitverlaufsdiagramm aus 16 veranschaulicht die Ausgangssignale ON₁ und ON₂ der SR-Flip-Flops SR1 bzw. SR2. Beide Signale ON₁ und ON₂ werden zu einem Zeitpunkt t₁ auf einen High-Pegel gesetzt, wenn die Substratspannung V_SUBST die Schwellenspannung V_ON erreicht. Das Signal ON₁ wird zurückgesetzt, wenn die Substratspannung V_SUBST die Schwellenspannung V_OFF1 zu einem Zeitpunkt t₂ erreicht, und das Signal ON₂ wird zurückgesetzt, wenn die Substratspannung V_SUBST die Schwellenspannung V_OFF2 zum Zeitpunkt t3 erreicht. Das vierte Zeitverlaufsdiagramm aus 15 veranschaulicht das Maskierungssignal X und das fünfte Zeitverlaufsdiagramm aus 16 veranschaulicht das Rücksetzsignal RES. Das sechste Zeitverlaufsdiagramm aus 15 zeigt, wie die Schwellenspannung V_R, die durch den Komparator CMP₁ verwendet wird, am Anfang der Maskierungszeitperiode T_MASK von V_ON zu V_PROT, dann am Ende der Maskierungszeitperiode T_MASK zu V_OFF1, dann zum Zeitpunkt t₂ (wenn das Ausschalten des ersten MOS-Transistors M_P1 ausgelöst wird) zu V_OFF2 und schließlich zum Zeitpunkt t₃ (wenn das Ausschalten des zweiten MOS-Transistors M_P2 ausgelöst wird) zu V_ON geschaltet wird. Es wird wiederum angemerkt, dass beide Signale ON₁ und ON₂ augenblicklich auf einen Low-Pegel zurückgesetzt würden, falls die Substratspannung V_SUBST (aufgrund irgendeiner Anomalie) während der Maskierungszeitperiode T_MASK auf oberhalb der Schwelle V_PROT ansteigt.
Wie in dem ersten Zeitverlaufsdiagramm aus 15 gezeigt, werden vier Schwellenspannungen durch die Steuerlogik aus 14 verwendet. Bei den hier beschriebenen Beispielen können drei Schwellenspannungen negativ sein. Zum Beispiel kann die Schwellenspannung V_ON -250 mV, die Schwellenspannung V_OFF1 - 50 mV, die Schwellenspannung V_OFF2 -20 mV und die Schwellenspannung V_NC +600 mV betragen. Es versteht sich, dass diese Zahlen als Veranschaulichungsbeispiele anzusehen sind und tatsächliche Werte unterschiedlich sein können. Im Fall, dass die Transistorzellen des Leistungs-MOS-Transistors in einem einzigen Schritt ausgeschaltet werden (siehe zum Beispiel 4 mit einem Leistungs-MOS-Transistor M_P), wird die Schwellenspannung V_OFF2 nicht benötigt. Im Fall, dass die Transistorzellen des Leistungs-MOS-Transistors in mehr als zwei Schritten ausgeschaltet werden, werden möglicherweise zusätzliche Schwellenspannungen benötigt. Jedoch können die Schwellenspannungen V_OFF1 und V_OFF2 auch gleich sein. Theoretisch können die Schwellenspannungen V_OFF1 und V_OFF2 auf null gesetzt werden. Jedoch können kleine negative Werte Hilfe haben, sicherzustellen, dass die Komparatoren die Leistungs-MOS-Transistoren aufgrund von Produktionstoleranzen nicht zu spät ausschalten. Zum Beispiel kann eine Schwellenspannung V_OFF von null Volt dazu führen, dass der Komparator aufgrund der erwähnten Toleranzen tatsächlich bei +20 mV schaltet. Das letzte Diagramm aus 15 veranschaulicht das Schalten der Schwellenwerte ähnlich dem vierten Diagramm aus 9.
Es versteht sich mit Bezug auf die Beispiele der in 8 und 14 veranschaulichten Steuerlogik, dass ein Fachmann verschiedene andere Schaltkreisimplementierungen finden kann, die im Wesentlichen die gleiche oder eine ähnliche Funktion bereitstellen. Daher wird betont, dass die hier veranschaulichten Implementierungen lediglich als Veranschaulichungsbeispiele zu betrachten sind. Ein Fachmann wird sogleich verschiedene andere Implementierungen finden, die im Wesentlichen die gleiche Funktion wie die dargestellten Beispiele bereitstellen. Tatsächlich kann die tatsächliche Implementierung stark von der Halbleitertechnologie abhängen, die zum Fertigen integrierter Schaltkreise verwendet wird. Des Weiteren versteht es sich, dass die dargestellten Implementierungen durch vereinfachte äquivalente Schaltkreise repräsentiert werden, bei denen Komponenten weggelassen sind, die zum Beschreiben des Beispiels nicht gebraucht werden.
Trotzdem wird ein Fachmann sogleich dazu in der Lage sein, die dargestellten Beispiele mit einer beliebigen geeigneten Halbleitertechnologie zu implementieren.
16 veranschaulicht ein Flussdiagramm, das ein beispielhaftes Verfahren zum Betreiben einer Gleichrichtervorrichtung veranschaulicht, die gemäß einem der hier beschriebenen Beispiele (z. B. Gleichrichtervorrichtung 10, wie in 4 gezeigt) implementiert sein kann. Entsprechend beinhaltet die Gleichrichtervorrichtung einen Halbleiterschalter und eine Diode, die zwischen einem ersten und einem zweiten Anschluss der Gleichrichtervorrichtung parallel gekoppelt ist (siehe z. B. Figur 4, MOSFET M_P, Diode D_R). Gemäß dem Beispiel aus 16 beinhaltet das Verfahren Detektieren, dass die Diode D_R in Durchlassrichtung vorgespannt ist (siehe 16, Schritt M1). Diese Detektion kann zum Beispiel durch Detektieren davon erreicht werden, dass die Spannung V_SUBST über die Gleichrichtervorrichtung 10 auf unterhalb der Schwellenspannung V_ON, wie in 7 veranschaulicht, abfällt. Der Halbleiterschalter M_P wird bei einer Detektion, dass die Diode D_R in Durchlassrichtung vorgespannt ist, eingeschaltet (siehe 16, Schritt M2). Das Verfahren beinhaltet ferner Detektieren - während die Diode D_R in Durchlassrichtung vorgespannt ist -, dass die Spannung V_SUBST die Schwellenspannung V_OFF erreicht (siehe 16, Schritt M3). Der Halbleiterschalter M_P wird bei einer Detektion, dass die Spannung V_SUBST die Schwellenspannung V_OFF erreicht hat (siehe 16, Schritt M3), ausgeschaltet.
Falls die Gleichrichtervorrichtung mit zwei oder mehr Halbleiterschaltern (z. B. mit MOSFET M_P1 und M_P2, wie in 12 gezeigt) implementiert ist, kann das Ausschalten in zwei Schritten bewirkt werden, wie zum Beispiel in 13 veranschaulicht ist. Es wird wieder angemerkt, dass die Verfahrensschritte auf verschiedene Arten implementiert werden können. Diese umschließen Verwenden digitaler und analoger sowie von Mischsignalschaltkreisen. Digitale Schaltkreise können sowohl festverdrahtete Schaltkreiskomponenten als auch programmierbare Prozessoren (z. B. Mikrocontroller oder dergleichen) beinhalten, die durch Softwareanweisungen gesteuert werden.
Die folgende Beschreibung betrifft manche Aspekte des Gate-Treiberschaltkreises 13 und 13' (siehe z. B. 8 und 14), der in dem Steuerschaltkreis 11 enthalten sein kann (siehe z. B. 4 und 12). Wie oben ausführlicher beschrieben, wird der Leistungs-MOS-Transistor M_P (oder die Leistungs-MOS-Transistoren M_P1 und M_P2 bei dem Beispiel aus 12) eingeschaltet, wenn die intrinsische Diode D_R des Leistungs-MOS-Transistors in Durchlassrichtung vorgespannt wird, d. h., wenn die Substratspannung V_SUBST auf unterhalb der Referenzspannung V_ON abfällt (siehe z. B. 7). Da die Substratspannung V_SUBST unterhalb des Referenzpotentials V_REF (V_REF = 0 V) liegt, muss eine ausreichend hohe DC-Spannung, die zum Einschalten des Leistungs-MOS-Transistors M_P benötigt wird, in einem Kondensator gepuffert werden. Um den Leistungs-MOS-Transistor M_P einzuschalten, kann die in dem Kondensator gespeicherte Ladung verwendet werden, um die Gate-Kapazität des Leistungs-MOS-Transistors M_P zu laden. Der Halbleiterschalter, der zum Verbinden eines Kondensators mit dem Gate verwendet wird, muss eine Hochspannungs(HV)-Isolation aufweisen. Jedoch sind bei manchen Halbleitertechnologien HV-p-Kanal-MOSFETs nicht verfügbar. Die Eigenschaften „Hochspannung“ (HV) und „Niederspannung“ (LV) können von der verwendeten Herstellungstechnologie abhängen. Allgemein sind die maximal zulässige Spannung über die Gate-Isolierung in einem LV-MOS-Transistor und ihre maximale Sperrspannung erheblich niedriger als die maximale Spannung, die in dem Halbleiter-Die während eines normalen Betriebs auftritt (z. B. maximale Substratspannung V_{AC_MAX}, siehe 5). Bei den Beispielen hier können LV-MOS-Transistoren eine maximale Sperrspannung und eine maximale Spannung über die Gate-Isolierung aufweisen, die niedriger als der Spitzenpegel der Substratspannung V_SUBST sind. Im Gegensatz dazu können HV-MOS-Transistoren bei höherer Spannung bis zu dem Spitzenpegel der Substratspannung V_SUBST betrieben werden. Falls der Leistungs-MOS-Transistor M_P ein n-Kanal-MOSFET ist - wie es in den hier beschriebenen Beispielen der Fall ist -, kann der Halbleiterschalter, der zum Verbinden des Kondensators mit dem Gate verwendet wird, ein p-Kanal-MOS-Transistor sein. Jedoch können, wie erwähnt, in Abhängigkeit von der Halbleiterherstellungstechnologie, die zum Fertigen der integrierten Schaltkreise verwendet wird, die p-Kanal-MOS-Transistoren mit HV-Isolation (z. B. durch das Gate-Oxid bereitgestellt) nicht verfügbar sein.
17 veranschaulicht ein Implementierungsbeispiel eines Gate-Treiberschaltkreises 13, bei dem eine Kaskade aus zwei oder mehr Transistorstufen (siehe 17, Stufe 1, Stufe 2, Stufe 3, Stufe 4) mit Niederspannungs(LV)-Isolation anstelle eines p-Kanal-MOS-Transistors mit HV-Isolation verwendet wird. Der Gate-Treiberschaltkreis beinhaltet einen Pufferkondensator Cx, der über einen Ladeschaltkreis, der zum Beispiel eine Diode D_X sein kann, mit dem Substrat (oder irgendeinem Schaltkreisknoten, der das Substratpotential V_SUBST bereitstellt) verbunden sein kann, so dass der Pufferkondensator Cx zyklisch geladen wird, während die Substratspannung V_SUBST hoch genug ist, um die Diode D_X in Durchlassrichtung vorzuspannen. Andere Typen von Ladeschaltkreisen können zum Beispiel einen Transistor anstelle einer einfachen Diode beinhalten. Die Kondensatorspannung wird als V_X bezeichnet. Der Ladeschaltkreis (die Diode D_X) ist auch dazu konfiguriert, eine Entladung des Kondensators Cx zu verhindern, während die Substratspannung V_SUBST niedriger als die Kondensatorspannung V_X ist. Bei dem vorliegenden Beispiel ist der Pufferkondensator Cx dazu konfiguriert, als eine Leistungsversorgung für den Gate-Treiberschaltkreis 13 zu dienen, während die Substratspannung V_SUBST negativ ist (d. h. unterhalb des Referenzpotentials V_REF = 0 V). Um die Kapazität (und dementsprechend die Größe) des Pufferkondensators Cx niedrig zu halten, wird der Kondensator als HV-Kondensator implementiert und im Wesentlichen bis zu dem Spitzenpegel V_{AC_MAX} (siehe 7A) der Substratspannung V_SUBST geladen (wenn der Spannungsabfall über die Diode Dx vernachlässigt wird). Die Ladung Qx, die in dem Kondensator Cx gespeichert wird, ist proportional zu dem Produkt der Kapazität und Spannung, d. h. Qx = C_X · V_{AC_MAX}. Entsprechend ist die benötigte Kondensatorgröße für eine spezielle Ladung umso kleiner, je höher die Spannung V_{AC_MAX} ist.
Um den Leistungs-MOS-Transistor M_P einzuschalten, kann seine Gate-Elektrode G mit dem Pufferkondensator Cx verbunden werden. Dies ermöglicht ein Laden der Gate-Kapazität des Leistungs-MOS-Transistors M_P durch die Ladung, die in dem Pufferkondensator C_X gespeichert ist. Bei dem vorliegenden Beispiel wird die elektrische Verbindung zwischen der Gate-Elektrode G und dem Pufferkondensator durch eine Kaskade aus zwei oder mehr Transistorstufen bereitgestellt. Wie in 17 gezeigt, sind die Kaskadentransistorstufen zwischen dem Pufferkondensator Cx und der Gate-Elektrode G des Leistungs-MOS-Transistors M_P bereitgestellt. Bei dem vorliegenden Beispiel bedeutet „Kaskade aus Transistorstufen“, dass die Laststrompfade (d. h. Source-Drain-Strompfade) der individuellen Transistorstufen in Reihe verbunden sind, so dass der Spannungsabfall über die ganze Kaskade zwischen den einzelnen Transistorstufen der Kaskade verteilt ist. Bei dem vorliegenden Beispiel werden die Transistorstufen (siehe 17, Stufen 1-4) durch das Pull-Down-Netz 131 eingeschaltet, das mit den Steuerelektroden der Transistorstufen gekoppelt ist und dazu konfiguriert ist, die einzelnen Transistorstufen als Reaktion auf ein Treibersignal ON zu aktivieren. Dieses Treibersignal kann zum Beispiel durch den SR-Latch SR1 des beispielhaften Steuerschaltkreises aus 1 bereitgestellt werden oder kann ein beliebiges anderes Signal sein, das ein Einschalten oder Ausschalten des Leistungs-MOS-Transistors M_P angibt. Das Treibersignal ON kann so lange auf High sein, wie der Leistungs-MOS-Transistor M_P gemäß dem Zustand der Logik (siehe z. B. SR-Latch SR1 in 8) aktiv sein soll, oder ein Puls einer gegebenen Länge sein. In dem letzteren Fall wird das Gate potentialfrei gelassen, bis das Pull-Down-Netz aktiviert wird, um die Transistorstufen einzuschalten (siehe auch 19).
Bei dem vorliegenden Beispiel beinhaltet jede der Transistorstufen (siehe 17, Stufe 1-4) einen MOS-Transistor mit einer Niederspannungs(LV)-Isolation (LV-MOS-Transistor) sowie einen Überspannungsschutzschaltkreis. Die LV-MOS-Transistoren können p-Kanal-MOSFETs (PMOS-Transistoren) sein. In diesem Fall sind die Steuerelektroden der individuellen Transistorstufen (Stufe 1 bis Stufe 4) die Gate-Elektroden der PMOS-Transistoren. In jeder Transistorstufe ist der Überspannungsschutzschaltkreis mit der Gate-Elektrode des jeweiligen LV-MOS-Transistors gekoppelt, so dass der Spannungsabfall über das Gate-Dielektrikum des LV-MOS-Transistors auf eine gewünschte maximale Spannung begrenzt ist, die niedriger als die maximale Kondensatorspannung V_X ist. Ein als CLAMP beschrifteter Klemmschaltkreis 132 ist mit der Gate-Elektrode G des Leistungs-MOS-Transistors M_P gekoppelt und dazu konfiguriert, die Spannung V_G, die an die Gate-Elektrode G des Leistungs-MOS-Transistors M_P angelegt wird, auf eine maximale Spannung V_GMAX zu begrenzen (d. h. V_G≤V_GMAX) .
Das Ausschalten des Leistungs-MOS-Transistors M_P kann mit einem einstufigen Pull-Down-Netz durchgeführt werden, das mit der Gate-Elektrode G des Leistungs-MOS-Transistors gekoppelt ist. Die Transistoren, die in einem solchen Pull-Down-Netz verwendet werden, müssen keine HV-Eigenschaften aufweisen, weil die Spannung V_G zwischen der Gate-Elektrode G und dem Referenzpotential V_REF (z. B. 0 V) durch den Klemmschaltkreis 132 begrenzt wird. Bei dem vorliegenden Beispiel kann der Klemmschaltkreis 132 als ein Pull-Down-Netz verwendet werden, indem die Eingangsspannung des Klemmschaltkreises als Reaktion auf ein weiteres Ansteuerungssignal OFF von V_GMAX auf V_REF (0 V) gesetzt wird. Entsprechend wird die maximale Gate-Spannung auf null Volt gesetzt, so lange das weitere Treibersignal OFF ein Ausschalten des Leistungs-MOS-Transistors angibt und die Gate-Spannung dementsprechend auf null gezwungen wird. Bei der dargestellten Implementierung wird ein elektronischer Schalter verwendet, um die Eingangsspannung des Klemmschaltkreises 132 von V_GMAX auf V_REF und zurück auf V_GMAX zu setzen. Das Treibersignal OFF kann ein binäres Logiksignal und das inverse Signal des Treibersignals ON sein. Bei anderen Implementierungen kann ein separates Pull-Down-Netz anstelle des Klemmschaltkreises verwendet werden.
18 veranschaulicht das Beispiel aus 17 ausführlicher. Entsprechend beinhaltet jede Transistorstufe (z. B. Stufe 1, Stufe 2, Stufe 3 und Stufe 4 bei dem vorliegenden Beispiel) LV-PMOS-Transistoren P_LV mit einer Gate-Elektrode, einer Source-Elektrode und einer Drain-Elektrode. In jeder Transistorstufe ist eine erste Zener-Diode D_Z1 zwischen der Gate-Elektrode und der Drain-Elektrode der PMOS-Transistoren P_LV gekoppelt, um die Source-Gate-Spannung auf einen maximalen Wert zu begrenzen, der durch die Zener-Spannung der Zener-Diode D_Z1 bestimmt wird. Entsprechend wird die Spannung über ein Gate-Dielektrikum auf die maximale Spannung begrenzt, die durch die Zener-Diode D_Z1 bestimmt wird. Ein Widerstand R ist parallel zu der Zener-Diode D_Z1 verbunden, um einen Strompfad bereitzustellen, durch den die Zener-Diode geladen werden kann. Um die Source-Drain-Spannung des PMOS-Transistors P_LV zu begrenzen, kann eine weitere Zener-Diode D_Z2 in jeder Transistorstufe parallel zu dem Source-Drain-Strompfad des jeweiligen PMOS-Transistors P_LV verbunden werden.
Wie aus 18 zu erkennen ist, sind die Source-Drain-Strompfade (Laststrompfade) der PMOS-Transistoren P_LV, die in den Transistorstufen enthalten sind, zwischen einem Versorgungsknoten Nx (bei dem die Kondensatorspannung Vx bereitgestellt wird) und der Gate-Elektrode G des Leistungs-MOS-Transistors M_P verbunden. Die Gate-Elektroden der PMOS-Transistoren P_LV sind jeweils mit einem Pull-Down-Schaltkreis verbunden, der n-Kanal-Transistoren M₁, M₂, M₃ und M₄ (NMOS-Transistoren) und jeweilige Stromsenken Q₁, Q₂, Q₃ und Q₄ beinhaltet. Entsprechend ist der NMOS-Transistor M₁ zwischen dem Gate des PMOS-Transistors P_LV der Stufe 1 und der Stromsenke Q₁ gekoppelt, ist der NMOS-Transistor M₂ zwischen dem Gate des PMOS-Transistors P_LV der Stufe 2 und der Stromsenke Q₂ gekoppelt, ist der NMOS-Transistor M₃ zwischen dem Gate des PMOS-Transistors P_LV der Stufe 3 und der Stromsenke Q₃ gekoppelt, und ist der NMOS-Transistor M₄ zwischen dem Gate des PMOS-Transistors P_LV der Stufe 4 und der Stromsenke Q₄ gekoppelt. Die Gate-Elektroden der NMOS-Transistoren M₁, M₂, M₃ und M₄ werden mit einem Treibersignal ON versorgt. Die NMOS-Transistoren M₁, M₂, M₃ und M₄ sowie die Stromsenken Q₁, Q₂, Q₃ und Q₄ können als Teil des in dem vorherigen Beispiel aus 17 gezeigten Pull-Down-Netzes 131 betrachtet werden.
Um die Funktion der kaskadierten Transistorstufen zu beschrieben, wird zuerst angenommen, dass sich das Treibersignal ON auf einem Low-Pegel befindet (wodurch ein Ausschalten des Leistungs-MOS-Transistors M_P angegeben wird). Dementsprechend werden alle NMOS-Transistoren M₁, M₂, M₃ und M₄ ausgeschaltet und werden die Stromsenken Q₁, Q₂, Q₃ und Q₄ von den Transistorstufen getrennt. Infolgedessen werden die Gates (d. h. die Gate-Source-Kapazitäten) der PMOS-Transistoren P_LV über die Widerstände R in jeder Transistorstufe entladen und schalten sich die Transistoren P_LV aus und wird die Gate-Elektrode G des Leistungs-MOS-Transistors M_P von dem Schaltkreisknoten Nx und dementsprechend von dem Kondensator Cx getrennt. Trennen der Gate-Elektrode G des Leistungs-MOS-Transistors M_P von dem Schaltkreisknoten N_X führt alleine nicht zu einem Ausschalten des Leistungs-MOS-Transistors M_P, würde aber vielmehr die Gate-Elektrode G in einen potentialfreien Zustand schalten. Um jedoch den Leistungs-MOS-Transistor M_P aktiv auszuschalten, wird das Gate G des Leistungs-MOS-Transistors M_P über ein weiteres Pull-Down-Netz entladen. Im Gegensatz zu dem vorherigen Beispiel aus 17 (bei dem der Klemmschaltkreis als Pull-Down-Netz verwendet wurde, indem die Komparatoreingangsspannung von V_GMAX auf V_REF gesetzt wird) , wird das weitere Pull-Down-Netz unter Verwendung des weiteren LV-NMOS-Transistors Mc' implementiert, der zwischen der Gate-Elektrode G und dem Referenzpotential V_REF gekoppelt ist, und entlädt es, wenn aktiviert, die Gate-Elektrode G des Leistungs-MOS-Transistors M_P und schaltet ihn dementsprechend als Reaktion auf das weitere Treibersignal OFF aus.
Wenn das Treibersignal ON zu einem High-Pegel (was ein Einschalten des Leistungs-MOS-Transistors M_P angibt) geändert wird, werden alle NMOS-Transistoren M₁, M₂, M₃ und M₄ eingeschaltet und werden die Stromsenken Q₁, Q₂, Q₃ und Q₄ mit den Transistorstufen verbunden. In diesem Fall muss das weitere Treibersignal OFF auf einem Low-Pegel sein. Infolgedessen werden die Gate-Elektroden der PMOS-Transistoren P_LV heruntergezogen, so dass sich die PMOS-Transistoren P_LV einschalten, wobei die Source-Gate-Spannungen durch die ZenerDioden D_Z1 in jeder Transistorstufe begrenzt werden. Sobald die PMOS-Transistoren P_LV in jeder Transistorstufe leitfähig sind, wird die Gate-Elektrode G des Leistungs-MOS-Transistors M_P über den Schaltkreisknoten N_X durch die Ladung geladen, die in dem Pufferkondensator Cx gespeichert ist. Der Klemmschaltkreis 132, der aus dem Komparator CMP₃ und dem Transistor Mc besteht, stellt sicher, dass die Gate-Spannung des Leistungstransistors M_P die maximale Spannung V_GMAX nicht überschreitet. Entsprechend empfängt der Komparator CMP₃ die Gate-Spannung V_G und die maximale Gate-Spannung V_GMAX und ist dazu konfiguriert, den Transistor M_C in einen leitfähigen Zustand zu treiben, wenn die Gate-Spannung V_G die maximale Gate-Spannung V_GMAX überschreitet. So lange der Transistor Mc leitfähig ist, wird die Gate-Elektrode G entladen, bis die Gate-Spannung V_G wieder auf unterhalb der maximalen Gate-Spannung V_GMAX abfällt, was bewirkt, dass der Komparator CMP₃ den Transistor Mc ausschaltet.
Wie erwähnt, kann das Treibersignal ON das Ausgangssignal des SR-Latches SR1 sein, der in dem Steuerschaltkreis 11 auf 8 enthalten ist, und kann das weitere Ansteuerungssignal OFF das Inverse des Treibersignals ON sein. Diese Treibersignale ON und OFF sind in den ersten zwei Zeitverlaufsdiagrammen aus 19 veranschaulicht. Um Leckströme zu reduzieren, kann das Signal ON' jedoch als Treibersignal statt des Signals ON verwendet werden, um die Transistorstufen (siehe 17 und 18, Stufe 1-4) zu aktivieren. Das Signal ON' zeigt einen Puls einer definierten Länge Tx (Pulsdauer) an jeder steigenden Flanke des Signals ON auf, das sich durch das Ein-Zeitintervall T_ON hinweg auf einem High-Pegel befindet. Entsprechend wird nach dem Einschalten des Leistungs-MOS-Transistors M_P die Gate-Elektrode G für eine Zeitspanne T_ON-T_X in einen potentialfreien Zustand geschaltet und am Ende des Ein-Zeitintervalls wird das Ausschalten des Leistungs-MOS-Transistors durch das Signal OFF ausgelöst, das zu einem High-Pegel wechselt, wie oben erklärt ist.
Mehrere Aspekte der hier beschriebenen Ausführungsformen sind unten zusammengefasst. Es wird jedoch angemerkt, dass die folgende Zusammenfassung keine erschöpfende Aufzählung von Merkmalen ist, sondern vielmehr eine beispielhafte Auswahl von Merkmalen ist, die bei manchen Anwendungen wichtig oder vorteilhaft sein können. Gemäß einem Beispiel (Beispiel 1) beinhaltet die Gleichrichtervorrichtung ein Halbleitersubstrat, einen Anodenanschluss und einen Kathodenanschluss, die verbunden sind durch einen Laststrompfad eines ersten MOS-Transistors und eine Diode, die mit dem Laststrompfad parallel verbunden ist. Eine Eingangswechselspannung wird zwischen dem Anodenanschluss und dem Kathodenanschluss angelegt. Ferner ist ein Steuerschaltkreis mit einer Gate-Elektrode des ersten MOS-Transistors gekoppelt und dazu konfiguriert, den ersten MOS-Transistor für eine Ein-Zeitperiode einzuschalten, während der die Diode in Durchlassrichtung vorgespannt ist. Ein Gate-Treiberschaltkreis ist in dem Steuerschaltkreis enthalten und beinhaltet einen Pufferkondensator und eine Kaskade aus zwei oder mehr Transistorstufen, die zwischen den Pufferkondensator und die Gate-Elektrode des ersten MOS-Transistors gekoppelt sind.
Beispiel 2: Die Gleichrichtervorrichtung nach Beispiel 1, wobei der erste MOS-Transistor, die Diode und der Steuerschaltkreis in dem Halbleitersubstrat integriert sind.
Beispiel 3: Die Gleichrichtervorrichtung nach Beispiel 1 oder 2, wobei jede Transistorstufe einen Niederspannungs-MOS-Transistor und einen Überspannungsschutzschaltkreis, der mit dem Niederspannungs-MOS-Transistor gekoppelt ist, beinhaltet.
Beispiel 4: Die Gleichrichtervorrichtung nach Beispiel 3, wobei der erste MOS-Transistor ein n-Kanal-MOSFET ist und die Niederspannungs-MOS-Transistoren p-Kanal-MOSFETs sind, und/oder wobei in jeder Transistorstufe eine zweite Zener-Diode mit dem Niederspannungs-MOS-Transistor gekoppelt ist und dazu konfiguriert ist, einen Spannungsabfall über einen Strompfad der Transistorstufe auf einen maximalen Spannungswert zu begrenzen.
Beispiel 5: Die Gleichrichtervorrichtung nach einem der Beispiele 3 oder 4, wobei in jeder Transistorstufe der Überspannungsschutzschaltkreis mit einem Gate des Niederspannungs-MOS-Transistors verbunden ist, so dass der Überspannungsschutzschaltkreis eine Spannung über ein Gate-Dielektrikum des Niederspannungs-MOS-Transistors begrenzt.
Beispiel 6: Die Gleichrichtervorrichtung nach Beispiel 5, wobei der Überspannungsschutzschaltkreis eine erste Zener-Diode beinhaltet, und/oder wobei in jeder Transistorstufe ein Widerstand zwischen eine Source und ein Gate des Niederspannungs-MOS-Transistors gekoppelt ist.
Beispiel 7: Die Gleichrichtervorrichtung nach einem der Beispiele 3 bis 6, umfassend für jede Transistorstufe eine Stromsenke, die dazu konfiguriert ist, gemäß einem Treibersignal mit einem Gate des Niederspannungs-MOS-Transistors in der Transistorstufe gekoppelt zu werden.
Beispiel 8: Die Gleichrichtervorrichtung nach einem der obigen Beispiele, umfassend für jede Transistorstufe einen elektronischen Schalter, der dazu konfiguriert ist, gemäß dem Treibersignal die Stromsenke und das Gate des Niederspannungs-MOS-Transistors in der Transistorstufe zu verbinden und zu trennen.
Beispiel 9: Die Gleichrichtervorrichtung nach einem der obigen Beispiele, wobei der Treiberschaltkreis ferner einen Klemmschaltkreis umfasst, der mit dem Gate des MOS-Transistors gekoppelt ist und der dazu konfiguriert ist, die Gate-Spannung auf eine maximale Spannung zu begrenzen.
Beispiel 10: Die Gleichrichtervorrichtung nach einem der obigen Beispiele, wobei der Steuerschaltkreis dazu konfiguriert ist, den Anfang der Ein-Zeitperiode darauf basierend zu erfassen, dass die Diode leitfähig geworden ist.
Beispiel 11: Die Gleichrichtervorrichtung nach einem der obigen Beispiele, wobei der Steuerschaltkreis dazu konfiguriert ist, den Anfang der Ein-Zeitperiode darauf basierend zu erfassen, dass der Spannungsabfall über die Diode eine definierte erste Schwellenspannung erreicht hat.
Beispiel 12: Die Gleichrichtervorrichtung nach Beispiel 10, wobei der Steuerschaltkreis dazu konfiguriert ist, das Ende der Ein-Zeitperiode darauf basierend zu erfassen, dass der Spannungsabfall über den Laststrompfad des ersten MOS-Transistors eine definierte zweite Schwellenspannung erreicht hat.
Beispiel 13: Die Gleichrichtervorrichtung nach Beispiel 12, wobei die zweite Schwellenspannung näher an null als die erste Schwellenspannung ist.
Beispiel 14: Die Gleichrichtervorrichtung nach einem der obigen Beispiele, umfassend wenigstens einen zweiten MOS-Transistor mit einem Laststrompfad, der parallel zu dem Laststrompfad des ersten MOS-Transistors verbunden ist.
Beispiel 15: Die Gleichrichtervorrichtung nach Beispiel 14, wobei der Steuerschaltkreis dazu konfiguriert ist, den ersten MOS-Transistor und den zweiten MOS-Transistor im Wesentlichen gleichzeitig einzuschalten, und/oder wobei der Steuerschaltkreis dazu konfiguriert ist, den zweiten MOS-Transistor später als den ersten MOS-Transistor auszuschalten.
Beispiel 16: Die Gleichrichtervorrichtung nach Beispiel 15, wobei der Steuerschaltkreis dazu konfiguriert ist, das Ende der Ein-Zeitperiode darauf basierend zu erfassen, dass der Spannungsabfall über die Laststrompfade des ersten MOS-Transistors und des zweiten MOS-Transistors eine definierte zweite Schwellenspannung erreicht hat, und wobei der zweite MOS-Transistor bei Erfassen, dass der Spannungsabfall über die Laststrompfade des ersten MOS-Transistors und des zweiten MOS-Transistors eine definierte dritte Schwellenspannung erreicht hat, nachdem der erste MOS-Transistor ausgeschaltet wurde, ausgeschaltet wird.
Beispiel 17: Die Gleichrichtervorrichtung nach Beispiel 16, wobei die dritte Schwellenspannung näher an null als die zweite Schwellenspannung ist.
Beispiel 18: Die Gleichrichtervorrichtung nach einem der obigen Beispiele, wobei der Anodenanschluss und der Kathodenanschluss die einzigen externen Anschlüsse der Gleichrichtervorrichtung sind, und/oder wobei der Anodenanschluss ein Referenzpotential ist, das als Massepotential für den Steuerschaltkreis dient.
Beispiel 19: Die Gleichrichtervorrichtung nach einem der obigen Beispiele, wobei der erste MOS-Transistor ein erster MOSFET ist und die Diode eine Body-Diode des ersten MOSFET ist.
Beispiel 20: Die Gleichrichtervorrichtung nach Beispiel 19, umfassend einen zweiten MOSFET, wobei der erste MOSFET und der zweite MOSFET beide aus mehreren Transistorzellen bestehen, und/oder wobei der erste und der zweite MOSFET vertikale DMOS-Transistoren sind.
Beispiel 21: Die Gleichrichtervorrichtung nach einem der obigen Beispiele, wobei der Steuerschaltkreis zu Folgendem konfiguriert ist: Erfassen des Anfangs der Ein-Zeitperiode durch Erfassen eines ersten Zeitpunkts, bei dem der Spannungsabfall über die Diode eine definierte erste Schwellenspannung erreicht hat, Erfassen des Endes der Ein-Zeitperiode durch Erfassen eines zweiten Zeitpunkts, bei dem der Spannungsabfall über den Laststrompfad des ersten MOS-Transistors eine definierte zweite Schwellenspannung erreicht hat, und Ausblenden jeglicher Erfassung des zweiten Zeitpunkts für eine definierte Maskierungszeitperiode.
Beispiel 22: Die Gleichrichtervorrichtung nach Beispiel 21, wobei die Maskierungszeitperiode basierend auf der Ein-Zeitperiode in einem vorherigen Zyklus der Eingangswechselspannung angepasst wird, und/oder wobei ein Kondensator während der Ein-Zeitperiode in dem vorherigen Zyklus mit einem Ladestrom geladen und während der Maskierungszeitperiode mit einem Entladestrom entladen wird; wobei der Entladestrom ein Vielfaches des Ladestroms ist.
Beispiel 23 betrifft ein Verfahren zum Betreiben einer Gleichrichtervorrichtung. Gemäß dem vorliegenden Beispiel beinhaltet die Gleichrichtervorrichtung einen MOS-Transistor und eine Diode, die parallel zwischen einem Anodenanschluss und einem Kathodenanschluss gekoppelt sind, und beinhaltet das Verfahren Erfassen, dass die Diode in Durchlassrichtung vorgespannt ist, und Einschalten des MOS-Transistors durch einen Steuerschaltkreis bei Erfassen, dass die Diode in Durchlassrichtung vorgespannt ist. Das Verfahren beinhaltet ferner Erfassen, während die Diode in Durchlassrichtung vorgespannt ist, dass die Spannung über die Gleichrichtervorrichtung zwischen dem Kathodenanschluss und dem Anodenanschluss eine spezielle Schwellenspannung erreicht; Ausschalten des MOS-Transistors bei Erfassen, dass die Spannung über die Gleichrichtervorrichtung die spezielle Schwellenspannung erreicht hat, wobei das Einschalten des MOS-Transistors ein Verbinden einer Gate-Elektrode des MOS-Transistors mit einem Pufferkondensator unter Verwendung einer Kaskade von zwei oder mehr Transistorstufen umfasst.
Beispiel 24: Das Verfahren nach Beispiel 23, wobei Ausschalten des MOS-Transistors Verbinden der Gate-Elektrode des MOS-Transistors mit einem Referenzpotential durch ein Pull-Down-Netz umfasst.
Obwohl die Erfindung mit Bezug auf eine oder mehrere Implementierungen veranschaulicht und beschrieben wurde, können Abänderungen und/oder Modifikationen an den veranschaulichten Beispielen vorgenommen werden, ohne vom Wesen und Schutzumfang der angehängten Ansprüche abzuweichen. Wie oben erwähnt, ist beabsichtigt, dass die verschiedenen der oben beschriebenen Komponenten oder Strukturen (Einheiten, Baugruppen, Vorrichtungen, Schaltkreise, Systeme usw.) durchgeführten Funktionen und die Ausdrücke (einschließlich einem Bezug auf ein „Mittel“), die verwendet werden, um solche Komponenten zu beschreiben - soweit nicht anders angegeben - einer beliebigen Komponente oder Struktur entsprechen, die die spezifizierte Funktion der beschriebenen Komponente durchführt (die z. B. funktional äquivalent ist), selbst wenn sie der offenbarten Struktur, die die Funktion in den vorliegend veranschaulichten Implementierungsbeispielen der Erfindung durchführt, strukturell nicht äquivalent ist.
Außerdem kann zwar ein bestimmtes Merkmal der Erfindung bezüglich nur einer von mehreren Implementierungen offenbart worden sein, doch kann ein derartiges Merkmal mit einem oder mehreren anderen Merkmalen der anderen Implementierungen kombiniert werden, wie dies für eine beliebige gegebene oder spezielle Anwendung wünschenswert und vorteilhaft sein kann. Des Weiteren sollen in dem Ausmaß, in dem die Ausdrücke „beinhalten“, „beinhaltet“, „aufweisen“, „aufweist“, „mit“ oder Varianten davon sowohl in der ausführlichen Beschreibung als auch den Ansprüchen verwendet werden, derartige Ausdrücke auf eine Weise ähnlich dem Ausdruck „umfassend“ einschließend sein.

Claims

Gleichrichtervorrichtung (10), umfassend: ein Halbleitersubstrat (101); einen Anodenanschluss (A) und einen Kathodenanschluss (K), die verbunden sind durch einen Laststrompfad eines ersten MOS-Transistors (M_P; M_P1, M_P2) und eine Diode (D_R), die mit dem Laststrompfad parallel verbunden ist; wobei die Gleichrichtervorrichtung (10) dazu eingerichtet ist, dass eine Eingangswechselspannung zwischen dem Anodenanschluss und dem Kathodenanschluss angelegt wird; einen Steuerschaltkreis (11), der mit einer Gate-Elektrode (G) des ersten MOS-Transistors (M_P; M_P1, M_P2) gekoppelt und dazu konfiguriert ist, den ersten MOS-Transistor (M_P; M_P1, M_P2) für eine Ein-Zeitperiode einzuschalten, während der die Diode (D_R) in Durchlassrichtung vorgespannt ist; wobei ein Gate-Treiberschaltkreis (13) in dem Steuerschaltkreis (11) enthalten ist und einen Pufferkondensator (Cs; Cx) und eine Kaskade aus zwei oder mehr Transistorstufen beinhaltet, die zwischen den Pufferkondensator und die Gate-Elektrode (G) des ersten MOS-Transistors (M_P; M_P1, M_P2) gekoppelt sind.
Gleichrichtervorrichtung (10) nach Anspruch 1, wobei der erste MOS-Transistor (M_P), die Diode (D_R) und der Steuerschaltkreis (11) in dem Halbleitersubstrat (101) integriert sind.
Gleichrichtervorrichtung (10) nach Anspruch 1 oder 2, wobei jede Transistorstufe einen Niederspannungs-MOS-Transistor (P_LV) und einen Überspannungsschutzschaltkreis, der mit dem Niederspannungs-MOS-Transistor (P_LV) gekoppelt ist, beinhaltet.
Gleichrichtervorrichtung nach Anspruch 3, wobei der erste MOS-Transistor (M_P; M_P1, M_P2) ein n-Kanal-MOSFET ist und die Niederspannungs-MOS-Transistoren (P_LV) p-Kanal-MOSFETs sind, und/oder wobei in jeder Transistorstufe eine zweite Zener-Diode (D_Z2) mit dem Niederspannungs-MOS-Transistor (P_LV) gekoppelt ist und dazu konfiguriert ist, einen Spannungsabfall über einen Strompfad der Transistorstufe auf einen maximalen Spannungswert zu begrenzen.
Gleichrichtervorrichtung nach Anspruch 3 oder 4, wobei in jeder Transistorstufe der Überspannungsschutzschaltkreis mit einem Gate des Niederspannungs-MOS-Transistors (P_LV) verbunden ist, so dass der Überspannungsschutzschaltkreis eine Spannung über ein Gate-Dielektrikum des Niederspannungs-MOS-Transistors (P_LV) begrenzt.
Gleichrichtervorrichtung nach Anspruch 5, wobei der Überspannungsschutzschaltkreis eine erste Zener-Diode (D_Z1) beinhaltet, und/oder wobei in jeder Transistorstufe ein Widerstand (R) zwischen eine Source und ein Gate des Niederspannungs-MOS-Transistors gekoppelt ist.
Gleichrichtervorrichtung (10) nach einem der Ansprüche 3-6, umfassend für jede Transistorstufe: eine Stromsenke (Q₁, Q₂, Q₃, Q₄), die dazu konfiguriert ist, gemäß einem Treibersignal mit einem Gate des Niederspannungs-MOS-Transistors (P_LV) in der Transistorstufe gekoppelt zu werden.
Gleichrichtervorrichtung (10) nach Anspruch 7, umfassend für jede Transistorstufe: einen elektronischen Schalter, der dazu konfiguriert ist, gemäß dem Treibersignal die Stromsenke (Q₁, Q₂, Q₃, Q₄) und das Gate des Niederspannungs-MOS-Transistors (P_LV) in der Transistorstufe zu verbinden und zu trennen.
Gleichrichtervorrichtung (10) nach einem der vorhergehenden Ansprüche, wobei der Treiberschaltkreis ferner einen Klemmschaltkreis (132) umfasst, der mit dem Gate (G) des MOS-Transistors (M_P) gekoppelt ist und der dazu konfiguriert ist, die Gate-Spannung auf eine maximale Spannung zu begrenzen.
Gleichrichtervorrichtung (10) nach einem der vorhergehenden Ansprüche, wobei der Steuerschaltkreis (11) dazu konfiguriert ist, den Anfang der Ein-Zeitperiode darauf basierend zu erfassen, dass die Diode (D_R) leitfähig geworden ist.
Gleichrichtervorrichtung (10) nach einem der vorhergehenden Ansprüche, wobei der Steuerschaltkreis (11) dazu konfiguriert ist, den Anfang der Ein-Zeitperiode darauf basierend zu erfassen, dass der Spannungsabfall über die Diode (D_R) eine definierte erste Schwellenspannung erreicht hat.
Gleichrichtervorrichtung (10) nach Anspruch 10, wobei der Steuerschaltkreis (11) dazu konfiguriert ist, das Ende der Ein-Zeitperiode darauf basierend zu erfassen, dass der Spannungsabfall über den Laststrompfad des ersten MOS-Transistors (M_P; M_P1, M_P2) eine definierte zweite Schwellenspannung erreicht hat.
Gleichrichtervorrichtung (10) nach Anspruch 12, wobei die zweite Schwellenspannung näher an null als die erste Schwellenspannung ist.
Gleichrichtervorrichtung (10) nach einem der vorhergehenden Ansprüche, umfassend: wenigstens einen zweiten MOS-Transistor (M_P2) mit einem Laststrompfad, der parallel mit dem Laststrompfad des ersten MOS-Transistors (M_P1) verbunden ist.
Gleichrichtervorrichtung (10) nach Anspruch 14, wobei der Steuerschaltkreis (11) dazu konfiguriert ist, den ersten MOS-Transistor (M_P1) und den zweiten MOS-Transistor (M_P2) im Wesentlichen gleichzeitig einzuschalten, und/oder wobei der Steuerschaltkreis (11) dazu konfiguriert ist, den zweiten MOS-Transistor (M_P2) später als den ersten MOS-Transistor (M_P1) auszuschalten.
Gleichrichtervorrichtung (10) nach Anspruch 15, wobei der Steuerschaltkreis dazu konfiguriert ist, das Ende der Ein-Zeitperiode darauf basierend zu erfassen, dass der Spannungsabfall über die Laststrompfade des ersten MOS-Transistors (M_P1) und des zweiten MOS-Transistors (M_P2) eine definierte zweite Schwellenspannung erreicht hat, und wobei der zweite MOS-Transistor (M_P2) bei Erfassen, dass der Spannungsabfall über die Laststrompfade des ersten MOS-Transistors (M_P1) und des zweiten MOS-Transistors (M_P2) eine definierte dritte Schwellenspannung erreicht hat, nachdem der erste MOS-Transistor (M_P1) ausgeschaltet wurde, ausgeschaltet wird.
Gleichrichtervorrichtung (10) nach Anspruch 16, wobei die dritte Schwellenspannung näher an null als die zweite Schwellenspannung ist.
Gleichrichtervorrichtung (10) nach einem der vorhergehenden Ansprüche, wobei der Anodenanschluss (A) und der Kathodenanschluss (K) die einzigen externen Anschlüsse der Gleichrichtervorrichtung (10) sind, und/oder wobei der Anodenanschluss (A) ein Referenzpotential ist, das als Massepotential für den Steuerschaltkreis (11) dient.
Gleichrichtervorrichtung (10) nach einem der vorhergehenden Ansprüche, wobei der erste MOS-Transistor (M_P; M_P1, M_P2) ein erster MOSFET ist und die Diode (D_R) eine Body-Diode des ersten MOSFET (M_P; M_P1, M_P2) ist.
Gleichrichtervorrichtung (10) nach Anspruch 19, umfassend: einen zweiten MOSFET (M_P2), wobei der erste MOSFET (M_P1) und der zweite MOSFET (M_P2) beide aus mehreren Transistorzellen bestehen, und/oder wobei der erste und der zweite MOSFET (M_P1, M_P2) vertikale DMOS-Transistoren sind.
Gleichrichtervorrichtung (10) nach einem der vorhergehenden Ansprüche, wobei der Steuerschaltkreis (11) zu Folgendem konfiguriert ist: Erfassen des Anfangs der Ein-Zeitperiode durch Erfassen eines ersten Zeitpunkts, bei dem der Spannungsabfall über die Diode (D_R) eine definierte erste Schwellenspannung erreicht hat, Erfassen des Endes der Ein-Zeitperiode durch Erfassen eines zweiten Zeitpunkts, bei dem der Spannungsabfall über den Laststrompfad des ersten MOS-Transistors (M_P; M_P1, M_P2) eine definierte zweite Schwellenspannung erreicht hat, und Ausblenden jeglicher Erfassung des zweiten Zeitpunkts für eine definierte Maskierungszeitperiode.
Gleichrichtervorrichtung (10) nach Anspruch 21, wobei die Maskierungszeitperiode basierend auf der Ein-Zeitperiode in einem vorherigen Zyklus der Eingangswechselspannung angepasst wird, und/oder wobei ein Kondensator während der Ein-Zeitperiode in dem vorherigen Zyklus mit einem Ladestrom geladen und während der Maskierungszeitperiode mit einem Entladestrom entladen wird; wobei der Entladestrom ein Vielfaches des Ladestroms ist.
Verfahren zum Betreiben einer Gleichrichtervorrichtung (10), die einen MOS-Transistor (M_P; M_P1, M_P2) und eine Diode (D_R), die zwischen einem Anodenanschluss (A) und einem Kathodenanschluss (K) parallel verbunden sind, umfasst; wobei das Verfahren umfasst: Erfassen, dass die Diode (D_R) in Durchlassrichtung vorgespannt ist; und Einschalten des MOS-Transistors (M_P; M_P1, M_P2) durch einen Steuerschaltkreis (11) bei Erfassen, dass die Diode in Durchlassrichtung vorgespannt ist; Erfassen, während die Diode (D_R) in Durchlassrichtung vorgespannt ist, dass die Spannung über die Gleichrichtervorrichtung (10) zwischen dem Kathodenanschluss (K) und dem Anodenanschluss (A) eine spezielle Schwellenspannung erreicht; Ausschalten des MOS-Transistors (M_P; M_P1, M_P2) bei Erfassen, dass die Spannung über die Gleichrichtervorrichtung (10) die spezielle Schwellenspannung erreicht hat, wobei das Einschalten des MOS-Transistors (M_P; M_P1, M_P2) ein Verbinden einer Gate-Elektrode (G) des MOS-Transistors mit einem Pufferkondensator (Cx) unter Verwendung einer Kaskade von zwei oder mehr Transistorstufen umfasst.
Verfahren nach Anspruch 23, wobei das Ausschalten des MOS-Transistors (M_P; M_P1, M_P2) umfasst: Verbinden der Gate-Elektrode (G) des MOS-Transistors (M_P; M_P1, M_P2) mit einem Referenzpotential durch ein Pull-Down-Netz.