DE102018115055B4 - Gleichrichtereinrichtung und Verfahren zu deren Betrieb - Google Patents

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Abstract

Gleichrichtereinrichtung, die aufweist:ein Halbleitersubstrat (101, 102), das mit Dotierstoffen eines ersten Dotierungstyps (n) dotiert ist;zumindest ein Wannengebiet (200, 300), das in dem Halbleitersubstrat (101, 102) angeordnet und mit Dotierstoffen eines zweiten Dotierungstyps (p) dotiert ist; wobei das zumindest eine Wannengebiet (200, 300) und das umgebende Halbleitersubstrat (101, 102) einen pn-Übergang bilden;ein Anodenterminal (A) und ein Kathodenterminal (K), die durch einen Laststrompfad eines ersten MOS-Transistors (MP) und eine zu dem Laststrompfad parallel geschaltete Diode (DR) verbunden sind;eine Eingangswechselspannung (VAC), die zwischen das Anodenterminal (A) und das Kathodenterminal (K) angelegt wird;eine Steuerschaltung (11), die dazu ausgebildet ist, den ersten MOS-Transistor (MP) für eine Ein-Zeitperiode, während der die Diode (DR) in Vorwärtsrichtung vorgespannt ist, einzuschalten; wobei der erste MOS-Transistor (MP) und die Diode (DR) in das Halbleitersubstrat (101, 102) integriert sind und die Steuerschaltung (11) zumindest teilweise in dem zumindest einen Wannengebiet (200, 300) angeordnet ist; undeine Vorspannschaltung, die dazu ausgebildet ist, eine Bias-Spannung (VPISO) zu erzeugen, die an das zumindest eine Wannengebiet (200, 300) angelegt wird, so dass der pn-Übergang in Rückwärtsrichtung vorgespannt wird.

Description

  • TECHNISCHES GEBIET
  • Die Erfindung betrifft allgemein das Gebiet von Leistungsversorgungen, insbesondere von Gleichrichterschaltungen und -einrichtungen und zugehörige Verfahren und Einrichtungen.
  • HINTERGRUND
  • Im Stromnetz wird elektrische Elektrizität aus verschiedenen Gründen üblicherweise in Form von Wechselstrom (AC) an Kunden verteilt. Des Weiteren werden, zum Beispiel in Automobilen, Wechselstromgeneratoren verwendet, um Wechselstrom zu erzeugen. Bei vielen Anwendungen muss Wechselstrom in Gleichstrom (DC) gewandelt werden, um für elektronische Schaltungen oder andere Einrichtungen, die eine DC-Versorgung benötigen, eine DC-Versorgung bereitzustellen. Dieser Umwandlungsprozess wird als Gleichrichtung bezeichnet. Die zum Aufbau eines Gleichrichters verwendeten Standardkomponenten sind Siliziumdioden. Es existieren verschiedene Typen von Gleichrichtern. Ein herkömmlicher Typ besteht in einem Ein-Phasen-Vollwellen-Gleichrichter, der üblicherweise unter Verwendung von vier Dioden, die in Brückenkonfiguration (einer so genannten Graetz-Brücke) verschaltet sind, aufgebaut ist. Als Nebenbemerkung sollte erwähnt werden, dass die durch das elektrische Stromnetz bereitgestellte Wechselspannung (z. B. 120 oder 230 Volt), bevor sie gleichgerichtet wird, üblicherweise unter Verwendung von Transformatoren zu niedrigeren Spannungen transformiert wird. Im Automobilbereich erzeugen Wechselstromgeneratoren üblicherweise Mehrphasen-Ausgangsspannungen, und ein geeigneter Drei-Phasen-Vollwellengleichrichter kann zum Beispiel sechs Dioden enthalten. Des Weiteren können Gleichrichterdioden zum Beispiel auch in (DC/DC oder AC/DC) Schaltwandlern verwendet werden.
  • Siliziumdioden weisen Vorwärtsspannungen von näherungsweise 0,6 bis 0,7 Volt auf. Schottky- und Germaniumdioden weisen geringfügig niedrigere Vorwärtsspannungen von näherungsweise 0,3 Volt auf. Die Vorwärtsspannung eines pn-Übergangs (d. h. einer Diode) hängt für eine bestimmte Halbleiterherstellungstechnologie, die normalerweise auf Silizium basiert, vom Halbleitermaterial ab und kann deshalb (wenn man die Temperaturabhängigkeit außer Acht lässt) praktisch als konstanter Parameter angesehen werden. Das heißt, Siliziumdioden erzeugen (bei Raumtemperatur) immer eine Leistungsdissipation von näherungsweise 600 bis 700 Milliwatt pro Ampere Laststrom. Eine Diodenbrücke (Brückengleichrichter), die aus vier Dioden zusammengesetzt ist, erzeugt daher eine Leistungsdissipation von näherungsweise 1,2 bis 1,4 Watt pro Ampere (RMS) des Laststroms, da bei einer Diodenbrücke immer zwei Dioden in Vorwärtsrichtung vorgespannt sind. Besonders für vergleichsweise geringe Spannungen (z. B. 5 bis 15 Volt) kann die Leistungsdissipation in dem Gleichrichter einen signifikanten Anteil der erzeugten Gesamtleistung ausmachen.
  • Um die Leistungsdissipation bei Gleichrichtereinrichtungen zu verringern, kann eine als Aktivgleichrichtung bezeichnete Technik verwendet werden. Dabei werden Siliziumdioden durch Leistungstransistoren wie beispielsweise Leistungs-MOS-Feldeffekttransistoren (MOSFETs) oder bipolare Leistungstransistoren (BITs), die einen vergleichsweise geringen Ein-Widerstand aufweisen und deshalb im Vergleich zu einen Siliziumdioden einen signifikant geringeren Spannungsabfall erzeugen können, ersetzt. Allerdings ist üblicherweise eine relativ komplexe Steuerschaltung erforderlich, um die Transistoren synchron zu der Wechselspannung ein- und auszuschalten. Anders als bei gewöhnlichen High-Side-Halbleiterschaltern, die mit einer DC-Versorgungsspannung betrieben werden, werden Gleichrichtereinrichtungen mit Leistungs-MOS-Transistoren mit Versorgungswechselspannungen betrieben. Der Gleichrichter kann eine Steuerschaltung enthalten, die dazu ausgebildet ist, den Leistungs-MOS-Transistor synchron mit der Versorgungswechselspannung ein- und auszuschalten. Abhängig von der tatsächlichen Implementierung kann das Verhindern von Latch-up-Effekten, die durch die Versorgungswechselspannung ausgelöst werden, wenn zwischen positiven und negativen Spannungspegeln gewechselt wird, eine weitere Herausforderung darstellen.
  • Aus US 2005 / 0 167 742 A1 ist ein MOSFET mit ein Driftgebiet vom Typ n und einer p-Wanne und einem dazwischen ausgebildeten pn-Übergang bekannt. Sourcegebiete vom Typ n grenzen an die p-Wanne an.
  • US 2016 / 0 094 210 A1 zeigt einen n-Kanal-Leistungsfeldeffekttransistor mit einer Drain-Body-Diode. Zwei Schalter sind dazu vorgesehen den Steueranschluss des Transistors mit einer Versorgungsspannung oder mit Masse zu verbinden, so dass der Transistor leitet bzw. sperrt.
  • Aus US 2008 / 0 165 556 A1 und US 2016 / 0 315 553 A1 sind Steuerschaltkreise für MOS-Transistoren in Gleichrichtereinrichtungen bekannt.
  • ÜBERBLICK
  • Hierin wird eine Gleichrichtereinrichtung beschrieben. Gemäß einer beispielhaften Ausgestaltung enthält die Gleichrichtereinrichtung ein Halbleitersubstrat, das mit Dotierstoffen eines ersten Dotierungstyps dotiert ist, und zumindest ein Wannengebiet, das in dem Halbleitersubstrat angeordnet und mit Dotierstoffen eines zweiten Dotierungstyps dotiert ist. Dementsprechend bilden das zumindest eine Wannengebiet und das umgebende Halbleitersubstrat einen pn-Übergang. Die Gleichrichtereinrichtung enthält weiterhin ein Anodenterminal und ein Kathodenterminal, die durch einen Laststrompfad eines ersten MOS-Transistors und eine Diode, die zu dem Laststrompfad parallel geschaltet ist, verbunden sind. Eine Eingangswechselschaltung ist operabel zwischen das Anodenterminal und das Kathodenterminal angelegt. Die Gleichrichtereinrichtung enthält weiterhin eine Steuerschaltung und eine Vorspannschaltung (engl.: „biasing circuit“). Die Steuerschaltung ist dazu ausgebildet, den ersten MOS-Transistor für eine Ein-Zeitperiode, während der die Diode in Vorwärtsrichtung vorgespannt ist, einzuschalten. Der erste MOS-Transistor und die Diode sind in das Halbleitersubstrat integriert, und die Steuerschaltung ist zumindest teilweise in dem zumindest einen Wannengebiet angeordnet. Die Vorspannschaltung ist dazu ausgebildet, eine Bias-Spannung zu erzeugen, die an das zumindest eine Wannengebiet angelegt wird, so dass der pn-Übergang in Rückwärtsrichtung vorgespannt wird.
  • Des Weiteren wird hierin ein Verfahren zum Betrieb einer Gleichrichtereinrichtung beschrieben. Bei einem Beispiel enthält die Gleichrichtereinrichtung einen MOS-Transistor und eine Diode, die zwischen ein Anodenterminal und ein Kathodenterminal parallel gekoppelt sind. Das Verfahren enthält das Detektieren, ob die Diode in Vorwärtsrichtung vorgespannt ist, und das Einschalten des MOS-Transistors durch eine Steuerschaltung auf die Detektion hin, dass die Diode in Vorwärtsrichtung vorgespannt ist. Die Steuerschaltung ist zumindest teilweise in das zumindest eine Wannengebiet eines Halbleitersubstrats der Gleichrichtereinrichtung integriert. Das Verfahren beinhaltet weiterhin das Detektieren, während die Diode in Vorwärtsrichtung vorgespannt ist, dass die Spannung über der Gleichrichtereinrichtung zwischen dem Kathodenterminal und dem Anodenterminal eine bestimmte Schwellenwertspannung erreicht, und das Ausschalten des MOS-Transistors auf die Detektion hin, dass die Spannung über der Gleichrichtereinrichtung den bestimmten Schwellenwert erreicht hat. Darüber hinaus beinhaltet das Verfahren das Vorspannen des zumindest einen Wannengebiets durch Anlegen einer Bias-Spannung an das zumindest eine Wannengebiet, so dass der pn-Übergang in Rückwärtsrichtung vorgespannt wird.
  • Figurenliste
  • Die Erfindung lässt sich unter Bezugnahme auf die folgende Beschreibung und die Zeichnungen besser verstehen. Die Komponenten in den Figuren sind nicht notwendigerweise maßstäblich, stattdessen wurde der Schwerpunkt auf die Darstellung der Prinzipien der Erfindung gelegt. Darüber hinaus bezeichnen in den Figuren gleiche Bezugszeichen entsprechende Teile. Zu den Zeichnungen:
    • 1 veranschaulicht ein erläuterndes Beispiel einer aus vier Dioden gebildeten Ein-Phasen-Vollwellengleichrichterschaltung.
    • 2 veranschaulicht einen Leistungs-MOSFET, der verwendet werden kann, um eine Diode in einer Gleichrichterschaltung zu ersetzen, wobei der Leistungs-MOSFET bei den hierin beschriebenen Ausgestaltungen, wenn er eingeschaltet ist, in Rückwärtsrichtung leitet.
    • 3 ist eine Querschnittsansicht eines Halbleiterkörpers, das eine beispielhafte Implementierung des Leistungs-MOSFETs von 2 veranschaulicht.
    • 4 ist ein Schaltbild, das den Leistungs-MOSFET von 2 veranschaulicht, und eine Steuerschaltung, die dazu ausgebildet ist, den MOSFET aktiv einzuschalten, wenn die Diode in Vorwärtsrichtung vorgespannt ist, veranschaulicht.
    • 5 ist ein Zeitverlaufsdiagramm, das die Spannung über der Bodydiode des MOSFETs von 4, wenn der MOSFET, während er mit einer Wechselspannung versorgt wird, an eine Last angeschlossen ist und nicht aktiv eingeschaltet wird.
    • 6 ist ein Schaltbild, das eine Beispiel-Versorgungsschaltung, die in der Steuerschaltung enthalten sein kann, um die zum Ein- und Ausschalten des MOSFETs von 4 verwendete Steuerlogik zu versorgen, veranschaulicht.
    • 7 ist ein Zeitverlaufsdiagramm, das das Schalten des MOSFETs von 4, wenn er mit einer Wechselspannung versorgt wird, veranschaulicht.
    • 8 ist ein Blockdiagramm, das eine Beispiel-Steuerlogik zum Ein- und Ausschalten des MOSFETs von 4, wie in dem Zeitverlaufsdiagramm von 7 gezeigt, veranschaulicht.
    • 9 enthält vier Zeitverlaufsdiagramme, die die Funktion der Steuerlogik von 8 ausführlicher zeigen.
    • 10 veranschaulicht eine Timerschaltung, die bei der Steuerschaltung von 8 zum Maskieren eines frühen Ausschaltens des MOSFETs verwendet werden kann.
    • 11 enthält Zeitverlaufsdiagramme, die die Funktion der Timerschaltung von 10 ausführlicher veranschaulichen.
    • 12 veranschaulicht eine Alternative zu dem Beispiel von 4, wobei zwei oder mehr Leistungs-MOSFETs anstelle eines einzigen Leistungs-MOSFETs verwendet werden.
    • 13 enthält Zeitverlaufsdiagramme, die den Spannungsabfall über der Gleichrichtereinrichtung von 12 veranschaulichen, wobei die MOS-Kanäle von beiden Leistungs-MOSFETs - wenn sie aktiviert sind -, die Bodydiode überbrücken, wenn die Diode in Vorwärtsrichtung vorgespannt ist und wobei die beiden Leistungs-MOSFETs nacheinander eingeschaltet werden.
    • 14 veranschaulicht eine beispielhafte Steuerlogik, die ähnlich zu dem Beispiel von 8 ist, die aber für Gleichrichtereinrichtungen mit zwei Leistungs-MOSFETs, wie sie in 12 gezeigt sind, geeignet ist.
    • 15 enthält Zeitverlaufsdiagramme, die die Funktion der Steuerlogik von 14 veranschaulichen.
    • 16 zeigt ein Flussdiagramm, das ein Beispielverfahren zum Betrieb einer Gleichrichtereinrichtung veranschaulicht.
    • 17 ist eine Querschnittsansicht eines Halbleiterkörpers ähnlich zu 3; in dieser Figur sind parasitäre Komponenten, die zu Latch-up-Effekten führen, dargestellt.
    • 18 ist ein Beispiel einer Wannen-Vorspann-Schaltung, die verwendet werden kann, um ein Latch-up einer Gleichrichtereinrichtung zu verhindern.
    • 19 zeigt ein weiteres Beispiel einer Wannen-Vorspann -Schaltung, die als Alternative zu dem Beispiel von 18 verwendet werden kann.
    • 20 zeigt ein Zeitverlaufsdiagramm des Betriebs der Vorspann-Schaltung von 18.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Wie oben erwähnt existieren verschiedene Typen von Gleichrichtern. 1 zeigt als veranschaulichendes Beispiel einen Ein-Phasen-Vollwellengleichrichter, der aus vier Dioden D1, D2, D3, D4, die in einer Brückenkonfiguration (einer/einem so genannten Graetz-Brücke oder -Brückengleichrichter) verschaltet sind, aufgebaut ist. 1 zeigt auch eine AC-Spannungsquelle G, die zum Beispiel das Stromnetz, die Sekundärseite eines Transformators, einen AC-Generator wie einen Wechselstromgenerator, der in einem Automobil verwendet wird, oder eine beliebige andere übliche AC-Spannungsquelle repräsentieren kann. Die Spannungsquelle G stellt eine Wechselspannung VAC, die dem Brückengleichrichter zugeführt wird, zur Verfügung. Ein Kondensator C1 kann an den Ausgang des Brückengleichrichters angeschlossen werden, um die Welligkeit der DC-Ausgangsspannung VDC zu verringern. Bei dem Beispiel von 1 ist eine Autobatterie BAT mit dem Brückengleichrichter gekoppelt, so dass die Batterie durch den Generator G geladen werden kann. Siliziumdioden weisen üblicherweise eine Vorwärtsspannung von näherungsweise 0,6 bis 0,7 Volt auf und können deshalb eine signifikante Leistungsdissipation verursachen. Um die Leistungsdissipation zu verringern, kann eine Siliziumdiode durch eine Gleichrichtereinrichtung, die einen steuerbaren Halbleiterschalter enthält, ersetzt werden. Bei dem in 2 gezeigten Beispiel enthält die Gleichrichtereinrichtung 10 einen Leistungs-MOS-Transistor MP, der eine intrinsische Diode DR (Bodydiode), die parallel zu dem Laststrompfad (dem Drain-Source-Strompfad) des Leistungs-MOS-Transistors MP parallel gekoppelt ist, aufweist. Anode und Kathode der Gleichrichtereinrichtung 10 entsprechen Anode und Kathode der intrinsischen Diode und sind mit A bzw. K gekennzeichnet. Bei den hierin beschriebenen Beispielen handelt es sich bei dem Leistungs-MOS-Transistor um einen MOSFET, wobei die intrinsische Diode die Bodydiode des MOSFETs ist. In diesem Kontext kann jedoch ein IGBT (der ebenfalls durch ein MOS-Gate ein- und ausgeschaltet wird) als MOS-Transistor betrachtet werden, wobei der IGBT eine in denselben Halbleiterchip wie der IGBT integrierte Rückwärtsdiode aufweisen kann.
  • Anders als bei bekannten Aktivgleichrichterschaltungen (auch als „Synchrongleichrichter“ bezeichnet), wird der MOSFET MP in einer in Rückwärtsrichtung leitenden Betriebsart betrieben. Im Wesentlichen wird eine Standard-Gleichrichterdiode (wie sie zum Beispiel bei dem Brückengleichrichter von 1 verwendet wird), ersetzt durch die Bodydiode eines Leistungs-MOSFETs, die, wenn der MOSFET eingeschaltet ist, durch den MOS-Kanal des MOSFETs überbrückt werden kann. Das heißt, der MOSFET wird eingeschaltet (was den MOS-Kanal leitend macht), wenn die Bodydiode in Vorwärtsrichtung vorgespannt ist, und überbrückt somit den Strompfad durch die Bodydiode. Wenn die Diode DR in Rückwärtsrichtung vorgespannt ist, ist der MOSFET MP immer aus. Bei dem in 2 gezeigten Beispiel weist die Gleichrichtereinrichtung 10 lediglich zwei Terminals, ein erstes Terminal A (Anodenterminal, an die Anode der Bodydiode DR angeschlossen) und ein zweites Terminal K (Kathodenterminal, an die Kathode der Bodydiode DR angeschlossen) auf. Wie später erläutert wird, kann die Steuerschaltung, die zum Ein- und Ausschalten des MOSFETs MP verwendet wird, in denselben Halbleiter-Die wie der MOSFET MP integriert sein, und die interne Versorgung der integrierten Steuerschaltung kann intern aus der zwischen den zwei Terminals A und K angelegten AC-Spannung erzeugt werden.
  • 3 zeigt eine beispielhafte Implementierung des Leistungs-MOSFETs MP von 2 in einem Siliziumsubstrat. Bei dem vorliegenden Beispiel ist der MOSFET unter Verwendung einer vertikalen Transistorstruktur, die aus einer Mehrzahl von Transistorzellen gebildet ist, implementiert. Der Ausdruck „vertikal“ wird im Kontext von Leistungstransistoren allgemein verwendet und bezieht sich auf die Richtung des Laststrompfads (MOS-Kanal), der sich in Bezug auf eine durch die untere Ebene des Halbleitersubstrats definierte horizontale Ebene vertikal erstreckt. Der Ausdruck „vertikal“ kann deshalb dazu verwendet werden, vertikale Transistoren von planaren Transistoren, bei denen sich der Laststrompfad (MOS-Kanal) parallel zu der horizontalen Ebene erstreckt, zu unterscheiden. Bei dem vorliegenden Beispiel ist der vertikale MOS-Transistor als so genannter Grabentransistor, dessen Gateelektroden in in dem Siliziumkörper ausgebildeten Gräben angeordnet sind, implementiert. Allerdings können andere Arten von vertikalen Leistungstransistoren oder andere Arten von Transistoren verwendet werden.
  • Bei dem Beispiel von 3 wird ein Halbleiterkörper 100 im Wesentlichen durch ein Halbleitersubstrat 101 (Wafer), auf dem eine (z. B. monokristalline) Halbleiterschicht 101' unter Verwendung von epitaktischem Wachstum abgeschieden ist, gebildet. Das Halbleitersubstrat 101 und die Halbleiterschicht 101' können mit Dotierstoffen von einem ersten Dotierungstyps, z. B. Dotierstoffen vom Typ n, dotiert sein, wobei die Konzentration von Dotierstoffen in der Halbleiterschicht 101' (deshalb mit n- bezeichnet) verglichen mit dem hochdotierten Substrat 101 (mit n+ bezeichnet) wesentlich geringer sein kann. Gräben 110 sind in der Halbleiterschicht durch einen anisotropen Ätzprozess gebildet. Die Gräben 110 erstrecken sich - von der Oberfläche des Halbleiterkörpers 100 - vertikal in den Halbleiterkörper 100, und sie sind mit leitendem Material (z. B. hochdotiertem polykristallinem Silizium) gefüllt, um innerhalb der Gräben 110 Gateelektroden 112 zu bilden. Die Gateelektroden 112 sind von dem umgebenden Halbleiterkörper 100 durch eine Oxidschicht 111, die an den inneren Oberflächen der Gräben 110, bevor sie mit dem erwähnten leitenden Material gefüllt werden, isoliert.
  • Ein oberer Teil der Halbleiterschicht 101' ist mit Dotierstoffen eines zweiten Dotierungstyps, z. B. Dotierstoffen vom Typ p, z. B. unter Verwendung eines ersten Dotierungsprozesses (z. B. eines Diffusionsprozesses von Dotierstoffen oder durch Ionenimplantation) dotiert. Das resultierende p-dotierte Gebiet weist die Form einer Wanne (Transistorwannengebiet) auf und wird üblicherweise als Bodygebiet 103 bezeichnet, während der verbleibende, n-dotierte Teil der Halbleiterschicht 101' (der direkt an das Substrat 101 angrenzt, das so genannte Driftgebiet 102 des MOS-Transistors bildet. Da sich die Gräben 110 nach unten zu dem Driftgebiet 102 erstrecken, ist das Bodygebiet 103 in eine Mehrzahl von Bodygebieten, die zu einer entsprechenden Mehrzahl von Transistorzellen gehören, segmentiert.
  • Ein zweiter Dotierungsprozess (z. B. ein Diffusionsprozess von Dotierstoffen oder eine Ionenimplantation) wird verwendet, um Sourcegebiete 105 zu erzeugen. Deshalb wird der MOSFET MP auf als DMOS-(doppelt-diffundierter Metalloxid-Halbleiter)-Transistor bezeichnet. Die Sourcegebiete sind mit Dotierstoffen vom selben Typ wie das Substrat 101 (z. B. Dotierstoffen vom Typ n) dotiert. Die Konzentration der Dotierstoffe kann vergleichsweise hoch (deshalb mit n+ bezeichnet) sein, aber sie ist nicht notwendigerweise gleich der Konzentration der Dotierstoffe in dem Substrat 101. Die Sourcegebiete 105 erstrecken sich, beginnend von der Oberfläche des Halbleiterkörpers und angrenzend an die Gräben 112, vertikal in den Halbleiterkörper. Bodykontaktgebiete 104, die mit Dotierstoffen vom selben Typ wie die Bodygebiete 103 dotiert sind, können zwischen benachbarten Gräben 110 erzeugt werden, um einen elektrischen Kontakt der Bodygebiet 103 an der Oberfläche des Halbleiterkörpers 100 zu ermöglichen. Die Sourcegebiete 105 und die Bodykontaktgebiete 104 sind elektrisch an der Oberfläche des Halbleiterkörpers 100 durch die leitende Schicht 115 (z. B. eine Metallschicht), die die Sourceelektrode S des Leistungs-MOSFETs (DMOS-Transistor) bildet, elektrisch kontaktiert. Dadurch werden die einzelnen Transistorzellen elektrisch parallel geschaltet. Die Gateelektroden 112 in den Gräben 110 müssen gegenüber der leitenden Schicht 115 isoliert sein, und sie sind, z. B. am Ende der Gräben 110 (in 3 nicht zu sehen), miteinander verbunden. Die Drainelektrode D wird durch eine weitere leitende Schicht 116 an der unteren Oberfläche des Halbleiterkörpers 100 gebildet.
  • Die Bodydiode DR (siehe auch 2) des MOSFETs ist in der Querschnittsansicht von 3 ebenfalls gezeigt. Sie wird durch die pn-Übergänge an dem Übergang zwischen den Bodygebieten 103 (in jeder Transistorzelle) und dem Driftgebiet 102 gebildet. Die Sourceelektrode S (die elektrisch an die Source- und Bodykontaktgebiete angeschlossen ist) stellt deshalb auch die Anode der Diode DR dar, und die Drainelektrode D stellt auch die Kathode der Diode DR dar. Ein Transistor, der gemäß dem Beispiel von 3 ausgelegt ist, oder ähnliche Transistorauslegungen als solche sind bekannt (manchmal auch als DMOS-Transistor bezeichnet) und werden deshalb nicht ausführlicher erläutert.
  • Was an dieser Stelle erwähnt werden sollte ist, dass der MOS-Transistor MP nicht die einzige in das Substrat integrierte Komponente ist. Sämtliche andere Schaltungstechnik, die zum Steuern der Schaltoperation des MOS-Transistors MP erforderlich ist, ist ebenfalls in denselben Halbleiterkörper 100 integriert. Die hierin beschriebenen Ausgestaltungen können als Zwei-Terminal-Gleichrichtereinrichtungen (Anoden- oder Referenzterminal A und Kathoden- oder Substratterminal K), die nur zwei externe Pins aufweisen und sich im Wesentlichen wie Dioden verhalten, ausgelegt sein. Anders als eine normale Diode können die hierin beschriebenen Gleichrichtereinrichtungen so ausgelegt sein, dass sie eine sehr geringe Vorwärtsspannung aufweisen, da der niederresistive MOS-Kanal den Strompfad durch die Bodydiode DR überbrückt, während die Bodydiode in Vorwärtsrichtung vorgespannt ist. Im Folgenden wird das Potential an dem ersten Terminal A (Anodenterminal, entspricht der Sourceelektrode des Leistungs-MOSFETs MP) als Referenzspannung VREF bezeichnet, während die Spannung an dem zweiten Terminal K (Kathodenterminal, entspricht der Drainelektrode des Leistungs-MOSFETs MP) als Substratspannung VSUBST (Spannung, die in dem Substrat 101 vorliegt, siehe 3) bezeichnet wird. 4 veranschaulicht die Gleichrichtereinrichtung 10 von 2 ausführlicher. Dementsprechend enthält die Gleichrichtereinrichtung den MOSFET/ DMOS-Transistor MP (einschließlich der intrinsischen Rückwärtsdiode DR, siehe 2), und eine Steuerschaltung 11, die an ein Gateterminal des MOSFETs MP angeschlossen ist. Wie oben erläutert sind der MOSFET MP und seine intrinsische Bodydiode DR - und auch die Steuerschaltung 11 - zwischen die ersten und zweiten Terminals A bzw. K angeschlossen. Das elektrische Potential VREF an dem ersten Terminal (Anode) kann als null Volt (0 V) definiert werden und es kann daher als Referenz- oder Massepotential für die gesamte in den Halbleiterkörper 100 integrierte Schaltung betrachtet werden. Im Hinblick auf das Referenzpotential VREF kann die Substratspannung VSUBST von negativen Werten von (bei Raumtemperatur) näherungsweise -0,7 Volt Minimum (d. h. der negativen Vorwärtsspannung der Bodydiode DR) bis zu einem positiven Spitzenwert VAC_MAX einer EingangsWechselspannung VAC, die zwischen den zwei Terminals A und K angelegt wird, variieren. Bei dem Beispiel von 4 wird die Gleichrichtereinrichtung 10 durch eine AC-Quelle Q über einen Widerstand Rv versorgt. Das Versorgen der Gleichrichtereinrichtung 10 ist als hauptsächlich hypothetisches Beispiel zu betrachten, das verwendet wird, um die Funktion der Gleichrichtereinrichtung zu erläutern.
  • 5 ist ein Zeitverlaufsdiagramm, das die Kurvenverläufe der Substratspannung VSUBST in Bezug auf das Referenzpotential VREF für den hypothetischen Fall, in dem der in der Gleichrichtereinrichtung 10 enthaltene MOSFET MP niemals eingeschaltet wird und deshalb der Laststrom iL die Gleichrichtereinrichtung 10 nur über die Bodydiode DR fließen kann, veranschaulicht. Bei diesem Beispiel wird weiterhin angenommen, dass eine Eingangswechselspannung VAC an eine Reihenschaltung der Gleichrichtereinrichtung 10 und einer Last (siehe 4, Widerstand Rv) angelegt ist. Das Referenzpotential VREF kann ohne Beschränkung der Allgemeinheit als 0 V definiert werden. Während die Bodydiode DR in Rückwärtsrichtung vorgespannt ist (VSUBST > 0 V), folgt die Substratspannung VSUBST der Eingangswechselspannung VAC, und der Laststrom ist näherungsweise Null (die Bodydiode DR sperrt). Während die Bodydiode DR in Vorwärtsrichtung vorgespannt ist (VSUBST < 0 V), folgt die Substratspannung VSUBST der Eingangswechselspannung VAC, solange die Eingangswechselspannung VAC höher als die negative Vorwärtsspannung -VD der Bodydiode DR ist (z. B. VAC > -0,6 V). Wenn allerdings die Eingangswechselspannung VAC geringer als die negative Vorwärtsspannung -VD der Bodydiode DR wird (z. B. VAC < -0,6 V), dann wird die Substratspannung näherungsweise auf die negative Vorwärtsspannung -VD der Bodydiode DR begrenzt (z. B. VSUBST ≈ -0,6 V), die Diode DR leitet, und die Differenz zwischen der (negativen) Substratspannung und der Eingangswechselspannung VAC ist der Spannungsabfall über der Last. Der Laststrom IL, der tatsächlich durch die Gleichrichtereinrichtung 10 fließt (während VAC < -VD ist), hängt von der Last ab.
  • Wie oben erwähnt kann ein Spannungsabfall über der Gleichrichtereinrichtung 10 von näherungsweise 600 bis 700 mV (bei Raumtemperatur) eine signifikante Leistungsdissipation bewirken. Um die Substratspannung VSUBST, während die Bodydiode DR in Vorwärtsrichtung vorgespannt ist, zu verringern, kann der MOS-Transistor MP eingeschaltet werden, um den MOS-Kanal des MOS-Transistors MP leitend zu machen. In diesem Fall wird die Bodydiode DR durch den durch den MOS-Kanal bereitgestellten niederohmigen Strompfad überbrückt. Allerdings sollte der MOS-Transistor in der Zeitperiode, in der die Bodydiode DR in Rückwärtsrichtung vorgespannt (d. h. sperrend) ist, ausgeschaltet blieben. Die Logikschaltung, die den Schaltbetrieb des MOS-Transistors MP steuert, ist in der Steuerschaltung 11 (siehe 4) enthalten.
  • Wie in 4 gezeigt ist, ist die Steuerschaltung 11 zwischen die zwei Terminals A und K, an die die Eingangswechselspannung angelegt wird (siehe 5) gekoppelt. Allerdings benötigen einige Schaltungskomponenten in der Steuerschaltung 11 eine DC-Versorgungsspannung, um angemessen zu arbeiten. Deshalb enthält die Steuerschaltung 11 zumindest eine Versorgungsschaltung, die eine interne Versorgungsspannung Vs zur Versorgung verschiedener anderer Schaltungskomponenten der Steuerschaltung 11 bereitstellt. Bevor Beispielimplementierungen der Steuerschaltung 11 und ihrer Funktion ausführlicher erläutert werden, werden zwei beispielhafte Implementierungen von Versorgungsschaltungen unter Bezugnahme auf 6 erläutert.
  • Die in 6 dargestellte Beispiel-Versorgungsschaltung 12 ist zwischen das erste (Anoden)-Terminal A (Referenzpotential VREF) und das zweite (Kathoden)-Terminal K (Substratspannung VSUBST), die an die Source bzw. das Drain des MOSFETs MP angeschlossen sind, gekoppelt. Eine Reihenschaltung, die aus einer Diode DS und einer Zenerdiode DZ gebildet ist, ist elektrisch zwischen dem Substrat (das auf einer Substratspannung VSUBST liegt) und der Sourceelektrode des MOSFETs MP (die auf dem Referenzpotential VREF liegt) angeschlossen. Ein Pufferkondensator CS ist, wie in 6 gezeigt, parallel zu der Zenerdiode DZ geschaltet. Der Kondensator CS wird über die Diode Ds geladen, wenn der Pegel der Substratspannung VSUBST höher als die Summe der Spannung VIN über dem Kondensator CS und der Vorwärtsspannung der Diode DS ist. Die Zenerdiode DZ begrenzt die Kondensatorspannung VIN über dem Kondensator CS auf einen Maximalwert, der durch die Zenerspannung der Zenerdiode DZ bestimmt wird. Weiterhin verhindert die Diode DS das Entladen des Kondensators CS über das Substrat, wenn die Substratspannung VSUBST auf Werte, die geringer als die Kondensatorspannung VIN sind, fällt. Die Kondensatorspannung VIN kann einer Spannungsreglereinrichtung REG als Eingangsspannung zugeführt werden, und die Eingangsspannung VIN wird, während die Substratspannung VSUBST gering ist durch den Kondensator CS gepuffert. Die geregelte Ausgangsspannung des Spannungsreglers REG wird als VS bezeichnet. Die geregelte Ausgangsspannung VS kann als interne Versorgungsspannung, die verwendet wird, um eine beliebige Schaltungstechnik (wie beispielsweise Logikschaltungen), die in die Gleichrichtereinrichtung 10 integriert sind, zu versorgen, betrachtet werden.
  • Ebenfalls in 6 gezeigt, aber nicht Teil der Versorgungsschaltung 12 ist eine Zyklusdetektionsschaltung 15, die im Wesentlichen einen Komparator CMPNC, der dazu ausgebildet ist, an seinem Ausgang einen neuen Zyklus der Substratspannung VSUBST zu signalisieren, enthält. Der Komparator CMPNC kann durch die interne Versorgungsspannung Vs versorgt werden. Bei dem vorliegenden Beispiel vergleicht der Komparator die Substratspannung VSUBST mit der Schwellenwertspannung VNC, die gleich der Referenzspannung VREF sein kann oder die ein kleiner positiver Wert im Bereich von wenigen Millivolt sein kann. Die Schwellenwertspannung VNC wird an den invertierenden Eingang des Komparators CMPNC angelegt, und die Substratspannung VSUBST wird an den nicht-invertierenden Eingang des Komparators CMPNC angelegt. Daher erzeugt der Komparator CMPNC an seinem Ausgang eine ansteigende Flanke, wenn die Substratspannung VSUBST über die Schwellenwertspannung VNC ansteigt. Die ansteigende Flanke kann ein Monoflop MF, das an den Ausgang des Komparators CMPNC angeschlossen ist und das in jedem Zyklus der Substratwechselspannung VSUBST einen Rücksetz-Puls einer definierten Pulslänge erzeugt, auslösen.
  • Es wird darauf hingewiesen, dass die Schaltung von 6 als veranschaulichendes Beispiel anzusehen ist und dass sie ebenso auf verschiedene alternative Arten implementiert werden kann. Zum Beispiel kann die Zenerdiode Dz durch eine beliebige Klemmschaltung, die dazu ausgebildet ist, die Kondensatorspannung auf ein gewünschtes Maximum zu begrenzen, ersetzt werden. Abhängig von der Anwendung kann die Zenerdiode weggelassen werden. Der Kondensator Cs kann durch eine beliebige Schaltung (z. B. eine Reihen- oder Parallelschaltung aus mehreren Kondensatoren), die eine ausreichende Kapazität bereitstellt, so dass sie in der Lage ist, die Eingangsspannung VIN zu puffern, während die Substratspannung zu gering ist, um den Kondensator CS zu laden, ersetzt werden. Bei einigen Implementierungen kann der Spannungsregler REG durch eine andere Schaltungstechnik, die eine ähnliche Funktion bereitstellt, ersetzt werden. Falls die Kapazität des Kondensators CS hoch genug ist, um eine akzeptabel geringe Welligkeit sicherzustellen, kann der Regler REG ebenfalls weggelassen werden. Wie erwähnt können verschiedene Modifikationen der Erweiterung des Basisbeispiels von 6 in Betracht gezogen werden. Zum Beispiel kann ein Sourcefolger zwischen die Kathode der Diode Ds und den Spannungsregler REG geschaltet werden, wobei das Gate des Sourcefolgers an eine im Wesentlichen (z. B. unter Verwendung einer Zenerdiode erzeugte) konstante Spannung angeschlossen ist. Dies würde die Kondensatorspannung auf ein gewünschtes Maximum begrenzen und den Stromverbrauch verringern.
  • 7A ist ein Zeitverlaufsdiagramm, das die Funktion einer Beispielausgestaltung der gemäß dem Grundbeispiel von 4 implementierten Gleichrichtereinrichtung veranschaulicht. Insbesondere ist das Einschalten und Ausschalten des MOS-Transistors MP dargestellt. Das Diagramm von 7A ist im Wesentlichen dasselbe wie das Diagramm von 5 mit der Ausnahme, dass der Leistungs-MOS-Transistor MP bei dem vorliegenden Beispiel, wenn die intrinsische Bodydiode DR in Vorwärtsrichtung vorgespannt ist, eingeschaltet ist, um die Bodydiode über den aktivierten MOS-Kanal zu überbrücken. Das Überbrücken der Bodydiode DR führt zu einem Spannungsabfall über der Gleichrichtereinrichtung 10, der wesentlich geringer als die Vorwärtsspannung einer normalen Diode ist. Das erste Diagramm von 7B veranschaulicht ein vergrößertes Detail des in 7A gezeigten Kurvenverlaufs. 7A zeigt einen vollständigen Zyklus der Substratspannung VSUBST, während das erste Diagramm von 7B näherungsweise die zweite Hälfte des Zyklus', während der die Substratspannung VSUBST negativ ist, zeigt. Das zweite Diagramm veranschaulicht einen zweiten, vereinfachten Kurvenverlauf der an den MOS-Transistor MP angelegten Gatespannung, um ihn ein- und auszuschalten. Das dritte Diagramm von 7B veranschaulicht das Rücksetz-Signal RES einschließlich des Reset-Pulses, der durch die in 6 gezeigte Zykluserkennungsschaltung erzeugt werden kann. Wie in den 7A und 7B zu sehen ist, wird der MOS-Transistor MP eingeschaltet, wenn die Steuerschaltung 11 detektiert, dass die Substratspannung VSUBST negativ ist (d. h. die Diode DR in Vorwärtsrichtung vorgespannt ist). Um die Zeitpunkte zum Ein- und Ausschalten des MOS-Transistors MP zu bestimmen (d. h. den Beginn und das Ende der Ein-Zeitdauer TON des MOS-Transistors MP), können negative Schwellenwertspannungen VON und VOFF wie unten erläutert verwendet werden. Entsprechend wird der MOS-Transistor eingeschaltet, wenn die Substratspannung VSUBST den ersten Schwellenwert VON erreicht oder unter diesen abfällt. Bei dem vorliegenden Beispiel ist VSUBST = VON zur Zeit t1 erfüllt, und die Gatespannung VG (siehe das zweite Diagramm von 7B) wird auf einen High-Pegel gesetzt, um den MOS-Transistor MP einzuschalten. Wenn die Substratspannung VSUBST am Ende eines Zyklus' den zweiten Schwellenwert VOFF erreicht oder überschreitet, wird der MOS-Transistor MP wieder ausgeschaltet. Bei dem vorliegenden Beispiel ist die Bedingung VSUBST = VOFF zur Zeit t2 erfüllt, und die Gatespannung VG (siehe das untere Diagramm von 7B) wird auf einen niedrigen Pegel gesetzt, um den MOS-Transistor MP auszuschalten. Wenn der MOS-Transistor MP zur Zeit t2 ausgeschaltet wird, kann die Substratspannung VSUBST abrupt auf -VD abfallen, bevor sie zu Beginn des nächsten Zyklus' (Rücksetz-Puls zum Zeitpunkt tNC) wieder anzusteigen beginnt.
  • Während der MOS-Transistor MP eingeschaltet ist, ist die Substratspannung VSUBST gleich RON·iL, wobei RON der Ein-Widerstand des aktivierten MOS-Kanals ist. Bei dem vorliegenden Beispiel werden nur zwei Schwellenwerte verwendet, um den MOS-Transistor MP ein- bzw. auszuschalten. Allerdings können zum Einschalten und/oder zum Ausschalten zwei oder mehr Schwellenwerte verwendet werden. In diesem Fall wird der Leistungs-MOSFET durch aufeinander folgendes Ein-/Ausschalten von zwei oder mehr Gruppen von Transistorzellen des Leistungs-MOSFETs graduell ein-/ausgeschaltet. Ein detailliertes Beispiel einer Gleichrichtereinrichtung, bei der der Leistungs-MOSFET in zwei Stufen ausgeschaltet wird, wird später bezugnehmend auf 12 erläutert.
  • Zurück verweisend auf 7A sind sowohl der erste Schwellenwert VON als auch der zweite Schwellenwert VOFF negativ (man beachte, dass die Referenzspannung VREF als null definiert ist), aber höher als die negative Vorwärtsspannung -VD der Bodydiode DR des MOS-Transistors MP. Des Weiteren ist der zweite Schwellenwert VOFF höher als der erste Schwellenwert VON. Das heißt, die Bedingung -VD < VON < VOFF < 0 ist bei dem vorliegenden Beispiel erfüllt, z. B. ist VON = -250 mV und VOFF = -50 mV, während -VD ≈ -600 mV ist. Wie in 7B zu sehen ist, sollte der MOS-Transistor in jedem Zyklus nur einschalten, wenn die Bedingung VSUBST = VON erstmals zutrifft. Wenn die Bedingung in demselben Zyklus erneut zutrifft, sollte ein zweites Einschalten des MOS-Transistors MP verhindert werden (z. B. zum Zeitpunkt t2, siehe das erste Diagramm von 7A). Ähnlich sollte der MOS-Transistor MP ausgeschaltet werden, wenn die Bedingung VSUBST = VOFF am Ende eines Zyklus erfüllt ist. Wenn diese Bedingung während eines Zyklus' (z. B. kurz nach der Zeit t1, wenn RON·iL(t1) > VOFF früher erfüllt ist, sollte ein frühes Ausschalten des MOS-Transistors verhindert werden. Um ein unerwünscht frühes Ausschalten des MOS-Transistors zu vermeiden, kann die Steuerschaltung einen Timer enthalten, der ein Ausschalten für eine konkrete Zeitspanne verhindert. Eine Beispielimplementierung einer Steuerlogik, die in der Steuerschaltung 11 enthalten sein kann, wird unten unter Bezugnahme auf 8 beschrieben.
  • 8 ist ein Blockdiagramm, das eine beispielhafte Implementierung einer Steuerlogik für die Steuerschaltung (siehe 4), die dazu ausgelegt ist, den MOS-Transistor MP, wie in den Timingdiagrammen von 7 veranschaulicht, ein- und auszuschalten, veranschaulicht. Verschiedene in der Schaltung von 8 verwendete Schaltungskomponenten können durch eine Versorgungsschaltung 12, wie sie zum Beispiel in 6 gezeigt ist, vesorgt werden (interne Versorgungsspannung Vs). Bei dem vorliegenden Beispiel enthält die Steuerlogik einen Komparator CMP1, der die Substratspannung VSUBST an einem ersten Eingang (z. B. einem invertierenden Eingang) und eine Schwellenwertspannung VR an einem zweiten Eingang (z. B. einem nicht-invertierenden Eingang) empfängt. Die Substratspannung VSUBST und die Schwellenwertspannung VR werden durch den Komparator CMP1, der ein binäres Komparatorausgangssignal C (logisches High/Low-Signal) erzeugt, verglichen. Ein Inverter 11 ist an den Komparatorausgang angeschlossen und erzeugt ein invertiertes Komparatorausgangssignal C. Ein Pegelübergang (abhängig von der Implementierung von einem Low-Pegel auf einen High-Pegel oder umgekehrt) tritt in dem Komparatorausgangssignal C auf, wenn die Substratspannung VSUBST die Schwellenwertspannung VR erreicht. Bei dem vorliegenden Beispiel erzeugt der Komparator CMP1 einen High-Pegel, wenn die Substratspannung VSUBST unter der Schwellenwertspannung VR liegt.
  • Um das in 7B gezeigte Schaltschema zu implementieren, kann die Schwellenwertspannung VR, zum Beispiel unter Verwendung eines elektronischen Schalters SW, von einem ersten Wert VON auf einen zweiten Wert VOFF (und umgekehrt) geschaltet werden. Bei dem vorliegenden Beispiel ist der elektronische Schalter SW dazu ausgebildet, entweder die erste Schwellenwertspannung VON oder die zweite Spannung VOFF (als Referenzspannung VR) an den zweiten Komparatoreingang anzulegen. Der Komparatorausgang ist über eine Maskierungsschaltung 110 mit den Setz- und Rücksetz-Eingängen eines SR-Flip-Flops SR1 gekoppelt. Die Maskierungsschaltung 110 ist dazu ausgelegt, ein mehrfaches Einschalten und ein unerwünscht frühes Ausschalten des Leistungs-MOSFETs MP zu verhindern. Das SR-Flip-Flop SR1 wird aktiviert, wenn das Komparatorausgangssignal C erkennen lässt (z. B. durch einen bestimmten Pegel oder einen Pegelübergang), dass die Substratspannung VSUBST die Schwellenwertspannung VR = VON erreicht hat. Das SR-Flip-Flop SR1 wird zurückgesetzt, wenn das Komparatorausgangssignal C erkennen lässt, dass die Substratspannung VSUBST die Schwellenwertspannung VR = VOFF erreicht hat, wobei die Referenzspannung VR einige Zeit, nachdem das SR-Flip-Flop SR1 aktiviert wurde, und wenn das SR-Flip-Flop SR1 deaktiviert wird, zurück von VOFF auf VON geändert wird. Das Ausgangssignal ON des SR-Flip-Flops SR1 signalisiert das Einschalten und Ausschalten des MOS-Transistors MP (z. B. über eine Gatetreiberschaltung 13). Bei dem vorliegenden Beispiel wird der MOS-Transistor MP eingeschaltet, wenn das Ausgangssignal ON des SR-Flip-Flops SR1 auf einen High-Pegel gesetzt wird, und der MOS-Transistor MP wird ausgeschaltet, wenn das Ausgangssignal ON des SR-Flip-Flops SR1 auf einen Low-Pegel zurückgesetzt wird (siehe auch 7B).
  • Wie erwähnt ist die Maskierungsschaltung 110, die zwischen dem Komparator CMP1 und das SR-Flip-Flop SR1 geschaltet ist, vorgesehen, um ein mehrfaches Einschalten des Leistungs-MOS-Transistors MP sowie ein frühes Ausschalten während eines Zyklus' der Substratspannung VSUBST zu vermeiden. Um sicherzustellen, dass das SR-Flip-Flop SR1 in jedem Zyklus der Substratspannung VSUBST nur einmal gesetzt wird, enthält die Maskierungsschaltung 110 ein flankenausgelöstes Monoflop MF1, das auch als „monostabil“ (engl.: „one-shot“) bezeichnet wird. Das Monoflop MF1 ist dazu ausgebildet, an seinem Ausgang als Reaktion auf eine ansteigende Flanke in dem Komparatorausgangssignal C, das an den Eingang des Monoflops MF1 angelegt ist, einen einzigen Puls zu erzeugen. Sobald ein Ausgangspuls (ein „Schuss“; engl. „shot“) durch das Monoflop MF1 erzeugt wurde, um das SR-Flip-Flop SR1 zu setzen, können vor einem Zurücksetzen des Monoflops MF1, z. B. durch das Rücksetz-Signal RES, keine weiteres Ausgangspulse erzeugt werden. Das Rücksetz-Signal RES kann durch die in 6 gezeigte Versorgungsschaltung oder eine beliebige andere Schaltung, die dazu ausgebildet ist, den Start eines neuen Zyklus' der Substratspannung VSUBST zu detektieren, bereitgestellt werden. Im Wesentlichen wird der Ausgang des Monoflops MF1 (und damit des Setz-Eingangs (S) des SR-Flip-Flops SR1) für den Rest des Zyklus' der Substratspannung VSUBST maskiert, sobald ein Setz-Puls für das SR-Flip-Flop SR1 erzeugt wurde.
  • Die Maskierungsschaltung 110 enthält weiterhin eine Timerschaltung TMR, die zwischen den Ausgang (Q) des SR-Flip-Flops SR1 und (z. B. über eine Gateschaltung G1) den Rücksetz-Eingang (R) des SR-Latches FL2 gekoppelt sein kann. Die Timerschaltung TMR wird durch das Ausgangssignal ON des SR-Flip-Flops SR1 ausgelöst und erzeugt ein Ausgangssignal (Maskierungssignal X), das, ausgenommen für eine definierte Zeitspanne TMASK direkt nachdem das SR-Flip-Flop SR1 gesetzt wurde, einen High-Pegel aufweist. Das heißt, das Maskierungssignal zeigt während der Zeitspanne TMASK einen Low-Pegel. Während das Signal X low ist, wird jegliches (durch den Inverter 11 bereitgestellte) Rücksetz-Signal zum Zurücksetzen des SR-Flip-Flops SR1 (und damit zum Ausschalten des MOS-Transistors MP) maskiert. Das SR-Flip-Flop SR1 kann durch einen Rücksetz-Puls in dem invertierten Komparatorausgangssignal C, das dem Rücksetz-Eingang R des SR-Flip-Flops SR1 über ein UND-Gatter G1, das das Signal C austastet, während sich das (einem ersten Eingang des UND-Gatters G1 zugeführte) Maskierungssignal X auf einem Low-Pegel befindet, zugeführt wird, zurückgesetzt werden. In anderen Worten, das invertierte Komparatorausgangssignal C, das dem zweiten Eingang des UND-Gatters G1 zugeführt wird, kann während der Zeitspanne TMASK nicht von dem zweiten Eingang an dem Ausgang des UND-Gatters G1 gelangen, weil das Maskierungssignal X den Ausgang des UND-Gatters G1 auf einen Low-Pegel zwingt.
  • Die Timerschaltung TMR kann ebenfalls das Umschalten von der Referenzspannung VR = VON auf VR = VOFF, die von dem Komparator CMP1 verwendet wird, auslösen. Im Grunde wird das Umschalten auf die Aktivierung des SR-Flip-Flops SR1 hin, die durch das Signal ON angezeigt wird, ausgelöst. Allerdings erfolgt das Umschalten um eine Zeit TMASK verzögert. Dementsprechend kann das Signal X mit dem Ausgangssignal ON unter Verwendung des UND-Gatters G2 kombiniert werden. Daher wird das Umschalten von VR = VON auf VR = VOFF durch den Ausgang des UND-Gatters G2 ausgelöst. Bei dem vorliegenden Beispiel kann das Umschalten von VR = VOFF zurück zu VR = VON durch das Reset-Signal C ausgelöst werden.
  • Die Funktion der Beispiel-Steuerlogik von 8 wird unten unter Bezugnahme auf die in 9 gezeigten Zeitverlaufsdiagramme weiter erläutert. Das erste Zeitverlaufsdiagramm von 9 ist im Wesentlichen dasselbe wie das obere Diagramm von 7B und zeigt den zweiten Teil eines Zyklus', in dem die Substratspannung VSUBST negativ ist. Wenn die Substratspannung VSUBST negativ wird, fällt sie weiter, bis sie zum Zeitpunkt t1 die Komparatorschwellenwertspannung VR = VON (siehe erstes Diagramm von 9) erreicht. Zu diesem Zeitpunkt t1 steigt das Komparatorausgangssignal des Komparators CMP1 (siehe 8) auf einen High-Pegel und löst damit das monostabile Monoflop MF1, das einen Puls zum Setzen des SR-Flip-Flops SR1 erzeugt, aus. Das Ausgangssignal ON des SR-Flip-Flops SR1 ist im dritten Diagramm von 9 als gepunktete Linie gezeigt. Auf die Aktivierung des SR-Flip-Flops SR1 hin wird der MOS-Transistor MP über den Gatetreiber 13 aktiviert. Sobald der MOS-Kanal leitet, steigt die Substratspannung VSUBST auf nahe null Volt, d. h. auf RON·i(t1), wobei i(t1) der Laststrom zur Zeit t1 und RON der Ein-Widerstand des MOS-Kanals sind. Das Produkt RON·i(t1) kann im Bereich von näherungsweise 100 mV liegen. Abhängig von der Implementierung des MOS-Transistors MP, dem Laststrom und der Temperatur kann dieser Wert geringer oder höher sein. Da die Substratspannung VSUBST nach t1 ansteigt, fällt das Komparatorausgangssignal C wieder auf einen Low-Pegel (siehe das zweite Diagramm in 9), so dass zur Zeit t1 nur ein kurzer Puls an dem Komparatorausgang auftritt.
  • Wie oben im Zusammenhang mit 8 erwähnt, wird die Timerschaltung TMR zum Zeitpunkt t1 ausgelöst und gibt ein Maskierungssignal X, das sich für eine Zeitspanne TMASK nach dem Zeitpunkt t1 (bis tx = t1+TMASK) auf einem Low-Pegel befindet, aus. Zur Zeit tx steigt das Maskierungssignal X (siehe das dritte Diagramm von 9, durchgezogene Linie) wieder auf einen High-Pegel, und das Ausgangssignal des Gatters G2 (logische Verknüpfung X UND ON) wird verwendet, um das Umschalten der durch den Komparator CMP1 verwendeten Schwellenwertspannung von VR = VON auf VR = VOFF auszulösen. Daher wird die Komparatorschwellenwertspannung VR eine Zeitspanne TMASK nach der Aktivierung des MOS-Transistors MP umgeschaltet. Die Schwellenwertspannung VOFF ist (negativ aber) nahe bei null Volt und kann deshalb höher sein als die erste Schwellenwertspannung VON. Bei dem vorliegenden Beispiel steigt das Komparatorausgangssignal C zur Zeit tx, zu der die Komparatorreferenzspannung VR von VON auf VOFF gesetzt wird, von einem Low-Pegel auf einen High-Pegel. Zum Zeitpunkt t2 bewirkt die den Komparatorschwellenwert VR = VOFF erreichende Substratspannung VSUBST (= RON·i(t) zwischen den Zeiten t1 und t2,), dass das Komparatorausgangssignal C auf einen Low-Pegel, der ein Zurücksetzen des SR-Flip-Flops SR1 (siehe 8, die abfallende Flanke im Signal C zur Zeit t2 wird durch den Inverter 11 in eine ansteigende Flanke umgewandelt) auslöst, abzufallen, und schaltet den MOS-Transistor MP aus. Folglich wird der Laststrom i(t2) von der intrinsischen Rückwärtsdiode DR des MOS-Transistors übernommen, und somit fällt die Substratspannung VSUBST auf eine Spannung -VD, welches die negative Vorwärtsspannung der Bodydiode DR ist (-VD ≈ -600 mV bei Raumtemperatur) ist. Die Zeitspanne zwischen dem Ausschalten des MOS-Transistors MP (zur Zeit t2) und dem Ende des Zyklus' (der nachfolgende Nulldurchgang in der Substratspannung VSUBST) ist vergleichsweise kurz, so dass die Energiedissipation gering gehalten wird.
  • Die Zykluszeit der Substratspannung VSUBST kann von der Anwendung abhängen. Wenn die AC-Spannung (z. B. über einen Transformator) durch das elektrische Stromnetz bereitgestellt wird, liegt die Zykluszeit im Wesentlichen konstant bei näherungsweise 20 ms (für eine 50-Hz-AC-Spannung) oder 16,7 ms (für eine 60-Hz-AC-Spannung) oder 60 ms (für eine 16,7-Hz-AC-Spannung). Bei derartigen Anwendungen kann die durch die Timerschaltung TMR angegebene Zeit TMASK auf einen konstanten Wert eingestellt werden. Allerdings kann die AC-Spannung bei anderen Anwendungen wie beispielsweise bei Automobilen z. B. durch einen Wechselstromgenerator erzeugt werden, und die Frequenz der AC-Spannung verändert sich mit der Drehgeschwindigkeit des Wechselstromgenerators (der mit der Verbrennungsmaschine eines Automobils verbunden sein kann). Bei derartigen Anwendungen kann es erforderlich sein, die Zeit TMASK abhängig von der Frequenz der Zykluszeit der AC-Spannung, die der Zykluszeit der Substratspannung VSUBST entspricht, einzustellen. 10 zeigt eine beispielhafte Analogschaltung, die verwendet werden kann, um die Zeitspanne TMASK und damit den Zeitpunkt tx (siehe 9), zu dem die Schwellenwerte von VON auf VOFF geändert werden, flexibel einzustellen. Es versteht sich, dass digitale Implementierungen mit Zählern oder Integratoren Alternativen zu der abgebildeten analogen Implementierung darstellen können, und dass ein Fachmann ohne weiteres in der Lage ist, verschiedene digitale und analoge Implementierungen, die im Wesentlichen dieselbe Funktion wie das abgebildete Beispiel bieten, zu erstellen.
  • Allgemein handelt es sich bei der Maskierungsschaltung 110 um ein SubSystem, das dazu ausgebildet ist, die Länge der Ein-Zeit TON (siehe 7B) des MOS-Transistors MP während eines vorangehenden Zyklus' der Substratspannung VSUBST zu messen. Diese Messung kann auf verschiedene Weisen erreicht werden; sie kann digital (z. B. unter Verwendung eines Zählers) ebenso wie analog (z. B. unter Verwendung eines Integrators) vorgenommen werden. Der Ausgang X der Maskierungsschaltung 110 befindet sich zwischen dem Einschalten des MOS-Transistors MP (siehe z. B. 9, Zeit t1) und näherungsweise 50 Prozent der Ein-Zeit TON des MOS-Transistor MP während des vorangehenden Zyklus' auf einem Low-Pegel (≈ 0 V) (TMASK ≈ 0,5·TON). Dieser Prozentwert kann sich abhängig von der tatsächlichen Implementierung von 50 Prozent unterscheiden. Allerdings sollte die Maskierungszeit TMASK lang genug sein, um ein frühes Ausschalten des MOS-Transistors MP zu verhindern. Es versteht sich, dass ein Verhältnis TMASK/TON von näherungsweise 0,5 lediglich ein illustratives Beispiel darstellt. Bei anderen Implementierungen kann das Verhältnis geringer oder höher als 0,5 sein. Des Weiteren kann das Verhältnis TMASK/TON von der Frequenz der Substratspannung VSUBST und damit von einer Drehgeschwindigkeit des Wechselstromgenerators abhängen. Das Verhältnis TMASK/TON kann für höhere Wechselstromgeneratorgeschwindigkeiten höher gewählt werden.
  • Wie oben erwähnt, verhindert die Maskierungsschaltung 110, dass der MOS-Transistor MP für eine definierte Maskierungs-(Austast-)-Zeit TMASK ausschaltet. Nichtsdestotrotz können bei realen Anwendungen (z. B. dem Gleichrichten der durch einen Automotive-Wechselstromgenerator erzeugten Spannung) unerwünschterweise ungewöhnliche Situationen, in denen die Substratspannung und die Maskierungszeit TMASK positiv werden kann, auftreten. In derartigen Situationen kann die Maskierungsschaltung durch eine Schutzschaltung, die dazu ausgebildet ist, den MOS-Transistor MP auszuschalten, um Kurzschlüsse zu vermeiden, außer Kraft gesetzt (oder deaktiviert) werden.
  • Die Schaltung von 10 zeigt eine beispielhafte Implementierung der Timerschaltung TMR, die in der Maskierungsschaltung 110 der in 8 gezeigten Steuerlogik verwendet wird. 10a enthält zwei im Wesentlichen identische Ladeschaltungen (bezeichnet mit „Stufe A“ und „Stufe B“), die verwendet werden können, um die Zeitspanne TMASK abhängig von der Zykluszeit der Substratwechselspannung VSUBST flexibel zu bestimmen. Jede Ladeschaltung enthält einen Kondensator CA, CB, der in einem Zyklus für die Zeitspanne TON (siehe 7B) durch einen Konstantstrom iQ geladen wird und in einem nachfolgenden Zyklus durch einen Konstantstrom 2·iQ entladen wird. Somit bestimmt die zum Entladen des Kondensators CA, CB erforderliche Zeit die Zeitspanne TMASK, die TON/2 ist, da der Entladestrom das Zweifache des Ladestroms ist. Wie oben erwähnt ist ein von 2·iQ (resultierend aus dem erwähnten Verhältnis von 0,5) verschiedener Entladestrom möglich. Allgemein würde ein Entladestrom von r·iQ zu einem Verhältnis 1/r führen. Es versteht sich, dass im Wesentlichen dieselbe Funktion unter Verwendung von digitaler Schaltungstechnik wie beispielsweise Zählern oder digitalen Integratoren, Komparatoren, etc. leicht implementiert werden kann.
  • Die Kompensatoren CA, CB sind an Stromquellen QA1, QA2 bzw. QB1, QB2 angeschlossen. Die Stromquellen QA1 und QB1 erzeugen den Ladestrom iQ, während die Stromquellen QA2 und QB2 den Entladestrom 2·iQ erzeugen. Jede der Stromquellen QA1, QA2, QB1 und QB2 kann durch entsprechende Schalter SWA1, SWA2, SWB1 und SWB2 ein- und ausgeschaltet werden. Die Ladeströme iQ werden durch die Stromquellen QA1 und QB1 erzeugt, während die Entladeströme 2·iQ durch Stromsenken QA2 und QB2 erzeugt werden. Die zwei Ladeschaltungen arbeiten abwechselnd. Das heißt, der Kondensator CA wird während gerader Zyklen der Substratspannung VSUBST geladen und während ungerader Zyklen entladen, während der Kondensator CB während ungerader Zyklen der Substratspannung VSUBST geladen wird und während gerader Zyklen entladen wird. Bei dem vorliegenden Beispiel kann ein Signal P verwendet werden, um gerade Zyklen von ungeraden Zyklen zu unterscheiden, wobei ein High-Pegel (P = 1) einen ungeraden Zyklus anzeigen kann und ein Low-Pegel einen geraden Zyklus anzeigen kann. Des Weiteren werden die Kondensatoren nur geladen und entladen, während der MOSFET MP eingeschaltet ist, d. h. wenn sich das Signal ON auf einem High-Pegel befindet (ON = 1, siehe 8). Entsprechend werden die Schalter SWA1 und SWB2 eingeschaltet, während ON = 1 und P = 0 (logische Verknüpfung ON & P), während SWA2 und SWB1 eingeschaltet werden, während ON = 1 und P = 1 (logische Verknüpfung ON & P) sind. Während die Kondensatoren CA, CB durch den Konstantstrom 2·iQ entladen werden, wird die entsprechende Kondensatorspannung VA oder VB über einen weiteren Schalter SWA3 bzw. SWB3 an den Eingang eines Komparators CMP angelegt. Der Komparator CMP signalisiert an seinem Ausgang einen Low-Pegel, sobald der Kondensator CA, CB entladen ist, was bei dem vorliegenden Beispiel eine Zeit TMASK = TON/2 nach der Aktivierung des Leistungs-MOSFETs MP der Fall ist. Man kann sehen, dass die zum Entladen erforderliche Zeit unabhängig von der tatsächlichen Dauer der Zeitspanne TON immer die Hälfte der zum Laden erforderlichen Zeit (welche TON ist) ist. Letztlich wird das Komparatorausgangssignal invertiert, um das Maskierungssignal, das während der Zeitspanne TMASK einen Low-Pegel zeigt (siehe auch 9) zu erzeugen.
  • 10b zeigt ein Beispiel einer Schaltung, die verwendet werden kann, um das Signal P zu erzeugen. Das Beispiel von 10 enthält im Wesentlichen ein getaktetes D-Latch, das so verschaltet ist, dass es einen Frequenzteiler bildet. Das heißt, das Latch empfängt das Reset-Signal RES als Eingangssignal an dem Takteingang CLK, während das invertierte Latch-Ausgangssignal Q an den Latch-Eingang D zurückgeführt wird. Das Signal P wird an dem nicht-invertierten Latch-Ausgang Q bereitgestellt. Zwei UND-Gatter können verwendet werden, um die logischen Verknüpfungen ON & P und ON & P, die, wie oben beschrieben, erforderlich sind, um die Schalter SWA1, SWA2, SWA3, SWB1, SWB2, SWB3 zu steuern, zu erhalten.
  • Die Funktion der beispielhaften Timerschaltung von 10 (mit einem Verhältnis TMASK/TON ≈ 0,5) wird weiterhin durch die in 11 gezeigten Zeitverlaufsdiagramme dargestellt. Das erste Zeitverlaufsdiagramm von 11 zeigt zwei Zyklen (Zykluszeit TCYCLE) der Substratwechselspannung VSUBST (vgl. 7A). Das zweite Zeitverlaufsdiagramm zeigt das resultierende Rücksetz-Signal, das zu jedem Zeitpunkt tNC, zu dem die Substratspannung die Schwellenwertspannung VNC überschreitet, einen kurzen Rücksetz-Puls zeigt. Bei dem vorliegenden Beispiel weist die Schwellenwertspannung VNC einen geringen positiven Wert (z. B. 80 mV) auf. Allerdings kann die Schwellenwertspannung VNC auch null sein (siehe die Zyklusdetektionsschaltung in 6). Das dritte und vierte Zeitverlaufsdiagramm von 11 zeigen das Signal P und sein Inverses P, wie es durch die in 10b gezeigte Schaltung erzeugt wird. Man kann sehen, dass die Periode des Signals P 2·TCYCLE ist und dass P während ungerader Zyklen der Substratspannung VSUBST einen High-Pegel zeigt und während ungerader Zyklen einen Low-Pegel zeigt. Das fünfte Zeitverlaufsdiagramm von 11 zeigt das Ausgangssignal ON des SR-Flip-Flops SR1 (siehe 8 und 9). Das sechste und siebte Zeitverlaufsdiagramm von 11 zeigt die Kondensatorspannungen VA und VB über den Kondensatoren CA bzw. CB. Wie oben erläutert werden die zwei Kondensatoren CA und CB abwechselnd geladen und entladen. Das heißt, die zwei Signalkurvenverläufe, die die Kondensatorspannungen repräsentieren, sind zueinander um eine Periode TCYCLE zeitverschoben. Man kann sehen, dass die Kondensatoren CA und CB für eine Zeit TON (d. h. zwischen den Zeitpunkten t1 und t2) geladen werden und für eine Zeit TON/2 (d. h. zwischen den Zeitpunkten t1 und tX) entladen werden. Das Komparatorausgangssignal X ist im achten Zeitverlaufsdiagramm von 11 dargestellt, und das Maskierungssignal X im neunten Zeitverlaufsdiagramm von 11. Man kann sehen, dass das Maskierungssignal X, wenn das Signal ON ein Einschalten des Leistungs-MOS-Transistors MP signalisiert, auf einen Low-Pegel abfällt und nach der Maskierungszeit TMASK, die bei dem vorliegenden Beispiel gleich TON/2 ist, auf einen High-Pegel zurückkehrt. Wie erwähnt können bei anderen Implementierungen andere Verhältnisse angebracht sein.
  • Wie oben im Zusammenhang mit 3 erwähnt kann der Leistungs-MOS-Transistor MP als vertikaler MOSFET, der aus einer Mehrzahl von Transistorzellen gebildet ist, implementiert sein. Das heißt, die Source-Drain-Strompfade (oder die Emitter-Kollektor-Strompfade im Fall eines IGBTs) der einzelnen Transistorzellen sind parallel geschaltet, um den Transistor MP zu bilden. Um den Transistor ein- und auszuschalten, sind die Gateelektroden aller Transistorzellen verbunden, so dass die Gateelektroden simultan geladen und entladen werden. Bei den unten beschriebenen Ausgestaltungen enthält die Gleichrichtereinrichtung 10 zwei oder mehr MOS-Transistoren MP1, MP2, die parallel geschaltet sind, aber getrennte Gateterminals aufweisen. Die MOS-Transistoren MP1, MP2 können durch die Transistorzellen eines einzigen Zellenarrays gebildet werden, wobei die Gateelektroden einer ersten Gruppe von Transistorzellen an das Gateterminal des Transistors MP1 angeschlossen sind, und die Gateelektroden der zweiten Gruppe von Transistorzellen an das Gateterminal des Transistors MP2 angeschlossen sind, während sämtliche Transistorzellen des Zellenarrays eine gemeinsame Sourceelektrode und eine gemeinsame Drainelektrode aufweisen. Bei einem Beispiel kann die erste Gruppe von Transistorzellen näherungsweise 90 Prozent der Transistorzellen des Zellenarrays enthalten, während die zweite Gruppe die verbleibenden 10 Prozent enthält. Ein Beispiel einer derartigen Gleichrichtereinrichtung 10 mit zwei Leistungs-MOS-Transistoren MP1 und MP2 wird durch die Ersatzschaltung in 12 gezeigt. Anders als bei dem Beispiel von 4 muss die Steuerschaltung 11 zwei Gatesignale VG1, VG2 anstelle von einem erzeugen, um die Transistoren MP1 und MP2 ein- und auszuschalten. Die weitere Beschreibung, die sich auf das Beispiel, bei dem zwei MOS-Transistoren MP1 und MP2 elektrisch parallel geschaltet sind, bezieht, ist in 12 dargestellt. Allerdings wird darauf hingewiesen, dass stattdessen auch eine Parallelschaltung aus drei oder mehr MOS-Transistoren verwendet werden kann.
  • Die Zeitverlaufsdiagramme von 13 veranschaulichen ein beispielhaftes Schaltschema zu Ein- und Ausschalten der in der Gleichrichtereinrichtung 10 von 12 enthaltenen MOS-Transistoren MP1 und MP2, während die Diode DR (welches die intrinsische Bodydiode der Transistoren MP1 und MP2 ist) in Vorwärtsrichtung vorgespannt ist. Ähnlich wie bei dem Beispiel von 7B werden beide MOS-Transistoren MP1 und MP2 eingeschaltet, wenn die Steuerschaltung 11 detektiert, dass die Substratspannung VSUBST negativ ist (d. h. die Diode DR in Vorwärtsrichtung vorgespannt ist). Um die Zeitpunkte zum Ein- und Ausschalten der MOS-Transistoren MP1 und MP2 zu bestimmen, können, wie unten erläutert, negative Schwellenwertspannungen VON, VOFF1 und VOFF2 verwendet werden. Dementsprechend werden beide MOS-Transistoren MP1 und MP2 eingeschaltet, wenn die Substratspannung VSUBST den ersten Schwellenwert VON erreicht oder unter diesen abfällt. Bei dem vorliegenden Beispiel ist die Bedingung VSUBST = VON zur Zeit t1 erfüllt und die Gatespannungen VG1 und VG2 (siehe das zweite und dritte Diagramm von 13) werden auf einen High-Pegel gesetzt, um die MOS-Transistoren MP1 und MP2 einzuschalten. Allerdings wird, anders als bei dem Beispiel von 7B, nur der erste MOS-Transistor MP1 wieder abgeschaltet, wenn die Substratspannung VSUBST den zweiten Schwellenwert VOFF1 am Ende eines Zyklus' erreicht oder überschreitet, während der zweite MOS-Transistor MP2 ein bleibt. Bei dem vorliegenden Beispiel ist die Bedingung VSUBST = VOFF1 zur Zeit t2 erfüllt, und die Gatespannung VG1 (siehe das zweite Diagramm von 13) wird auf einen Low-Pegel gesetzt, um den MOS-Transistor MP1 auszuschalten. Wenn der MOS-Transistor MP1 zum Zeitpunkt t2 ausgeschaltet wird, kann die Substratspannung VSUBST abrupt auf einen geringeren Pegel abfallen, da der Gesamt-Ein-Widerstand RON aufgrund des Einschaltens jener Transistorzellen, die den MOS-Transistor MP2 bilden, erhöht wird. Allerdings steigt die Substratspannung, da der Laststrom iL gegen das Ende des Zyklus' hin abfällt, weiter an und der zweite MOS-Transistor MP2 wird, wenn die Substratspannung VSUBST den dritten Schwellenwertpegel VOFF2 erreicht, letztlich ebenfalls ausgeschaltet. Sobald beide MOS-Transistoren MP1 und MP2 aus sind, kann die Substratspannung VSUBST abrupt auf -VD abfallen, bevor sie zu Beginn des nächsten Zyklus' (Rücksetz-Puls zum Zeitpunkt tNC) erneut auf positive Werte anzusteigen beginnt.
  • 14 ist ein Blockdiagramm, das eine beispielhafte Implementierung einer Steuerlogik für die Steuerschaltung 11 (siehe 12), die dazu ausgelegt ist, die MOS-Transistoren MP1 und MP2, wie in den Zeitverlaufsdiagrammen von 13 dargestellt, ein- und auszuschalten, veranschaulicht. Verschiedene in der Schaltung von 14 verwendete Schaltungskomponenten können durch eine Versorgungsschaltung 12, wie sie zum Beispiel in 6 gezeigt ist, bereitgestellt werden (interne Versorgungsspannung Vs). Im Wesentlichen handelt es sich bei dem Beispiel von 14 um eine erweiterte Version des Beispiels von 8. Die zum Aktivieren und Deaktivieren des SR-Flip-Flops SR1 erforderliche Steuerlogik ist im Wesentlichen dieselbe wie bei dem vorherigen Beispiel von 8. Allerdings ist das Ausgangssignal des SR-Flip-Flops SR1 mit ON1 bezeichnet, und der zugehörige Schwellenwert, wie oben erwähnt, mit VOFF1. Zusätzlich zu dem Beispiel von 8 enthält die Steuerlogik ein weiteres SR-Flip-Flop SR2, einen weiteren Komparator CMP2, und die Maskierungsschaltung 110 enthält ein zusätzliches UND-Gatter G3. Die Setz-Eingänge der zweit SR-Flip-Flops SR1 und SR2 sind verbunden, so dass die Flip-Flops gleichzeitig gesetzt werden. Das Ausgangssignal des SR-Flip-Flops SR2 ist mit ON2 bezeichnet und wird einem Gatetreiber 13', der ein einsprechendes Gatesignal VG2 erzeugt, zugeführt.
  • Der Komparator CMP2 empfängt die Substratspannung VSUBST und die zweite Schwellenwertspannung VOFF2 als Eingangssignale, wobei die Substratspannung dem nicht-invertierenden Eingang zugeführt wird und die zweite Schwellenwertspannung VOFF2 dem invertierenden Eingang des Komparators CMP2 zugeführt wird, so dass das Komparatorausgangssignal einen High-Pegel signalisiert, wenn die Substratspannung VSUBST die zweite Schwellenwertspannung VOFF2 übersteigt. Wie in 13 gezeigt muss der zweite MOS-Transistor MP2 ausgeschaltet werden, wenn die Substratspannung VSUBST die zweite Schwellenwertspannung VOFF2 erreicht. Deshalb ist der Ausgang des Komparators CMP2 (über die Maskierungsschaltung 110) mit dem Rücksetz-Eingang des SR-Flip-Flops SR2 gekoppelt, um das SR-Flip-Flop SR2 zu deaktivieren, wenn der Komparator CMP2 signalisiert, dass die Substratspannung VSUBST die zweite Schwellenwertspannung VOFF2 erreicht hat. Die Maskierungsschaltung 110 verhindert ein unerwünscht frühes Ausschalten beider Transistoren MP1 und MP2. Um ein Ausschalten des zweiten Transistors MP2 während der Zeitspanne TMASK zu verhindern, tastet das Maskierungssignal X das Ausgangssignal des Komparators CMP2 aus, so dass es das SR-Flip-Flop SR2 nicht zurücksetzen kann. Dieses Austasten wird durch ein UND-Gatter G3 auf dieselbe Weise erreicht, wie das UND-Gatter G1 das dem SR-Flip-Flop SR1 zugeführte Rücksetz-Signal austastet (vgl. 8).
  • Die Funktion der Steuerlogik von 14 wird durch die in 15 dargestellten Zeitverlaufsdiagramme weiter erläutert. Das erste Zeitverlaufsdiagramm von 15 zeigt die Substratwechselspannung VSUBST und die erwähnten fünf Schwellenwerte VON, VOFF1, VOFF2, VPROT und VNC. Die zweiten und dritten Zeitverlaufsdiagramme von 15 zeigen die Ausgangssignale ON1 und ON2 des SR-Flip-Flops SR1 bzw. SR2. Beide Signale ON1 und ON2 werden zu einem Zeitpunkt t1, zu dem die Substratspannung VSUBST die Schwellenwertspannung VON erreicht, auf einen High-Pegel gesetzt. Das Signal ON1 wird zurückgesetzt, wenn die Substratspannung VSUBST zum Zeitpunkt t2 die Schwellenwertspannung VOFF1 erreicht, und das Signal ON2 wird zurückgesetzt, wenn die Substratspannung VSUBST zum Zeitpunkt t3 die Schwellenwertspannung VOFF2 erreicht. Das vierte Zeitverlaufsdiagramm von 15 veranschaulicht das Maskierungssignal X, und das fünfte Zeitverlaufsdiagramm von 15 veranschaulicht das Rücksetz-Signal RES. Das sechste Zeitverlaufsdiagramm von 15 zeigt, wie die durch den Komparator CMP1 verwendete Schwellenwertspannung VR zu Beginn der Maskierungszeitperiode TMASK von VON auf VPROT geschaltet wird, dann am Ende der Maskierungszeitperiode TMASK auf VOFF1 geschaltet wird, dann zum Zeitpunkt t2 (wenn das Ausschalten des ersten MOS-Transistors MP1 ausgelöst wird) auf VOFF2, und letztlich zum Zeitpunkt t3 (wenn das Ausschalten des zweiten MOS-Transistors MP2 ausgelöst wird) zurück auf VON. Es wird erneut darauf hingewiesen, dass beide Signale ON1 und ON2 unverzüglich auf einen Low-Pegel zurückgesetzt würden, wenn die Substratspannung VSUBST (aufgrund einer Anomalität) während der Maskierungszeitperiode TMASK über den Schwellenwert VPROT anstiege.
  • Wie bei dem ersten Zeitverlaufsdiagramm von 15 gezeigt, werden durch die Steuerlogik von 14 vier Schwellenwertspannungen verwendet. Bei den hierin beschriebenen Beispielen können drei Schwellenwertspannungen negativ sein. Zum Beispiel kann die Schwellenwertspannung VON -250 mV betragen, die Schwellenwertspannung VOFF1 kann -50 mV betragen, die Schwellenwertspannung VOFF2 kann -20 mV betragen, und die Schwellenwertspannung VNC kann +600 mV betragen. Es versteht sich, dass diese Zahlen als illustrative Beispiele anzusehen sind und dass tatsächliche Werte anders sein können. Falls die Transistorzellen des Leistungs-MOS-Transistors in einem einzigen Schritt ausgeschaltet werden (siehe das Beispiel von 4 mit einem Leistungs-MOS-Transistor MP), wird die Schwellenwertspannung VOFF2 nicht benötigt. Falls die Transistorzellen des Leistungs-MOS-Transistors in mehr als zwei Stufen ausgeschaltet werden, können zusätzliche Schwellenwertspannungen erforderlich sein. Allerdings können die Schwellenwertspannungen VOFF1 und VOFF2 auch gleich sein. Theoretisch können die Schwellenwertspannungen VOFF1 und VOFF2 auf null gesetzt werden. Allerdings können geringe negative Werte dabei helfen, sicherzustellen, dass die Komparatoren die Leistungs-MOS-Transistoren aufgrund von Herstellungstoleranzen nicht zu spät ausschalten. Zum Beispiel kann eine Schwellenwertspannung VOFF von null Volt dazu führen, dass der Komparator aufgrund der erwähnten Toleranzen tatsächlich bei +20 mV schaltet. Das letzte Diagramm von 14 veranschaulicht das Schalten der Schwellenwerte ähnlich zu dem vierten Diagramm von 9.
  • Es versteht sich, dass ein Fachmann im Hinblick auf die in den 8 und 14 dargestellten Beispiele der Steuerlogik verschiedene andere Schaltungsimplementierungen, die im Wesentlichen dieselbe oder eine ähnliche Funktion bereitstellen, finden kann. Deshalb wird betont, dass die hierin gezeigten Implementierungen lediglich als illustrative Beispiele anzusehen sind. Ein Fachmann wird ohne weiteres verschiedene andere Implementierungen, die im Wesentlichen dieselbe Funktion wie die gezeigten Beispiele bereitstellen, auffinden. Genau genommen kann die tatsächliche Implementierung stark von der zur Herstellung der integrierten Schaltung verwendeten Halbleitertechnologie abhängen. Weiterhin versteht es sich, dass die gezeigten Implementierungen durch vereinfachte Ersatzschaltungen, in denen Komponenten, die nicht erforderlich sind, um das Beispiel zu beschreiben, weggelassen wurden, repräsentiert werden. Nichtsdestotrotz wird ein Fachmann ohne weiteres dazu in der Lage sein, die dargestellten Beispiele in einer beliebigen geeigneten Halbleitertechnologie zu implementieren.
  • 16 zeigt ein Flussdiagramm, das ein beispielhaftes Verfahren zum Betrieb einer Gleichrichtereinrichtung, die gemäß einem der hierin beschriebenen Beispiele implementiert ist (z. B. der Gleichrichtereinrichtung 10 wie in 4 gezeigt) veranschaulicht. Entsprechend enthält die Gleichrichtereinrichtung einen Halbleiterschalter und eine Diode, die zwischen einem ersten und einem zweiten Terminal der Gleichrichtereinrichtung parallel geschaltet sind (siehe z. B. 4, MOSFET MP, Diode DR). Gemäß dem Beispiel von 16 beinhaltet das Verfahren das Detektieren, dass die Diode DR in Vorwärtsrichtung vorgespannt ist (siehe 16, Schritt M1). Diese Detektion kann zum Beispiel dadurch erreicht werden, dass die Spannung VSUBST über der Gleichrichtereinrichtung 10, wie in 7 dargestellt, unter die Schwellenwertspannung VON abfällt. Auf die Detektion hin, dass die Diode DR in Vorwärtsrichtung vorgespannt ist, wird der Halbleiterschalter MP eingeschaltet (siehe 16, Schritt M2). Das Verfahren beinhaltet ferner das Detektieren - während die Diode DR in Vorwärtsrichtung vorgespannt ist -, dass die Spannung VSUBST eine Schwellenwertspannung VOFF erreicht (siehe 16, Schritt M3). Auf die Detektion hin, dass die Spannung VSUBST die Schwellenwertspannung VOFF erreicht hat, wird der Halbleiterschalter MP ausgeschaltet (siehe 16, Schritt M4).
  • Falls die Gleichrichtereinrichtung mit zwei oder mehr Halbleiterschaltern implementiert ist (z. B. mit dem MOSFET MP1 und MP2 wie in 12 gezeigt), kann das Ausschalten in zwei Schritten, wie zum Beispiel in 13 dargestellt, erfolgen. Es wird erneut festgestellt, dass die Verfahrensschritte auf verschiedene Weisen implementiert werden können. Diese umfassen die Verwendung von digitale und analogen ebenso wie von Mischsignal-Schaltungen. Digitale Schaltungen können fest verdrahtete Schaltungskomponenten ebenso wie programmierbare Prozessoren (z. B. Mikrocontroller oder dergleichen), die durch Softwareanweisungen gesteuert werden, enthalten.
  • 17 ist eine vereinfachte Querschnittsansicht einer Gleichrichtereinrichtung, wie sie hierin unter Bezugnahme auf die 1 bis 16 beschrieben ist. Ein Beispiel des Teils der Gleichrichtereinrichtung, der den Leistungs-MOS-Transistor MP enthält, wurde in 3 gezeigt. Wie erwähnt ist in demselben Halbleitersubstrat eine andere Schaltungstechnik integriert. Wenn es sich bei dem Leistungs-MOS-Transistor - wie bei dem Beispiel von 3 - um einen n-Kanal-Transistor handelt, wird das Halbleitersubstrat 101 mit Dotierstoffen eines ersten Typs (Typ n) dotiert. Deshalb ist der in 17 gezeigte Halbleiterkörper 100, analog zu dem Beispiel von 3, im Wesentlichen durch das Halbleitersubstrat 101 (Wafer), auf dem die (z. B. monokristalline) Halbleiterschicht 101' unter Verwendung von epitaktischem Wachstum abgeschieden ist, gebildet. Die Halbleiterschicht 101' ist mit Dotierstoffen vom selben Typ wie der Typ der Dotierstoffe, die zum Dotieren des Substrats 101 verwendet werden, dotiert, wobei die Konzentration von Dotierstoffen in der Halbleiterschicht 101' im Vergleich zu dem (mit n+ bezeichneten) hochdotierten Substrat 101 wesentlich geringer (deshalb mit n- bezeichnet) sein kann.
  • Die Wannengebiete 200 und 300 können z. B. durch Verwenden von Ionenimplantation, Diffusion von Dotierstoffen oder andere bekannte Dotierungsprozesse in der Halbleiterschicht 101' erzeugt werden. Während der Herstellung können die Wannengebiete 200 und 300 in demselben oder einem anderen Schritt wie die in 3 gezeigten Bodygebiete 103 erzeugt werden, und der Typ von Dotierstoffen, der zum Dotieren der Wannengebiete 200 und 300 verwendet wird, ist komplementär zum Typ von Dotierstoffen, der zum Dotieren der Halbleiterschicht 101' verwendet wird. Das heißt, falls das Substrat 101 und die Halbleiterschicht 101' n-dotiert sind (daher als n-Substrat bezeichnet), sind die Wannengebiete 200 und 300 p-dotiert (daher als p-Wannen bezeichnet). Ähnlich wie die Bodygebiete 103 erstrecken sich die p-Wannen 200 und 300 von der oberen Oberfläche des Halbleiterkörpers 100 vertikal in die Halbleiterschicht 101' hinein, und sie werden lateral durch das Material der umgebenden Halbleiterschicht 101' begrenzt. Es können verschiedene Schaltungskomponenten in die p-Wannen 200 und 300 und weitere p-Wannen integriert werden. Bei dem vorliegenden Beispiel von 17 enthält das Wannengebiet 200 einen n-Kanal-MOSFET und das Wannengebiet 300 enthält einen p-Kanal-MOSFET. Diese zwei MOSFETs können so kombiniert werden, dass sie z. B. einen CMOS-Inverter oder eine andere Schaltung bilden. Es wird jedoch betont, dass diese zwei MOSFETs lediglich als Vertreter für beliebige Schaltungen und Schaltungselemente (z. B. eine Steuerschaltung 11, siehe 4), die in die Wannengebiete 200 und 300 und andere Wannengebiete in dem Halbleiterkörper 100 integriert sind, anzusehen sind. Die einzelnen integrierten Schaltungskomponenten können durch leitende Leitungen, die in einer oder mehr Verdrahtungsschichten oben auf dem Halbleiterkörper 100 gebildet sind, verbunden werden, um eine bestimmte Schaltung zu erzeugen. Die Verdrahtung der integrierten Schaltungskomponenten ist als solche bekannt und wird deshalb hierin nicht weiter erläutert.
  • Um in der p-Wanne 200 einen n-Kanal-MOSFET zu erzeugen, werden ein Draingebiet 203 und ein Sourcegebiet 204 innerhalb der p-Wanne erzeugt und darin eingebettet. Sowohl das Draingebiet 203 als auch das Sourcegebiet 204 sind mit Dotierstoffen vom Typ n dotiert. Eine Gateelektrode 206 ist auf der oberen Oberfläche des Halbleiterkörpers 100 angeordnet aber elektrisch hiervon isoliert. Die Gateelektrode 206 erstreckt sich zwischen dem Draingebiet 203 und dem Sourcegebiet 204. Die p-Wanne 200 kann als das Transistor-Bodygebiet angesehen werden und - wenn die Gateelektrode 206 während des Betriebs ausreichend geladen ist - wird in dem Teil der p-Wanne 200, der das Draingebiet 203 und das Sourcegebiet 204 voneinander trennt, ein MOS-Kanal vom Typ n erzeugt. Ein Wannen-Kontaktgebiet 202 kann ebenfalls innerhalb der p-Wanne erzeugt werden und ermöglicht es, die p-Wanne 200 zu kontaktieren. Üblicherweise ist das Wannen-Kontaktgebiet 202 p-dotiert, aber mit einer höheren Konzentration von Dotierstoffen als die p-Wanne 200.
  • Um in der p-Wanne 300 einen p-Kanal-MOSFET zu erzeugen, wird eine zusätzliche, n-dotierte Wanne 301 (n-Wanne) in die p-Wanne 100 eingebettet. Die n-Wanne 301 kann ebenfalls durch Verwenden von Ionenimplantation, Diffusion von Dotierstoffen oder andere bekannte Dotierungsprozesse erzeugt werden. Sie erstreckt sich von der oberen Oberfläche des Halbleiterkörpers vertikal in die p-Wanne 300 und ist daher in das p-dotierte Halbleitermaterial der p-Wanne 300 eingebettet. Analog zu dem n-Kanal-MOSFET in der p-Wanne 200 sind innerhalb der n-Wanne 301 ein Draingebiet 303 und ein Sourcegebiet 304 ausgebildet. Eine Gateelektrode 306 ist auf der oberen Oberfläche des Halbleiterkörpers 100 angeordnet aber elektrisch hiervon isoliert. Die Gateelektrode 306 erstreckt sich zwischen dem Draingebiet 303 und dem Sourcegebiet 304. Die n-Wanne 301 kann als Transistor-Bodygebiet angesehen werden und - wenn die Gateelektrode 306 während des Betriebs ausreichend geladen ist - wird in dem Teil der n-Wanne 301, der das Draingebiet 303 und das Sourcegebiet 304 voneinander trennt, ein MOS-Kanal vom Typ p erzeugt. In der n-Wanne 301 ist ein Bodykontaktgebiet 305 ausgebildet, um es zu ermöglichen, die n-Wanne 301 elektrisch zu kontaktieren. Das Bodygebiet ist üblicherweise wie die n-Wanne aber mit einer höheren Konzentration von Dotierstoffen als die n-Wanne 301 n-dotiert. Weiterhin kann innerhalb der p-Wanne 300 auch ein Wannenkontaktgebiet 302 ausgebildet sein und ermöglicht es, die p-Wanne zu kontaktieren. Üblicherweise ist das Wannenkontaktgebiet 302 p-dotiert, allerdings mit einer höheren Konzentration von Dotierstoffen als die p-Wanne 300 (ebenso wie das Wannenkontaktgebiet 202).
  • Bei dem Beispiel von 17 ist die Spannung (das Potential) der p-Wannen 200 und 300 mit VPISO bezeichnet. Die Drain-, Source- und Gatespannung des n-Kanal-MOSFETs in der p-Wanne 200 sind mit VD1, VS1 bzw. VG1 bezeichnet. Die Bodyspannung des n-Kanal-MOSFETs ist gleich VPISO. Die Drain-, Source-, Gate- und Bodyspannung des p-Kanal-MOSFETs in der n-Wanne 301 sind mit VD2, VS2, VG2 bzw. VB2 bezeichnet. Aus 17 kann man erkennen, dass an der Grenzfläche zwischen der n-dotierten Halbleiterschicht 101' und den p-Wannen 200, 300 ein pn-Übergang ausgebildet ist. Es ist erwünscht, dass dieser pn-Übergang - während des normalen Betriebs - in Rückwärtsrichtung vorgespannt ist und daher eine sogenannte pn-Übergangsisolierung bildet. Bei Anwendungen mit DC-Versorgung ist das n-Substrat 101 üblicherweise elektrisch mit der höchsten verfügbaren DC-Versorgungsspannung elektrisch verbunden (d.h. die Substratspannung VSUBST entspricht der höchsten verfügbaren Versorgungsspannung), und folglich ist die erwähnte pn-Übergangsisolierung immer in Rückwärtsrichtung vorgespannt und befindet sich daher in einem sperrenden Zustand. Allerdings betreffen die hierin beschriebenen Beispiele Gleichrichtereinrichtungen, die mit einer (Eingangs)-Versorgungswechselspannung, die zwischen Drain und Source des in die Gleichrichtereinrichtung integrierten Leistungs-MOS-Transistors MP (siehe z.B. die 3 und 4) angelegt wird, betrieben werden. Da das Drain des Leistungs-MOS-Transistors MP elektrisch mit dem n-Substrat verbunden ist (siehe 3, Drainelektrode 116, Substrat 101), handelt es sich bei der Substratspannung VSUBST nicht um eine DC-Spannung sondern, wie zum Beispiel in 7A gezeigt, um eine Wechselspannung.
  • Wie in 7A zu sehen ist, nimmt die Substratspannung VSUBST (wenn das Referenzpotential VREF als 0 V definiert wird) zyklisch negative Werte an, und somit kann die oben erwähnte pn-Übergangsisolierung in Vorwärtsrichtung vorgespannt werden, was einen Latch-up der Gleichrichtereinrichtung bewirken kann. Ein Latch-up kann durch eine unerwünschte Aktivierung parasitärer Transistoren, die in 17 gezeigt sind und nachfolgend erläutert werden, hervorgerufen werden. Der pn-Übergang zwischen der p-Wanne 200 und der darunter liegenden n-dotierten Halbleiterschicht 101' kann die Basis-Emitter-Diode eines parasitären npn-Bipolartransistors TP1 bilden. Die pn-Übergänge zwischen der p-Wanne 200 und den n-dotierten Drain- und Sourcegebieten 203, 204 bilden mehrere Kollektor-Basis-Dioden des parasitären Transistors TP1. Aus 7 kann man ersehen, dass der parasitäre Transistor TP1 eingeschaltet werden kann, wenn die Substratspannung VSUBST negativ wird und daher die Basis-Emitter-Diode des Transistors TP1 in Vorwärtsrichtung vorgespannt wird. Ein aktivierter (eingeschalteter) parasitärer Transistor TP1 kann das Substrat 101 faktisch mit den Drain- und Sourcegebieten 203, 204 kurzschließen, was die Gleichrichtereinrichtung irreversibel beschädigen kann.
  • Ähnlich wie der parasitäre Transistor TP1 kann der pn-Übergang zwischen der p-Wanne 300 und der darunter liegenden, n-dotierten Halbleiterschicht 101' die Basis-Emitter-Diode eines weiteren npn-Bipolartransistors TP2a bilden. Der pn-Übergang zwischen der p-Wanne 300 und der n-Wanne 301 bildet die Kollektor-Basis-Diode des parasitären Transistors TP2a. Zugleich bildet der pn-Übergang zwischen der p-Wanne 300 und der n-Wanne 301 die Kollektor-Basis-Diode eines parasitären pnp-Bipolartransistors TP2b, dessen mehrere Emitter durch die in die n-Wanne 301 eingebetteten Drain- und Sourcegebiete 303 und 304 gebildet werden. Die zwei parasitären Transistoren TP2a und TP2b sind auf eine Weise verbunden, dass sie einen Thyristor (pnpn-Struktur) bilden, wobei die p-Wanne 300 das Gate des Thyristors bildet. Dieser Thyristor kann eingeschaltet werden, wenn die Substratspannung VSUBST negativ wird und daher die Basis-Emitter-Diode des Transistors TP2a in Vorwärtsrichtung vorgespannt wird (was wiederum zu einer Aktivierung des Transistors TP2b führt). Der aktivierte (eingeschaltete) Thyristor kann das Substrat 101 faktisch mit den Drain- und Sourcegebieten 303, 304 kurz schließen, was die Gleichrichtereinrichtung ebenfalls irreversibel beschädigen kann.
  • Um Kurzschlüsse, Latch-up- und ähnliche Effekte in der Gleichrichtereinrichtung aufgrund der Aktivierung parasitärer Bipolartransistoren oder Thyristoren zu vermeiden, müssen die pn-Übergangsisolierungen zwischen dem Substrat 101 und den p-Wannen 200 und 300 (und weiteren p-Wannen) während eines jeden Betriebszustands der Gleichrichtereinrichtung aufrecht erhalten werden, selbst während Betriebszuständen, in denen die Substratspannung VSUBST negativ ist. In anderen Worten, die pn-Übergänge zwischen der n-dotierten Halbleiterschicht 101' und den p-Wannen 200 und 300 müssen ungeachtet der Polarität der Substratspannung VSUBST in Rückwärtsrichtung vorgespannt (und gehalten) werden).
  • Eine Lösung des oben beschriebenen Problems im Hinblick auf Latch-up- und ähnliche Effekte besteht darin, in die Gleichrichtereinrichtung eine Wannenvorspannschaltung zu integrieren, die dazu ausgebildet ist, an die p-Wannen, die in das n-Substrat eingebettet sind, eine negative Bias-Spannung anzulegen. Die in 18 gezeigte Schaltung stellt ein Beispiel einer Wannenvorspannschaltung dar, die dazu ausgebildet ist, eine negative Bias-Spannung VPISO zu erzeugen, die den p-Wannen, z. B. über die entsprechenden Wannenkontaktgebiete, zugeführt werden kann. Die beispielhafte Schaltung von 18 enthält einen Oszillator OSC und eine Ladungspumpe CP, die (unter anderem) aus einem Phasengenerator PG und einer Switched-Capacitor-Schaltung SC zusammengesetzt ist, die die negative p-WannenBiasspannung VPISO erzeugt. Bei dem Oszillator OSC kann es sich um einen einfachen Relaxationsoszillator handeln, der ein Rechteck-Oszillatorsignal CLK (auch als Taktsignal der Ladungspumpe bezeichnet) erzeugt. Andere Oszillatortypen können ebenfalls eingesetzt werden. Der Phasengenerator PG ist optional und es kann sein, dass er bei einigen Implementierungen nicht benötigt wird. Sofern vorhanden, kann der Phasengenerator PG basierend auf dem Oszillatorsignal zwei oder mehr Schaltsignale, die zueinander eine bestimmte Phasenbeziehung aufweisen, erzeugen. Diese Schaltsignale werden der Switched-Capacitor-Schaltung SC zugeführt. Die Zeitpunkte, zu denen die Schaltsignale von einem Low- auf einen High-Pegel und umgekehrt wechseln, stellen ein gewünschtes Schaltschema dar, das von der Switched-Capacitor-Schaltung SC verwendet wird. Die Schaltsignale bewirken, dass die Halbleiterschalter, die in der Ladungspumpenschaltung enthalten sind, gemäß dem gewünschten Schaltschema ein- und ausgeschaltet werden, um die gewünschte negative Ausgangsspannung VPISO zu erzeugen. Verschiedene geeignete Ladungspumpenschaltungen sind als solche bekannt und werden daher hierin nicht weiter erörtert.
  • Bei dem vorliegenden Beispiel von 18 ist der Oszillator OSC nur aktiv, wenn die Spannung VPISO einen vorgegebenen Spannungsschwellenwert -VTH übersteigt, um den Leistungsverbrauch der Wannenvorspannschaltung zu verringern. Allerdings kann der Oszillator OSC während des Betriebs der Gleichrichtereinrichtung auch dauerhaft aktiv sein. Bei dem vorliegenden Beispiel von 18 kann die Bedingung VPISO > VTH durch einen Komparator CMP3, der die Schwellenwertspannung VTH und die Wannenbiasspannung VPISO als Eingangsspannungen empfängt, ausgewertet werden. Wenn die Bedingung VPISO > -VTH als „wahr“ (z. B. durch einen High-Pegel an dem Komparatorausgang angezeigt) bewertet wird, dann wird der Oszillator OSC aktiviert. Solange die Spannung VPSIO geringer als der negative Schwellenwert -VTH ist, ist der Oszillator OSC deaktiviert. Bei dem vorliegenden Beispiel kann der Oszillator OSC durch Unterbrechen der Versorgungsleitung des Oszillators OSC aktiviert und deaktiviert werden. Es wird darauf hingewiesen, dass der Oszillator OSC und die Ladungspumpenschaltung CP von einer internen Versorgungsspannung Vs, die zum Beispiel durch die in 6 gezeigte Versorgungsschaltung 12 erzeugt werden kann, versorgt werden kann. Es wird darauf hingewiesen, dass der Ausgang der Ladungspumpenschaltung CP nicht durch eine signifikante elektrische Last belastet wird, sondern lediglich dazu verwendet wird, die p-Wannen (siehe z. B. 17, p-Wannen 200, 300) vorzuspannen. Dementsprechend ist der Stromverbrauch der Wannenvorspannschaltung von 18 vergleichsweise gering. Die negative Schwellenwertspannung VTH bestimmt einen Offset der Referenzspannung VREF (definiert sie z. B. als 0 V, vgl. 6). Um eine Vorspannung des pn-Übergangs in Rückwärtsrichtung sicherzustellen, sollte der Offset größer als der Betrag des geringsten Spitzenwerts der Substratspannung VSUBST sein. Das heißt, wenn die Substratspannung VSUBST einen negativen Spitzenwert von -0,7 Volt aufweist, dann ist die Offsetspannung zumindest 0,7 Volt, d. h. VTH ≤ -0,7 Volt.
  • 19a zeigt eine einfache beispielhafte Implementierung einer Ladungspumpe CP, die in der in 18 gezeigten Wannen-Vorspannschaltung verwendet werden kann, um die p-Wannen 200 und 300 vorzuspannen. Bei dem dargestellten Beispiel ist ein Phasengenerator PG nicht erforderlich; und das Oszillatorausgangssignal CLK wird verwendet, um einen Kondensator C1 abwechselnd mit der (positiven) Versorgungsspannung Vs (z. B. erzeugt durch die Schaltung von 6) und einem Referenzpotential VREF, das als null Volt definiert werden kann, zu verbinden. Das Oszillatorausgangssignal CLK wird verwendet, um einen elektronischen Schalter SWCP anzusteuern, der dazu ausgebildet ist, den Kondensator C1 entsprechend dem Oszillatorausgangssignal CLK entweder mit der Versorgungsspannung Vs oder dem Referenzpotential VREF zu verbinden. Während der Zeitdauer, während der die Versorgungsspannung Vs an den Kondensator C1 angelegt ist, ist die Diode D1 in Vorwärtsrichtung vorgespannt und der Kondensator C1 wird über die Diode D1 geladen, während die Diode D2 in Rückwärtsrichtung vorgespannt ist. In der Zeitdauer, während der das Referenzpotential VREF an den Kondensator C1 angelegt ist, ist die Diode D1 nicht-leitend, die Diode D2 ist in Vorwärtsrichtung vorgespannt und die in dem Kondensator C1 gespeicherte Ladung wird an den Kondensator C2 übertragen. Infolgedessen ist der Spannungsabfall über dem Kondensator C2 die (negative) Ausgangsspannung der Ladungspumpenschaltung und sie kann als VPISO an die p-Wannen angelegt werden. Eine Zenerdiode DZ2 stellt sicher, dass der Betrag der Ausgangsspannung VPISO eine Klemmspannung, welche bei dem vorliegenden Beispiel die Zenerspannung der Diode DZ2 ist, nicht übersteigt. Die Zenerdiode DZ2 kann durch eine beliebige andere bekannte Klemmschaltung, die eine ähnliche Funktion bietet, ersetzt werden. Die Schaltung von 19a ist als solche bekannt und wird daher hierin nicht weiter erörtert.
  • Bei den Beispielen von 18 und 19a wird ein separater Oszillator OSC benötigt, um die Ladungspumpe CP anzusteuern. Allerdings kann bei einem alternativen Beispiel, das in 19b dargestellt ist, die Oszillation der Substratspannung VSUBST verwendet werden, anstelle zwischen der Versorgungsspannung Vs und dem Referenzpotential VREF umzuschalten. Das Beispiel von 19b ist im Wesentlichen dasselbe wie das Beispiel von 19a ausgenommen, dass der Schalter SWCP weggelassen werden kann und dass stattdessen das oszillierende Substratspannungssignal VSUBST verwendet wird, um den Kondensator C1 in jedem Zyklus der Substratspannung VSUBST erneut zu laden. Während die Substratspannung VSUBST hoch ist, wird der Kondensator C1, während die Diode D2 in Rückwärtsrichtung vorgespannt ist, über die Diode D1 geladen. Wenn die Substratspannung VSUBST niedrig ist oder negativ wird, wird die Diode D1 nicht-leitend, die Diode D2 wird in Vorwärtsrichtung vorgespannt, und die in dem Kondensator C1 gespeicherte Ladung wird auf den Kondensator C2 übertragen, wobei der Spannungsabfall über dem Kondensator C2 die (negative) Ausgangsspannung der Ladungspumpenschaltung ist und als VPISO an die p-Wannen angelegt werden kann. Abgesehen von dem wiederholten Aufladen des Kondensators C1 aufgrund der Oszillation der Substratspannung VSUBST ist die Schaltung von 19b identisch mit 19a, und es wird Bezug genommen auf die entsprechenden Erläuterungen oben.
  • 20 veranschaulicht ein Zeitverlaufsdiagramm, das die Ladungspumpenausgangsspannung VPISO bei dem Beispiel von 18 zeigt. Jedesmal, wenn sich die Spannung VPISO über der (negativen) Schwellenwertspannung VTH befindet oder diese übersteigt, ist/wird der Oszillator OSC (siehe 18) aktiviert und die Ladungspumpe wird so angesteuert, dass sie die Spannung VPISO verringert, bis sie erneut unter die Schwellenwertspannung VTH fällt. Der Komparator CMP2 kann eine kleine Hysterese aufweisen, um ein permanentes Umschalten des Komparatorausgangs zu vermeiden.
  • Mehrere Aspekte der hierin beschriebenen Ausgestaltungen werden unten zusammengefasst. Es wird jedoch darauf hingewiesen, dass die folgende Zusammenfassung keine abschließende Aufzählung von Merkmalen ist, sondern vielmehr eine beispielhafte Auswahl von Merkmalen, die bei einigen Anwendungen wichtig oder vorteilhaft sein können, darstellen.
  • Beispiel 1: Gemäß einem Beispiel enthält die Gleichrichtereinrichtung ein Halbleitersubstrat, das mit Dotierstoffen eines ersten Dotierungstyps dotiert ist; und zumindest ein Wannengebiet, das in dem Halbleitersubstrat angeordnet und mit Dotierstoffen eines zweiten Dotierungstyps dotiert ist. Dementsprechend bilden das zumindest eine Wannengebiet und das umgebende Halbleitersubstrat einen pn-Übergang. Die Gleichrichtereinrichtung enthält weiterhin ein Anodenterminal und ein Kathodenterminal, die durch einen Laststrompfad eines ersten MOS-Transistors und eine zu dem Laststrompfad parallel geschaltete Diode verbunden sind. Eine Eingangswechselspannung wird operabel zwischen das Anodenterminal und das Kathodenterminal angelegt. Die Gleichrichtereinrichtung enthält weiterhin eine Steuerschaltung und eine Vorspannschaltung. Die Steuerschaltung ist dazu ausgebildet, den ersten MOS-Transistor für eine Ein-Zeitdauer, während der die Diode in Vorwärtsrichtung vorgespannt ist, einzuschalten. Der erste MOS-Transistor und die Diode sind in das Halbleitersubstrat integriert und die Steuerschaltung ist zumindest teilweise in dem zumindest einen Wannengebiet angeordnet. Die Vorspannschaltung ist dazu ausgebildet, eine Bias-Spannung zu erzeugen, die an das zumindest eine Wannengebiet angelegt wird, so dass der pn-Übergang in Rückwärtsrichtung vorgespannt wird.
  • Beispiel 2: Gleichrichtereinrichtung gemäß Beispiel 1, wobei die Vorspannschaltung eine Ladungspumpe aufweist, die dazu ausgebildet ist, die Bias-Spannung, die zwischen das Wannengebiet und das umgebende Halbleitersubstrat angelegt wird, zu erzeugen.
  • Beispiel 3: Gleichrichtereinrichtung gemäß Beispiel 2, wobei die Vorspannschaltung weiterhin einen Komparator aufweist, der mit der Ladungspumpe gekoppelt und dazu ausgebildet ist, die Ladungspumpe abhängig von einem in dem zumindest einem Wannengebiet vorliegenden Spannungspegel zu aktivieren und zu deaktivieren.
  • Beispiel 4: Gleichrichtereinrichtung gemäß einer beliebigen Kombination der Beispiele 1 bis 3, die weiterhin ein Transistor-Wannengebiet, das in dem Substrat angeordnet und mit Dotierstoffen vom zweiten Dotierungstyp dotiert ist, aufweist; wobei das Transistor-Wannengebiet ein Bodygebiet des ersten MOS-Transistors bildet und ein pn-Übergang zwischen dem Transistor-Wannengebiet und dem umgebenden Substrat die Diode bildet.
  • Beispiel 5: Gleichrichtereinrichtung gemäß einer beliebigen Kombination der Beispiele 1 bis 4, wobei das Halbleitersubstrat eine Epitaxieschicht enthält, die ebenfalls mit Dotierstoffen des ersten Dotierungstyps dotiert ist, wobei das zumindest eine Wannengebiet in der Epitaxieschicht angeordnet ist.
  • Beispiel 6: Gleichrichtereinrichtung gemäß einer beliebigen Kombination der Beispiele 1 bis 5, wobei das zumindest eine Wannengebiet ein Wannenkontaktgebiet enthält; wobei die Bias-Spannung an das Wannenkontaktgebiet angelegt wird.
  • Beispiel 7: Gleichrichtereinrichtung gemäß einer beliebigen Kombination der Beispiele 1 bis 6, wobei das Anodenterminal ein Referenzpotential ist, das als Massepotential für die Steuerschaltung und die Vorspannschaltung dient.
  • Beispiel 8: Gleichrichtereinrichtung gemäß einer beliebigen Kombination der Beispiele 1 bis 7, wobei die Steuerschaltung dazu ausgebildet ist, den Anfang der Ein-Zeitperiode durch Detektieren, dass die Diode leitend geworden ist, zu detektieren.
  • Beispiel 9: Gleichrichtereinrichtung gemäß einer beliebigen Kombination der Beispiele 1 bis 8, wobei die Steuerschaltung dazu ausgebildet ist, den Beginn der Ein-Zeitperiode durch Detektieren, dass der Spannungsabfall über der Diode eine definierte erste Schwellenwertspannung erreicht hat, zu detektieren.
  • Beispiel 10: Gleichrichtereinrichtung gemäß Beispiel 9, wobei die Steuerschaltung dazu ausgebildet ist, das Ende der Ein-Zeitperiode durch Detektieren, dass der Spannungsabfall über dem Laststrompfad des ersten Halbleiterschalters eine definierte zweite Schwellenwertspannung erreicht hat, zu detektieren.
  • Beispiel 11: Gleichrichtereinrichtung gemäß Beispiel 10, wobei sich der zweite Schwellenwertpegel näher an Null befindet als der erste Schwellenwertpegel.
  • Beispiel 12: Gleichrichtereinrichtung gemäß einer beliebigen Kombination der Beispiele 1 bis 11, die weiterhin zumindest einen zweiten MOS-Transistor aufweist, der einen Laststrompfad, der zu dem Laststrompfad des ersten MOS-Transistors parallel geschaltet ist, aufweist.
  • Beispiel 13: Gleichrichtereinrichtung gemäß Beispiel 12, die weiterhin ein Transistor-Wannengebiet aufweist, das in dem Substrat angeordnet und mit Dotierstoffen des zweiten Dotierungstyps dotiert ist; wobei das Transistor-Wannengebiet ein Bodygebiet des ersten MOS-Transistors und des zweiten MOS-Transistors bildet und wobei ein pn-Übergang zwischen dem Transistor-Wannengebiet und dem umgebenden Substrat die Diode bildet.
  • Beispiel 14: Gleichrichtereinrichtung gemäß Beispiel 12 oder 13, wobei die Steuerschaltung dazu ausgebildet ist, den ersten MOS-Transistor und den zweiten MOS-Transistor im Wesentlichen zur selben Zeit einzuschalten.
  • Beispiel 15: Gleichrichtereinrichtung gemäß einer beliebigen Kombination der Beispiele 1 bis 14, wobei die Steuerschaltung dazu ausgebildet ist, den zweiten MOS-Transistor später als den ersten MOS-Transistor auszuschalten.
  • Beispiel 16: Gleichrichtereinrichtung gemäß Beispiel 15, wobei die Steuerschaltung dazu ausgebildet ist, das Ende der Ein-Zeitperiode durch Detektieren, dass der Spannungsabfall über den Laststrompfaden der ersten MOS-Transistor- und der zweiten MOS-Transistor-Halbleiterschalter eine definierte zweite Schwellenwertspannung erreicht hat, zu detektieren, und wobei der zweite MOS-Transistor, nachdem der erste MOS-Transistor ausgeschaltet wurde, auf die Detektion hin, dass der Spannungsabfall über den Laststrompfaden des ersten MOS-Transistors und des zweiten MOS-Transistors eine definierte dritte Schwellenwertspannung erreicht hat, ausgeschaltet wird.
  • Beispiel 17: Gleichrichtereinrichtung gemäß Beispiel 16, wobei sich die dritte Schwellenwertspannung näher bei Null befindet als die zweite Schwellenwertspannung.
  • Beispiel 18: Gleichrichtereinrichtung gemäß einer beliebigen Kombination der Beispiele 1 bis 17, wobei das Anodenterminal und das Kathodenterminal die einzigen externen Terminals der Gleichrichtereinrichtung sind.
  • Beispiel 19: Gleichrichtereinrichtung gemäß Beispiel 13, optional in Kombination mit einem beliebigen anderen Beispiel, wobei der erste MOSFET und der zweite MOSFET beide aus einer Mehrzahl von Transistorzellen, die in dem Transistor-Wannengebiet angeordnet sind, zusammengesetzt sind.
  • Beispiel 20: Gleichrichtereinrichtung gemäß Beispiel 19, wobei die ersten und zweiten MOSFETs vertikale DMOS-Transistoren sind.
  • Beispiel 21: Gleichrichtereinrichtung gemäß einer beliebigen Kombination der Beispiele 1 bis 20, wobei die Steuerschaltung dazu ausgebildet ist: den Anfang der Ein-Zeitperiode durch Detektieren eines ersten Zeitpunkts, zu dem der Spannungsabfall über der Diode eine definierte dritte Schwellenwertspannung erreicht hat, zu detektieren; das Ende der Ein-Zeitperiode durch Detektieren eines zweiten Zeitpunkts, zu dem der Spannungsabfall über dem Laststrompfad des ersten MOS-Transistors eine definierte zweite Schwellenwertspannung erreicht hat, zu detektieren; und jegliche Detektion des zweiten Zeitpunkts für eine definierte Maskierungszeitperiode auszumaskieren.
  • Beispiel 22: Gleichrichtereinrichtung gemäß Beispiel 21, wobei die Maskierungszeitperiode basierend auf der Ein-Zeitperiode in einem vorangehenden Zyklus der Eingangswechselspannung eingestellt wird.
  • Beispiel 23: Gleichrichtereinrichtung gemäß einer beliebigen Kombination der Beispiele 1 bis 22, wobei die Steuerschaltung eine Versorgungsschaltung aufweist, die dazu ausgebildet ist, eine interne Versorgungsspannung für die Steuerschaltung und die Vorspannschaltung basierend auf der Substratspannung zu erzeugen, wobei die Versorgungsschaltung einen Pufferkondensator aufweist.
  • Beispiel 24: Ein weiteres Beispiel betrifft ein Verfahren zum Betrieb einer Gleichrichtereinrichtung, wobei die Gleichrichtereinrichtung einen MOS-Transistor und eine Diode, die zwischen einem Anodenterminal und einem Kathodenterminal parallel gekoppelt sind, aufweist. Das Verfahren beinhaltet das Detektieren, ob die Diode in Vorwärtsrichtung vorgespannt ist, und das Einschalten des MOS-Transistors auf die Detektion hin, dass die Diode in Vorwärtsrichtung vorgespannt ist, durch eine Steuerschaltung. Die Steuerschaltung ist zumindest teilweise in zumindest ein Wannengebiet eines Halbleitersubstrats der Gleichrichtereinrichtung integriert. Das Verfahren beinhaltet weiterhin das Detektieren, während die Diode in Vorwärtsrichtung vorgespannt ist, dass die Spannung über der Gleichrichtereinrichtung zwischen dem Kathodenterminal und dem Anodenterminal eine bestimmte Schwellenwertspannung erreicht, und das Ausschalten des MOS-Transistors auf die Detektion hin, dass die Spannung über der Gleichrichtereinrichtung den bestimmten Schwellenwert erreicht hat. Darüber hinaus beinhaltet das Verfahren das Vorspannen des zumindest einen Wannengebiets durch Anlegen einer Bias-Spannung an das zumindest eine Wannengebiet, so dass der pn-Übergang in Rückwärtsrichtung vorgespannt wird.
  • Beispiel 25: Verfahren gemäß Beispiel 24, wobei das Vorspannen des zumindest einen Wannengebiets das Verwenden einer Ladungspumpe, um die Bias-Spannung zu erzeugen, und das Anlegen der Bias-Spannung zwischen einem Wannenkontaktgebiet des Wannengebiets aufweist.
  • Beispiel 26: Verfahren gemäß Beispiel 25, wobei das Vorspannen des zumindest einen Wannengebiets das Aktivieren und Deaktivieren der Ladungspumpe abhängig von einem Spannungspegel, der in dem zumindest einen Wannengebiet vorliegt, aufweist.
  • Beispiel 27: Verfahren gemäß Beispiel 26, wobei die Ladungspumpe aktiviert wird, wenn der in dem zumindest einen Wannengebiet vorliegende Spannungspegel über einer Schwellenwertspannung liegt oder diese übersteigt.

Claims (27)

  1. Gleichrichtereinrichtung, die aufweist: ein Halbleitersubstrat (101, 102), das mit Dotierstoffen eines ersten Dotierungstyps (n) dotiert ist; zumindest ein Wannengebiet (200, 300), das in dem Halbleitersubstrat (101, 102) angeordnet und mit Dotierstoffen eines zweiten Dotierungstyps (p) dotiert ist; wobei das zumindest eine Wannengebiet (200, 300) und das umgebende Halbleitersubstrat (101, 102) einen pn-Übergang bilden; ein Anodenterminal (A) und ein Kathodenterminal (K), die durch einen Laststrompfad eines ersten MOS-Transistors (MP) und eine zu dem Laststrompfad parallel geschaltete Diode (DR) verbunden sind; eine Eingangswechselspannung (VAC), die zwischen das Anodenterminal (A) und das Kathodenterminal (K) angelegt wird; eine Steuerschaltung (11), die dazu ausgebildet ist, den ersten MOS-Transistor (MP) für eine Ein-Zeitperiode, während der die Diode (DR) in Vorwärtsrichtung vorgespannt ist, einzuschalten; wobei der erste MOS-Transistor (MP) und die Diode (DR) in das Halbleitersubstrat (101, 102) integriert sind und die Steuerschaltung (11) zumindest teilweise in dem zumindest einen Wannengebiet (200, 300) angeordnet ist; und eine Vorspannschaltung, die dazu ausgebildet ist, eine Bias-Spannung (VPISO) zu erzeugen, die an das zumindest eine Wannengebiet (200, 300) angelegt wird, so dass der pn-Übergang in Rückwärtsrichtung vorgespannt wird.
  2. Gleichrichtereinrichtung gemäß Anspruch 1, wobei die Vorspannschaltung aufweist: eine Ladungspumpe (CP), die dazu ausgebildet ist, die Bias-Spannung (VPISO), die zwischen das Wannengebiet (200, 300) und das umgebende Halbleitersubstrat (101, 102) angelegt wird, zu erzeugen.
  3. Gleichrichtereinrichtung gemäß Anspruch 2, wobei die Vorspannschaltung weiterhin aufweist: einen Komparator (CMP3), der mit der Ladungspumpe (CP) gekoppelt und dazu ausgebildet ist, die Ladungspumpe (CP) abhängig von einem in dem zumindest einem Wannengebiet (200, 300) vorliegenden Spannungspegel (VTH) zu aktivieren und zu deaktivieren.
  4. Gleichrichtereinrichtung gemäß einem der Ansprüche 1 bis 3, die weiterhin aufweist: ein Transistor-Wannengebiet, das in dem Halbleitersubstrat (101, 102) angeordnet und mit Dotierstoffen vom zweiten Dotierungstyp (p) dotiert ist; wobei das Transistor-Wannengebiet ein Bodygebiet (103) des ersten MOS-Transistors (MP) bildet und ein pn-Übergang zwischen dem Transistor-Wannengebiet und dem umgebenden Halbleitersubstrat (101, 102) die Diode (DR) bildet.
  5. Gleichrichtereinrichtung gemäß einem der Ansprüche 1 bis 4, wobei das Halbleitersubstrat (101, 102) eine Epitaxieschicht (101') enthält, die ebenfalls mit Dotierstoffen des ersten Dotierungstyps (n) dotiert ist, wobei das zumindest eine Wannengebiet (200, 300) in der Epitaxieschicht (101') angeordnet ist.
  6. Gleichrichtereinrichtung gemäß einem der Ansprüche 1 bis 5, wobei das zumindest eine Wannengebiet (200, 300) ein Wannenkontaktgebiet (202, 302) enthält; wobei die Bias-Spannung (VPISO) an das Wannenkontaktgebiet (202, 302) angelegt wird.
  7. Gleichrichtereinrichtung gemäß einem der Ansprüche 1 bis 6, wobei das Anodenterminal (A) ein Referenzpotential ist, das als Massepotential für die Steuerschaltung (11) und die Vorspannschaltung dient.
  8. Gleichrichtereinrichtung gemäß einem der Ansprüche 1 bis 7, wobei die Steuerschaltung (11) dazu ausgebildet ist, den Anfang der Ein-Zeitperiode durch Detektieren, dass die Diode (DR) leitend geworden ist, zu detektieren.
  9. Gleichrichtereinrichtung gemäß einem der Ansprüche 1 bis 8, wobei die Steuerschaltung (11) dazu ausgebildet ist, den Beginn der Ein-Zeitperiode durch Detektieren, dass der Spannungsabfall (VSUBST) über der Diode (DR) eine definierte erste Schwellenwertspannung (VON) erreicht hat, zu detektieren.
  10. Gleichrichtereinrichtung gemäß Anspruch 9, wobei die Steuerschaltung (11) dazu ausgebildet ist, das Ende der Ein-Zeitperiode durch Detektieren, dass der Spannungsabfall (VSUBST) über dem Laststrompfad des ersten MOS-Transistors (MP1) eine definierte zweite Schwellenwertspannung (VOFF1) erreicht hat, zu detektieren.
  11. Gleichrichtereinrichtung gemäß Anspruch 10, wobei sich die zweite Schwellenwertspannung (VOFF1) näher an Null befindet als die erste Schwellenwertspannung (VON).
  12. Gleichrichtereinrichtung gemäß einem der Ansprüche 1 bis 11, die weiterhin aufweist: zumindest einen zweiten MOS-Transistor (MP2), der einen Laststrompfad, der zu dem Laststrompfad des ersten MOS-Transistors (MP1) parallel geschaltet ist, aufweist.
  13. Gleichrichtereinrichtung gemäß Anspruch 12, die weiterhin aufweist: ein Transistor-Wannengebiet, das in dem Halbleitersubstrat (101, 102) angeordnet und mit Dotierstoffen des zweiten Dotierungstyps (p) dotiert ist; wobei das Transistor-Wannengebiet ein Bodygebiet (103) des ersten MOS-Transistors (MP1) und des zweiten MOS-Transistors (MP2) bildet und wobei ein pn-Übergang zwischen dem Transistor-Wannengebiet und dem umgebenden Halbleitersubstrat (101, 102) die Diode (DR) bildet.
  14. Gleichrichtereinrichtung gemäß Anspruch 12 oder 13, wobei die Steuerschaltung (11) dazu ausgebildet ist, den ersten MOS-Transistor (MP1) und den zweiten MOS-Transistor (MP2) im Wesentlichen zur selben Zeit (ti) einzuschalten.
  15. Gleichrichtereinrichtung gemäß einem der Ansprüche 12 bis 14, wobei die Steuerschaltung (11) dazu ausgebildet ist, den zweiten MOS-Transistor später (MP2) als den ersten MOS-Transistor (MP1) auszuschalten.
  16. Gleichrichtereinrichtung gemäß Anspruch 15, wobei die Steuerschaltung (11) dazu ausgebildet ist, das Ende der Ein-Zeitperiode durch Detektieren, dass der Spannungsabfall (VSUBST) über den Laststrompfaden des ersten MOS-Transistors (MP1) und des zweiten MOS-Transistors (MP2) eine definierte zweite Schwellenwertspannung (VOFF1) erreicht hat, zu detektieren, und wobei der zweite MOS-Transistor (MP2), nachdem der erste MOS-Transistor (MP1) ausgeschaltet wurde, auf die Detektion hin, dass der Spannungsabfall über den Laststrompfaden des ersten MOS-Transistors (MP1) und des zweiten MOS-Transistors (MP2) eine definierte dritte Schwellenwertspannung (VOFF2) erreicht hat, ausgeschaltet wird.
  17. Gleichrichtereinrichtung gemäß Anspruch 16, wobei sich die dritte Schwellenwertspannung (VOFF2) näher bei Null befindet als die zweite Schwellenwertspannung (VOFF1).
  18. Gleichrichtereinrichtung gemäß einem der Ansprüche 1 bis 17, wobei das Anodenterminal (A) und das Kathodenterminal (K) die einzigen externen Terminals der Gleichrichtereinrichtung (10) sind.
  19. Gleichrichtereinrichtung gemäß Anspruch 13, wobei der erste MOS-Transistor (MP1) und der zweite MOS-Transistor (MP2) beide aus einer Mehrzahl von Transistorzellen, die in dem Transistor-Wannengebiet angeordnet sind, zusammengesetzt sind.
  20. Gleichrichtereinrichtung gemäß Anspruch 19, wobei die ersten und zweiten MOS-Transistoren vertikale DMOS-Transistoren sind.
  21. Gleichrichtereinrichtung gemäß einem der Ansprüche 1 bis 20, wobei die Steuerschaltung (11) dazu ausgebildet ist: den Anfang der Ein-Zeitperiode durch Detektieren eines ersten Zeitpunkts (t1), zu dem der Spannungsabfall (VSUBST) über der Diode (DR) eine definierte erste Schwellenwertspannung (VON) erreicht hat, zu detektieren, das Ende der Ein-Zeitperiode durch Detektieren eines zweiten Zeitpunkts (t2), zu dem der Spannungsabfall (VSUBST) über dem Laststrompfad des ersten MOS-Transistors (MP1) eine definierte zweite Schwellenwertspannung (VOFF1) erreicht hat, zu detektieren, und jegliche Detektion des zweiten Zeitpunkts (t2) für eine definierte Maskierungszeitperiode (TMASK) auszumaskieren.
  22. Gleichrichtereinrichtung gemäß Anspruch 21, wobei die Maskierungszeitperiode (TMASK) basierend auf der Ein-Zeitperiode in einem vorangehenden Zyklus der Eingangswechselspannung (VAC) eingestellt wird.
  23. Gleichrichtereinrichtung gemäß einem der Ansprüche 1 bis 22, wobei die Steuerschaltung (11) aufweist: eine Versorgungsschaltung (12), die dazu ausgebildet ist, eine interne Versorgungsspannung (Vs) für die Steuerschaltung (11) und die Vorspannschaltung basierend auf der Substratspannung (VSUBST) zu erzeugen, wobei die Versorgungsschaltung (12) einen Pufferkondensator (Cs) aufweist.
  24. Verfahren zum Betrieb einer Gleichrichtereinrichtung (10), die einen MOS-Transistor (MP) und eine Diode (DR), die zwischen einem Anodenterminal (A) und einem Kathodenterminal (K) parallel gekoppelt sind, aufweist, wobei das Verfahren aufweist: Detektieren, dass die Diode (DR) in Vorwärtsrichtung vorgespannt ist; und Einschalten des MOS-Transistors (MP) auf die Detektion hin, dass die Diode (DR) in Vorwärtsrichtung vorgespannt ist, durch eine Steuerschaltung (11), wobei die Steuerschaltung (11) zumindest teilweise in zumindest ein Wannengebiet (200, 300) eines Halbleitersubstrats (101, 102) der Gleichrichtereinrichtung (10) integriert ist; Detektieren, während die Diode (DR) in Vorwärtsrichtung vorgespannt ist, dass die Spannung (VSUBST) über der Gleichrichtereinrichtung (10) zwischen dem Kathodenterminal (K) und dem Anodenterminal (A) eine bestimmte Schwellenwertspannung (VOFF) erreicht; Ausschalten des MOS-Transistors (MP) auf die Detektion hin, dass die Spannung (VSUBST) über der Gleichrichtereinrichtung (10) die bestimmte Schwellenwertspannung (VOFF) erreicht hat; und Vorspannen des zumindest einen Wannengebiets (200, 300) durch Anlegen einer Bias-Spannung (VPISO) an das zumindest eine Wannengebiet (200, 300), so dass der pn-Übergang in Rückwärtsrichtung vorgespannt wird.
  25. Verfahren gemäß Anspruch 24, wobei das Vorspannen des zumindest einen Wannengebiets (200, 300) aufweist: Verwenden einer Ladungspumpe (CP), um die Bias-Spannung (VPISO) zu erzeugen, und Anlegen der Bias-Spannung (VPISO) an ein Wannenkontaktgebiet (202, 302) des Wannengebiets (200, 300).
  26. Verfahren gemäß Anspruch 25, wobei das Vorspannen des zumindest einen Wannengebiets (200, 300) aufweist: Aktivieren und Deaktivieren der Ladungspumpe (CP) abhängig von einem Spannungspegel (VTH), der in dem zumindest einen Wannengebiet (200, 300) vorliegt.
  27. Verfahren gemäß Anspruch 26, wobei die Ladungspumpe (CP) aktiviert wird, wenn der in dem zumindest einen Wannengebiet (200, 300) vorliegende Spannungspegel über einer Schwellenwertspannung (VTH) liegt oder diese übersteigt.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10291146B2 (en) * 2017-03-30 2019-05-14 Infineon Technologies Ag Gate driver circuit for a rectifier device including a cascade of transistor stages
DE102018113146B4 (de) * 2018-06-01 2020-02-06 Infineon Technologies Ag Gleichrichtereinrichtung und Halbleitereinrichtung
DE202020107185U1 (de) * 2019-12-23 2021-01-13 Knowles Electronics, Llc Mikrofonanordnung, die eine Gleichstrom-Vorspannungsschaltung mit tiefer Grabenisolation aufweist

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050167742A1 (en) 2001-01-30 2005-08-04 Fairchild Semiconductor Corp. Power semiconductor devices and methods of manufacture
US20080165556A1 (en) 2003-10-31 2008-07-10 Stmicroelectronics S.A. Control of a MOS Transistor as rectifying element
US20160094210A1 (en) 2014-09-30 2016-03-31 Stmicroelectronics S.R.L. Driver device for transistors, and corresponding integrated circuit
US20160315553A1 (en) 2013-12-13 2016-10-27 Hitachi Power Semiconductor Device, Ltd. Rectifier, Alternator, and Power Converter

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3491797B2 (ja) 1995-12-05 2004-01-26 株式会社デンソー 車両用発電装置
DE19742930C1 (de) 1997-09-29 1998-11-19 Siemens Ag Leistungsschalter mit Überlastschutz
US6768623B1 (en) 2000-11-17 2004-07-27 Texas Instruments Incorporated IC excess current detection scheme
US7842568B2 (en) 2006-06-28 2010-11-30 Great Wall Semiconductor Corporation Lateral power semiconductor device for high frequency power conversion system, has isolation layer formed over substrate for reducing minority carrier storage in substrate
US8125244B2 (en) * 2006-08-15 2012-02-28 Koninklijke Philips Electronics N.V. Low voltage electronic module interface
DE602006015829D1 (de) 2006-12-22 2010-09-09 St Microelectronics Des & Appl Synchrongleichrichter mit präzisen Ein-/Ausschaltzeiten
US7852639B2 (en) * 2007-05-22 2010-12-14 Harris Corporation Low-loss rectifier with optically coupled gate shunting
DE102007060219A1 (de) * 2007-12-14 2009-06-18 Robert Bosch Gmbh Gleichrichterschaltung
JP5133952B2 (ja) 2009-09-08 2013-01-30 日立オートモティブシステムズ株式会社 車両用交流発電機の整流装置
US8853776B2 (en) * 2011-09-21 2014-10-07 Infineon Technologies Austria Ag Power transistor with controllable reverse diode
JP2013069750A (ja) * 2011-09-21 2013-04-18 Sharp Corp 半導体装置及びその製造方法
US8649199B2 (en) * 2011-10-29 2014-02-11 Ixys Corporation Low forward voltage rectifier
JP5717915B2 (ja) 2012-02-24 2015-05-13 三菱電機株式会社 電力用スイッチング回路
US9356535B2 (en) * 2013-08-14 2016-05-31 Stmicroelectronics S.R.L. Control method for rectifier of switching converters
US9240728B2 (en) 2013-08-14 2016-01-19 Stmicroelectronics S.R.L. Control device for rectifiers of switching converters
US9406754B2 (en) * 2014-07-30 2016-08-02 Infineon Technologies Ag Smart semiconductor switch

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050167742A1 (en) 2001-01-30 2005-08-04 Fairchild Semiconductor Corp. Power semiconductor devices and methods of manufacture
US20080165556A1 (en) 2003-10-31 2008-07-10 Stmicroelectronics S.A. Control of a MOS Transistor as rectifying element
US20160315553A1 (en) 2013-12-13 2016-10-27 Hitachi Power Semiconductor Device, Ltd. Rectifier, Alternator, and Power Converter
US20160094210A1 (en) 2014-09-30 2016-03-31 Stmicroelectronics S.R.L. Driver device for transistors, and corresponding integrated circuit

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DE102018115055A1 (de) 2018-12-27
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