CN108696152B - 整流器装置和用于操作整流器装置的方法 - Google Patents

整流器装置和用于操作整流器装置的方法 Download PDF

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Abstract

本文描述了整流器装置和用于操作整流器装置的方法。根据一个示例，该整流器装置包括：半导体衬底；阳极端子和阴极端子，其通过第一MOS晶体管的负载电流路径和与负载电流路径并联连接的二极管相连接。交流输入电压被可操作地施加在阳极端子与阴极端子之间。此外，控制电路耦合到第一MOS晶体管的栅电极并且被配置成在导通时段内导通第一MOS晶体管，在该导通时段期间，二极管被正向偏置。栅极驱动器电路被包括在控制电路中并且包括缓冲电容器以及连接在缓冲电容器与第一MOS晶体管的栅电极之间的两个或更多个晶体管级的级联。

Description

整流器装置和用于操作整流器装置的方法
技术领域
本公开内容涉及电力供应，具体涉及整流器电路和装置以及相关的方法和装置。
背景技术
在电力网中，电力通常由于各种原因以交流(AC)的形式分配给用户。此外，例如在机动车辆中使用交流发电机来生成交流电流。在许多应用中，交流电流必须转换成直流电流(DC)，以便为需要DC电源的电子电路或其他装置提供DC电源。这种转换过程被称为整流。用于构建整流器的标准元件是硅二极管。存在几种类型的整流器。一种常见的类型是单相全波整流器，其通常使用以桥配置(所谓的格雷兹(Graetz)桥)连接的四个二极管构建。作为补充说明，应该指出的是，由电力网提供的交流电压(例如120伏或230伏)通常在被整流之前利用变压器被转换为较低的电压。在机动车辆领域，交流发电机通常会生成多相输出电压，并且合适的三相全波整流器可以例如包括六个二极管。此外，也可以例如在(DC/DC或AC/DC)开关转换器中使用整流器二极管。
硅二极管的正向电压约为0.6伏至0.7伏。肖特基二极管和锗二极管具有约0.3伏的稍低的正向电压。pn结(即二极管)的正向电压取决于半导体材料，因此实际上可以认为对于通常基于硅的特定半导体制造技术是常数参数(在忽略温度相关性的情况下)。也就是说，硅二极管将始终产生(在室温下)每安培负载电流约600毫瓦至700毫瓦的功耗。由四个二极管构成的二极管桥(桥式整流器)，因此产生负载电流的约1.2瓦特/安培至1.4瓦特/安培(RMS)的功耗，这是因为两个二极管总是在二极管电桥中正向偏置。特别是对于相对较低的电压(例如5至15伏)，整流器中的功耗可能是总生成功率的重要部分。
为了降低整流器装置中的功耗，可以使用称为主动整流的技术。因此，硅二极管被诸如功率MOS场效应晶体管(MOSFET)或功率双极结型晶体管(BJT)之类的功率晶体管取代，与简单的硅二极管相比功率晶体管具有相对较低的导通电阻并因此可以产生显著较低的电压降。然而，通常需要相对复杂的控制电路来将晶体管同步地切换到交流电压。特别地，发明人认识到关于功率晶体管的控制的几个问题，这些问题是由施加到硅衬底的电压是交流电压这一事实引起的，其中功率晶体管被集成在硅衬底上。
发明内容
本文描述了一种整流器装置。根据一个示例，整流器装置包括半导体衬底；阳极端子和阴极端子，其通过第一MOS晶体管的负载电流路径和与负载电流路径并联连接的二极管连接。交流输入电压可操作地施加在阳极端子与阴极端子之间。此外，控制电路耦合到第一MOS晶体管的栅电极并且被配置成在导通时段内导通第一MOS晶体管，在该导通时段期间，二极管被正向偏置。栅极驱动器电路包括在控制电路中并且包括缓冲电容器以及连接在缓冲电容器与第一MOS晶体管的栅电极之间的两个或更多个晶体管级的级联。
此外，本文描述了用于操作整流器装置的方法。根据一个示例，整流器装置包括在阳极端子和阴极端子之间并联耦合的MOS晶体管和二极管，并且该方法包括检测二极管是正向偏置的；以及在检测到二极管正向偏置时，通过控制电路导通MOS晶体管。该方法还包括当二极管被正向偏置时，检测在阴极端子与阳极端子之间的整流器装置两端的电压达到特定阈值电压；一旦检测到整流器装置两端的电压达到了特定阈值就关断MOS晶体管，其中导通MOS晶体管包括利用两个或更多晶体管级的级联将MOS晶体管的栅极与缓冲电容器连接。
附图说明
参考以下描述和附图可以更好地理解本发明。附图中的部件不一定按比例绘制，而是着重于说明本发明的原理。此外，在附图中，相似的附图标记表示相同的部分。在附图中：
图1作为说明性示例示出了由四个二极管构成的单相全波整流器电路；
图2示出了可用于替换整流器电路中的二极管的功率MOSFET，其中，在本文描述的实施方式中，功率MOSFET在导通时是反向导通的；
图3是示出图2的功率MOSFET的示例性实现方式的半导体本体的截面图；
图4是示出图2的功率MOSFET的电路图以及被配置成当体二极管变为正向偏置时主动地导通MOSFET的控制电路；
图5是示出在MOSFET连接至负载并且在被提供有交流电压时不主动导通的情况下，图4的MOSFET的体二极管两端的电压的时序图；
图6是示出示例性电源电路的电路图，其可以被包括在控制电路中以向用于导通和关断图4的MOSFET的控制逻辑供电；
图7A和7B是示出当提供有交流电压时图4的MOSFET的切换的时序图；
图8是示出用于如图7A和7B的时序图中所示导通和关断图4的MOSFET的一个示例性控制逻辑的框图；
图9包括更详细地示出图8的控制逻辑的功能的四个时序图；
图10示出了可以用在图8的控制电路中的、用于掩蔽MOSFET的提前关断的定时器电路；
图11包括更详细地示出图10的定时器电路的功能的时序图；
图12示出了图4的示例的替代方案，其中使用两个或更多个功率MOSFET而不是单个功率MOSFET；
图13包括示出图12的整流器装置两端的电压降的时序图，其中当被激活时两个功率MOSFET的MOS沟道在二极管正向偏置的情况下旁路体二极管，并且其中两个功率MOSFET被顺次关断；
图14示出了示例性控制逻辑，其类似于图8的示例但适用于如图12所示的具有两个功率MOSFET的整流器装置；
图15包括示出图14的控制逻辑的功能的时序图；
图16示出了说明用于操作整流器装置的一个示例性方法的流程图；
图17是适用于导通和关断图4的功率MOSFET的栅极驱动器电路的一个一般性示例，栅极驱动器可以是控制电路的一部分；
图18更详细地示出了图17的示例；
图19示出了包括由图17和图18的栅极驱动器电路使用的驱动信号的时序图。
具体实施方式
如上所述，存在几种类型的整流器。作为说明性示例，图1示出了单相全波整流器，该整流器利用以桥配置(所谓的Graetz桥或桥式整流器)连接的四个二极管D1、D2、D3、D4来构建。图1还示出了AC电压源G，其可以表示例如电网、变压器的次级侧，诸如机动车辆中使用的交流发电机之类的AC发电机、或任何其他常见的AC电压源。电压源G提供被供给桥式整流器的交流电压VAC。电容器C1可以被连接至桥式整流器的输出端以减小DC输出电压VDC的纹波。在图1的示例中，机动车辆电池BAT耦合到桥式整流器，使得电池可以被发电机G充电。硅二极管通常具有约0.6伏到0.7伏的正向电压，并且因此可能导致显著的功耗。为了降低功耗，硅二极管可以被包括可控半导体开关的整流器装置所取代。在图2所示的示例中，整流器装置10包括功率MOS晶体管MP，其具有与功率MOS晶体管MP的负载电流路径(漏-源电流路径)并联耦合的本征二极管DR(体二极管)。整流器装置10的阳极和阴极对应于本征二极管的阳极和阴极，并分别标记为A和K。在本文描述的示例中，功率MOS晶体管是具有作为MOSFET体二极管的本征二极管的MOSFET。然而，在本上下文中，也可以将IGBT(其也通过MOS栅极导通和关断)视为MOS晶体管，其中IGBT可以具有被集成在同一半导体管芯中的像IGBT一样的反向二极管。
与已知的有源整流器电路(也称为“同步整流器”)不同，MOSFET MP以反向导通模式工作。实质上，(例如在图1的桥式整流器中使用的)标准整流二极管被功率MOSFET的体二极管代替，其在MOSFET导通时可以被MOSFET的MOS沟道旁路。也就是说，当体二极管正向偏置时，MOSFET被导通(使MOS沟道导通)，从而旁路通过体二极管的电流路径。当二极管DR反向偏置时，MOSFET MP始终关断。在图2所示的示例中，整流器装置10具有仅两个端子，第一端子A(阳极端子，连接至体二极管DR的阳极)和第二端子K(阴极端子，连接至体二极管DR的阴极)。如后面将要解释的那样，用于导通和关断MOSFET MP的控制电路可以与MOSFET MP集成在同一半导体管芯中，并且集成的控制电路的内部供电可以从施加在两个端子A和K处的AC电压内部地产生。
图3示出了图2的功率MOSFET MP在硅衬底中的一个示例性实现。在本示例中，使用由多个晶体管单元构成的垂直晶体管结构来实现MOSFET。术语“垂直”通常用于功率晶体管的背景中，并且指负载电流路径(MOS沟道)的方向，其相对于由半导体衬底的底平面限定的水平面垂直延伸。因此，术语“垂直”可用于将垂直晶体管与其中负载电流路径(MOS沟道)平行于水平面延伸的平面晶体管区分开。在本示例中，垂直MOS晶体管被实现为所谓的沟槽晶体管，其具有布置在硅本体中形成的沟槽中的栅电极。然而，可以使用其他类型的垂直功率晶体管或其他类型的晶体管。
在图3的示例中，半导体本体100基本上由半导体衬底101(晶片)形成，在该半导体衬底101上利用外延生长沉积(例如单晶)半导体层101’。半导体衬底101和半导体层101’可以掺杂有第一掺杂类型的掺杂剂，例如n型掺杂剂，其中与高度掺杂的衬底101(标记为n+)相比，半导体层101’中的掺杂剂浓度可以低得多(因此标记为n-)。通过各向异性蚀刻工艺在半导体层中形成沟槽110。沟槽110从半导体本体100的顶表面垂直延伸到半导体本体100中并被填充有导电材料(例如高度掺杂的多晶硅)，以在沟槽110内形成栅电极112。栅电极112通过在用所述导电材料填充沟槽之前设置在沟槽110的内表面上的氧化物层111与周围的半导体本体100隔离。
例如利用第一掺杂工艺(例如掺杂剂的扩散工艺或离子注入)使半导体层101’的上部掺杂有第二掺杂类型的掺杂剂，例如，p型掺杂剂。得到的p掺杂区通常称为本体区103，而半导体层101’的剩余的n掺杂部分(直接邻接衬底101)形成MOS晶体管的所谓的漂移区102。随着沟槽110向下延伸到漂移区102，本体区103被分割成与相应的多个晶体管单元相关联的多个本体区。
第二掺杂工艺(例如掺杂剂的扩散工艺或离子注入)被用于形成源极区105。因此，MOSFET MP也被称为DMOS(双扩散金属氧化物半导体)晶体管。源极区掺杂有与衬底101相同类型的掺杂剂(例如n型掺杂剂)。掺杂剂的浓度可以相当高(因此标记为n+)，但不一定等于衬底101中的掺杂剂的浓度。源极区105从半导体本体的顶表面开始并邻接沟槽112垂直地延伸到半导体本体中。可以在相邻的沟槽110之间形成掺杂有与本体区103相同类型的掺杂剂的本体接触区104，以使得能够在半导体本体100的顶表面处电接触本体区103。源极区105和本体接触区104通过形成功率MOSFET(DMOS晶体管)的源电极S的导电层115(例如金属层)而在半导体本体100的顶表面处电接触。由此，各个晶体管单元并联电连接。沟槽110中的栅电极112必须与导电层115隔离并且例如在沟槽110的末端(其在图3中不可见)也彼此连接。漏电极D由在半导体本体100的底表面处的另一导电层116形成。
MOSFET的体二极管DR(也参见图3)也在图3的截面图中示出。其由(在每个晶体管单元中的)本体区103与漂移区102之间的过渡处的pn结形成。源电极S(其电连接至源极区和体接触区)因此也是二极管DR的阳极，并且漏电极D也是二极管DR的阴极。根据图3的示例设计的晶体管或类似的晶体管设计是已知的(有时称为DMOS晶体管)，因此不再进一步详细解释。
此时应该提到的是，MOS晶体管MP不是集成在衬底中的唯一部件。用于控制MOS晶体管MP的开关操作所需的所有其他电路也被集成在同一半导体本体100中。本文中描述的实施方式可以被设计为两端(two-terminal)整流器装置(阳极或参考端子A以及阴极或衬底端子K)，其具有仅两个外部引脚并且其行为与二极管基本相同。与常规二极管不同，本文描述的整流器装置可以被设计成具有非常低的正向电压，因为当体二极管正向偏置时，低阻MOS沟道旁路通过体二极管DR的电流路径。以下，将第一端子A(阳极端子，对应于功率MOSFET MP的源电极)处的电位表示为参考电压VREF，而将第二端子K(阴极端子，对应于功率MOSFET MP的漏电极)处的电压表示为衬底电压VSUBST(存在于衬底101中的电压，参见图3)。图4更详细地示出了图2的整流器装置10。因此，整流器装置包括MOSFET/DMOS晶体管MP(其包括本征反向二极管DR，参见图2)和连接至MOSFET MP的栅极端子的控制电路11。如上所述，MOSFET MP及其本征体二极管DR还有控制电路11分别连接在第一端子A与第二端子K之间。第一端子(阳极)处的电位VREF可以被限定为零伏(0V)并且因此可以被认为是集成在半导体本体100中的所有电路的参考电位或接地电位。关于参考电位VREF，衬底电压VSUBST可以从约-0.7伏(在室温下)的最小负值(即，体二极管DR的负向电压)变化到施加在两个端子A和K之间的交流输入电压VAC的正峰值VAC_MAX。在图4的示例中，整流器装置10通过电阻器RV由AC电源Q供电。提供整流器装置10应当被视为用于解释整流器装置的功能的仅假设示例。
图5是示出在假设情况下衬底电压VSUBST相对于参考电位VREF的波形的时序图，其中整流器装置10中包括的MOSFET MP从不导通，并且因此负载电流iL只能经由体二极管DR通过整流器装置10。在该示例中，进一步假定交流输入电压VAC被施加到整流器装置10和负载的串联电路(参见图4，电阻器RV)。在不失一般性的情况下，参考电位VREF可以被限定为0V。当体二极管DR被反向偏置(VSUBST>0V)时，衬底电压VSUBST跟随交流输入电压VAC并且负载电流近似为零(二极管DR阻塞)。当体二极管DR是正向偏置(VSUBST<0V)时，只要交流输入电压VAC高于体二极管DR的负正向电压-VD(例如，VAC>-0.6V)，衬底电压VSUBST就跟随交流输入电压VAC。然而，当交流输入电压VAC变得低于体二极管DR的负正向电压-VD(例如，VAC<-0.6V)时，衬底电压将近似地限于体二极管DR的负正向电压-VD(例如，VSUBST≈-0.6V)，二极管DR导通，并且(负)衬底电压与交流输入电压VAC之间的差值是负载两端的电压降。实际上通过整流器装置10的负载电流iL(当VAC<-VD时)取决于负载。
如上所述，整流器装置10两端的约600mV至700mV(在室温下)的电压降可能导致显著的功耗。为了降低在体二极管DR正向偏置时的参考电压VSUBST，可以导通MOS晶体管MP以使MOS晶体管MP的MOS沟道导通。在这种情况下，体二极管DR经由由MOS沟道提供的低欧姆电流路径被旁路。然而，在体二极管DR反向偏置(即阻塞)的时段内，MOS晶体管应保持关断。控制MOS晶体管MP的开关操作的逻辑电路包括在控制电路11中(见图4)。
如图4所示，控制电路11耦合在施加有交流输入电压的两个端子A和K之间(见图4)。然而，控制电路11中的一些电路部件需要DC供电电压以正确工作。因此，控制电路11包括至少一个电源电路，其提供用于为控制电路11的各种其他电路部件供电的内部供电电压VS。在更详细地解释控制电路11的示例实现及其功能之前，参考图6解释电源电路的两个示例性实现。
图6所示的示例性电源电路12耦合在分别连接至MOSFET MP的源极和漏极的第一(阳极)端子A(参考电势VREF)与第二(阴极)端子K(衬底电压VSUBST)之间。由二极管DS和齐纳二极管DZ构成的串联电路电连接在(在衬底电压VSUBST处的)衬底与(在参考电位VREF处的)MOSFET MP的源极之间。缓冲电容器CS与齐纳二极管DZ并联连接，如图6所示。当衬底电压VSUBST的电平高于电容器CS两端的电压VIN与二极管DS的正向电压之和时，电容器CS经由二极管DS充电。齐纳二极管DZ将电容器CS两端的电容器电压VIN限制为由齐纳二极管DZ的齐纳电压确定的最大值。此外，当衬底电压VSUBST下降到低于电容器电压VIN的值时，二极管DS防止电容器CS经由衬底放电。电容器电压VIN可以作为输入电压被提供给电压调节器装置REG，并且输入电压VIN当衬底电压VSUBST低时由电容器CS缓冲。电压调节器REG的经调节的输出电压被表示为VS。经调节的输出电压VS可以被视为用于向集成在整流器装置10中的任何电路(例如逻辑电路)供电的内部供电电压。
周期检测电路15也在图6中示出但不是电源电路12的一部分，其本质上包括比较器CMPNC，该比较器被配置成在其输出端发信号通知衬底电压VSUBST的新周期。比较器CMPNC可以由内部供电电压VS供电。在本示例中，比较器将衬底电压VSUBST与阈值电压VNC进行比较，阈值电压VNC可以等于参考电压VREF或者可以是几毫伏范围内的小的正值。阈值电压VNC被施加到比较器CMPNC的反相输入端，并且衬底电压VSUBST被施加到比较器CMPNC的非反相输入端。因此，当衬底电压VSUBST升高到阈值电压VNC以上时，比较器CMPNC在其输出端产生上升沿。该上升沿可以触发单触发器MF，单触发器MF连接至比较器CMPNC的输出端并且在交流衬底电压VSUBST的每个周期中产生具有限定脉冲长度的复位脉冲。
注意到，图6的电路应当被视为说明性示例，并且还可以以各种替代方式来实现。例如，齐纳二极管DZ可以由被配置成将电容器电压限制到期望的最大值的任何钳位电路来代替。根据应用，可以省略齐纳二极管。电容器CS可以由在衬底电压太低而不能对电容器CS充电时提供能够缓冲输入电压VIN的足够电容的任何电路(例如，几个电容器的串联或并联电路)所替代。在一些实现中，电压调节器REG可以由提供类似功能的其他电路代替。如果电容器CS的电容足够高以确保可接受的低纹波，则也可以省略调节器REG。如提到的那样，可以考虑对图6的基本示例进行各种修改和增强。例如，源极跟随器(follower)可以连接在二极管DS的阴极与电压调节器REG之间，其中，源极跟随器的栅极连接至基本恒定的电压(其例如利用齐纳二极管生成)。这会将电容器电压限制到期望的最大值并降低电流消耗。
图7A是示出根据图4的基本示例实现的整流器装置的一个示例性实施方式的功能的时序图。特别地，示出了MOS晶体管MP的导通和关断。除了在当前示例中当本征体二极管DR被正向偏置时功率MOS晶体管MP导通以经由激活的MOS沟道旁路体二极管之外，图7A的图基本上与图5的图相同。体二极管DR的旁路导致整流器装置10两端的电压降，其明显低于常规二极管的正向电压。图7B的第一图示出了图7A中所示的波形的放大细节。图7A示出衬底电压VSUBST的完整周期，而图7B的第一图仅示出衬底电压VSUBST为负的周期的约后半部分。图7B的第二图示出施加到MOS晶体管MP以将其导通和关断的栅极电压的简化波形。图7B的第三图示出了包括复位脉冲的复位信号RES，其可以由图6所示的周期检测电路15生成。如图7A和图7B所示，当控制电路11检测到衬底电压VSUBST为负(即，二极管DR正向偏置)时，MOS晶体管MP导通。为了确定用于导通和关断MOS晶体管MP的时刻(即MOS晶体管MP的导通时段TON的开始和结束)，可以如下所述使用负阈值电压VON和VOFF。因此，当衬底电压VSUBST达到或低于第一阈值VON时，MOS晶体管MP导通。在本示例中，在时刻t1满足条件VSUBST＝VON，并且栅极电压VG(参见图7B的第二图)被设置为高电平以导通MOS晶体管MP。当衬底电压VSUBST在周期结束时达到或超过第二阈值VOFF时，MOS晶体管MP再次关断。在本示例中，在时间t2处满足条件VSUBST＝VOFF，并且栅极电压VG(参见图7B的第三图)被设置为低电平以关断MOS晶体管MP。当在时间t2处关断MOS晶体管MP时，衬底电压VSUBST可能在下一个周期开始时(在时刻tNC的复位脉冲)再次上升到正值之前突然下降到-VD。
当MOS晶体管MP导通时，衬底电压VSUBST等于RON·iL，其中RON是激活的MOS沟道的导通电阻。在本示例中，使用仅两个阈值分别导通和关断MOS晶体管MP。然而，可以使用两个或更多个阈值来导通和/或关断。在这种情况下，通过随后导通/关断功率MOSFET的两组或更多组晶体管单元，功率MOSFET逐渐被导通/关断。稍后参照图12描述功率MOSFET以两个步骤关断的整流器装置的更详细示例。
再参照图7A，第一阈值VON和第二阈值VOFF都是负的(注意参考电压VREF被限定为零)，但高于MOS晶体管MP的体二极管DR的负正向电压-VD。此外，第二阈值VOFF高于第一阈值VON。也就是说，在本示例中满足条件-VD<VON<VOFF<0，例如，VON＝-250mV以及VOFF＝-50mV，而-VD≈-600mV。如图7B所示，MOS晶体管应该在每个周期第一次满足条件VSUBST＝VON时仅导通一次。当在同一周期内再次满足该条件时，应该防止MOS晶体管MP的第二次导通(例如在时刻t2导通，参见图7B的第一图)。类似地，当在一个周期结束时满足条件VSUBST＝VOFF时，应关断MOS晶体管MP。如果在一个周期内较早地满足该条件(例如在时间t1之后不久，如果RON·iL(t1)>VOFF)，则应防止MOS晶体管提前关断。为了避免MOS晶体管的不期望的提前关断，控制电路可以包括防止特定时间段内的关断的计时器。下面参照图8描述可以包括在控制电路11中的控制逻辑的一个示例性实现。
图8是示出用于控制电路11(参见图4)的控制逻辑的一个示例性实现的框图，控制逻辑被设计为如图7A和图7B的时序图所示导通和关断MOS晶体管MP。在图8的电路中使用的各种电路部件可以由例如图6所示的(内部供电电压VS)电源电路12供电。在本示例中，控制逻辑包括比较器CMP1，其在第一输入端(例如反相输入端)处接收衬底电压VSUBST，以及在第二输入端(例如非反相输入端)处接收阈值电压VR。衬底电压VSUBST和阈值电压VR通过产生二进制比较器输出信号C(高/低逻辑信号)的比较器CMP1进行比较。反相器I1连接至比较器输出端并产生反相比较器输出信号
Figure GDA0002560043480000101
当衬底电压VSUBST达到阈值电压VR时，在比较器输出信号C中出现电平转换(取决于从低电平到高电平的实现，或者从高电平到低电平的实现)。在本示例中，当衬底电压VSUBST低于阈值电压VR时，比较器CMP1产生高电平。
为了实现图7B所示的开关方案，可以使用例如电子开关SW将阈值电压VR从第一值VON切换到第二值VOFF(以及从第二值VOFF切换到第一值VON)。在本示例中，电子开关SW被配置成向第二比较器输入端施加第一阈值电压VON或第二电压VOFF(作为参考电压VR)。比较器输出端经由掩蔽电路110耦合到SR触发器SR1的置位和复位输入端。掩蔽电路110被设计成防止功率MOSFET MP的多次导通和不期望的提前关断。当比较器输出信号C(例如，通过特定的电平或电平转变)指示衬底电压VSUBST已经达到阈值电压VR＝VON时，SR触发器SR1被激活。当比较器输出信号C指示衬底电压VSUBST已经达到阈值电压VR＝VOFF时，SR触发器SR1被复位，其中参考电压VR在SR触发器SR1已经被激活之后的某个时间从VON变为VOFF并且当SR触发器SR1被去激活时从VOFF变回VON。SR触发器SR1的输出信号ON发信号通知MOS晶体管MP的导通和关断(例如经由栅极驱动器电路13)。在本示例中，当SR触发器SR1的输出信号ON被设置为高电平时，MOS晶体管MP被导通，并且当SR触发器SR1的输出信号ON被重置为低电平时，MOS晶体管MP被关断(也参见图7B)。
如上所述，提供了连接在比较器CMP1与SR触发器SR1之间的掩蔽电路110，以避免功率MOS晶体管MP的多次导通以及在衬底电压VSUBST的一个周期内的提前关断。为了确保SR触发器SR1在衬底电压VSUBST的每个周期中仅被设置一次，掩蔽电路110包括也被称为“单触发”的边缘触发单稳态触发器MF1。单稳态触发器MF1被配置成响应于施加到单稳态触发器MF1的输入端的比较器输出信号C中的上升沿而在其输出端处生成单个脉冲。一旦单稳态触发器MF1生成了输出脉冲(“触发”)以设置SR触发器SR1，则在单稳态触发器MF1例如通过复位信号RES复位之前不能生成另外的输出脉冲。复位信号RES可以由图6中所示的电源电路或被配置成检测衬底电压VSUBST的新周期的开始的任何其他电路来提供。实质上，一旦生成用于SR触发器SR1的置位脉冲，单稳态触发器MF1的输出端(以及因此SR触发器SR1的置位输入端(S))就在衬底电压VSUBST的剩余周期内被掩蔽。
此外，掩蔽电路110包括可以耦合在SR触发器SR1的输出端(Q)与(例如经由门电路G1的)SR锁存器FL2的复位输入端(R)之间的定时器电路TMR。定时器电路TMR由SR触发器SR1的输出信号ON触发，并且在SR触发器SR1已经被置位之后直接产生除定义的时间段TMASK之外具有高电平的输出信号(掩蔽信号X)。也就是说，掩蔽信号在时间段TMASK期间呈现低电平。在信号X为低时，用于复位SR触发器SR1(并且因此用于关断MOS晶体管MP)的(由反相器I1提供的)任何复位信号被掩蔽。SR触发器SR1可以通过反相比较器输出信号
Figure GDA0002560043480000111
中的复位脉冲进行复位，反相比较器输出信号
Figure GDA0002560043480000112
经由与(AND)门G1提供给SR触发器SR1的复位输入端(R)，当(提供给与门G1的第一输入端的)掩蔽信号X处于低电平时与门G1使信号
Figure GDA0002560043480000113
消隐。换言之，施加到与门G1的第二输入端的反相比较器输出信号
Figure GDA0002560043480000114
在时间段TMASK期间不能从第二输入端传递到与门G1的输出端，这是因为掩蔽信号X强制与门G1的输出为低电平。
定时器电路TMR也可以触发从比较器CMP1所使用的参考电压VR＝VON切换到VR＝VOFF。基本上，一旦激活SR触发器SR1(其由信号ON指示)就触发切换。然而，切换延迟了一段时间TMASK。因此，信号X可以使用与门G2与输出信号ON相结合。因此，通过与门G2的输出来触发从VR＝VON切换到VR＝VOFF。在本示例中，可以通过复位信号
Figure GDA0002560043480000115
触发从VR＝VOFF到VR＝VON的切换。
下面参照图9所示的时序图进一步描述图8的示例性控制逻辑的功能。图9的第一时序图基本上与图7B的顶图相同，并且示出了周期的第二部分，在此期间衬底电压VSUBST为负值。当衬底电压VSUBST变为负值时，其保持下降直到在时刻t1达到比较器阈值电压VR＝VON(见图9的第一图)。在此时刻t1，比较器CMP1(参见图8)的比较器输出上升到高电平，从而触发单触发单稳态触发器MF1，其产生脉冲以设置SR触发器SR1。SR触发器SR1的输出信号ON在图9的第三图中以虚线示出。一旦激活SR触发器SR1，晶体管MP的MOS沟道就经由栅极驱动器13被激活。一旦MOS沟道导通，衬底电压VSUBST就升高到接近零伏，即到RON·i(t1)，其中i(t1)是时刻t1处的负载电流，RON是MOS沟道的导通电阻。乘积RON·i(t1)可能在约100mV的范围内。根据MOS晶体管MP的实现、负载电流以及温度，该值可以更低或更高。随着衬底电压VSUBST在t1之后上升，比较器输出信号C再次下降到低电平(见图9中的第二图)，使得比较器的输出在时刻t1仅出现短脉冲。
如上面参照图8所提到的，定时器电路TMR在时刻t1处被触发并且输出掩蔽信号X，该掩蔽信号X在时刻t1之后在时间段TMASK内处于低电平(直到tX＝t1+TMASK)。在时刻tX处，掩蔽信号X(见图9的第三个图，实线)再次上升到高电平，并且使用门G2的输出信号(逻辑合取(conjunction)X与ON)来触发比较器CMP1所使用的阈值电压从VR＝VON至VR＝VOFF的切换。因此，在激活MOS晶体管MP之后，在时间段TMASK内切换比较器阈值电压VR。阈值电压VOFF将(为负但)接近零伏并且因此可以高于第一阈值电压VON。在本示例中，当比较器参考电压VR从VON设定到VOFF时，比较器输出信号C将在时刻tX处从低电平上升到高电平。在时刻t2，衬底电压VSUBST(＝RON·i(t)在时刻t1与t2之间)达到比较器阈值VR＝VOFF，导致比较器输出信号C下降至低电平，从而触发SR触发器SR1复位(参见图8，时刻t2处的信号C中的下降沿通过反相器I1转换成上升沿)并且关断MOS晶体管MP。结果，负载电流i(t2)被MOS晶体管的本征反向二极管DR接管，并且因此衬底电压VSUBST下降到电压-VD，其是体二极管DR的负正向电压(室温下-VD≈-600mV)。MOS晶体管MP的关断(在时刻t2)与周期结束(衬底电压VSUBST中的随后的过零点)之间的时间段相对较短使得能量耗散保持较低。
衬底电压VSUBST的周期时间可以取决于应用。当AC电压(例如经由变压器)由电网提供时，则周期时间基本恒定在约20ms(对于50Hz AC电压)或16.7ms(对于60Hz AC电压)或60ms(对于16.7HZ AC电压)。在这样的应用中，由定时器电路TMR指示的时间TMASK可以被设置为恒定值。然而，在其他应用中，例如在机动车辆中，AC电压可以例如通过交流发电机生成，并且AC电压的频率随着交流发电机(其可以连接至机动车辆的内燃机)的转速变化。在这种应用中，可能需要根据AC电压的频率或周期时间来调节时间TMASK，该时间对应于衬底电压VSUBST的周期时间。图10示出了一个示例性模拟电路，其可以用于灵活地设置时间段TMASK以及时刻tX(参见图9)，在该时刻阈值从VON改变到VOFF。应该理解的是，利用计数器或积分器的数字实现可以是所描述的模拟实现的替代方案，并且本领域技术人员将能够容易地构思基本上提供与所描绘的示例相同功能的各种数字和模拟实现。
通常，掩蔽电路110是被配置成测量衬底电压VSUBST的前一周期期间MOS晶体管MP的导通时间TON的长度(参见图7B)的子系统。这种测量可以以各种方式实现；它可以数字地(例如，使用计数器)以及模拟地(例如使用积分器)实现。掩蔽电路110的输出X在MOS晶体管MP的导通(例如参见图9，时刻t1)与在前一周期期间的MOS晶体管MP的导通时间TON的约50％(TMASK≈0.5·TON)之间处于低电平(≈0V)。这个百分比可以取决于实际的实现不同于50％。然而，掩蔽时间TMASK应该足够长以防止MOS晶体管MP的提前关断。可以理解，约0.5的比值TMASK/TON仅仅是一个说明性的示例。在其他实现方式中，比值可以低于或高于0.5。此外，比值TMASK/TON可以取决于衬底电压VSUBST的频率并且因此取决于交流发电机的转速。对于较高的交流发电机速度，可以选择较高的TMASK/TON比值。
如上所述，掩蔽电路110防止功率MOS晶体管MP在所定义的掩蔽(消隐)时间TMASK内关断。然而，在实际应用中(例如对由机动车辆交流发电机生成的电压进行整流)，可能发生不希望的异常情况，其中衬底电压在掩蔽时间TMASK期间可能变为正值。在这种情况下，掩蔽电路可以被保护电路撤销(或去激活)，保护电路被配置成关断MOS晶体管MP以避免短路。
图10的电路示出了在图8中所示的控制逻辑的掩蔽电路110中使用的定时器电路TMR的一个示例性实现。图10的部分(a)包括两个基本相同的充电电路(标记为“级A”和“级B”)，其可以被用于根据交流衬底电压VSUBST的周期时间灵活地确定时间段TMASK。每个充电电路包括电容器CA、CB，电容器CA、CB在一个周期内由恒定电流iQ充电时间段TON(参见图7B)并且在随后的周期中由恒定电流2·iQ放电。因此，电容器CA、CB放电所需的时间确定了时间段TMASK，由于放电电流是充电电流的两倍，因此时间段TMASK为TON/2。如上所述，与2·iQ(导致上述比值0.5)不同的放电电流是可行的。通常，r·iQ的放电电流会导致比值1/r。应当理解，使用数字电路诸如计数器或数字积分器、比较器等可以容易地实现基本上相同的功能。
电容器CA、CB分别连接至电流源QA1、QA2和QB1、QB2。电流源QA1和QB1产生充电电流iQ，而电流源QA2和QB2产生放电电流2·iQ。电流源QA1、QA2、QB1和QB2中的每个可以通过各自的开关SWA1、SWA2、SWB1和SWB2导通和关断。充电电流iQ由电流源QA1和QB1产生，而放电电流2·iQ由电流阱(sink)QA2和QB2产生。两个充电电路以交替的方式工作。也就是说，电容器CA在偶数周期期间被充电并且在衬底电压VSUBST的奇数周期期间被放电，而电容器CB在奇数周期期间被充电并且在衬底电压VSUBST的偶数期间被放电。在本示例中，信号P可以用于区分偶数周期和奇数周期，其中高电平(P＝1)可以指示奇数周期而低电平可以指示偶数周期。此外，电容器仅在MOSFET MP导通时，即当信号ON处于高电平(ON＝1，参见图8)时被充电和放电。因此，开关SWA1和SWB2在ON＝1和P＝0(逻辑与ON&
Figure GDA0002560043480000141
)时导通，而SWA2和SWB1在ON＝1和P＝1(逻辑与ON&P)时导通。当电容器CA、CB由恒定电流2·iQ放电时，相应的电容器电压VA或VB分别经由另外的开关SWA3或SWB3施加到比较器CMP的输入端。只要电容器CA、CB放电，比较器CMP就在其输出端发出低电平信号，在本示例中，在功率MOSFET MP激活之后的时段TMASK＝TON/2内放电。可以看出无论时间段TON的实际持续时间如何，放电所需的时间总是充电所需时间(即TON)的一半。最后，比较器输出信号被反相以产生掩蔽信号X，其在时间段TMASK期间呈现低电平(也参见图9)。
图10的部分(b)示出了可以用于生成信号P的电路的一个示例。图10的示例基本包括连接以形成分频器的钟控D锁存器。也就是说，锁存器在时钟输入CLK处接收复位信号RES作为输入信号，而反相的锁存器输出
Figure GDA0002560043480000142
被反馈到锁存器输入端D。信号P在非反相锁存器输出端Q被提供。如上所述，可以使用两个与门来获得控制开关SWA1、SWA2、SWA3、SWB1、SWB2、SWB3所需的逻辑与ON&
Figure GDA0002560043480000143
和ON&P。
图10的示例性定时器电路的功能(具有比值TMASK/TON≈0.5)由图11中所示的时序图进一步说明。图11的第一时序图示出了交流衬底电压VSUBST的两个周期(周期时间TCYCLE)(参见图7A)。图11的第二时序图示出了相对应的复位信号，其在每个时刻tNC呈现短的复位脉冲，在该时刻衬底电压超过阈值电压VNC。在本示例中，阈值电压VNC具有小的正值(例如80mV)。然而，阈值电压VNC也可以是零(参见图6中的周期检测电路)。图11的第三时序图和第四时序图示出了由图10的部分(b)中所示的电路产生的信号P及其反相
Figure GDA0002560043480000151
可以看出，信号P的周期是2·TCYCLE，并且P在衬底电压VSUBST的奇数周期期间呈现高电平，并且在偶数周期期间呈现低电平。图11的第五时序图示出了SR触发器SR1的输出信号ON(参见图8和图9)。图11的第六时序图和第七时序图分别示出了电容器CA和CB两端的电容器电压VA和VB。如上所述，两个电容器CA和CB以交替方式充电和放电。也就是说，代表电容器电压的两个信号波形相对于彼此偏移了一个周期TCYCLE。可以看出，电容器CA和CB在时间TON(即，在时刻t1和t2之间)内充电并且在时间TON/2(即，在时刻t1和tx之间)内放电。在图11的第八时序图中示出比较器输出信号
Figure GDA0002560043480000152
并且在第九时序图中示出了掩蔽信号X。可以看出，当信号ON发信号通知导通功率MOS晶体管MP时，掩蔽信号X下降到低电平，并且在掩蔽时间TMASK(在本示例中等于TON/2)之后返回高电平。如上所述，不同的比值可能适用于其他实现方式。
如上面关于图3所提到的，功率MOS晶体管MP可以被实现为由多个晶体管单元组成的垂直MOSFET。也就是说，各个晶体管单元的源极-漏极电流路径(或者IGBT情况下的发射极-集电极电流路径)并联连接以形成晶体管MP。为了导通和关断晶体管，所有晶体管单元的栅电极连接，使得栅电极被同时充电和放电。在下面描述的实施方式中，整流器装置10包括两个或更多个并联连接但具有单独的栅极端子的MOS晶体管MP1、MP2。MOS晶体管MP1、MP2可以由单个单元阵列的晶体管单元形成，其中第一组晶体管单元的栅电极连接至晶体管MP1的栅极端子以及第二组晶体管单元的栅电极连接至晶体管MP2的栅极端子，而单元阵列的所有晶体管单元共享公共源电极和公共漏电极。在一个示例中，第一组晶体管单元可以包括单元阵列中的大约90％的晶体管单元，而第二组包括剩余的10％。这种具有两个功率MOS晶体管MP1和MP2的整流器装置10的示例由图12中的等效电路示出。与图4的示例不同，控制电路11需要产生两个栅极信号VG1和VG2而不是一个栅极信号，以导通和关断晶体管MP1和MP2。进一步的描述涉及如图12所示的其中两个MOS晶体管MP1和MP2并联电连接的示例。然而，应当指出的是，也可以另外使用三个或更多个MOS晶体管的并联电路。
图13的时序图示出了用于在二极管DR(其是晶体管MP1和MP2的体二极管)正向偏置的情况下导通和关断包括在图12的整流器装置10中的MOS晶体管MP1和MP2的一个示例性切换方案。类似于图7B的示例，当控制电路11检测到衬底电压VSUBST为负(即二极管DR正向偏置)时，两个MOS晶体管MP1和MP2都导通。为了确定用于导通和关断MOS晶体管MP1和MP2的时刻，可以如下所述使用负阈值电压VON、VOFF1和VOFF2。因此，当衬底电压VSUBST达到或下降至低于第一阈值VON时，两个MOS晶体管MP1和MP2都导通。在本示例中，在时刻t1满足条件VSUBST＝VON，并且栅极电压VG1和VG2(参见图13的第二图和第三图)被设置为高电平以导通MOS晶体管MP1和MP2。然而，与图7B的示例不同，当在周期结束时衬底电压VSUBST达到或超过第二阈值VOFF1时，仅再次关断第一MOS晶体管MP1，而第二MOS晶体管MP2保持导通。在本示例中，在时刻t2满足条件VSUBST＝VOFF1，并且栅极电压VG1(参见图13的第二图)被设置为低电平以关断MOS晶体管MP1。当在时刻t2关断MOS晶体管MP1时，由于形成MOS晶体管MP2的那些晶体管单元的关断而导致总导通电阻RON增加，移除衬底电压VSUBST可能突然下降至较低的电平。然而，随着负载电流iL朝向周期末尾减小，当衬底电压VSUBST达到第三阈值电平VOFF2时，衬底电压保持升高并且第二MOS晶体管MP2最终也被关断。只要两个MOS晶体管MP1和MP2都关断，衬底电压则VSUBST就会在下一个周期开始时(在时刻tNC的复位脉冲)再次上升到正值之前突然下降至-VD。
图14是示出用于控制电路11(参见图12)的控制逻辑的一个示例性实现的框图，该控制电路被设计成如图13的时序图中所示导通和关断MOS晶体管MP1和MP2。用于图14的电路中的各种电路部件可以由电源电路12提供，例如如图6所示(内部电源电压VS)。实质上，图14的示例是图8的示例的增强版本。激活和去激活SR触发器SR1所需的控制逻辑基本上与先前图8的示例相同。然而，如上所述，SR触发器SR1的输出信号表示为ON1，并且相应的阈值表示为VOFF1。除了图8的示例之外，本控制逻辑包括另一个SR触发器SR2、另一个比较器CMP2，并且掩蔽电路110包括附加的与门G3。两个SR触发器SR1和SR2的置位输入连接成使触发器同时置位。SR触发器SR2的输出信号表示为ON2并被提供至产生相应的栅极信号VG2的栅极驱动器13’。
比较器CMP2接收衬底电压VSUBST和第二阈值电压VOFF2作为输入信号，其中衬底电压被提供至非反相输入端并且第二阈值电压VOFF2被提供至比较器CMP2的反相输入端，使得比较器当衬底电压VSUBST超过第二阈值电压VOFF2时输出信号为高电平。如图13所示，当衬底电压VSUBST达到第二阈值电压VOFF2时，第二MOS晶体管MP2将被关断。因此，当比较器CMP2指示衬底电压VSUBST已经达到第二阈值电压VOFF2时，比较器CMP2的输出(经由掩蔽电路110)耦接至SR触发器SR2的复位输入以便使SR触发器SR2去激活。掩蔽电路110防止两个晶体管MP1和MP2的不期望的提早关断。为了防止在时间段TMASK期间关断第二晶体管MP2，掩蔽信号X使比较器CMP2的输出信号消隐，使得它不能复位SR触发器SR2。这个消隐由与门G3以与与门G1使提供至SR触发器SR1的复位信号消隐相同的方式完成(参见图8)。
图14的控制逻辑的功能由图15中所示的时序图进一步说明。图15的第一时序图示出了交流衬底电压VSUBST和所提及的五个阈值电平VON、VOFF1、VOFF2、VPROT和VNC。图15的第二时序图和第三时序图分别示出了SR触发器SR1和SR2的输出信号ON1和ON2。当衬底电压VSUBST达到阈值电压VON时，信号ON1和ON2在时刻t1都被设置为高电平。当衬底电压VSUBST在时刻t2达到阈值电压VOFF1时，信号ON1被设置回低电平(set back)，并且当衬底电压VSUBST在时刻t3达到阈值电压VOFF2时，信号ON2被设置回低电平。图15的第四时序图示出了掩蔽信号X并且图15的第五时序图示出了复位信号RES。图15的第六时序图示出了比较器CMP1使用的阈值电压VR如何在掩蔽时段TMASK开始时从VON切换到VPROT，然后在掩蔽时段TMASK结束时切换到VOFF1，然后在时刻t2(当第一MOS晶体管MP1的关断被触发时)到VOFF2，并且最终在时刻t3(当第二MOS晶体管MP2的关断被触发时)返回到VON。再次指出的是，如果衬底电压VSUBST在掩蔽时段TMASK期间(由于某种异常)上升到高于阈值VPROT，则信号ON1和ON2两者将立即被复位成低电平。
如图15的第一时序图所示，由图14的控制逻辑使用四个阈值电压。在本文中所描述的示例中，三个阈值电压可以是负的。例如，阈值电压VON可以是-250mV，阈值电压VOFF1可以是-50mV，阈值电压VOFF2可以是-20mV，并且阈值电压VNC可以是+600mV。应理解的是，这些数字必须被看作是说明性的示例并且实际值可能不同。在功率MOS晶体管的晶体管单元在单个步骤中关断的情况下(参见图4的具有一个功率MOS晶体管MP的示例)，不需要阈值电压VOFF2。在功率MOS晶体管的晶体管单元在两个以上的步骤中关断的情况下，则可能需要额外的阈值电压。然而，阈值电压VOFF1和VOFF2也可以相等。理论上，阈值电压VOFF1和VOFF2可以被设置为零。然而，由于生产容差，小的负值可能有助于确保比较器不会太迟关断功率MOS晶体管。例如，由于提到的容差，零伏特的阈值电压VOFF可能导致比较器实际在+20mV处切换。图15的最后一个图示出了类似于图9的第四图的阈值的切换。
应该理解，关于图8和图14中所示的控制逻辑的示例，本领域技术人员可以找到基本上提供相同或类似功能的各种其他电路实现。因此，重点是，本文中所示出的实现只能被看作是说明性的示例。本领域技术人员将容易地找到提供与所描述的示例基本相同的功能的各种其他实现。实际上，实际的实现可能在很大程度上取决于用于制造集成电路的半导体技术。此外，应当理解的是，所描绘的实现由简化的等效电路来表示，其中省略了描述示例不需要的部件。然而，本领域技术人员将能够容易地以任何合适的半导体技术来实现所描绘的示例。
图16示出了说明用于操作整流器装置的一个示例性方法的流程图，该整流器装置可以根据本文描述的示例之一(例如，如图4所示的整流器装置10)来实现。因此，整流器装置包括并联耦接在整流器装置的第一端子和第二端子之间的半导体开关和二极管(参见例如图4的MOSFET MP，二极管DR)。根据图16的示例，该方法包括检测二极管DR是正向偏置的(参见图16，步骤M1)。例如可以通过检测整流器装置10两端的电压VSUBST下降至低于阈值电压VON来完成该检测，如图7A和7B所示。一旦检测到二极管DR正向偏置，半导体开关MP就导通(参见图16，步骤M2)。该方法还包括在二极管DR正向偏置时检测电压VSUBST达到阈值电压VOFF(参见图16，步骤M3)。当检测到电压VSUBST已经达到阈值电压VOFF时，半导体开关MP关断(参见图16，步骤M4)。
在整流器装置被实现为具有两个或更多个半导体开关(例如，如图12中所示的具有MOSFET MP1和MP2)的情况下，关断可以以两个步骤实现，例如如图13所示。再次指出的是，各方法步骤可以以各种不同的方式实现。这些涵盖了使用数字和模拟以及混合信号电路。数字电路可以包括硬线电路部件以及由软件指令控制的可编程处理器(例如微控制器等)。
以下描述涉及可包括在控制电路11(参见例如图4和图12)中的栅极驱动器电路13和13’(参见例如图8和图14)的一些方面。如以上详细说明的，当功率MOS晶体管的体二极管DR变为正向偏置时，即当衬底电压VSUBST下降至低于参考电压VON(参见例如图7A和7B)时，功率MOS晶体管MP(或图12的示例中的功率MOS晶体管MP1和MP2)导通。当衬底电压VSUBST低于参考电位VREF(VREF＝0V)时，需要将导通功率MOS晶体管MP所需的足够高的DC电压缓存在电容器中。为了导通功率MOS晶体管MP，存储在电容器中的电荷可以用于对功率MOS晶体管MP的栅极电容充电。用于连接电容器和栅极的半导体开关需要具有高电压(HV)隔离。然而，在一些半导体技术中，HV p沟道MOSFET不可用。“高电压”(HV)和“低电压”(LV)特性可能取决于所使用的制造技术。通常，LV MOS晶体管中的跨栅极隔离的最大可允许电压及其最大阻断电压显著低于在正常工作期间在半导体管芯中出现的最大电压(例如，最大衬底电压VAC_MAX，参见图5)。在本文中的示例中，LV MOS晶体管可以具有最大阻断电压以及跨栅极隔离的低于衬底电压VSUBST的峰值电平的最大电压。相比之下，HV MOS晶体管可以在更高的电压下工作，直到衬底电压VSUBST的峰值电平。如果功率MOS晶体管MP是n沟道MOSFET(如在本文中描述的示例中那样)，则用于将电容器与栅极连接的半导体开关可以是p沟道MOS晶体管。然而，如上所述，根据用于制造集成电路的半导体制造技术，具有(例如通过栅极氧化物提供的)HV隔离的p沟道MOS晶体管可能不可用。
图17示出了栅极驱动器电路13的一个示例性实现方式，其中具有低电压(LV)隔离的两个或更多个晶体管级(参见图17，级1、级2、级3、级4)的级联被用来代替具有HV隔离的p沟道MOS晶体管。栅极驱动器电路包括缓冲电容器CX，缓冲电容器CX可以经由充电电路连接至衬底(或者提供衬底电位VSUBST的任何电路节点)，充电电路例如可以是二极管DX，使得在衬底电压VSUBST足够高以使二极管DX正向偏置的情况下缓冲电容器CX被周期地充电。其他类型的充电电路可以包括例如晶体管而不是简单的二极管。电容器电压表示为VX。充电电路(二极管DX)还被配置成在衬底电压VSUBST低于电容器电压VX时防止电容器CX的放电。在本示例中，缓冲电容器CX被配置成在衬底电压VSUBST为负(即，低于参考电位VREF＝0V)时用作用于栅极驱动器电路13的电源。为了保持缓冲电容器CX的电容(及其尺寸)较小，该电容器被实现为HV电容器并且(当忽略二极管DX两端的电压降时)基本上被充电直至衬底电压VSUBST的峰值电平VAC_MAX(参见图7A)。存储在电容器CX中的电荷QX与电容和电压的乘积成比例，即QX＝CX·VAC_MAX。因此，电压VAC_MAX越高，用于特定电荷的所需电容器尺寸越小。
为了导通功率MOS晶体管MP，其栅电极G可以连接至缓冲电容器CX。这使得能够通过存储在缓冲电容器CX中的电荷来充电功率MOS晶体管MP的栅极电容。在本示例中，在栅电极G和缓冲电容器之间的电连接由级联的两个或更多晶体管级提供。如图17所示，级联晶体管级被连接在缓冲电容器CX和功率MOS晶体管MP的栅电极G之间。在本示例中，“晶体管级的级联”是指各个晶体管级的负载电流路径(即，源极-漏极电流路径)串联连接，使得跨整个级联的电压降分布在级联中的单独晶体管级之间。在本示例中，晶体管级(参见图17，级1-4)由下拉网络131导通，该下拉网络131耦接至晶体管级的控制电极并且被配置成响应于驱动信号ON激活单独的晶体管级。例如，该驱动信号可以由图8的示例性控制电路的SR锁存器SR1提供，或者可以是指示功率MOS晶体管MP的导通或关断的任何其他信号。只要功率MOS晶体管MP根据逻辑的状态(参见例如图8中的SR锁存器SR1)被激活则驱动信号ON就可以为高或者是给定长度的脉冲。在后一种情况下，栅极保留浮置，直到下拉网络被激活以导通晶体管级(参见图19)。
在本示例中，晶体管级中的每个晶体管级(参见图17，级1-4)包括具有低电压(LV)隔离(LV MOS晶体管)的MOS晶体管以及过电压保护电路。LV MOS晶体管可以是p沟道MOSFET(PMOS晶体管)。在这种情况下，单独的晶体管级(级1至级4)的控制电极是PMOS晶体管的栅电极。在每个晶体管级中，过电压保护电路被耦接至相应的LV MOS晶体管的栅电极，使得跨LV MOS晶体管的栅极电介质的电压降被限制到期望的最大电压，该最大电压低于最大电容器电压VX。标记为CLAMP的钳位电路132耦接至功率MOS晶体管MP的栅电极G，并被配置成将施加到功率MOS晶体管MP的栅电极G的电压VG限制到最大电压VGMAX(即，VG≤VGMAX)。
可以利用耦接至功率MOS晶体管的栅电极G的单级下拉网络来执行功率MOS晶体管MP的关断。由于栅电极G和参考电位VREF(例如0V)之间的电压VG受到钳位电路132的限制，移除在这种下拉网络中使用的晶体管不需要具有HV特性。在本示例中，通过响应于另外的驱动信号OFF将钳位电路的输入电压从VGMAX设置为VREF(0V)，钳位电路132可以用作下拉网络。因此，只要另外的驱动信号OFF指示功率MOS晶体管的关断，最大栅极电压就被设置为零伏特，并且栅极电压因此被强制为零。在所描绘的实现中，使用电子开关来将钳位电路132的输入电压从VGMAX设置为VREF并且回到VGMAX。驱动信号OFF可以是二进制逻辑信号，也可以是驱动信号ON的反相信号。在其他实现中，可以使用单独的下拉网络来代替钳位电路。
图18更详细地示出了图17的示例。因此，每个晶体管级(例如本示例中的级1、级2、级3和级4)包括具有栅电极、源电极和漏电极的LV PMOS晶体管PLV。在每个晶体管级中，第一齐纳二极管DZ1连接在PMOS晶体管PLV的栅电极和漏电极之间，以便将源栅电压限制到由齐纳二极管DZ1的齐纳电压确定的最大值。因此，跨栅极电介质的电压被限制在由齐纳二极管DZ1确定的最大电压。电阻器R与齐纳二极管DZ1并联连接，以提供给齐纳二极管充电所通过的电流路径。为了限制PMOS晶体管PLV的源极-漏极电压，另一个齐纳二极管DZ2可以在每个晶体管级中并联地连接至相应PMOS晶体管PLV的源极-漏极电流路径。
如从图18中可以看出，包括在晶体管级中的PMOS晶体管PLV的源极-漏极电流路径(负载电流路径)串联连接在电源节点NX(在电源节点NX处提供电容器电压VX)和功率MOS晶体管MP的栅电极G之间。PMOS晶体管PLV的栅电极分别连接至包括n沟道晶体管M1、M2、M3和M4(NMOS晶体管)和电流阱Q1、Q2、Q3和Q4的下拉电路。因此，NMOS晶体管M1连接在级1的PMOS晶体管PLV的栅极与电流阱Q1之间，NMOS晶体管M2连接在级2的PMOS晶体管PLV的栅极与电流阱Q2之间，NMOS晶体管M3连接在级3的PMOS晶体管PLV的栅极与电流阱Q3之间，以及NMOS晶体管M4连接在级4的PMOS晶体管PLV的栅极与电流阱Q4之间。NMOS晶体管M1、M2、M3和M4的栅电极提供有驱动信号ON。NMOS晶体管M1、M2、M3和M4以及电流阱Q1、Q2、Q3和Q4可以被认为是先前图17的示例中所示的下拉网络131的一部分。
为了描述级联晶体管级的功能，首先假定驱动信号ON处于低电平(这指示功率MOS晶体管MP的关断)。因此，所有NMOS晶体管M1、M2、M3和M4关断，并且电流阱Q1、Q2、Q3和Q4与晶体管级断开。结果，PMOS晶体管PLV的栅极(即，栅极-源极电容)经由每个晶体管级中的电阻器R被放电，并且PMOS晶体管PLV关断，并且功率MOS晶体管MP的栅电极G与电路节点NX断开，从而与电容器CX断开。将功率MOS晶体管MP的栅电极G与电路节点NX断开本身不会导致功率MOS晶体管MP的关断，而是将栅电极G切换到浮置状态。然而，为了主动关断功率MOS晶体管MP，功率MOS晶体管MP的栅极G经由另一下拉网络被放电。与先前的图17的示例(其中通过将比较器输入电压从VGMAX设置到VREF而将钳位电路用作下拉网络)相比，该另一下拉网络是使用另一LV NMOS晶体管MC’来被实现的，该另一LV NMOS晶体管MC’耦接在栅电极G与参考电位VREF之间，并且当被激活时使功率MOS晶体管MP的栅电极G放电并且因此响应于另一驱动信号OFF而将其关断。
当驱动信号ON变为高电平(这指示功率MOS晶体管MP的导通)时，所有NMOS晶体管M1、M2、M3和M4导通，并且电流阱Q1、Q2、Q3和Q4连接至晶体管级。在这种情况下，另一个驱动信号OFF必须处于低电平。结果，PMOS晶体管PLV的栅电极被下拉，使得PMOS晶体管PLV导通，其中源栅电压被每个晶体管级中的齐纳二极管DZ1限制。一旦在每个晶体管级中PMOS晶体管PLV导通，功率MOS晶体管MP的栅电极G就经由电路节点NX由存储在缓冲电容器CX中的电荷充电。由比较器CMP3和晶体管MC组成的钳位电路132确保功率晶体管MP的栅极电压不超过最大电压VGMAX。因此，比较器CMP3接收栅极电压VG和最大栅极电压VGMAX，并且被配置成当栅极电压VG超过最大栅极电压VGMAX时将晶体管MC驱动为导通状态。只要晶体管MC导通，栅电极G就放电直到栅极电压VG再次下降至低于最大栅极电压VGMAX，这导致比较器CMP3关断晶体管MC。
如上所述，驱动信号ON可以是包括在图8的控制电路11中的SR锁存器SR1的输出信号，而另一个驱动信号OFF可以是驱动信号ON的反相。这些驱动信号ON和OFF在图19的前两个时序图中示出。然而，为了减少泄漏电流，可以将信号ON’用作驱动信号而不是信号ON以激活晶体管级(参见图17和图18，级1-4)。信号ON’在信号ON的每个上升沿呈现限定长度TX(脉冲持续时间)的脉冲，信号ON在整个导通时间间隔TON内处于高电平。因此，在导通功率MOS晶体管MP之后，栅电极G在时间段TON-TX内切换到浮置状态，并且在导通时间间隔结束时通过变为高电平的信号OFF来触发功率MOS晶体管的关断，如上所述。
下面总结本文描述的实施方式的几个方面。然而，应注意的是，以下概述不是详尽列举的特征，而是示例性选择在某些应用中可能重要或有利的特征。根据一个示例(示例1)，整流器装置包括：半导体衬底；通过第一MOS晶体管的负载电流路径和与负载电流路径并联连接的二极管连接的阳极端子和阴极端子。在阳极端子与阴极端子之间可操作地施加有交流输入电压。此外，控制电路耦合到第一MOS晶体管的栅电极并且被配置成在导通时段内导通第一MOS晶体管，在该导通时段期间，二极管被正向偏置。栅极驱动器电路被包含在控制电路中并且包括缓冲电容器以及在缓冲电容器与第一MOS晶体管的栅电极之间连接的两个或更多个晶体管级的级联。
示例2：根据示例1的整流器装置，其中，第一MOS晶体管、二极管和控制电路被集成在半导体衬底中。
示例3：根据示例1或2的整流器装置，其中，每个晶体管级包括低电压(LV)MOS晶体管和耦合到LV MOS晶体管的过电压保护电路。
示例4：根据示例3的整流器装置，其中，第一MOS晶体管是n沟道MOSFET并且LV MOS晶体管是p沟道MOSFET。
示例5：根据示例3或示例4的整流器装置，其中，在每个晶体管级中，第二齐纳二极管被耦合到LV MOS晶体管并且被配置成将跨晶体管级的负载电流路径的电压降限制到最大电压值。
示例6：根据示例3至5中任一项的整流器装置，其中，在每个晶体管级中，过电压保护电路连接至低电压MOS晶体管的栅极，使得过电压保护电路限制跨低电压MOS晶体管的栅极电介质的电压。
示例7：根据示例6的整流器装置，其中，过电压保护电路包括第一齐纳二极管。
示例8：根据示例6或7的整流器装置，其中，在每个晶体管级中，在LV MOS晶体管的源极与栅极之间连接有电阻器。
示例9：根据上述示例中的任一个的整流器装置，其中，栅极驱动器电路还包括耦合到第一MOS晶体管的栅极的钳位电路，钳位电路被配置成将所述栅极的电压限制到最大电压。
示例10：根据示例3至9中任一项的整流器装置，对于每个晶体管级还包括：电流阱，其被配置成根据驱动信号耦合到每个晶体管级中的LV MOS晶体管的栅极。
示例11：根据以上示例中的任一示例的整流器装置，对于每个晶体管级还包括：电子开关，其被配置成根据驱动信号在每个晶体管级中连接及断开电流阱与LV MOS晶体管的栅极。
示例12：根据以上示例中的任一示例的整流器装置，其中，控制电路被配置成通过检测二极管已经变为导通来检测导通时段的开始。
示例13：根据以上示例中的任一示例的整流器装置，其中，控制电路被配置成通过检测二极管两端的电压降已经达到限定的第一阈值电压来检测导通时段的开始。
示例14：根据示例13的整流器装置，其中，控制电路被配置成通过检测跨第一MOS晶体管的负载电流路径的电压降已经达到限定的第二阈值电压来检测导通时段的结束。
示例15：根据示例14的整流器装置，其中，第二阈值电压比第一阈值电压更接近于零。
示例16：根据以上示例中的任一示例的整流器装置，还包括：至少第二MOS晶体管，其具有与第一MOS晶体管的负载电流路径并联连接的负载电流路径。
示例17：根据示例16的整流器装置，其中，控制电路被配置成基本上同时导通第一MOS晶体管和第二MOS晶体管。
示例18：根据示例16或17的整流器装置，其中，控制电路被配置成晚于第一MOS晶体管关断第二MOS晶体管。
示例19：根据示例18的整流器装置，其中，控制电路被配置成通过检测跨第一MOS晶体管的负载电流路径和第二MOS晶体管的负载电流路径的电压降已经达到限定的第二阈值电压来检测导通时段的结束，以及其中，在第一MOS晶体管已经被关断之后一旦检测到跨第一MOS晶体管的负载电流路径和第二MOS晶体管的负载电流路径的电压降已经达到限定的第三阈值电压，则关断第二MOS晶体管。
示例20：根据示例19的整流器装置，其中，第三阈值电压比第二阈值电压更接近于零。
示例21：根据以上示例中的任一示例的整流器装置，其中，阳极端子和阴极端子是整流器装置的仅外部端子。
示例22：根据上述示例中的任一示例的整流器装置，其中，阳极端子处于用作控制电路的接地电位的参考电位。
示例23：根据以上示例中的任一示例的整流器装置，其中，第一MOS晶体管是第一MOSFET并且二极管是第一MOSFET的体二极管。
示例24：根据示例23的整流器装置，还包括第二MOSFET，其中，第一MOSFET和第二MOSFET均由多个晶体管单元构成。
示例25：根据示例23或24的整流器装置，其中，第一MOSFET和第二MOSFET是垂直DMOS晶体管。
示例26：根据以上示例中的任一示例的整流器装置，其中，控制电路被配置成：通过检测二极管两端的电压降已经达到限定的第一阈值电压的第一时刻来检测导通时段的开始，通过检测跨第一MOS晶体管的负载电流路径的电压降已经达到限定的第二阈值电压的第二时刻来检测导通时段的结束，以及在限定的掩蔽时段内掩蔽第二时刻的任何检测。
示例27：根据示例26的整流器装置，其中，基于交流输入电压的先前周期中的导通时段来调整掩蔽时段。
示例28：根据示例27的整流器装置，其中，在先前周期的导通时段期间以充电电流使电容器充电，并在掩蔽时段期间以放电电流使电容器放电；放电电流是充电电流的倍数。
示例29涉及一种用于操作整流器装置的方法。根据本示例，整流器装置包括在阳极端子与阴极端子之间并联耦合的MOS晶体管和二极管，并且方法包括：检测二极管正向偏置；以及在检测到二极管正向偏置时，通过控制电路导通MOS晶体管。该方法还包括在二极管被正向偏置时，检测在阴极端子与阳极端子之间的整流器装置两端的电压达到特定阈值电压；一旦检测到整流器装置两端的电压已经达到特定阈值电压，就关断MOS晶体管，其中，导通MOS晶体管包括利用两个或更多个晶体管的级联将MOS晶体管的栅电极与缓冲电容器连接。
示例30：根据示例29所述的方法，其中，关断MOS晶体管包括通过下拉网络将MOS晶体管的栅电极连接至参考电位。
虽然已经参照一个或更多个实现方式示出和描述了本发明，但是可以在不脱离所附权利要求的精神和范围的情况下，对所示出的示例进行改变和/或修改。如上所述，由上述部件或结构(单元、组件、装置、电路、系统等)执行的各种功能，用于描述这些部件的术语(包括对“装置”的引用)除非另有说明旨在与执行所描述的部件的特定功能(例如，功能上等同)的任何部件或结构对应，即使在结构上与所公开的结构不等同，其执行本文中本发明的示例性实现所示的功能。
另外，虽然本发明的特定特征可能已经相对于几个实现中的仅一个被公开，但是这样的特征可以与其他实现的一个或更多个其他特征组合，因为这对于任何给定的或特定应用可能是期望的或有利的。此外，就在详细描述和权利要求书中使用术语“包括(including)”、“包括(includes)”、“具有(having)”，“具有(has)”，“具有(with)”或其变体而言，这样的术语旨在以类似于术语“包含(comprising)”的方式被包括。

Claims (24)

1.一种整流器装置，包括：
半导体衬底；
阳极端子和阴极端子，在所述阳极端子和所述阴极端子之间连接有第一MOS晶体管的源极-漏极电流路径和与所述源极-漏极电流路径并联连接的二极管；在所述阳极端子与所述阴极端子之间施加有交流输入电压；和
控制电路，其耦合到所述第一MOS晶体管的栅极并且被配置成在导通时段内导通所述第一MOS晶体管，在所述导通时段期间，所述二极管被正向偏置，
其中，所述控制电路包括栅极驱动器电路，所述栅极驱动器电路包括缓冲电容器以及串联连接在所述缓冲电容器与所述第一MOS晶体管的栅极之间的两个或更多个晶体管级的级联，其中，每个晶体管级包括低电压MOS晶体管和耦合到所述低电压MOS晶体管的过电压保护电路，以及其中，所述两个或更多个晶体管级的级联是指所述两个或更多个晶体管级各自的源极-漏极电流路径串联连接，以及
其中，所述控制电路被配置成：
通过检测所述二极管两端的电压降已经达到限定的第一阈值电压的第一时刻来检测所述导通时段的开始，
通过检测跨所述第一MOS晶体管的源极-漏极电流路径的电压降已经达到限定的第二阈值电压的第二时刻来检测所述导通时段的结束，以及
在限定的掩蔽时段内掩蔽所述第二时刻的任何检测，其中，基于所述第一MOS晶体管在所述交流输入电压的前一周期中的导通时段来调整所述掩蔽时段。
2.根据权利要求1所述的整流器装置，
其中，所述第一MOS晶体管、所述二极管和所述控制电路被集成在所述半导体衬底中。
3.根据权利要求1所述的整流器装置，
其中，所述第一MOS晶体管是n沟道MOSFET以及所述低电压MOS晶体管是p沟道MOSFET。
4.根据权利要求1所述的整流器装置，
其中，在每个晶体管级中，第二齐纳二极管被耦合到所述低电压MOS晶体管并且被配置成将跨所述晶体管级的源极-漏极电流路径的电压降限制到由所述第二齐纳二极管的齐纳电压所确定的最大电压值。
5.根据权利要求1所述的整流器装置，
其中，在每个晶体管级中，所述过电压保护电路连接至所述低电压MOS晶体管的栅极，使得所述过电压保护电路限制所述低电压MOS晶体管的栅极和源极之间的电压。
6.根据权利要求5所述的整流器装置，
其中，所述过电压保护电路包括第一齐纳二极管。
7.根据权利要求5所述的整流器装置，
其中，在每个晶体管级中，在所述低电压MOS晶体管的源极与栅极之间连接有电阻器。
8.根据权利要求1所述的整流器装置，
其中，所述栅极驱动器电路还包括耦合到所述第一MOS晶体管的栅极的钳位电路，所述钳位电路被配置成将所述栅极的电压限制到所述第一MOS晶体管的导通电压。
9.根据权利要求1所述的整流器装置，对于每个晶体管级，还包括：
电流阱，其被配置成根据驱动信号而耦合到每个晶体管级中的所述低电压MOS晶体管的栅极。
10.根据权利要求9所述的整流器装置，对于每个晶体管级，还包括：
电子开关，其被配置成根据所述驱动信号使每个晶体管级中的所述电流阱与所述低电压MOS晶体管的栅极相连或断开连接。
11.根据权利要求1所述的整流器装置，其中，所述第二阈值电压比所述第一阈值电压更接近于零。
12.根据权利要求1所述的整流器装置，还包括：
至少一个第二MOS晶体管，其具有与所述第一MOS晶体管的源极-漏极电流路径并联连接的源极-漏极电流路径。
13.根据权利要求12所述的整流器装置，
其中，所述控制电路被配置成同时导通所述第一MOS晶体管和所述第二MOS晶体管。
14.根据权利要求12所述的整流器装置，
其中，所述控制电路被配置成晚于所述第一MOS晶体管的关断时刻而关断所述第二MOS晶体管。
15.根据权利要求14所述的整流器装置，
其中，所述控制电路被配置成通过检测跨所述第一MOS晶体管的源极-漏极电流路径和所述第二MOS晶体管的源极-漏极电流路径的电压降已经达到限定的第二阈值电压，来检测所述导通时段的结束，以及
其中，在所述第一MOS晶体管已经被关断之后，一旦检测到跨所述第一MOS晶体管的源极-漏极电流路径和所述第二MOS晶体管的源极-漏极电流路径的电压降已经达到限定的第三阈值电压，则关断所述第二MOS晶体管。
16.根据权利要求15所述的整流器装置，
其中，所述第三阈值电压比所述第二阈值电压更接近于零。
17.根据权利要求1所述的整流器装置，
其中，所述阳极端子和所述阴极端子是所述整流器装置的仅有的外部端子。
18.根据权利要求1所述的整流器装置，
其中，所述阳极端子处于用作所述控制电路的接地电位的参考电位。
19.根据权利要求1所述的整流器装置，
其中，所述第一MOS晶体管是第一MOSFET，以及所述二极管是所述第一MOSFET的体二极管。
20.根据权利要求19所述的整流器装置，还包括：
第二MOSFET，其中，所述第一MOSFET和所述第二MOSFET均由多个晶体管单元构成。
21.根据权利要求20所述的整流器装置，
其中，所述第一MOSFET和所述第二MOSFET是垂直DMOS晶体管。
22.根据权利要求1所述的整流器装置，
其中，在所述第一MOS晶体管在所述前一周期中的导通时段期间以充电电流对电容器充电，并且在所述掩蔽时段期间以放电电流对所述电容器放电；所述放电电流是所述充电电流的倍数。
23.一种用于操作整流器装置的方法，所述整流器装置包括在阳极端子与阴极端子之间并联耦合的MOS晶体管和二极管，所述方法包括：
检测所述二极管被正向偏置；
在检测到所述二极管被正向偏置时，通过控制电路导通所述MOS晶体管；
当所述二极管被正向偏置时，检测在所述阴极端子与所述阳极端子之间的所述整流器装置两端的电压达到特定阈值电压；以及
当检测到所述整流器装置两端的电压已经达到所述特定阈值电压时关断所述MOS晶体管，
其中，导通所述MOS晶体管包括在所述MOS晶体管的栅极与缓冲电容器之间串联连接两个或更多个晶体管级的级联，其中，每个晶体管级包括低电压MOS晶体管和耦合到所述低电压MOS晶体管的过电压保护电路，以及其中，所述两个或更多个晶体管级的级联是指所述两个或更多个晶体管级各自的源极-漏极电流路径串联连接，以及
其中，所述方法还包括：
通过检测所述二极管两端的电压降已经达到限定的第一阈值电压的第一时刻来检测所述MOS晶体管的导通时段的开始，
通过检测跨所述MOS晶体管的源极-漏极电流路径的电压降已经达到限定的第二阈值电压的第二时刻来检测所述导通时段的结束，以及
在限定的掩蔽时段内掩蔽所述第二时刻的任何检测，其中，基于所述MOS晶体管在施加于所述阳极端子与所述阴极端子之间的交流输入电压的前一周期中的导通时段来调整所述掩蔽时段。
24.根据权利要求23所述的方法，其中，关断所述MOS晶体管包括：
通过下拉网络将所述MOS晶体管的栅极与参考电位相连接。
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