DE102017100421A1 - Platine und Smartcardmodul und die Platine verwendende Smartcard - Google Patents

Platine und Smartcardmodul und die Platine verwendende Smartcard Download PDF

Info

Publication number
DE102017100421A1
DE102017100421A1 DE102017100421.1A DE102017100421A DE102017100421A1 DE 102017100421 A1 DE102017100421 A1 DE 102017100421A1 DE 102017100421 A DE102017100421 A DE 102017100421A DE 102017100421 A1 DE102017100421 A1 DE 102017100421A1
Authority
DE
Germany
Prior art keywords
contact surface
surface area
smart card
board
conductor track
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102017100421.1A
Other languages
English (en)
Inventor
Dominic John WARD
Rong Zhang
Yi Qi ZHANG
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Parlex Pacific Ltd Hong Kong Cn
Original Assignee
Johnson Electric SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Johnson Electric SA filed Critical Johnson Electric SA
Publication of DE102017100421A1 publication Critical patent/DE102017100421A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/0772—Physical layout of the record carrier
    • G06K19/07722—Physical layout of the record carrier the record carrier being multilayered, e.g. laminated sheets
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49855—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers for flat-cards, e.g. credit cards
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07745—Mounting details of integrated circuit chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Geometry (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

Es werden eine Platine, ein Smartcardmodul und eine die Platine verwendende Smartcard vorgeschlagen. Die Smartcard (1) hat ein Substrat (12) und einen Kontaktflächenbereich (2), der auf dem Substrat (12) vorgesehen ist. Der Kontaktflächenbereich (2) ist für die Montage eines elektronischen Bauteils konfiguriert. Der Kontaktflächenbereich (2) umfasst eine Mehrzahl von Kontaktflächen (3), die voneinander beabstandet sind, und Leiterspuren (5), die mit ihren jeweiligen Kontaktflächen (3) verbunden sind. Zumindest eine der Leiterspuren (5) hat eine Verlängerung (56), die sich entlang eines Perimeters des Kontaktflächenbereichs (2) erstreckt. Vorliegende Erfindung sorgt für eine zuverlässige Haftung zwischen dem Chip und dem Kontaktflächenbereich.

Description

  • GEBIET DER ERFINDUNG
  • Die Erfindung betrifft eine Platine, ein Smartcardmodul und eine die Platine verwendende Smartcard.
  • HINTERGRUND DER ERFINDUNG
  • Mit dem gesellschaftlichen Fortschritt der Menschen finden Kommunikationsgeräte und Identifizierungsgeräte zunehmend Verbreitung. Die Verwendung von Smartcards und zugeordneten Identifizierungsvorrichtungen hat die Sicherheit in großem Maße verbessert und macht das Reisen bequemer und einfacher.
  • Eine Smartcard wird auch als IC-Card bezeichnet und ist eine mitführbare Kunststoffkarte, auf die ein IC-Chip geklebt ist oder in der ein IC-Chip eingebettet ist. Die Karte enthält einen Mikroprozessor, eine E/A-Schnittstelle und einen Speicher, wodurch Computerfunktionen, eine Zugriffssteuerungsfunktion und eine Datenspeicherfunktion bereitgestellt werden. Die Größe der Karte und ihre Verbindungsanschlüsse werden durch die relevanten ISO-Normen wie ISO 7810 angegeben. Übliche Smartcards sind unter anderem Telefon-IC-Karten, Ausweis-IC-Karten und einige Beförderungstickets und Speicherkarten.
  • Die Smartcard hat einen Kartenkörper und ein Smartcardmodul, das auf dem Kartenkörper montiert ist. Das Smartcardmodul enthält eine Platine und elektronische Bauteile (wie beispielsweise einen Chip), die auf der Platine montiert sind. Aufgrund ihres geringen Gewichts und ihrer geringen Dicke wird die Platine sehr oft in verschiedenen elektronischen Geräten wie beispielsweise Mobiltelefonen, Notebook-Computern, Tablet-PCs und Flüssigkristallanzeigen (LCDs) verwendet.
  • Bei aktuell erhältlichen Platinenprodukten hat eine Klebstoffschicht zwischen dem Chip und der Platine eine starke Fließfähigkeit und neigt zu willkürlichem Fließen, was dazu führt, dass in manchen Bereichen der Kontaktfläche keine Klebstoffschicht vorhanden ist, in anderen Bereichen außerhalb der Kontaktfläche jedoch schon. Dadurch entsteht gegebenenfalls nur eine schwache Haftung zwischen dem Chip und der Platine, so dass die Zuverlässigkeit der Platine leidet.
  • ÜBERSICHT
  • Aus diesem Grund werden eine neuartige Platine mit größerer Zuverlässigkeit und ein Smartcardmodul sowie eine die Platine verwendende Smartcard gewünscht, bei der dem schlechten Haftungsergebnis abgeholfen werden kann.
  • Gemäß einem Aspekt wird eine Platine angegeben, die ein Substrat und einen auf dem Substrat vorgesehenen Kontaktflächenbereich aufweist. Der Kontaktflächenbereich ist für die Montage eines elektronischen Bauteils konfiguriert. Der Kontaktflächenbereich umfasst eine Mehrzahl von Kontaktflächen (Pads), die voneinander beabstandet sind, und Leiterspuren, die mit ihren jeweiligen Kontaktflächen verbunden sind. Zumindest eine der Leiterspuren hat eine Verlängerung, die sich entlang eines Perimeters des Kontaktflächenbereichs erstreckt.
  • Gemäß einem weiteren Aspekt wird ein Smartcardmodul angegeben. Das Smartcardmodul enthält einen Chip und die vorstehend beschriebene Platine. Der Chip ist an dem für seine Montage vorgesehenen Kontaktflächenbereich der Platine montiert.
  • Gemäß einem noch weiteren Aspekt wird eine Smartcard angegeben, die einen Kartenkörper hat. Der Kartenkörper definiert eine Nut. Ferner enthält die Smartcard das vorstehend beschriebene Smartcardmodul, und das Smartcardmodul ist in der Nut des Kartenkörpers angeordnet.
  • In verschiedenen Ausführungsformen der Erfindung kann der Klebstoff an dem Kontaktflächenbereich entlangfließen und kann sich in dem Kontaktflächenbereich gleichmäßig verteilen, wobei der Klebstoff durch die mehrzähligen Verlängerungen gelenkt und blockiert wird. Die Verlängerungen können den Klebstoff derart blockieren, dass der Klebstoff nicht in einen Bereich außerhalb des Kontaktflächenbereichs fließen kann. Dies verhindert einen ungleichmäßigen Klebstoffauftrag und ein willkürliches Fließen des Klebstoffs.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 zeigt eine Platine gemäß einer ersten Ausführungsform der vorliegenden Erfindung in Draufsicht;
  • 2 zeigt eine konventionelle Platine in Draufsicht;
  • 3 zeigt eine Platine gemäß einer zweiten Ausführungsform der vorliegenden Erfindung in Draufsicht;
  • 4 zeigt eine Platine gemäß einer dritten Ausführungsform der vorliegenden Erfindung in Draufsicht;
  • 5 zeigt eine Platine gemäß einer vierten Ausführungsform der vorliegenden Erfindung in Draufsicht;
  • 6 zeigt die Platine gemäß der ersten Ausführungsform der vorliegenden Erfindung in einer weiteren Draufsicht;
  • 7 zeigt ein Smartcard-Produkt gemäß einer Ausführungsform der vorliegenden Erfindung.
  • DETAILBESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Die technischen Lösungen der Ausführungsformen vorliegender Erfindung werden mit Bezug auf die anliegenden Zeichnung deutlich und vollständig erläutert. Die beschriebenen Ausführungsformen sind lediglich ein Teil der möglichen Ausführungsformen der vorliegenden Erfindung. Weitere Ausführungsformen, zu denen ein Fachmann auf der Basis der vorliegenden Beschreibung ohne erfinderisches Zutun gelangt, fallen sämtlich in den Schutzrahmen der vorliegenden Erfindung.
  • Wenn angegeben ist, dass ein Element an einem anderen oder weiteren Element zu "befestigen" ist, kann diese Befestigung direkt oder über ein Zwischenelement erfolgen. Wenn angegeben ist, dass ein Element mit einem anderen oder weiteren Element zu "verbinden" ist, kann diese Verbindung direkt oder über ein Zwischenelement erfolgen. Wenn angegeben ist, dass ein Element an einem anderen oder weiteren Element "anzuordnen" ist, kann diese Anordnung direkt oder über ein Zwischenelement erfolgen.
  • 1 zeigt in einer schematischen Darstellung eine Platine 1 gemäß einer Ausführungsform der vorliegenden Erfindung. Die Platine 1 ist vorzugsweise eine flexible gedruckte Schaltung (PCB), die in Smartcards oder anderen elektronischen Geräten wie Mobiltelefonen, Notebook Computern, Tablet PCs, LCDs, Fernsehgeräten oder elektronischen Komponenten anderer elektronischen Geräte verwendet werden kann. In dieser Ausführungsform ist die Platine 1 bevorzugt für die Verwendung in einem Smartcardmodul geeignet. Ein Chip (nicht gezeigt) ist als Flip-Chip aufgebaut. Die Platine 1 kann auch mit anderen notwendigen elektronischen Komponenten zum Bilden des Smartcardmoduls versehen sein. Zum Bilden eines vollständigen Smartcard-Produkts wird das Smartcardmodul auf einem Kartenkörper 10 (7) angeordnet.
  • Die Smartcard umfasst zumindest einen Kunststoff-Kartenkörper (Kartenkörper 10) und ein Smartcardmodul, d.h. eine Platine 1 und die elektronischen Komponenten auf der Platine 1, die auf dem Kartenkörper montiert sind. Es versteht sich, dass der Kartenkörper zum Verschlanken der Smartcard eine Befestigungsnut definieren kann, deren Form und Dicke dem Smartcardmodul angepasst sind. In einigen Ausführungsformen kann der Kartenkörper Antennen für die Verbindung mit dem Smartcardmodul aufweisen, wodurch eine Drahtloskommunikationsfunktion der Smartcard erzielt wird. In einigen anderen Ausführungsformen können die Antennen auf einer der Chip-Befestigungsseite entgegengesetzen Seite des Smartcardmoduls in der Smartcard montiert sein. Das Herstellungsverfahren wird dadurch verbessert.
  • Die Platine 1 hat mindestens einen Kontaktflächenbereich 2 (wie anhand des durch die gestrichelte Linie eingekreisten Bereichs in 1 dargestellt). Eine Mehrzahl von Kontaktflächen 3 (Anschlusspads) und eine Mehrzahl von Leiterspuren 5 sind in dem Kontaktflächenbereich 2 gebildet. Jede Kontaktfläche 3 ist mit einer Leiterspur 5 verbunden. Die Leiterspur 5 dient zum Verbinden des elektronischen Bauteils (zum Beispiel des Chip), das in dem Kontaktflächenbereich 2 montiert ist, mit einem weiteren elektronischen Bauteil oder einer Kontaktfläche, die auf der anderen Seite der Platine 1 gebildet ist. Die Kontaktfläche 3 kann unter Anwendung eines Flip-Chip-Verfahrens oder eines Drahtverbindungsverfahrens mit dem Chip verbunden werden.
  • Es versteht sich, dass die Anzahl der Kontaktflächen 2 und der Leiterspuren 5 basierend auf der Anzahl der Pins des Chip (nicht gezeigt), die mit dem Kontaktflächenbereich 2 verlötet sind, bestimmt werden kann. Die Anzahl der Chip-Pins ist in den relevanten ISO-Normen angegeben. In dieser Ausführungsform sind fünf Kontaktflächen 3 und fünf Leiterspuren 5 vorgesehen, wobei drei Kontaktflächen 3 in einer Reihe angeordnet und gleichmäßig voneinander beabstandet sind und wobei die anderen zwei Kontaktflächen in einer weiteren parallelen Reihe angeordnet sind.
  • Die Platine 1 hat mindestens ein Substrat 12. In dieser Ausführungsform besteht das Substrat 12 aus Polyethylenterephthalat (PET). Die Kontaktflächen 3 sind in dem Kontaktflächenbereich 2 auf dem Substrat 12 der Platine 1 angeordnet. In dieser Ausführungsform ist ein Material der Kontaktflächen 3 und der Leiterspuren 5 eine mit Nickel beschichtete Kupferfolie. Die Platine 1 ist eine Doppelschicht-Platine (doppelseitige Platine). Auf mindestens einer Seite des Substrats 12 der Platine 1 sind Kontaktflächen 3 und Leiterspuren 5 vorgesehen. Auch die andere Seite kann mit Kontaktflächen und Leiterspuren versehen sein. Wie dargestellt ist, sind die Kontaktflächen 3 und die Leiterspuren 5 in dieser beispielhaften Ausführungsform auf derselben Seite des Substrats 12 montiert.
  • Es versteht sich, dass die Kontaktflächen 3 und die Leiterspuren 5 durch Drucken von leitenden Materialien in dem Kontaktflächenbereich 2 gebildet werden können. Alternativ ist eine Ausbildung der Kontaktflächen 3 und der Leiterspuren 5 durch Plattieren und Ätzen an vorgegebenen Stellen des Kontaktflächenbereichs 2 möglich.
  • In dieser Ausführungsform ist zumindest eine der Mehrzahl von Kontaktflächen 3 rund. Verglichen mit der üblichen quadratischen Kontaktfläche wird die Lücke zwischen zwei runden Kontaktflächen 3 durch einen Abstand zwischen zwei nächstgelegenen Punkten von zwei benachbarten runden Kontaktflächen 3 reflektiert, wobei der Abstand bei der Herstellung leicht zu steuern oder kontrollieren ist. Bei gleicher Herstellungstoleranz kann der Abstand zwischen benachbarten Kontaktflächen 3 verringert werden, wobei der verringerte Abstand zwischen benachbarten Kontaktflächen 3 dann ein besseres Layout der Platine 1 begünstigt. Der Abstand der Chip-Anschlussflächen kann kleiner werden und damit auch die Chipgröße, so dass in dem elektronischen Gerät weniger Raum belegt wird. Ferner hat die runde Kontaktfläche 3 die gleiche Größe wie ein Inkreis des Quadrats der quadratischen Kontaktfläche und verbraucht deshalb weniger Material. Ein Mindestwert des Abstands A zwischen zwei benachbarten Kontaktflächen 3 kann 40 μm erreichen. Mit anderen Worten: der Abstand A ist größer oder gleich 40 μm und kann 75 μm betragen. Ein Mindestwert des Abstands B zwischen den Mitten von zwei benachbarten Kontaktflächen 3 kann 142 μm erreichen. Mit anderen Worten: der Abstand B ist größer oder gleich 142 μm und kann 177 μm betragen.
  • Wie in 2 gezeigt ist, belegt der Kupferfolienbereich in dem runden Kontaktflächenbereich der konventionellen Platine mit quadratischen Kontaktflächen 24,4% des gesamten Kontaktflächenbereichs. Bei der Platine 1 mit den runden Kontaktflächen 3 gemäß dieser Ausführungsform der vorliegenden Erfindung jedoch belegt der Kupferfolienbereich 13% des gesamten Kontaktflächenbereichs 2 bei gleichem Layout der Kontaktflächen 3 und bei gleicher Fläche des Kontaktflächenbereichs 2, wie in 1 gezeigt. Es ist offensichtlich, dass die Kupferfolien bei der Platine gemäß dieser Ausführungsform der vorliegenden Erfindung weniger Fläche in dem Kontaktflächenbereich 2 belegen. Es kann daher mehr Klebstoff auf eine größere Fläche des Substrats 12 (PET-Film) aufgetragen werden, wodurch die Stabilität der Struktur des Chip und des Kontaktflächenbereichs 2 verbessert wird.
  • Es versteht sich, dass die Form der Kontaktflächen 3 nicht auf einen Kreis beschränkt ist. Es ist auch eine Ellipsenform der Kontaktflächen möglich. Solange die Kontaktflächen eine Bogenkante haben, kann der Spalt zwischen zwei benachbarten Kontaktflächen durch einen Abstand zwischen zwei nächstgelegenen Punkten von zwei benachbarten Kontaktflächen reflektiert werden, wobei der Abstand bei der Herstellung leicht zu steuern bzw. zu kontrollieren ist. Solchermaßen lässt sich bei gleicher Herstellungstoleranz der Abstand zwischen zwei benachbarten Kontaktflächen verringern, wobei dieser verringerte Abstand zwischen zwei benacharten Kontaktflächen ein besseres Layout der Platine unterstützt.
  • Die 3 bis 5 zeigen weitere Ausführungsformen gemäß einem weiteren Konzept der vorliegenden Erfindung. Es erstreckt sich zumindest eine Leiterspur 5, um eine Verlängerung 56 zu bilden. Die Verlängerung 56 erstreckt sich von einem der Kontaktfläche 3 benachbarten Abschnitt der zugehörigen Leiterspur 5 entlang eines Perimeters des Kontaktflächenbereichs 2 in Richtung auf eine benachbarte Leiterspur 5 bis Erreichen einer Position in der Nähe der benachbarten Leiterspur 5. Es versteht sich, dass die Verlängerung 56 jeder Leiterspur 5 von jeder der anderen Leiterspuren isoliert ist.
  • Die Verlängerungen 56, die sich entlang des Perimeters des Kontaktflächenbereichs 2 erstrecken, definieren zusammenwirkend den Perimeter des Kontaktflächenbereichs 2. Deshalb kann im Verlauf des Aufbringens einer Klebstoffschicht zum Verkleben des Chip im Kontaktflächenbereich 2 der Klebstoff entlang des Kontaktflächenbereichs 2 fließen und kann in dem Kontaktflächenbereich 2 gleichmäßig aufgetragen werden, während er durch die mehrzähligen Verlängerungen 56 geführt und blockiert wird. Die Verlängerungen 56 können den Klebstoff derart blockieren, dass der Klebstoff nicht zu einem Bereich außerhalb des Kontaktflächenbereichs fließen kann. Auf diese Weise werden ein ungleichmäßiger Auftrag des Klebstoffs und dessen willkürlicher Fluss verhindert. In dieser Ausführungsform beträgt eine Dicke der Verlängerung 56, die die Oberfläche des Substrats 12 überragt, 10 μm bis 15 μm und vorzugsweise 10 μm. Das Material der Verlängerungen 56 ist das gleiche wie das Material der Leiterspuren 5. In einer weiteren Ausführungsform der vorliegenden Erfindung können die Verlängerungen 56 auch aus PET, einem anderen Metallmaterial oder einem anderen Kunststoff bestehen.
  • Es versteht sich, dass der Kontaktflächenbereich 2 eine beliebige Form aufweisen kann, zum Beispiel eine runde Form, eine rechteckige Form oder eine polygonale Form, abhängig von der Form des Chip. Dementsprechend ist der Bereich, der durch die mehrzähligen zusammenwirkenden Verlängerungen 56 definiert wird, rund, rechteckig oder polygonal. In dieser Ausführungsform ist die Form des Kontaktflächenbereichs 2 rund.
  • Es wird auf 3 Bezug genommen. In einer zweiten Ausführungsform der vorliegenden Erfindung hat die Platine 1 eine erste Kontaktfläche 31, eine zweite Kontaktfläche 32, eine dritte Kontaktfläche 33, eine vierte Kontaktfläche 34, eine fünfte Kontaktfläche 35 und eine erste Leiterspur 51, eine zweite Leiterspur 52, eine dritte Leiterspur 53, eine vierte Leiterspur 54 und eine fünfte Leiterspur 55, die jeweils mit den Kontaktflächen verbunden sind. In dieser Ausführungsform erstrecken sich zwei Verlängerungen 56 von jeweils der ersten Leiterspur 51 und dritten Leiterspur 53 an einer der zugehörigen Kontaktfläche benachbarten Position jeweils in Richtung auf gegenüberliegende Seiten, und eine Verlängerung 56 erstreckt sich von der vierten Leiterspur 54 in Richtung auf die fünfte Leiterspur 55.
  • Die beiden Verlängerungen 56, die mit der ersten Leiterspur 51 verbunden sind, sind in Form eines längeren Bogens und eines kürzeren Bogens vorgesehen, wobei sich die längere Verlängerung 56 in Richtung auf die zweite Leiterspur 52 und die kürzere Verlängerung 56 in Richtung auf die fünfte Leiterspur 55 erstreckt. Die längere Verlängerung 56 überlappt sich teilweise mit der ersten Leiterspur 51.
  • Die beiden Verlängerungen 56, die mit der dritten Leiterspur 53 verbunden sind, sind in Form eines längeren Bogens und eines kürzeren Bogens vorgesehen, wobei sich die kürzere Verlängerung 56 in Richtung auf die zweite Leiterspur 52 und die längere Verlängerung 56 in Richtung auf die vierte Leiterspur 54 erstreckt.
  • Die mit der ersten Leiterspur 51 verbundene kürzere Verlängerung 56, die mit der vierten Leiterspur 54 verbundene Verlängerung 56 und die mit der dritten Leiterspur 53 verbundene kürzere Verlängerung 56 haben alle gleiche Länge und das gleiche Bogenmaß.
  • Die Verlängerungen 56 definieren zusammenwirkend entlang des Kontaktflächenbereichs 2 einen nichtgeschlossenen Kreis. Die zweite Leiterspur 52 ist in einem Spalt zwischen der längeren Verlängerung 56, die mit der ersten Leiterspur 51 verbunden ist, und der kürzeren Verlängerung 56, die mit der dritten Leiterspur 53 verbunden ist, angeordnet. Die fünfte Leiterspur 55 ist einem Spalt zwischen der kürzeren Verlängerung 56, die mit der ersten Leiterspur 51 verbunden ist, und der Verlängerung 56, die mit der vierten Leiterspur 54 verbunden ist, angeordnet. Der Teil jeder Leiterspur innerhalb des Kontaktflächenbereichs 2 hat die gleiche Breite. Die Abschnitte der Leiterspuren, die mit den entsprechenden, an den Perimeter der Kontaktflächenbereiche 2 angrenzenden Kontaktflächen verbunden sind, liegen im Wesentlichen parallel zueinander.
  • Es wird auf 4 Bezug genommen. Eine dritte Ausführungsform der vorliegenden Erfindung unterscheidet sich von der zweiten Ausführungsform der vorliegenden Erfindung dadurch, dass Abschnitte der ersten Leiterspur 51, der dritten Leiterspur 53 und der vierten Leiterspur 54, die an den Perimeter des Kontaktflächenbereichs 2 angrenzen, sich in radialen Richtungen des Kreises erstrecken, in welchem der Kontaktflächenbereich 2 liegt.
  • Es wird auf 5 Bezug genommen. In einer vierten Ausführungsform der vorliegenden Erfindung hat die Platine 1 eine erste Kontaktfläche 31, eine zweite Kontaktfläche 32, eine dritte Kontaktfläche 33, eine vierte Kontaktfläche 34, eine fünfte Kontaktfläche 35 und eine erste Leiterspur 51, eine zweite Leiterspur 52, eine dritte Leiterspur 53, eine vierte Leiterspur 54 und eine fünfte Leiterspur 55, die jeweils mit den Kontaktflächen verbunden sind. In dieser Ausführungsform erstreckt sich eine Verlängerung 56 jeweils von der ersten Leiterspur 51, der zweiten Leiterspur 52 und einer vierten Leiterspur 54 an einer der zugehörigen Kontaktfläche benachbarten Position in Richtung auf eine Seite, und die beiden Verlängerungen 56 erstrecken sich von der fünften Leiterspur 55 an einer der fünften Kontaktfläche 45 benachbarten Position jeweils in Richtung auf gegenüberliegende Seiten.
  • Die Verlängerung 56, die an der ersten Leiterspur 51 gebildet ist, erstreckt sich in Richtung auf die zweite Leiterspur 52. Die Verlängerung 56, die an der zweiten Leiterspur 52 gebildet ist, erstreckt sich in Richtung auf die dritte Spur 53, und die Verlängerung 56, die mit der vierten Leiterspur 54 verbunden ist, erstreckt sich in Richtung auf die dritte Leiterspur 53.
  • Die beiden Verlängerungen 56, die an der fünften Leiterspur 55 gebildet sind, erstrecken sich jeweils in Richtung auf die angrenzende erste Leiterspur 51 und vierte Leiterspur 54.
  • Die Verlängerungen 56 definieren zusammenwirkend einen nichtgeschlossenen Kreis entlang des Kontaktflächenbereichs 2. Die dritte Leiterspur 53 ist in einem Spalt zwischen der mit der zweiten Leiterspur 52 verbundenen Verlängerung und der mit der vierten Leiterspur 54 verbundenen Verlängerung 56 angeordnet. Der Abschnitt jeder Leiterspur innerhalb des Kontaktflächenbereichs hat die gleiche Breite. Die Abschnitte von Leiterspuren, die angrenzend an den Perimeter des Kontaktflächenbereichs 2 mit der zweiten, dritten und fünften Kontaktfläche 32, 33 und 35 verbunden sind, liegen im Wesentlichen parallel zueinander. Die Abschnitte von Leiterspuren, die angrenzend an den Perimeter des Kontaktflächenbereichs 2 mit der ersten und vierten Kontaktfläche 31 und 34 verbunden sind, liegen im Wesentlichen parallel zueinander und senkrecht zu den Abschnitten von Leiterspuren, die angrenzend an den Perimeter des Kontaktflächenbereichs 2 mit der zweiten, dritten und fünften Kontaktfläche 32, 33 und 35 verbunden sind. Die Verlängerungen, die mit gegenüberliegenden Seiten der fünften Leiterspuren 55 verbunden sind, haben die gleiche Länge und die gleiche Bogenlänge, so dass der Abstand zwischen der ersten und der fünften Kontaktfläche 31, 35 der gleiche ist wie der Abstand zwischen der vierten und der fünften Kontaktfläche 34, 35.
  • Es versteht sich, dass die Größe der Kontaktfläche 3 auf der Platine 1 von der Herstellungstoleranz und der Größe der Goldkugel (nicht gezeigt) auf der Kontaktfläche 3 zum Löten des Chip abhängt. Bei einer großen Herstellungstoleranz und einer geringen Montagegenauigkeit kann die Größe der Kontaktfläche 3 größer sein; bei einer geringen Herstellungstoleranz und einer hohen Montagegenauigkeit kann die Größe der Kontaktfläche 3 kleiner sein. Die Größe der Kontaktfläche 3 ist direkt proportional zur Größe der Goldkugel.
  • Es wird auf 3 Bezug genommen. Die Platine 1 hat ferner mindestens eine Gruppe von Positionsmarkierungen 57. Die Gruppe von Positionsmarkierungen 57 umfasst zwei Positionsmarkierungen. In dieser Ausführungsform beträgt die Anzahl von Positionsmarkierungen 57 vier. Die Positionsmarkierungen 57 und die Leiterspuren 5 können zusammen ausgebildet werden. Die Positionsmarkierungen 57 erleichtern den genauen Hinweis auf die Montageposition des Chip auf der Platine 1. Wenn der Chip auf die Platine 1 gelegt wird, überwacht ein Monteur die genaue Position des Chip über ein Display und kann anhand der Positionsmarkierungen erkennen, ob die Position des Chip abweicht. In dieser Ausführungsform bestehen die Positionsmarkierungen 57 aus dem gleichen Material wie die Leiterspuren 5 und sind auf den Leiterspuren 5 an Positionen gebildet, die von dem Kontaktflächenbereich 2 entfernt sind, um die Fläche der Kupferfolie in dem Kontaktflächenbereich weiter zu verringern.
  • Es wird auf 6 Bezug genommen. In dieser Ausführungsform definiert die Leiterspur 5 ein Kontaktloch 4, das durch das Substrat 12 hindurchführt. Das Kontaktloch 4 ist an einer von dem Kontaktflächenbereich 2 entfernten Position der Leiterspur 5 definiert, wobei die Größe der Leiterspur 5 an einer Position, an der das Kontaktloch 4 definiert ist, größer ist als die Größe von Abschnitten der Leiterspur 5, in denen kein Kontaktloch definiert ist. Das leitende Medium und die Kontaktfläche 3 bestehen aus dem gleichen Material. Das Kontaktloch 4 kann die Kontaktfläche 3 mit einer weiteren Kontaktfläche 3 oder einer Leiterspur 4 an einer anderen Schicht der Platine 1 verbinden, so dass durch die Kontaktfläche 3 übertragene Signale zwischen verschiedenen Schichten übertragen werden können.
  • Es versteht sich, dass die Platine 1 auch eine einseitige Platine sein kann, wobei die Kontaktflächen 3 und die Leiterspuren 5 an der Außenfläche derselben Seite der Platine 1 angeordnet sind.
  • Es versteht sich, dass die Platine 1 auch eine doppelschichtige Platine sein kann. Eine Schicht ist mit Kontaktflächen und Leiterspuren zum Verbinden des Chip versehen. Die andere Schicht ist mit Kontaktflächen versehen, die mit elektronischen Geräten in Verbindung stehen. Die Platine 1 hat zum Beispiel zwei aufeinandergeschichtete Substrate 12 mit einer dazwischen vorgesehenen Klebstoffschicht. Die Kontaktflächen 3 und die Leiterspuren 5 sind auf einer äußersten Schicht der Platine 1 gebildet. Die Leiterspur 5 in dem Schaltkreis der äußersten Schicht der Platine 1 definiert ein blindes Kontaktloch oder ein Durchgangsloch 41, das durch die Platine 1 hindurchführt. In dieser Ausführungsform ist das Durchgangsloch 41 an einer Position der Leiterspur definiert, die von dem Kontaktflächenbereich 2 entfernt ist, wobei die Größe der Leiterspur 5 an der Position, an welcher die Durchgangsöffnung 41 definiert ist, größer ist als die Größe von Abschnitten der Leiterspur 5, in denen keine Durchgangsöffnung 41 definiert ist. Die Durchgangsöffnung 41 ist mit einem leitenden Medium gefüllt. Vorzugsweise bestehen das leitende Medium und die Kontaktfläche 3 aus dem gleichen Material, d.h. aus einer Kupferfolie. Das Kontaktloch 41 kann die Kontaktfläche 3 mit einer weiteren Kontaktfläche oder Leiterspur an einer anderen Schicht der Platine 1 verbinden, so dass durch die Kontaktfläche 3 übertragene Signale zwischen den verschiedenen Schichten übertragen werden können.
  • Die Platine 1 gemäß vorliegender Erfindung verwendet runde Kontaktflächen 3, so dass die Kupferfolien weniger Fläche in dem Kontaktflächenbereich 2 einnehmen und mehr Raum für den PET-Film lassen. Daher erlaubt der PET-Film mit der größeren Fläche im Zuge der Montage des Chip an dem Kontaktflächenbereich 2 den Auftrag einer größeren Klebstoffmenge, wodurch die strukturelle Stabilität des Chip und des Kontaktflächenbereichs 2 verbessert wird.
  • 7 zeigt die Anwendung des Smartcardmoduls, das an einer Smartcard montiert ist, gemäß einer Ausführungsform der vorliegenden Erfindung. In dieser Figur ist der Kartenkörper 10 eine Kunststoff-Basisplatte mit einer in deren mittlerem Bereich definierten Hohlnut. Auf einer Seite der Platine 1 ist ein Chip (nicht gezeigt) montiert, und die andere Seite ist mit Smartcard-Kontaktanschlüssen (wie in der Figur gezeigt) gemäß der SIM-Card-Norm versehen, um ein Smartcardmodul zu bilden. Das Smartcardmodul wird dann in dem Kartenkörper 10 montiert, um eine vollständige Smartcard zu bilden.
  • Die Erfindung wurde vorstehend anhand einer oder mehrerer bevorzugter Ausführungsformen beschrieben, wobei die Beschreibung der Ausführungsformen dem Fachmann lediglich die praktische Ausführung der Erfindung ermöglichen soll. Der Fachmann wird erkennen, dass verschiedene Modifikationen möglich sind, ohne den Schutzrahmen der Erfindung zu verlassen, der durch die anliegenden Ansprüche definiert wird. Die beschriebenen Ausführungsformen stellen keine Einschränkung der Erfindung dar.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Nicht-Patentliteratur
    • ISO 7810 [0003]

Claims (10)

  1. Platine, umfassend: ein Substrat (12); und einen Kontaktflächenbereich (2), der auf dem Substrat (12) vorgesehen ist, wobei der Kontaktflächenbereich (2) für die Montage eines elektronischen Bauteils konfiguriert ist, wobei der Kontaktflächenbereich (2) eine Mehrzahl von Kontaktflächen (3) umfasst, die voneinander beabstandet sind, und Leiterspuren (5), die mit ihren jeweiligen Kontaktflächen (3) verbunden sind, wobei mindestens eine der Leiterspuren (5) eine Verlängerung (56) aufweist, die sich entlang eines Perimeters des Kontaktflächenbereichs (2) erstreckt.
  2. Platine nach Anspruch 1, wobei sich die Verlängerung (56) entlang eines Perimeters des Kontaktflächenbereichs (2) von einem der Kontaktfläche (3) benachbarten Abschnitt der zugeordneten Leiterspur in Richtung auf eine benachbarte Leiterspur (5) erstreckt.
  3. Platine nach Anspruch 1, wobei die Platine eine flexible gedruckte Schaltung ist und das elektronische Bauteil, das auf dem Kontaktflächenbereich (2) montiert ist, ein Chip ist.
  4. Platine nach Anspruch 1, wobei eine Mehrzahl der Verlängerungen (56) vorhanden ist und wobei die Verlängerungen (56) zusammenwirkend entlang des Perimeters des Kontaktflächenbereichs (2) eine vorgegebene Form definieren.
  5. Platine nach Anspruch 1, wobei die Platine ferner eine Gruppe von Positionsmarkierungen (57) aufweist und jede der Positionsmarkierungen (57) an einer von dem Kontaktflächenbereich (2) entfernten Position gebildet ist.
  6. Platine nach Anspruch 1, wobei jede der Kontaktflächen (3) auf dem Kontaktflächenbereich (2) eine runde Kontaktfläche ist.
  7. Platine nach Anspruch 1, wobei mindestens eine der Leiterspuren (5) mit einem Kontaktloch (4) ausgebildet ist, das durch das Substrat (12) hindurchführt, und dass das Kontaktloch (4) mit einem leitenden Medium gefüllt ist.
  8. Smartcardmodul, umfassend einen Chip und eine Platine (1) wie in einem der Ansprüche 1 bis 7 definiert.
  9. Smartcardmodul gemäß Anspruch 8, wobei der Chip als Flip-Chip aufgebaut ist.
  10. Smartcard, umfassend einen Kartenkörper (10), der eine Nut definiert, und ein Smartcardmodul, das in der Nut des Kartenkörpers (10) angeordnet ist, wobei das Smartcardmodul einen Chip und eine Platine (1) wie in einem der Ansprüche 1 bis 7 definiert umfasst.
DE102017100421.1A 2016-02-02 2017-01-11 Platine und Smartcardmodul und die Platine verwendende Smartcard Pending DE102017100421A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201610073310.5 2016-02-02
CN201610073310.5A CN107025481B (zh) 2016-02-02 2016-02-02 柔性印制电路板及应用其的智能卡模块和智能卡

Publications (1)

Publication Number Publication Date
DE102017100421A1 true DE102017100421A1 (de) 2017-08-03

Family

ID=59327665

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102017100421.1A Pending DE102017100421A1 (de) 2016-02-02 2017-01-11 Platine und Smartcardmodul und die Platine verwendende Smartcard

Country Status (3)

Country Link
US (1) US10014249B2 (de)
CN (1) CN107025481B (de)
DE (1) DE102017100421A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170221807A1 (en) * 2016-02-02 2017-08-03 Johnson Electric S.A. Circuit Board and Smart Card Module and Smart Card Utilizing the Same

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109999343B (zh) * 2019-03-30 2020-08-25 深圳硅基仿生科技有限公司 植入式器件的电子封装体及视网膜刺激器
USD1032613S1 (en) * 2020-02-02 2024-06-25 Federal Card Services, LLC Smart card
CN112616265B (zh) * 2020-12-04 2021-12-14 景旺电子科技(珠海)有限公司 一种印刷电路板的制作方法及印刷电路板
WO2024050814A1 (zh) * 2022-09-09 2024-03-14 京东方科技集团股份有限公司 布线基板及其制造方法、电子装置

Family Cites Families (99)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3130206A1 (de) * 1981-07-30 1983-02-17 Siemens AG, 1000 Berlin und 8000 München Tragbare karte zur informationsverarbeitung
JPS60240143A (ja) * 1984-05-14 1985-11-29 Sanyo Electric Co Ltd ビ−ムリ−ド形ダイオ−ドの製造方法
JPS63150930A (ja) * 1986-12-15 1988-06-23 Shin Etsu Polymer Co Ltd 半導体装置
FR2622371A1 (fr) * 1987-10-23 1989-04-28 Thomson Semiconducteurs Dispositif de protection electrostatique pour cartes electroniques
JP2602076B2 (ja) * 1988-09-08 1997-04-23 三菱電機株式会社 半導体装置用リードフレーム
USD331922S (en) * 1989-02-02 1992-12-22 Gemplus Card International Connecting terminal for chip cards
USD327883S (en) * 1990-02-09 1992-07-14 Gemplus Card International Connecting terminal for chip cards
USD328599S (en) * 1990-04-10 1992-08-11 Gemplus Card International Connecting terminal for chip cards
USD357909S (en) * 1991-07-11 1995-05-02 Gemplus Card International Connecting terminal for chip cards
USD357242S (en) * 1991-11-04 1995-04-11 Gemplus Card International Connecting terminal for chip cards
USD353135S (en) * 1991-11-27 1994-12-06 Gemplus Card International Connecting terminal for chip cards
USD358142S (en) * 1992-03-02 1995-05-09 Gemplus Card International Connecting terminal for chip cards
USD353136S (en) * 1992-03-12 1994-12-06 Gemplus Card International Connecting terminal for chip cards
FR2716281B1 (fr) * 1994-02-14 1996-05-03 Gemplus Card Int Procédé de fabrication d'une carte sans contact.
JP3383398B2 (ja) * 1994-03-22 2003-03-04 株式会社東芝 半導体パッケージ
CA2192076C (en) * 1995-04-13 2000-01-18 Masao Gogami Ic card and ic module
USD393458S (en) * 1995-06-19 1998-04-14 Gemplus Connecting terminal for chip cards
USD456414S1 (en) * 1995-06-19 2002-04-30 Gemplus Connecting terminal for chip cards
WO1997001823A2 (de) * 1995-06-27 1997-01-16 Orga Kartensysteme Gmbh Chipkarte
RU2156521C2 (ru) * 1996-05-17 2000-09-20 Сименс Акциенгезелльшафт Несущий элемент для полупроводниковой микросхемы
US6938335B2 (en) * 1996-12-13 2005-09-06 Matsushita Electric Industrial Co., Ltd. Electronic component mounting method
US5837153A (en) * 1997-01-15 1998-11-17 Kawan; Joseph C. Method and system for creating and using a logotype contact module with a smart card
DE19708617C2 (de) * 1997-03-03 1999-02-04 Siemens Ag Chipkartenmodul und Verfahren zu seiner Herstellung sowie diesen umfassende Chipkarte
US5859474A (en) * 1997-04-23 1999-01-12 Lsi Logic Corporation Reflow ball grid array assembly
TW407364B (en) * 1998-03-26 2000-10-01 Toshiba Corp Memory apparatus, card type memory apparatus, and electronic apparatus
US6316289B1 (en) * 1998-11-12 2001-11-13 Amerasia International Technology Inc. Method of forming fine-pitch interconnections employing a standoff mask
FR2788646B1 (fr) * 1999-01-19 2007-02-09 Bull Cp8 Carte a puce munie d'une antenne en boucle, et micromodule associe
US6291899B1 (en) * 1999-02-16 2001-09-18 Micron Technology, Inc. Method and apparatus for reducing BGA warpage caused by encapsulation
FR2808608A1 (fr) * 2000-05-03 2001-11-09 Schlumberger Systems & Service Carte a memoire electronique destinee a etre introduite dans un dispositif de traitement
US6603199B1 (en) * 2000-11-28 2003-08-05 National Semiconductor Corporation Integrated circuit package having die with staggered bond pads and die pad assignment methodology for assembly of staggered die in single-tier ebga packages
US6570259B2 (en) * 2001-03-22 2003-05-27 International Business Machines Corporation Apparatus to reduce thermal fatigue stress on flip chip solder connections
JP2002359316A (ja) * 2001-03-27 2002-12-13 Toshiba Corp 半導体チップ搭載基板及びそれを用いた半導体装置
KR20040028635A (ko) * 2001-07-31 2004-04-03 코닌클리케 필립스 일렉트로닉스 엔.브이. 접점 어레이를 포함하는 데이터 캐리어
US20040169521A1 (en) * 2001-08-02 2004-09-02 Rincon Reynaldo M. High density probe card apparatus and method of manufacture
DE10145752B4 (de) * 2001-09-17 2004-09-02 Infineon Technologies Ag Nicht-leitendes, ein Band oder einen Nutzen bildendes Substrat, auf dem eine Vielzahl von Trägerelementen ausgebildet ist
US6639322B1 (en) * 2001-09-17 2003-10-28 Applied Micro Circuits Corporation Flip-chip transition interface structure
US6634565B2 (en) * 2001-11-06 2003-10-21 Litronic, Inc. Smart card having additional connector pads
US6919508B2 (en) * 2002-11-08 2005-07-19 Flipchip International, Llc Build-up structures with multi-angle vias for chip to chip interconnects and optical bussing
DE10303740B4 (de) * 2003-01-30 2006-09-14 Infineon Technologies Flash Gmbh & Co. Kg Sicherheitsspeicherkarte und Herstellungsverfahren
US7265994B2 (en) * 2003-01-31 2007-09-04 Freescale Semiconductor, Inc. Underfill film for printed wiring assemblies
JP4037332B2 (ja) * 2003-07-10 2008-01-23 シャープ株式会社 Ｉｃモジュールおよびｉｃカード
USD534537S1 (en) * 2004-01-06 2007-01-02 Wildseed Ltd. Connecting terminal for chip cards
US20050251777A1 (en) * 2004-05-05 2005-11-10 International Business Machines Corporation Method and structure for implementing enhanced electronic packaging and PCB layout with diagonal vias
FR2880160B1 (fr) * 2004-12-28 2007-03-30 K Sa As Module electronique double face pour carte a puce hybride
US20060185895A1 (en) * 2005-02-24 2006-08-24 Navinchandra Kalidas Universal pattern of contact pads for semiconductor reflow interconnections
KR100723491B1 (ko) * 2005-07-14 2007-05-30 삼성전자주식회사 범용 인쇄 회로 기판 및 이를 사용한 스마트 카드
JP2007183776A (ja) * 2006-01-06 2007-07-19 Renesas Technology Corp 半導体装置
DE102006016419A1 (de) * 2006-04-07 2007-10-18 Infineon Technologies Ag Chipkartenmodul und Verfahren zum Schützen eines Chipkartenmoduls vor Überspannungen
DE102006060719A1 (de) * 2006-12-21 2008-06-26 Infineon Technologies Ag Chipkartenmodul und Verfahren zur Herstellung eines Chipkartenmoduls
US7670939B2 (en) * 2008-05-12 2010-03-02 Ati Technologies Ulc Semiconductor chip bump connection apparatus and method
KR101580925B1 (ko) * 2009-04-28 2015-12-30 삼성전자주식회사 칩온 보드 타입의 패키지
US9165240B2 (en) * 2009-10-15 2015-10-20 Feinics Amatech Teoranta Coupling in and to RFID smart cards
JP5143211B2 (ja) * 2009-12-28 2013-02-13 パナソニック株式会社 半導体モジュール
JP2011243612A (ja) * 2010-05-14 2011-12-01 Sony Corp 半導体装置及びその製造方法並びに電子機器
US8870080B2 (en) * 2010-08-12 2014-10-28 Féinics Amatech Teoranta RFID antenna modules and methods
US9272370B2 (en) * 2010-08-12 2016-03-01 Féinics Amatech Teoranta Laser ablating structures for antenna modules for dual interface smartcards
US20130126622A1 (en) * 2011-08-08 2013-05-23 David Finn Offsetting shielding and enhancing coupling in metallized smart cards
US9112272B2 (en) * 2010-08-12 2015-08-18 Feinics Amatech Teoranta Antenna modules for dual interface smart cards, booster antenna configurations, and methods
KR101686140B1 (ko) * 2010-09-29 2016-12-14 삼성전자 주식회사 반도체 칩 패키지
FR2976382B1 (fr) * 2011-06-10 2013-07-05 Oberthur Technologies Module a microcircuit et carte a puce le comportant
US9812782B2 (en) * 2011-08-08 2017-11-07 Féinics Amatech Teoranta Coupling frames for RFID devices
US9634391B2 (en) * 2011-08-08 2017-04-25 Féinics Amatech Teoranta RFID transponder chip modules
US9390364B2 (en) * 2011-08-08 2016-07-12 Féinics Amatech Teoranta Transponder chip module with coupling frame on a common substrate for secure and non-secure smartcards and tags
US9622359B2 (en) * 2011-08-08 2017-04-11 Féinics Amatech Teoranta RFID transponder chip modules
US9798968B2 (en) * 2013-01-18 2017-10-24 Féinics Amatech Teoranta Smartcard with coupling frame and method of increasing activation distance of a transponder chip module
US20150129665A1 (en) * 2013-11-13 2015-05-14 David Finn Connection bridges for dual interface transponder chip modules
US9475086B2 (en) * 2013-01-18 2016-10-25 Féinics Amatech Teoranta Smartcard with coupling frame and method of increasing activation distance of a transponder chip module
US9251458B2 (en) * 2011-09-11 2016-02-02 Féinics Amatech Teoranta Selective deposition of magnetic particles and using magnetic material as a carrier medium to deposit nanoparticles
US8649820B2 (en) * 2011-11-07 2014-02-11 Blackberry Limited Universal integrated circuit card apparatus and related methods
US8898365B2 (en) * 2012-03-22 2014-11-25 Oracle International Corporation Micro-link high-bandwidth chip-to-chip bus
EP2642430A1 (de) * 2012-03-22 2013-09-25 Gemalto SA Chipkarte und entsprechendes Herstellungsverfahren
US8936199B2 (en) * 2012-04-13 2015-01-20 Blackberry Limited UICC apparatus and related methods
CN202758872U (zh) * 2012-07-09 2013-02-27 上海华虹集成电路有限责任公司 用于安装双界面智能卡芯片的条带单元
US8991711B2 (en) * 2012-07-19 2015-03-31 Infineon Technologies Ag Chip card module
DE102013108011A1 (de) * 2012-07-27 2014-02-13 Johnson Electric S.A. Sicherheitshülle
KR102010909B1 (ko) * 2012-08-30 2019-08-14 삼성전자주식회사 패키지 기판, 이를 구비하는 반도체 패키지, 및 반도체 패키지의 제조방법
US9087777B2 (en) * 2013-03-14 2015-07-21 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
CN203894790U (zh) * 2013-04-11 2014-10-22 德昌电机(深圳)有限公司 智能卡、身份识别卡、银行卡及智能卡触板
CN104156756B (zh) * 2013-05-15 2021-09-24 苏州海博智能系统有限公司 一种可视智能卡及其封装方法
DE102013105575A1 (de) * 2013-05-30 2014-12-04 Infineon Technologies Ag Chipkartenmodul, Chipkarte, und Verfahren zum Herstellen eines Chipkartenmoduls
FR3006551B1 (fr) * 2013-05-30 2016-12-09 Linxens Holding Procede de fabrication d'un circuit imprime, circuit imprime obtenu par ce procede et module electronique comportant un tel circuit imprime
JP6125332B2 (ja) * 2013-05-31 2017-05-10 ルネサスエレクトロニクス株式会社 半導体装置
DE102013105729A1 (de) * 2013-06-04 2014-12-04 Infineon Technologies Ag Chipkartenmodul und Verfahren zur Herstellung eines Chipkartenmoduls
JP2014236188A (ja) * 2013-06-05 2014-12-15 イビデン株式会社 配線板及びその製造方法
JP6472945B2 (ja) * 2013-06-13 2019-02-20 太陽誘電株式会社 弾性波デバイス
FR3013504B1 (fr) * 2013-11-18 2022-06-10 Interplex Microtech Procede de fabrication d'un support d'une puce electronique, support de puce et ensemble de tels supports
GB2525869A (en) * 2014-05-06 2015-11-11 Johnson Electric Sa Smart card module
US9519018B2 (en) * 2014-05-22 2016-12-13 Dell Products L.P. Systems and methods for detecting unauthorized population of surface-mount devices on a printed circuit board
DE102014107299B4 (de) * 2014-05-23 2019-03-28 Infineon Technologies Ag Chipkartenmodul, Chipkarte, und Verfahren zum Herstellen eines Chipkartenmoduls
USD756317S1 (en) * 2014-08-26 2016-05-17 Féinics Amatech Teoranta Layout for contact pads and connection bridges of a transponder chip module
US9640468B2 (en) * 2014-12-24 2017-05-02 Stmicroelectronics S.R.L. Process for manufacturing a package for a surface-mount semiconductor device and semiconductor device
US9418929B1 (en) * 2015-04-22 2016-08-16 Freescale Semiconductor, Inc. Integrated circuit with sewn interconnects
GB201510252D0 (en) * 2015-06-12 2015-07-29 Johnson Electric Sa Coloured smart card module and smart card
US20170039462A1 (en) * 2015-08-03 2017-02-09 Johnson Electric S.A. Contact Smart Card and Method of Forming Such
DE102015114645B4 (de) * 2015-09-02 2023-03-23 Infineon Technologies Ag Chipkarte, vorrichtung und verfahren
EP3151167B1 (de) * 2015-09-30 2020-05-20 Nxp B.V. Dual-interface ic-kartenmodul
EP3159831B1 (de) * 2015-10-21 2018-10-03 Nxp B.V. Dual-interface ic-karte
CN107027239A (zh) * 2016-02-02 2017-08-08 上海伯乐电子有限公司 柔性印制电路板及应用其的智能卡模块和智能卡
CN107025481B (zh) * 2016-02-02 2021-08-20 上海伯乐电子有限公司 柔性印制电路板及应用其的智能卡模块和智能卡

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ISO 7810

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170221807A1 (en) * 2016-02-02 2017-08-03 Johnson Electric S.A. Circuit Board and Smart Card Module and Smart Card Utilizing the Same
US10014249B2 (en) * 2016-02-02 2018-07-03 Johnson Electric S.A. Circuit board and smart card module and smart card utilizing the same

Also Published As

Publication number Publication date
US20170221807A1 (en) 2017-08-03
CN107025481B (zh) 2021-08-20
CN107025481A (zh) 2017-08-08
US10014249B2 (en) 2018-07-03

Similar Documents

Publication Publication Date Title
DE102017100421A1 (de) Platine und Smartcardmodul und die Platine verwendende Smartcard
DE69737914T2 (de) Kartenförmige vorrichtung mit einem halbleiterelement
EP1271399B1 (de) Datenträger mit integriertem Schaltkreis
DE19710144C2 (de) Verfahren zur Herstellung einer Chipkarte und nach dem Verfahren hergestellte Chipkarte
DE19939347C1 (de) Verfahren zur Herstellung einer Chipkarte und nach dem Verfahren hergestellte Chipkarte
DE102012203251B4 (de) Kontaktlose Datenübertragungseinrichtung, diese enthaltendes Sicherheits- bzw. Wertdokument
DE102015225119A1 (de) Anzeigebedienfeld und Verfahren zum Bilden eines Arraysubstrats eines Anzeigebedienfelds
DE3824870A1 (de) System zur kontaktlosen informationsuebertragung zwischen einer ic-karte und einem kartenlese-/-schreibgeraet sowie ic-karte
DE69000153T2 (de) Tragbare, mit bausteinen verbindbare elektronik.
DE112018005258T5 (de) Doppelseitiges Sensormodul, das zur Integration in elektronische Geräte geeignet ist
DE102015122362A1 (de) Flexible RFID-Antenne
DE102017100420A1 (de) Platine und Smartcardmodul und und die Platine verwendende Smartcard
DE102014018393A1 (de) Chipkartenmodul-Anordnung, Chipkarten-Anordnung und Verfahren zum Herstellen einer Chipkarten-Anordnung
DE102008019571A1 (de) Chipkarte und Verfahren zu deren Herstellung
DE102008046407B4 (de) Datenträger für kontaktlose Datenübertragung und ein Verfahren zur Herstellung eines solchen Datenträgers
DE102010034156A1 (de) Folienelement
DE102016110780A1 (de) Chipkartenmodul und Verfahren zum Herstellen eines Chipkartenmoduls
DE19940480C2 (de) Leiterbahnträgerschicht zur Einlaminierung in eine Chipkarte, Chipkarte mit einer Leiterbahnträgerschicht und Verfahren zur Herstellung einer Chipkarte
DE102015122361A1 (de) Flexible RFID-Antenne
DE102013103365B4 (de) Datenträger zur kontaktlosen Datenübertragung und Verfahren zur Herstellung eines solchen Datenträgers
DE102016106698A1 (de) Chipkarte und Verfahren zum Herstellen einer Chipkarte
DE102007038318A1 (de) Hochgeprägter kartenförmiger Datenträger
EP2158566B1 (de) Transpondersystem
DE102015105151B4 (de) Chipkarte und Verfahren zur Ausbildung einer Chipkarte
DE102020132588A1 (de) Integrierte schaltung, drahtloskommunikationskarte und verdrahtungsstruktur einer identifikationsmarkierung

Legal Events

Date Code Title Description
R081 Change of applicant/patentee

Owner name: PARLEX PACIFIC LIMITED, HONG KONG, CN

Free format text: FORMER OWNER: JOHNSON ELECTRIC S.A., MURTEN, CH

Owner name: JOHNSON ELECTRIC INTERNATIONAL AG, CH

Free format text: FORMER OWNER: JOHNSON ELECTRIC S.A., MURTEN, CH

R082 Change of representative

Representative=s name: KASTEL PATENTANWAELTE PARTG MBB, DE

R081 Change of applicant/patentee

Owner name: PARLEX PACIFIC LIMITED, HONG KONG, CN

Free format text: FORMER OWNER: JOHNSON ELECTRIC INTERNATIONAL AG, MURTEN, CH

R084 Declaration of willingness to licence
R012 Request for examination validly filed