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Die Erfindung betrifft ein Verfahren zum Betreiben eines Ringoszillators, insbesondere eines Ringoszillators in einem PLL-Schaltkreis, und einen Ringoszillator.
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Stand der Technik
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Als Ringoszillator wird eine elektronische Oszillatorschaltung bezeichnet, die selbständig ohne externe Komponenten schwingt. Ein Ringoszillator besteht aus einer Reihe von nicht-invertierenden Puffern, die oszillieren, wenn der zumindest eine Ausgang mit dem ersten Eingang unter Verwendung eines Inverters verbunden wird. Die Frequenz kann dabei durch Einsetzen oder Entfernen von Puffern mit einem Multiplexer eingestellt werden. Ein Ringoszillator umfasst bspw. eine Reihe von Puffern. Koppelt man den Eingang dieser Reihe mit deren Ausgang, so dass ein Ring gebildet wird, ergibt sich ein schwingender Schaltkreis.
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Von Vorteil ist, dass keine analogen Bauteile verwendet werden. Alle verwendeten Bauteile sind digital. Die Granularität des einstellbaren Frequenz-Offset hängt von einer einzelnen Pufferverzögerung ab, somit ist der Abstand zwischen zwei Oszillatorperioden ohne Einsatz des vorgestellten Verfahrens immer ein Mehrfaches von zwei Puffer-Verzögerungen, nämlich 2·Tpuf. Diese Granularität ist dabei ein Maß dafür, wie fein der Ringoszillator eingestellt werden kann.
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Ringoszillatoren werden in vielen integrierten Schaltkreisen verwendet. So werden Ringoszillatoren bspw. in Phasenregelschleifen (engl. phase-locked-loop: PLL) eingesetzt, die hierin auch als PLL-Schaltkreis bezeichnet werden. Dies ist eine elektronische Schaltungsanordnung, die die Phasenlage und damit zusammenhängend die Frequenz eines veränderbaren Oszillators über einen geschlossenen Regelkreis derart beeinflusst, dass die Phasenabweichung zwischen einem äußeren Referenzsignal und dem Oszillator oder einem daraus abgeleiteten Signal möglichst konstant ist.
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Die Frequenz des Oszillators hängt von der Anzahl der verwendeten Puffer ab und lässt sich nicht beliebig fein einstellen. Somit ist die Granularität begrenzt.
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Offenbarung der Erfindung
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Vor diesem Hintergrund werden ein Verfahren nach Anspruch 1 sowie ein Ringoszillator gemäß Anspruch 10 vorgestellt. Ausführungsformen ergeben sich aus den abhängigen Ansprüchen und der Beschreibung.
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Das vorgestellte Verfahren ermöglicht ein Einstellen des Ringoszillators in Schritten von 1 Tpuf. Somit wird eine Verdopplung der Auflösung erreicht.
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Eine Flanke, d. h. eine steigende oder fallende Flanke, wird optional durch einen zusätzlichen Puffer geroutet, was dessen Verzögerung erhöht, Währenddessen erfährt die gegenüberliegende Flanke die herkömmliche Verzögerung des Rings.
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Weitere Vorteile und Ausgestaltungen der Erfindung ergeben sich aus der Beschreibung und den beigefügten Zeichnungen.
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Es versteht sich, dass die voranstehend genannten und die nachstehend noch zu erläuternden Merkmale nicht nur in der jeweils angegebenen Kombination, sondern auch in anderen Kombinationen oder in Alleinstellung verwendbar sind, ohne den Rahmen der vorliegenden Erfindung zu verlassen.
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Kurze Beschreibung der Zeichnungen
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1 zeigt in einem Blockschaltbild einen Ringoszillator-Schaltkreis.
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2 zeigt in einem Blockschaltbild ein alternatives Verzögerungsglied.
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3 zeigt in einem Blockschaltbild einen fraktionalen Teiler bzw. Bruchteiler.
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Die Erfindung ist anhand von Ausführungsformen in den Zeichnungen schematisch dargestellt und wird nachfolgend unter Bezugnahme auf die Zeichnungen ausführlich beschrieben.
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1 zeigt in einem Blockschaltbild einen Ringoszillator, der für einen PLL-Schaltkreis vorgesehen ist. Der Ringoszillator dient dabei zur Durchführung des Verfahrens.
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Die Darstellung zeigt eine Schaltungsanordnung 10 mit einem Ringoszillator 12, der eine Anzahl bzw. eine Kette von Puffern 14 umfasst. Weiterhin zeigt die Darstellung einen Multiplexer 16, einen ersten Frequenzteiler 18, einen ersten Zähler 20, ein erstes Register 22, einen Addierer 24, einen Frequenzteiler 26, einen zweiten Zähler 28 und ein Verzögerungsglied 30.
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Die Kette an Puffern 14, das erste Register 22 und der Multiplexer 16 bilden den Ringoszillator 12. Der erste Frequenzteiler 18 wird verwendet, um die Ausgangsfrequenz durch eine Kette von Teilern um eine Zweierpotenz zu verringern.
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Der Ringoszillator 12 ist um mindestens Faktor 2, also 1 Oktave, abstimmbar. So kann mittels des Frequenzteiler 18 jede beliebige tiefere Frequenz eingestellt werden.
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An einem ersten Eingang 40 des Addierers 24 liegt eine Größe set_ring mit N5 = N7 + N1 Bits an. An einem zweiten Eingang 42 liegen die N7 0 als MSBs und an einem dritten Eingang die N1 Ausgänge von Zähler 20 Bit-vertauscht als LSBs an.
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Weiterhin sind ein Eingang 33 zum Einstellen der Oktavschritte, ein Ausgang 35 für die Frequenz fsys und ein Ausgang 37 für die Größe meas_val vorgesehen. Liegt am Eingang 33 eine 0 an, so wird durch 1 geteilt, liegt am Eingang eine 1 an, so wird durch 2 geteilt, liegt am Eingang 33 eine 2 an, so wird durch 4 geteilt usw. fsys ist die vom Frequenzteiler 18 heruntergeteilte Oszillatorfrequenz fosc. Während der Messung ist der Frequenzteiler 18 abgeschaltet, also fsys = fosc. Der Frequenzteiler 18 wird ggf. zu einem späteren Zeitpunkt, wie dies nachfolgend erläutert wird, aktiviert.
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Die gesamte Anordnung, außer dem Ringoszillator 12 selbst, ist vollständig synchron zu der Frequenz fosz des Ausgangs des Ringoszillators 12.
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Das Verzögerungsglied 30, das ein UND-Glied 32 und ein ODER-Glied 34 umfasst, verzögert nur die positiven Flanken in dem Ringoszillator 12. Dies ermöglicht eine verdoppelt feine Einstellung im Vergleich zu dem Multiplexer 16 alleine.
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Wenn das LSB des ersten Registers 22 0 ist, dann ist der Ausgang des UND-Glieds 32 ebenfalls 0 und jede Flanke passiert direkt das ODER-Glied 34. Somit ergibt sich keine zusätzliche Verzögerung für jede Flanke.
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Wenn das LSB des ersten Registers 22 1 ist, passiert eine positive Flanke von dem Multiplexer 16 direkt das ODER-Glied 34, Somit ergibt sich keine zusätzliche Verzögerung.
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Wenn das LSB des ersten Registers 22 1 ist, muss eine negativer Flanke von dem Multiplexer 16 das UND-Glied 32 passieren, bevor beide Eingänge des ODER-Glieds 34 niedrig werden. Somit wird die Verzögerung des UND-Glieds 32 nur bei negativer Flanke hinzugefügt.
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Das UND-Glied 32 sollte so gestaltet sein, dass es eine Verzögerung Tpuf hat. Wenn dies technisch nicht möglich ist, kann ein alternativer Schaltkreis verwendet werden, der einen reinen Puffer mit einer korrekten Verzögerung verwendet. Ein solcher Schaltkreis ist in 2 dargestellt.
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Die Darstellung zeigt ein Verzögerungsglied 50 mit einem UND-Glied 52, einem Puffer 54 und einem Multiplexer 56.
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Wenn gemäß 1 das LSB des ersten Registers 22 0 ist, wählt der Multiplexer 16 immer den direkten Eingang 0 aus. Somit ergibt sich keine zusätzliche Verzögerung für jede Flanke.
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Wenn das LSB des ersten Registers 22 1 ist, durchläuft eine positive Flanke des Multiplexers 16 unmittelbar den Multiplexer 16 über den Eingang 0. Nach einigen Gatterverzögerungen schaltet der Multiplexer 16 zum Eingang 1, der dann auch 1 ist, so dass keine Störung erzeugt wird. Es ergibt sich somit keine zusätzliche Verzögerung.
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Wenn das LSB des ersten Registers 22 1 ist, wird eine negativer Flanke durch den Puffer an Eingang 1 des Multiplexers 16 verzögert. Nach einigen Gatterverzögerungen schaltet der Multiplexer 16 zu dem Eingang 0, der bereits 0 ist, so dass keine Störung erzeugt wird. Somit wird die Verzögerung des Puffers nur bei negativer Flanke hinzugefügt.
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Das vorgestellte Verfahren kann weiterhin und zusätzlich ein feines Einstellen des Ringoszillators jenseits der Granularität einer Pufferverzögerung mit einer minimalen Phasenabweichung im Vergleich zu dem idealen Signal ermöglichen, wobei dies hinsichtlich der erforderlichen Ressourcen effizient erreicht werden kann.
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Hierzu wird bei einer Ausführung wird ein Zähler verwendet, dessen Ausgabe Bit-invertiert einem Teil des Tpuf-Einstellwerts hinzugefügt wird. Dieser Aufbau ermöglicht eine minimale Phasenabweichung des Ausgangssignals des Ringoszillators.
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Von den N5 Ausgängen des Addierers 24 werden nur die N7 MSBs zur Ansteuerung des Multiplexers 16 verwendet. Die Nichtbenutzung der N1 niederwertigen Bits des Ausgangs und die N7 0en am Eingang 42 gestatten einen reduzierten Aufwand bei der Gestaltung des Addierers 24.
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Ein Zählzyklus besteht aus 2N1 Takten. Innerhalb des Zählzyklus zählt der Zähler 20 einmal komplett durch, d. h. an seinen N1 Ausgangsleitungen erscheinen alle möglichen Binärkombinationen, jede genau einmal. Durch das Vertauschen der Leitungen zwischen Zähler 20 und Addierer 24 ändert sich daran nichts: Alle möglichen Bit-Kombinationen erscheinen am Addierer 24. Jedoch ändert sich die Zahlenfolge durch das Vertauschen der Bit-Leitungen.
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Wenn die N1 LSBs von set_ring alle 0 sind, dann führt kein Wert von Zähler 20 dazu, dass innerhalb des Addierers 24 ein Übertrag auf die N5 Ausgangsbits entsteht. Wenn die N1 LSBs von set_ring den Wert "1000..." haben, dann führt jeder ungerade Wert von Zähler 20 zu einem Übertrag, d. h. der Ringoszillator erzeugt abwechselnd längere und kürzere Perioden. Wenn die N1 LSBs von set_ring den Wert "11111 ..." haben, dann führen alle Werte von Zähler 20, außer 0, zu einem Übertrag, d. h. der Ringoszillator erzeugt die höchste Frequenz innerhalb des Interpolationsintervalls.
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Die gesamte Anordnung, außer dem Ringoszillator selbst, arbeitet synchron und ist mit der Frequenz fosz des Ausgangs des Ringoszillators getaktet. Es gilt: fosz = 1/(2·(Tbas + set_ring·Tpuf)) wobei die Größe set_ring die Periode und folglich die Frequenz des Ringoszillators 12 einstellt. Diese Größe hat einen ganzzahligen Teil von N7 oberen Bits und einen Bruchteil von N1 unteren Bits. Die N7 oberen Bits werden durch die Anzahl an Eingängen des Multiplexers 16 bestimmt. Wenn bspw. der Multiplexer 16 50 Eingänge hat, sind N7 = 6 Bits erforderlich, um einen der 50 Eingänge auszuwählen.
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Die N1 Bruch-Bits können frei entsprechend der erforderlichen Frequenzauflösung gewählt werden. Dabei bestimmt N1 die Länge des Zählers. Wenn bspw. der Ringoszillator 12 eine Auflösung von 100 Hz bereitstellen soll und ein Puffer mehr oder weniger eine Änderung von 3 MHz bewirkt, dann werden N1 = log2(3MHz/100 Hz) = log2(30000) = 15 Bruch-Bits implementiert.
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Diese Bruch-Bits werden zu dem Bit-vertauschten Wert des Zählers addiert. Der Addierer 24 interne Übertrag dieser Addition bewirkt, dass die N7 oberen Bits des Ausgangs des Addieres 24 um 1 inkrementiert werden oder nicht, so dass zwischen zwei aufeinanderfolgenden Eingangswerten des Multiplexers 16 geschaltet wird.
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Die Frequenz des Ringoszillators 12 ist exakt, wenn der Durchschnittswert eines gesamten Zählerzyklus des Zählers betrachtet wird. Dies sind 2N 1 Perioden. Innerhalb dieses Intervalls wählt der Multiplexer 2N 1·frac(set_ring) mal einen Puffer mehr. Dies wird mit dem Addierer durchgeführt.
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Ein Beispiel mit N
1 = 3 und set_ring = 0bxxxxxx,110, noch ohne Bit-Vertauschung, ist in folgender Tabelle 1 gegeben:
| Zähler-Wert | Additions-Ergebnis | Übertrag in N7 MSBs |
| 0 | 6 | 0 |
| 1 | 7 | 0 |
| 2 | 8 | 1 |
| 3 | 9 | 1 |
| 4 | 10 | 1 |
| 5 | 11 | 1 |
| 6 | 12 | 1 |
| 7 | 13 | 1 |
Tabelle 1
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Für die ersten beiden Perioden hat der Ringoszillator
12 eine zu kurze Periode, für die letzten sechs Perioden hat dieser eine zu lange Periode. Insgesamt betrachtet passt dies. Allerdings ist nach den ersten beiden Perioden die Phasenabweichung zu dem idealen Signal sehr groß. Diese Phasenabweichung kann durch ein Bit-vertauschen der Bits des Zählers vor dem Addieren reduziert werden. Dies verdeutlicht nachfolgende Tabelle 2:
| Zähler-Wert | vertauscht | Additions-Ergebnis | Übertrag in N7 MSBs |
| 0 | 0 | 6 | 0 |
| 1 | 4 | 10 | 1 |
| 2 | 2 | 8 | 1 |
| 3 | 6 | 12 | 1 |
| 4 | 1 | 7 | 0 |
| 5 | 5 | 11 | 1 |
| 6 | 3 | 9 | 1 |
| 7 | 7 | 13 | 1 |
Tabelle 2
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Nunmehr sind die längeren und kürzeren Perioden des Ringoszillators 12 optimal über das gesamte Intervall verteilt. Die Phasenabweichung ist minimiert. Dies wird mit dem hierin vorgestellten Verfahren erreicht.
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3 zeigt eine alternative Ausführung zu dem Addierer 24 aus 1 mit einem Bruchteiler, der auch als fractional divider bezeichnet wird. Die Darstellung zeigt einen Bruchteiler, der insgesamt mit der Bezugsziffer 100 bezeichnet ist. Weiterhin zeigt die Darstellung einen Addierer 102 für N1 + 1 Bits, einen Addierer 104 für N7 Bits, ein Register 106 mit N1 + 1 Bits, eine Flankenerfassung 108 und einen Addierer 110 für N7 Bits.
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Auch bei dieser Anordnung besteht ein Zählzyklus aus 2N1 Oszillatortakten. Wenn die N1 LSBs von set_ring (124) alle 0 sind, dann erhöht sich der Wert des Registers 106 nicht und es tritt nie ein Überlaufimpuls auf und der Ausgangswert 130 wird nie um 1 erhöht. Wenn die N1 LSBs den Wert "1000..." haben, dann tritt bei jedem zweiten Takt ein Überlauf auf und der erhöhte Ausgangswert erscheint bei jedem zweiten Takt. Wenn die N1 LSBs den Wert "1111..." haben, dann ergeben sich 2N1 – 1 Überläufe innerhalb eines Zählzyklus. Diese Schaltung leistet also genau dasselbe wie die oben beschriebene Schaltung um Zähler 20. Eingangsgröße 120 ist die Größe set_ring, die MSBs 122 mit N7 Bit und LSBs 124 mit N1 Bit umfasst. Am Ausgang 130 liegt die Verzögerung set_delay mit N7 Bits an.
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Der Bruch-Teiler 100 implementiert somit einen Addierer, der innerhalb eines Zählzyklus mit N1 Oszillatortakten so oft wie durch den Wert 124 vorgegeben überläuft. Die nachfolgende Flankenerfassung erfasst diese Überläufe. Jeder Überlauf bewirkt, dass die N7 MSBs der Größe set_ring für 1 Oszillatorperiode um Eins imkrementiert werden. Das Ergebnis ist wieder eine bzgl. Phasenabweichung optimal verteilte Anzahl von kürzeren und längeren Oszillatorperioden, die exakt der eingestellten Frequenz 120 entsprechen.
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Es ist zusätzlich zu beachten, dass, wenn der PLL-Schaltkreis einen großen Frequenzbereich abdecken soll, dieser dazu neigt, sehr langsam einzurasten. Außerdem kann der PLL-Schaltkreis auf Oberwellen des Eingangssignals einrasten. Wenn der Ringoszillator 12 zusätzliche Schalter für Subbänder oder Frequenzteiler verwendet, müssen diese Schalter unter Verwendung von trial-and-error-Techniken eingestellt werden, was die durchschnittliche Zeit zum Erreichen eines Signaleinrastens erhöht.
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Mit einem zusätzlichen Verfahren kann erreicht werden, die durchschnittliche Zeit bis zum Einrasten zu verringern, wobei die Eingangsfrequenz im Verhältnis zu dem frei laufenden PLL-Oszillator gemessen wird, was bedeutet, dass dies ohne Verwendung irgendeines Frequenzstandards durchgeführt wird. Diese Messung dient dazu, den Frequenzteiler, das Ringoszillator-Subband und den Ringoszillator-Einstellwert in Betrieb zu nehmen.
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Hierzu wird die Frequenz des Ringoszillators 12 mittels einer relativen Frequenzmessung angepasst. Ergebnis der relativen Frequenzmessung ist die gemessene Eingangsfrequenz im Verhältnis zu der Frequenz des freischwingenden Ringoszillators.
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Es wird somit der Fangbereich eines PLL-Schaltkreises reduziert. In diesem Bereich kann der PLL-Schaltkreis aus dem nicht eingerasteten Zustand direkt ohne Überspringen einer Periode in den eingerasteten Zustand überwechseln. Dieser Bereich ist folglich der schmalste Bereich um die Oszillatorfrequenz.
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Wenn das Steuerwort des Ringoszillators 12 set_ring linear die Periode der Ausgangsfrequenz fosz einstellt und eine definierte Eingangsfrequenz bei der Inbetriebnahme verfügbar ist, ist die direkte Frequenzmessung, wie diese nachfolgend unter Bezugnahme auf 1 beschrieben ist, möglich.
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N10 ist die Zahl der äquivalenten Puffer in dem Ringoszillator 12 während der Messung. Äquivalent bedeutet, dass die Verzögerung des Multiplexers, des Inverters und möglicherweise anderer Bauteile umfasst sind und in Einheiten der Pufferverzögerungen Tpuf ausgedrückt sind. N10 muss während der Messung so gewählt werden, dass es ein möglichst großes ganzes Vielfaches von K, wie dies nachfolgend noch ausgeführt wird, ist.
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Die Konstante K ist das Verhältnis von Bitrate des Eingangssignals zur Frequenz des während der Messung verwendeten Bitmusters des Eingangssignals, wie dies nachfolgend beschrieben ist. Aufgrund weiterer Randbedingungen kann man oft nicht einfach ein 1-0-1-0-Muster verwenden, sondern muss ein einfaches Bitmuster verwenden. Der Serial-Wire Ring z. B. verwendet das Muster 000111, also ist K gleich 6. K ist mindestens 2. Tosz = 2·N10·Tpuf
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Der Faktor 2 wird hinzugefügt, um zu berücksichtigen, dass eine positive und eine negativer Flanke durch den Ring für eine vollständige Taktperiode wandern muss.
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Bei der Inbetriebnahme muss das Eingangssignal des PLL-Schaltkreises eine konstante Periode von K * Tbit haben. Tbit ist die Symbolzeit = 1/Baudrate.
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Es wird nachfolgend ein Beispiel gegeben:
Das Eingangssignal ist eine Sequenz von 1-0-1-0-1 .... Dies würde die halbe Bitfrequenz repräsentieren und daher ist K = 2. Die Sequenz des Eingangssignals 1-1-0-0-1 ... bedeutet, dass K = 4 ist.
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Der erste Frequenzteiler 18 ist ausgeschaltet, dies bedeutet, dass fsys = fosz.
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Der zweite Frequenzteiler 26 und der zweite Zähler 28 werden für die Messung verwendet.
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Der zweite Frequenzteiler 26 teilt das eingehende Signal durch den Faktor N10/K und liefert eine Periode von Tbit·N10. Hierfür muss N10 ein Vielfaches von K sein. Diese Ausgangsperiode des zweiten Frequenzteilers 2 wird als Torzeit für den zweiten Zähler 28 verwendet, der mit fosz getaktet ist.
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Es gilt: meas_val = Tbit·N10·fosz = Tbit·N10/(2·N10·Tpuf) = Tbit/(2·Tpuf) meas_val ist das Ergebnis der Messung. Wird dieser Wert anschließend für set_ring verwendet, schwingt der Oszillator auf der gewünschten Frequenz, wie dies im folgenden erläutert ist.
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Wenn statt N10 dieses Ergebnis als Ansteuersignal set_ring verwendet würde, dann ergäbe sich als Oszillatorfrequenz: foscNeu = N10/meas_val·fosc = fosc·N10·(2·Tpuf)/Tbit = fosc·Tosc/Tbit = 1/Tbit = baudrate
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Dieses Messergebnis entspricht also direkt der erforderlichen Anzahl an Puffern in dem Ring. Wenn der Multiplexer mit dem Messergebnis eingestellt wird, ist die Frequenz des Ringoszillators 12 sehr nahe bei der Eingangsfrequenz und der PLL-Schaltkreis wird sehr schnell bei der Eingangsfrequenz einrasten.
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Wenn die Eingangsfrequenz zu niedrig für den Ringoszillator ist, ist das Messergebnis oberhalb der verfügbaren Anzahl von Puffern in dem Ring. In diesem Fall dient der Frequenzteiler
18 zur Verringerung der Frequenz gemäß folgendem Algorithmus:
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Die Division durch 2 kann effizient in der digitalen Hardware des PLL-Schaltkreises implementiert werden, indem ein einfaches Bit-Verschieben nach rechts verwendet wird.
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Die Frequenz fosc wird von dem Frequenzteiler 18 in Oktavstufen, also Zweierpotenzen, auf fsys herunterdividiert.
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In 1 umfasst das Steuerwort set_ring des Ringoszillators 12 nicht nur einen ganzzahligen Teil, sondern auch einen Bruch-Teil zum Feineistellen des Ringoszillators 12 in feineren Einheiten als Tpuf. Wenn das Messergebnis zu hoch ist, wie in dem vorstehenden Algorithmus beschrieben ist, können die Bits der Messung, die N7 übersteigen, verwendet werden, um den Bruch-Teil von set_ring zu initialisieren. Mit dieser zusätzlichen Maßnahme kann die Frequenz des Ringoszillators 12 sehr dicht bei der Zielfrequenz voreingestellt werden, der Phasenregelkreis geschlossen wird.
