DE102016103967A1 - Halbleitervorrichtung und Herstellungsverfahren hierfür - Google Patents

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Keisuke Ogura
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Original Assignee
Fuji Electric Co Ltd
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Abstract

Bereitgestellt wird eine Halbleitervorrichtung mit einer Verdrahtungsstruktur auf einem Halbleiterelement, die in der Lage ist, eine hohe Qualität und eine hohe Zuverlässigkeit als Antwort auf den Wunsch nach Einsätzen bei hoher Temperatur, einer Anforderung nach Starkstrom, dünneren Halbleiterscheiben, kleineren Vorrichtungsgrößen und reduzierten Ausfällen sicherzustellen. Eine Halbleitervorrichtung, die eine isolierende Platine (13); ein Halbleiterelement (17), das auf der isolierenden Platine angebracht ist; eine erste isolierende Harzschicht (21), die auf die isolierende Platine laminiert ist; eine kupferüberzogene Verdrahtung (11), die das Halbleiterelement über einen Fensterabschnitt kontaktiert, der in der ersten isolierenden Harzschicht ausgebildet ist, der einen Kontakt mit dem Halbleiterelement erlaubt; und eine zweite isolierende Harzschicht (22), die laminiert ist, um die kupferüberzogene Verdrahtung abzudichten, enthält, sowie ein Verfahren zum Herstellen der Halbleitervorrichtung werden bereitgestellt.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und ein Herstellungsverfahren hierfür.
  • STAND DER TECHNIK
  • Zum Verdrahten von Vorrichtungschips von Leistungsmodulen sind herkömmliche Strukturen, wie eine Aluminiumdrahtstruktur und eine Kupferdrahtstruktur oder eine Leitungsrahmenstruktur, in welcher eine Kupferplatte unter Verwendung von Lötmitteln oder eines gesinterten Metallnanopartikelfestkörpers und dergleichen gebunden ist, bekannt.
  • Seit kurzem ist es erwünscht, dass Halbleitervorrichtungen bei hohen Temperaturen arbeiten, und somit werden Kupfermaterialien mit einer herausragenden Dauerfestigkeit, insbesondere als ein Verdrahtungsmaterial, erwartet. In einer Kupferdrahtstruktur ist es jedoch schwierig, einen Starkstrom aufgrund ihres kleinen Verdrahtungsquerschnitts zuzuführen, und zudem kann eine Funktion zum Ableiten von Wärme von Vorrichtungschips aufgrund der kleinen Wärmekapazität nicht erwartet werden. Zudem kann beim Anbinden von Kupferdrähten an die Vorrichtungschips eine Beanspruchung entstehen, und beim Anbinden von Drähten auf dünne Chips, das verwendet wird, um den Ausfall von Vorrichtungen zu reduzieren, können die Vorrichtungschips somit zerbrechen.
  • Auf der anderen Seite können in einer Leitungsrahmenstruktur, welche eine Kupferplatte zum Verdrahten verwendet, unter Verwendung einer dicken Platte bewirkt werden, und eine Zunahme der Wärmekapazität kann erwartet werden. Verbindungsmaterialien sind in dieser Struktur notwendig; bei vor kurzem jedoch erforderlichen Hochtemperatureinsätzen ist die Langzeitzuverlässigkeit von kürzlich verwendeten Lötmaterialien nicht ausreichend. Zusätzlich sind Nanopartikelpresskörper aus Silber oder Kupfer teuer, und es ist auch schwierig, eine Zuverlässigkeit der Verbindung, aufgrund von möglicherweise auftretenden Fehlstellen, sicherzustellen.
  • Ein Leistungsvorrichtungsmodul ist bekannt, welches als ein Verdrahtungsmodul für Starkstrom, als Hochtemperaturwiderstand und hochenergetische Strahlung (siehe Patentliteratur 1) effektiv ist. Da jedoch ein Leistungsvorrichtungsmodul wie dieses eine Metalplatte verwendet, welche durch ein Material wie eine Kupferlegierung als ein Leitungsrahmenmaterial gebildet wird, kann ein derartiges Leitungsvorrichtungsmodul die Nachteile der herkömmlichen Technik nicht beheben. Zusätzlich ist in dem herkömmlichen Leitungsvorrichtungsmodul eine Struktur offenbart, in welcher ein isolierendes abdichtendes Harz zwischen Metallstrukturschichten angeordnet ist, in einer Struktur, in welcher lediglich ein isolierendes abdichtendes Harz zwischen Metallstrukturschichten angeordnet ist, ist die Anordnung jedoch unzureichend zum Schützen der Vorrichtungen und Verdrahtung vor Einflüssen wie Stoß, Temperatur, Feuchtigkeit und dergleichen.
  • Zudem ist eine elektronische Bauteilvorrichtung bekannt, in welcher Chips mit integrierten Schaltkreisen (IC) und Verbindungselektrodenteile durch Drahtanbindung mit Golddrähten verbunden sind, und die resultierenden Anordnungen werden mit einem isolierenden abdichtenden Harz abgedichtet (siehe Patentliteratur 2). Eine elektronische Bauteilvorrichtung wie diese kann jedoch nicht die Belastung auf die Chips reduzieren, welche gleichzeitig bei Einsätzen der Drahtanbindung auftreten.
  • LITERATURVERZEICHNIS
  • Patentliteratur
    • [Patentliteratur 1] JP 2014-165486 A
    • [Patentliteratur 2] JP 2002-231874 A
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Technisches Problem
  • Eine Aufgabe der vorliegenden Erfindung ist es eine Halbleitervorrichtung bereitzustellen, die auf einer Verdrahtungsstruktur eines Halbleiterelements (Chip) angeordnet ist, welches die Probleme löst, welche in der herkömmlichen Technik auftreten, und eine Struktur aufweist, welche eine hohe Qualität und eine hohe Zuverlässigkeit als Antwort auf den Wunsch nach Hochtemperatureinsätzen, eine Anforderung nach Starkstrom, dünneren Halbleiterscheiben, kleinerer Vorrichtungsgröße und reduzierten Ausfällen, sicherstellt.
  • Lösung für das Problem
  • Der Erfinder hat ein Konzept zum Anordnen einer Verdrahtung erdacht, welche ein Kupfermaterial auf einem Halbleiterelement verwendet, ohne die Verwendung beliebiger Verbindungsmaterialien wie Lötmittel, Metallnanopartikel und dergleichen oder dem Erfordernis ein Drahtanbindungsverfahren durchzuführen, welches Ultraschallwellen verwendet, und er hat somit die vorliegende Erfindung fertiggestellt.
  • Gemäß einem Aspekt der vorliegenden Erfindung weist eine Halbleitervorrichtung eine isolierende Platine; ein Halbleiterelement, das auf der isolierenden Platine angebracht ist; eine erste isolierende Harzschicht, die auf die isolierende Platine laminiert ist; eine kupferüberzogene Verdrahtung, welche das Halbleiterelement über einen Fensterabschnitt kontaktiert, der auf der ersten isolierenden Harzschicht ausgebildet ist, welcher einen Kontakt mit dem Halbleiterelement erlaubt; und eine zweite isolierende Harzschicht, die laminiert ist, um die kupferüberzogene Verschaltung abzudichten, auf.
  • In der Halbleitervorrichtung ist es bevorzugt, dass die kupferüberzogene Verdrahtung in Form einer Lage vorliegt.
  • In der Halbleitervorrichtung ist es bevorzugt, dass die kupferüberzogene Verdrahtung eine Saatschicht, welche eine dünne Filmschicht ist, welche durch ein Metall oder eine Legierung gebildet wird, und eine kupferüberzogene Schicht, die auf die Saatschicht laminiert ist, enthält.
  • In der Halbleitervorrichtung ist es bevorzugt, dass die Saatschicht ein Metall oder eine Legierung ist, das durch ein oder mehrere Metalle, die ausgewählt sind aus der Gruppe bestehend aus Cu, Ni, Al, Ag und Au, gebildet ist.
  • In der Halbleitervorrichtung ist es bevorzugt, dass die erste isolierende Harzschicht und/oder die zweite isolierende Harzschicht ein Harz ist, welches durch eine oder mehrere Verbindungen, die ausgewählt ist aus der Gruppe bestehend aus Polyamidharz, Polyimidharz, Epoxidharz, Polyetheretherketonharz und Polybenzimidazolharz, gebildet wird.
  • Gemäß einem anderen Aspekt der vorliegenden Erfindung enthält ein Herstellungsverfahren einer Halbleitervorrichtung ein Verfahren zum Anbringen eines Halbleiterelementes auf einer isolierenden Platine; ein Verfahren zum Laminieren einer ersten isolierenden Harzschicht auf die isolierende Platine; ein Verfahren zum Bilden einer kupferüberzogenen Verdrahtung, welche das Halbleiterelement über einen Fensterabschnitt kontaktiert, der auf der ersten isolierenden Harzschicht ausgebildet ist, der einen Kontakt mit dem Halbleiterelement erlaubt; und ein Verfahren zum Laminieren einer zweiten isolierenden Harzschicht, um die kupferüberzogene Verdrahtung abzudichten.
  • In dem Halbleitervorrichtungsherstellungsverfahren ist es bevorzugt, dass das Verfahren zum Bilden der kupferüberzogenen Verdrahtung ein Verfahren zum Bilden einer Saatschicht, die eine dünne Metallfilm- oder Legierungsschicht ist; und ein Verfahren zum Laminieren einer kupferüberzogenen Verdrahtung auf der Saatschicht durch Verkupferung, enthält.
  • In dem Halbleitervorrichtungsherstellungsverfahren ist es bevorzugt, dass das Verfahren zum Bilden der Saatschicht unter Verwendung eines Zerstäubungsverfahrens oder durch eine nicht-elektrolytische Metallisierung ausgeführt wird.
  • In dem Halbleitervorrichtungsherstellungsverfahren ist es bevorzugt, dass das Verfahren zum Bilden der ersten isolierenden Harzschicht ein Verfahren zum Anordnen eines Harzfilms, der durch eine oder mehrere Verbindungen, die ausgewählt ist aus der Gruppe bestehend aus Polyamidharz, Polyimidharz, Epoxidharz, Polyetheretherketonharz, auf der isolierenden Platine, auf der das Halbleiterelement angebracht ist, und Polybenzimidazolharz, gebildet ist; und ein Verfahren zum Bilden der ersten isolierenden Harzschicht, so dass die Dicke auf dem Halbleiterelement durch Schmelzen des Harzfilms 20 μm oder mehr beträgt, enthält.
  • Vorteilhafte Wirkungen der Erfindung
  • Gemäß der Halbleitervorrichtung der vorliegenden Erfindung ist eine Verdrahtung, welche das Halbleiterelement auf der isolierenden Platine anbindet, eine kupferüberzogene Verdrahtung und dadurch können starke Ströme angelegt werden, die Langzeitzuverlässigkeit in Einsätzen bei hohen Temperaturen kann verbessert und die Vorrichtungsgröße reduziert werden. Insbesondere, da die kupferüberzogene Verdrahtung das Halbleiterelement und die Kupferüberdrahtung auf der isolierenden Platine über einen kurzen Abstand verbinden kann, ist es somit möglich, die Schaltausfälle, welche aufgrund der Reduktion der Induktivität auftreten können, zu reduzieren. Zudem kann, verglichen mit dem Fall der Verwendung eines drahtgebundenen Leitungsrahmens oder eines Plattenleitungsrahmens, die Höhe des Moduls, das heißt die Abmessung in einer Richtung senkrecht zu der Platinenoberfläche, reduziert werden, und dadurch kann eine Halbleitervorrichtung mit kleiner Größe implementiert werden. Ferner kann gemäß dem Halbleitervorrichtungsherstellungsverfahren der vorliegenden Erfindung eine Verdrahtung durch ein Metallisierungsverfahren hergestellt werden, welche das Halbleiterelement und die isolierende Platine verbindet. Bei der Verbindung durch dieses Metallisierungsverfahren erfährt das Halbleiterelement keine Beanspruchung, und somit ist es möglich, dünnere Halbleiterscheiben für Halbleiterelement zu verwenden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1(a) ist ein schematischer Querschnitt einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung. 1(b) ist eine vergrößerte Zeichnung der Halbleitervorrichtung, die in 1(a) in einem X-Abschnitt davon dargestellt ist.
  • 2 ist eine schematische Aufsicht auf die Halbleitervorrichtung, die in 1 dargestellt ist.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Eine Ausführungsform der vorliegenden Erfindung wird unten mit Bezug auf die beigefügten Zeichnungen beschrieben. Die vorliegende Erfindung ist jedoch nicht auf die unten beschriebenen Ausführungsformen beschränkt. Die Zeichnungen sind schematische Ansichten, die zur Erläuterung der vorliegenden Erfindung beigefügt sind, und die Abmessungen der Bauteile, welche die Vorrichtung bilden, sowie die relative Beziehung dieser untereinander beschränkt die vorliegende Erfindung nicht.
  • Gemäß einer Ausführungsform betrifft die vorliegende Erfindung eine Halbleitervorrichtung. 1(a) ist ein schematischer Querschnitt der Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung. In der Halbleitervorrichtung 1, die in 1(a) dargestellt ist, ist ein Halbleiterelement 17 auf einer Kupferverdrahtung 14c angebracht, welche eine isolierende Platine 13 über ein Anbindungsmaterial 19 bildet, und Kupferverdrahtungen 14a, 14b und 14c und das Halbleiterelement 17 sind mit einer ersten isolierenden Harzschicht 21 abgedichtet. Das Halbleiterelement 17 und die Kupferverdrahtungen 14a und 14b sind jeweils über kupferüberzogene Verdrahtungen 11a und 11b verbunden. Zusätzlich zu der Kupferverdrahtung 14a, 14b ist ein externer Verbindungsanschluss 12a, 12b, der sich von einer Außenseite der Halbleitervorrichtung 1 erstreckt, angebunden. Mit der Kupferverdrahtung 14c ist auch ein externer Verbindungsanschluss 12c (siehe 2) angebunden. Eine zweite isolierende Harzschicht 22 ist laminiert, um die kupferüberzogene Verdrahtung 11a, 11b abzudichten. Andererseits ist die Metallschicht 16, welche die isolierende Platine 13 bildet, mit einer Wärmeableitung 18 über das Verbindungsmaterial 19 angebunden.
  • Auf der isolierenden Platine 13 ist die Kupferverdrahtung 14 (nachfolgend werden die Kupferverdrahtungen 14a, 14b und 14c gemeinsam als die „die Kupferverdrahtung 14“ bezeichnet) auf einer Oberfläche der isolierenden Schicht 15 angeordnet, und auf der anderen Oberfläche der isolierenden Schicht 15 ist eine Metallschicht 16 angeordnet. Als ein Beispiel der oben beschriebenen isolierenden Platine 13 kann ein wärmestrahlendes isolierendes Substrat verwendet werden, welches durch Verbinden eines Kupferschaltkreises auf ein keramisches Aluminiumoxidsubstrat durch ein direktes Kupferanbindungsverfahren (DCB) hergestellt wird, verwendet werden. Die isolierende Platine 13 ist jedoch nicht auf eine spezifische isolierende Platine beschränkt, und eine isolierende Platine, die zumindest eine isolierende Schicht und Kupferverdrahtungen enthält, kann verwendet werden.
  • Die Anordnung des Halbleiterelementes 17 kann basierend auf dem Zweck der Verwendung und den Anforderungen der Halbleitervorrichtung 1 festgelegt werden. Insbesondere können ein isolierter bipolarer Gate-Zonen-Transistor (IGBT), ein Metalloxidhalbleiter-Feldeffekttransistor (MOSFET), ein Feldeffekttransistor (FET), ein bipolarer Transistor, ein abschaltbarer Gate-Zonen-Thyristor (GTO), eine Schottky-Barrieren-Diode (SBD), eine Gleichrichterdiode und dergleichen verwendet werden, obwohl sie nicht darauf beschränkt ist. Beispiele von Verbindungen, welche das Halbleitelement bilden, beinhalten Silizium und Siliziumcarbid, sind aber nicht darauf beschränkt. In der Halbleitervorrichtung 1 gemäß der vorliegenden Ausführungsform kann insbesondere ein dünnes Halbleiterelement, welches leicht zerbrechen kann, für das Halbleiterelement 17 verwendet werden. Zum Beispiel kann ein Halbleiterelement mit der Dicke von 30 bis 450 μm verwendet werden. Für das Verbindungsmaterial 19, welches das Halbleiterelement 17 an die Kupferverdrahtung 14c anbindet, kann ein Allzweckmaterial wie ein Lötmittel verwendet werden.
  • Die erste isolierende Harzschicht 21, die auf die isolierende Platine 13 laminiert ist, bedeckt, isoliert und dichtet die Kupferverdrahtung 14, das Halbleiterelement 17 und das Anbindungsmaterial 19 ab. Die erste isolierende Harzschicht 21 kann aus einem beliebigen Harz gebildet sein, das im Allgemeinen als ein Dichtungsharz verwendet wird, und ist bevorzugt ein Harz mit einer chemischen Struktur einschließlich einer oder mehrerer Verbindungen, die ausgewählt sind aus der Gruppe bestehend aus einer Polyamidstruktur, Polyimidstruktur, Epoxidstruktur, Polyetheretherketonstruktur und einer Polybenzimidazolstruktur, obwohl diese nicht darauf beschränkt ist. Es ist besonders bevorzugt ein Harz zu verwenden, das durch eine oder mehrere Verbindungen gebildet wird, die ausgewählt sind aus der Gruppe bestehend aus Polyamidharz, Polyimidharz, Epoxidharz, Polyetheretherketonharz und Polybenzimidazolharz. Es ist weiter bevorzugt ein Harz zu verwenden, welches eine Glasübergangstemperatur von 150 °C oder mehr aufweist.
  • Die kupferüberzogene Verdrahtung 11a, 11b kontaktiert das Halbleiterelement 17 über einen Fensterabschnitt, der einen Kontakt mit dem Halbleiterelement 17 erlaubt, und kontaktiert die Kupferverdrahtung 14a, 14b über einen Fensterabschnitt, der einen Kontakt mit der Kupferverdrahtung 14a, 14b erlaubt. Der Begriff „Fensterabschnitt“ bezieht sich hierbei auf eine exponierte Oberfläche einer Elektrode, die durch Schneiden und Entfernen der ersten isolierenden Harzschicht 21 gebildet ist. Ein Abschnitt um die exponierte Oberfläche herum wird durch die erste isolierende Harzschicht 21 gebildet. In der Halbleitervorrichtung 1, die in 1(a) dargestellt ist, sind die kupferüberzogene Verdrahtung 11a, welche elektrisch eine Elektrode auf dem Halbleiterelement 17 mit der Kupferverdrahtung 14a verbindet, und die kupferüberzogene Verdrahtung 11b, welche elektrisch eine andere Elektrode auf dem Halbleiterelement 17 mit der Kupferverdrahtung 14b verbindet, angeordnet. In der Ausführungsform, die in der Zeichnung dargestellt ist, ist sowohl für die kupferüberzogene Verdrahtung 11a und die kupferüberzogene Verdrahtung 11b eine überstehende Struktur (im Nachfolgenden bezeichnet als ein „Überstand“) in einem Abschnitt nahe des Abschnitts zum Kontaktieren des Halbleiterelementes 17 auf einer gegenüberliegenden Seite der isolierenden Platine 13 vorgesehen, zum Beispiel in dem oberen Abschnitt von 1. Damit wird beabsichtigt einen elektrischen Ausfall zu verhindern, der sonst auftreten kann, wenn ein starker Strom aufgrund der nahen Anordnung eines Endabschnitts auf der Oberfläche des Halbleiterelements 17, auf welcher die Elektrode angeordnet ist, und der kupferüberzogenen Verdrahtung 11 angelegt wird. Der Überstand kann bevorzugt ausgebildet sein, so dass der Abstand zwischen einem Scheitelpunkt des Überstandes der kupferüberzogenen Verdrahtung 11 und der isolierenden Platine 13 größer wird als die Gesamtdicke der Dicke des Halbleiterelementes 17, die Dicke der kupferüberzogenen Verdrahtung 11, und die Dicke des Verbindungsmaterials 19 um 20 μm oder mehr und noch bevorzugter um 50 μm oder mehr. Die Form und der Ort des Überstandes der kupferüberzogenen Verdrahtung 11, die oben beschrieben sind, kann insbesondere gemäß dem zweiten Verfahren und dem dritten Verfahren des folgenden Halbleitervorrichtungsherstellungsverfahrens ermittelt werden. Durch Anordnen der kupferüberzogenen Verdrahtung 11, wie oben beschrieben, kann das Halbleiterelement 17 und die Kupferverdrahtung 14a, 14b über einen kürzeren Abstand im Vergleich mit einer herkömmlichen Verdrahtung durch die übliche Technik verbunden werden, während zur gleichen Zeit ein elektrischer Ausfall verhindert wird.
  • 2 ist eine Aufsicht auf die Halbleitervorrichtung 1, die in 1 dargestellt ist. Die erste isolierende Harzschicht 21 und die zweite isolierende Harzschicht 22 sind jedoch aus der Zeichnung zum einfacheren Verständnis der positionellen Beziehung zwischen den Bauteilelementen weggelassen. Unter Bezugnahme auf 2 ist es bevorzugt, dass die kupferüberzogene Verdrahtung 11 eine lagenartige Form aufweist. Dies ist beabsichtigt, um den elektrischen Widerstand zu verringern und ein Zuführen von starken Strömen aufgrund des großen Querschnitts, der durch die oben beschriebene Anordnung erhalten wird, zu erlauben. Insbesondere ist es bevorzugt, dass beispielsweise die kupferüberzogene Verdrahtung 11 eine Lagenform mit der Dicke von 50 bis 500 μm, noch bevorzugter von 60 bis 200 μm, aufweist. Die Dicke der kupferüberzogenen Verdrahtung 11 kann geeigneter Weise durch einen Fachmann gemäß der Funktion der kupferüberzogenen Verdrahtung 11 bestimmt werden.
  • Nachfolgend unter Bezugnahme auf 1(b), welche eine vergrößerte Zeichnung eines X-Abschnitts von 1(a) ist, enthält die kupferüberzogene Verdrahtung 11(a) eine Saatschicht 11, die eine dünne Filmmetallschicht oder eine dünne Filmlegierungsschicht ist, und eine kupferüberzogene Schicht 112, die auf die Saatschicht 111 durch eine Verkupferung laminiert ist. Es ist bevorzugt, dass die Saatschicht 111 ein Metall oder eine Legierung ist, die aus einer oder mehreren Elementen, die ausgewählt sind aus der Gruppe bestehend aus Cu, Ni, Al, Ag und Au, gebildet ist. Es ist bevorzugt, dass die kupferüberzogene Schicht 112 durch Kupfer alleine oder eine Legierung mit Kupfer gebildet wird. Wenn eine Kupferlegierung verwendet wird, ist es bevorzugt, dass die Kupferlegierung eine Legierung ist, die durch Kupfer und ein oder mehrere Metalle, die ausgewählt sind aus der Gruppe bestehend aus Gold, Silber, Zinn, Nickel und Phosphor, gebildet wird. Beispiele einer bevorzugten Kombination des Materials der Saatschicht 111 und der kupferüberzogenen Schicht 112 beinhalten eine Kombination von Kupfer und Kupfer, und eine Kombination von Nickel und Kupfer, sind aber nicht darauf beschränkt. Obwohl in der Zeichnung nicht gezeigt, kann die kupferüberzogene Verdrahtung 11b auch die gleiche Schichtanordnung beinhalten.
  • Es ist bevorzugt, dass die Dicke der Saatschicht 111 im Allgemeinen für die gesamte kupferüberzogene Verdrahtung 11a gleichmäßig ist. Zum Beispiel kann die Dicke der Saatschicht 111 0,1 bis 5 μm, noch bevorzugter 0,5 bis 2 μm, betragen. Wenn die Saatschicht 111 zu dünn ist, können mikroskopische Defekte in dem Überzug auftreten, und somit kann der Strom nicht gleichmäßig in dem elektrolytischen Kupfermetallisierungsverfahren, das beim Bilden der kupferüberzogenen Verdrahtung 11a ausgeführt wird, angelegt werden, und als ein Ergebnis kann die kupferüberzogene Verdrahtung 11a ungleichmäßig metallisiert werden. Wenn die Saatschicht 111 im Gegensatz hierzu zu dick ist, verbleibt eine große Belastung auf der Saatschicht 111 und die Saatschicht kann somit abblättern. Zudem kann die Zeit, welche zum Bilden der Saatschicht benötigt wird, lang werden. Es ist bevorzugt, dass die Dicke der kupferüberzogenen Schicht 112 für die gesamte kupferüberzogene Verdrahtung 11a im Allgemeinen gleichmäßig ist. Insbesondere kann die Dicke der kupferüberzogenen Schicht 112 beispielsweise 50 bis 500 μm, bevorzugt 60 bis 200 μm, betragen. Wenn die kupferüberzogene Verdrahtung 11a zu dünn ist, kann in manchen Fällen der notwendige Strom nicht angelegt werden. Wenn im Gegensatz dazu die kupferüberzogenen Verdrahtung 11a zu dick ist, kann eine große Spannung auf der kupferüberzogenen Verdrahtung verbleiben und eine abgeschälte Schicht erzeugen. Auch kann in manchen Fällen die Verfahrenszeit lang werden.
  • Die kupferüberzogene Verdrahtung 11 enthält bevorzugt die Saatschicht 111 und die kupferüberzogene Schicht 112 und nicht eine Kupferplatte oder einen Kupferdraht. Damit wird beabsichtigt zu vermeiden, dass eine Belastung an das Halbleiterelement 17 beim Anbinden der kupferüberzogenen Verdrahtung 11 an das Halbleiterelement 17 angelegt wird, wenn eine Kupferplatte oder ein Kupferdraht als ein Ersatz für die kupferüberzogenen Verdrahtung 11 verwendet wird.
  • Die Halbleitervorrichtung 1, die in den 1 und 2 dargestellt ist, enthält die kupferüberzogene Verdrahtung 11a, welche das Halbleiterelement 17 und die Kupferverdrahtung 14a verbindet, welche das An-/Abschalten des Stromes steuert, der zwischen den Elektroden fließt, und die kupferüberzogene Verdrahtung 11b, welche das Halbleiterelement 17 und die Kupferverdrahtung 14b verbindet, welche als eine Stromzufuhrelektrode fungiert. Eine Breite da der kupferüberzogenen Verdrahtung 11a ist bevorzugt breiter als eine Breite db der kupferüberzogenen Verdrahtung 11b. Dies ist darin begründet, dass ein Strom, der durch die kupferüberzogene Verdrahtung 11a angelegt wird, größer sein kann als der Strom, der durch die kupferüberzogene Verdrahtung 11b angelegt wird. Die Breite da der kupferüberzogenen Verdrahtung 11a und die Breite db der kupferüberzogenen Verdrahtung 11b können jedoch gemäß der Anordnung der Ausführungsform entweder zueinander gleich sein oder voneinander abweichen. Insbesondere können die Breiten durch einen Fachmann, entsprechend der Größe des Halbleiterchips, der Menge an angelegtem Strom und den Anforderungen, geeignet bestimmt werden, und sind nicht auf die in der Zeichnung dargestellte Anordnung beschränkt. Zudem ist, obwohl nicht in der Zeichnung gezeigt, die Halbleitervorrichtung gemäß der vorliegenden Erfindung nicht auf die Anordnung beschränkt, in welcher zwei kupferüberzogene Verdrahtungen, wie die kupferüberzogenen Verdrahtungen 11a und 11b, angeordnet sind. Mit anderen Worten, wenn ein Element wie eine Diode verwendet wird, kann eine Anordnung enthalten sein, in welcher lediglich eine Verdrahtung in einem oberen Abschnitt des Elementes angeordnet ist.
  • Erneut unter Bezugnahme auf 1 wird die zweite isolierende Harzschicht 22 auf die Glieder der isolierenden Platine 13 laminiert, um die kupferüberzogene Verdrahtung 11a, 11b zu bedecken (abzudichten). 1 ist ein Querschnitt der Vorrichtung, die den Abschnitt zeigt, in welchem die kupferüberzogenen Verdrahtungen 11a, 11b angeordnet sind. In dem Abschnitt, in welchem die kupferüberzogenen Verdrahtungen 11a, 11b nicht angeordnet sind, kontaktiert die zweite isolierende Harzschicht 22 grundsätzlich die erste isolierende Harzschicht 21 und ist auf die erste isolierende Harzschicht 21 laminiert. Die zweite isolierende Harzschicht 22 kann aus dem gleichem Harz ausgewählt sein, wie oben für die erste isolierende Harzschicht 21 beschrieben ist. Die zweite isolierende Harzschicht 22 und die erste isolierende Harzschicht 21 können aus dem gleichen Harz oder aus verschiedenen Harzen gebildet sein. Die zweite isolierende Harzschicht 22 kann gebildet sein, um eine Dicke mit der das Halbleiterelement 17, die kupferüberzogenen Verdrahtungen 11a und 11b und externe Verbindungsanschlüsse 12a, 12b und 12c bedeckt, isoliert und abgedichtet werden kann, aufzuweisen. Diese Dicke kann in geeigneter Weise durch einen Fachmann bestimmt werden.
  • Die externen Verbindungsanschlüsse 12a, 12b und 12c sind elektrisch mit den Kupferverdrahtungen 14a, 14b und 14c verbunden, welche die isolierende Platine 13 bilden. Der externe Verbindungsanschluss 12 kann aus einer Kupferplatte oder einer Kupferlegierungsplatte gebildet sein. Ein Ende des externen Verbindungsanschlusses 12 ist mit der Kupferverdrahtung 14 durch ein Lötmittel oder andere Anbindungsmaterialien verbunden. Der externe Verbindungsanschluss 12 kann durch die erste isolierende Harzschicht 21 oder wahlweise durch die erste isolierende Harzschicht 21 und die zweite isolierende Harzschicht 22 abgedichtet sein. Das andere Ende des externen Verbindungsanschlusses 12 erstreckt sich von der Halbleitervorrichtung 1 nach außen, welche eine elektrische Verbindung mit einem Außenbereich der Vorrichtung erlaubt.
  • Die Wärmeableitung 18 kann in der Metallschicht 16 angeordnet sein, welche die isolierende Platine 13 über das Anbindungsmaterial 19 bildet. Die Wärmeableitung 18 kann eine Kupferplatte oder eine Aluminiumrippe sein, und die Form der Wärmeableitung 18 ist nicht auf die in der Zeichnung gezeigte Form beschränkt.
  • In der Halbleitervorrichtung mit der oben beschriebenen Anordnung können starke Ströme aufgrund der kupferüberzogenen Verdrahtungen angelegt werden, und das Halbleiterelement kann dünn ausgefertigt sein. Dementsprechend kann die Größe der Vorrichtung verglichen mit der herkömmlichen Technik kleiner ausgestaltet sein. Zum Beispiel kann die Fläche der isolierenden Platine um etwa 70 bis 90 % gegenüber einer herkömmlichen Vorrichtung reduziert werden. Zusätzlich kann die Höhe der Halbleitervorrichtung um 40 bis 70 % gegenüber der herkömmlichen Vorrichtung reduziert sein.
  • Nachfolgend wird die vorliegende Erfindung aus dem Gesichtspunkt des Verfahrens der Herstellung der Halbleitervorrichtung beschrieben. Das Halbleitervorrichtungsherstellungsverfahren gemäß einer Ausführungsform der vorliegenden Erfindung enthält ein erstes Verfahren des Anbringens des Halbleiterelementes an die isolierende Platine; ein zweites Verfahren des Laminierens der ersten isolierenden Harzschicht auf die isolierende Platine; ein drittes Verfahren des Bildens einer kupferüberzogenen Verdrahtung, welche das Halbleiterelement über einen Fensterabschnitt kontaktiert, der einen Kontakt mit dem Halbleiterelement erlaubt; und ein viertes Verfahren des Laminierens der zweiten isolierenden Harzschicht, um die kupferüberzogene Verdrahtung abzudichten. Das Halbleitervorrichtungsherstellungsverfahren gemäß der vorliegenden Ausführungsform wird unten unter Bezugnahme auf die 1 und 2 erneut beschrieben.
  • In dem ersten Verfahren des Anbringens des Halbleiterelementes 17 auf die isolierende Platine 13 wird die isolierende Platine 13, die durch die isolierende Schicht 15 gebildet wird, welche die Kupferverdrahtung 14 auf einer Oberfläche davon enthält, und die Metallschicht 16 auf der anderen Oberfläche davon bereitgestellt, und das Halbleiterelement 17 wird auf der Kupferverdrahtung 14c (einem Unterlagenabschnitt für einen Rohchip) unter Verwendung des Anbindungsmaterials 19, wie einem Lötmittel, angebracht. Das oben beschriebene Verfahren kann durch eine Technik implementiert werden, welche üblicherweise im Allgemeinen bei Halbleitervorrichtungsherstellungsverfahren verwendet wird.
  • In dem zweiten Verfahren des Laminierens der ersten isolierenden Harzschicht 21 auf die isolierende Platine 13 wird die erste isolierende Harzschicht 21 auf die Oberfläche der isolierenden Platine 13 laminiert, die in dem ersten Verfahren erhalten wird, auf der das Halbleiterelement 17 angebracht ist, auf der Seite der Kupferverdrahtung 14. Um die erste isolierende Harzschicht 21 zu bilden, kann wahlweise eine Lage oder es können mehrere laminierte Lagen eines Harzfilmes, der durch ein Harz gebildet wird, das bevorzugt eine oder mehrere Verbindungen enthält, die ausgewählt sind aus der Gruppe bestehend aus Polyimidharz, Epoxidharz, Polyetheretherketonharz und Polybenzimidazolharz, auf der isolierenden Platine 13, wo notwendig, angeordnet sein. In einer weiter bevorzugten Ausführungsform in dem zweiten Verfahren wird ein Harzfilm auf das Halbleiterelement 17 angeordnet, so dass eine erste isolierende Harzschicht mit der Dicke von 20 μm oder mehr, noch bevorzugter von 50 μm oder mehr, gebildet wird. Damit wird beabsichtigt einen elektrischen Ausfall zu verhindern, der aufgrund der Konzentration von Strom in dem Überstand der kupferüberzogenen Verdrahtung 11 auftreten kann, der in dem nachfolgenden Prozess gebildet wird, wenn die Halbleitervorrichtung 1 verwendet wird. Die Dicke eines Abschnitts der ersten isolierenden Harzschicht 21, in welcher das Halbleiterelement 17 nicht angebracht ist, ist insbesondere nicht beschränkt, und die Dicke kann in geeigneter Weise durch einen Fachmann bestimmt werden, so dass die Kupferverdrahtung 14 abgedichtet werden kann, und die metallisierte Verdrahtung, die in dem nächsten Verfahren gebildet wird, kann in einem Abschnitt mit einem gewünschten Abstand von der isolierenden Platine 13 angeordnet werden. Beispielsweise kann die erste isolierende Harzschicht 21 mit der gleichen Höhe der ersten isolierenden Harzschicht 21 auf dem Halbleiterelement 17 für die gesamte Oberfläche der isolierenden Platine 13 ausgebildet werden. In einer alternativen Anordnung kann die erste isolierende Harzschicht 21 ausgebildet sein, so dass die Dicke davon in einem Abschnitt nahe des Halbleiterelementes 17 dick wird, und so dass die Dicke davon in Richtung des Umfangsabschnitts der isolierenden Platine 13 dünner wird.
  • Für ein bestimmtes Betriebsverfahren, das zum Bilden der ersten isolierenden Harzschicht 21 durchgeführt wird, wird zum Beispiel ein Rahmen wie ein Plastikrahmen, welcher den Umfang der isolierenden Platine 13 umgibt, installiert, und eine notwendige Anzahl von Harzfilmen wird laminiert und auf der isolierenden Platine 13 angeordnet. Dann werden die Harzfilme auf eine vorbestimmte Temperatur erhitzt, die gemäß der Art des Harzes bestimmt wird, um den Harzfilm zu schmelzen. Der Harzfilm kann auf der isolierenden Platine 13 durch thermisches Druckschweißen ausgehärtet werden, so dass er im Nahbereich befestigt werden kann. Es ist zu anzumerken, dass die oben beschriebenen Werte von 20 μm oder mehr und 50 μm oder mehr sich auf die Dicke der ersten isolierenden Harzschicht 21 beziehen, nachdem diese erhitzt und ausgehärtet ist. Durch Durchführen des oben beschriebenen Arbeitsvorgangs kann die Kupferverdrahtung 14 auf der isolierenden Schicht 15 und das Halbleiterelement 17 in Kontakt mit der ersten isolierenden Harzschicht gebracht und durch die erste isolierende Harzschicht 21 isoliert und abgedichtet werden.
  • Das zweite Verfahren ist nicht auf den Betrieb beschränkt, welcher den Harzfilm verwendet. Insbesondere kann das zweite Verfahren durch ein Verfahren implementiert werden, in welcher ein Harz bei einer vorbestimmten Temperatur verflüssigt wird, und in die isolierende Platine 13 aufgetragen wird, welche durch einen Rahmen umgeben ist, und durch Erhitzen des Innenbereichs ausgehärtet wird. In dieser Anordnung ist es bevorzugt, das zweite Verfahren zu implementieren, so dass die erste isolierende Harzschicht 21 mit der oben beschriebenen vorbestimmten Dicke oder dicker auf das Halbleiterelement 17 laminiert wird.
  • Dann wird in dem dritten Verfahren des Bildens der kupferüberzogenen Verdrahtung 11, welche das Halbleiterelement 17 über den Fensterabschnitt kontaktiert, welcher einen Kontakt mit dem Halbleiterelement 17 erlaubt, der Fensterabschnitt in der ersten isolierenden Harzschicht 21 und die kupferüberzogene Verdrahtung 11 gebildet. Hinsichtlich des Fensterabschnitts der Ausführungsform, wie er in der Zeichnung dargestellt ist, ist ein Fensterabschnitt an jeder der beiden Elektroden angeordnet, die auf der Oberfläche des Halbleiterelementes 17 gegenüber dem Anbindungsmaterial 19 angeordnet sind, ein Fensterabschnitt ist auf der Kupferverdrahtung (Elektrode) 14b angeordnet, welche die Funktion einer Stromzufuhrelektrode hat, und ein Fensterabschnitt ist auf der Kupferverdrahtung (Elektrode) 14a angeordnet, welche die Funktion einer Steuerung eines An-/Abschaltens des Stromes, der zwischen den Elektroden anliegt, hat. Insbesondere kann der Fensterabschnitt durch Schneiden zum Entfernen der ersten isolierenden Harzschicht 21 erstellt werden, welche beispielsweise eine gewünschte Elektrode mit einem Laser abdeckt. Durch Durchführen des oben beschriebenen Arbeitsvorgangs wird der Fensterabschnitt, in dem die Elektrodenoberfläche exponiert wird, und welcher eine elektrische Verbindung mit der kupferüberzogenen Verdrahtung 11 erlaubt, ausgebildet. Die Größe des Fensterabschnitts kann in geeigneter Weise durch einen Fachmann gemäß der Menge des erforderlichen Stromes bestimmt werden.
  • Insbesondere kann die kupferüberzogene Verdrahtung 11 durch Ausführen eines Verfahrens mit einem Verfahren des Bildens der Saatschicht 111; einem Verfahren des Bildens einer Maske in einem Abschnitt, der ein anderer ist als ein Abschnitt, der die Verdrahtungen enthält; einem Verfahren zum Bilden der dicken kupferüberzogenen Schicht 112; und einem Verfahren des Entfernens der Maske und der Saatschicht, gebildet werden. In dem Verfahren des Bildens der Saatschicht 111 wird eine Metallschicht einer Legierungsschicht, die durch ein oder mehrere Metalle gebildet wird, die ausgewählt sind aus der Gruppe bestehend aus Cu, Ni, Al, Ag und Au, auf der gesamten Oberfläche der Glieder auf der isolierenden Platine 13 mit der ersten isolierenden Harzschicht 21 und dem Fensterabschnitt durch ein Zerstäubungsverfahren oder ein nicht-elektrolytisches Metallisierungsverfahren gebildet. Die Dicke der Schicht ist wie oben in der Ausführungsform der Halbleitervorrichtung 1 als ein Beispiel beschrieben. In dem Verfahren des Bildens der Maske in dem Abschnitt, der ein anderer ist als der Abschnitt, in dem die kupferüberzogene Verdrahtung 11 angeordnet ist, wird die Maske auf einem Abschnitt der ersten isolierenden Harzschicht 21 und dem Fensterabschnitt, in welchem die kupferüberzogene Verdrahtung 11 nicht gebildet wird, gebildet. Als Maske kann eine Harzmaske in geeigneter Weise verwendet werden, und die Maske kann durch üblicherweise verwendete maskenbildende Verfahren gebildet werden. Durch Einstellen des Abschnittes (Fläche) zum Bilden der Maske in diesem Verfahren kann die Breite der kupferüberzogenen Verdrahtung 11 bestimmt werden. Wie beispielsweise in 2 dargestellt, kann die Breite da der kupferüberzogenen Verdrahtung 11a und die Breite db der kupferüberzogenen Verdrahtung 11b einfach mit wechselweise verschiedenen Werten durch Durchführen des Verfahrens zugewiesen werden.
  • In dem nachfolgenden Verfahren des Bildens der dicken kupferüberzogenen Schicht 112 wird eine dicke metallisierte Schicht durch ein elektrolytisches Kupfermetallisierungsverfahren gebildet. Die Zusammensetzung des Metallisierungsbades und der Metallisierungsbedingungen können diejenigen sein, welche im Allgemeinen bei elektrolytischen Kupfermetallisierungsverfahren verwendet werden, und können in geeigneter Weise durch einen Fachmann bestimmt werden. Zum Beispiel kann zum Bilden einer metallisierten Schicht, die nur mit Kupfer metallisiert ist und eine Dicke von etwa 60 bis 80 μm aufweist, die Stromdichte 1 bis 15 A/dm2 betragen.
  • In dem Verfahren zum Entfernen der Maske und der Saatschicht kann die Maske durch ein Verfahren, das zum Entfernen der verwendeten Maske geeignet ist, entfernt werden. Die Saatschicht kann durch Ätzen entfernt, wobei eine Ätzflüssigkeit verwendet wird, die entsprechend den Bestandteilen der Saatschicht ausgewählt ist. Durch Ausführen dieses dritten Verfahrens können die kupferüberzogene Verdrahtung 11 mit der Saatschicht 111, die eine dünne Metallfilmschicht oder eine dünne Legierungsfilmschicht ist, und die kupferüberzogene Schicht 112, die auf die Saatschicht laminiert ist, an einem gewünschten Ort ausgebildet werden.
  • Nach dem dritten Verfahren und vor dem vierten Verfahren kann ein Verfahren zum Befestigen von Teilen wie einem externen Verbindungsanschluss als ein optionales Verfahren eingesetzt werden. Zum Beispiel wird für die externen Verbindungsanschlüsse 12a, 12b, 12c, die in 2 dargestellt sind, die erste isolierende Harzschicht 21 geschnitten und somit werden die Fensterabschnitte an vorbestimmten Stellen der Kupferverdrahtungen 14a, 14b, 14c ausgebildet, und die externen Verbindungsanschlüsse 12a, 12b, 12c, die durch Kupferplatten ausgebildet sind, die durch herkömmliche Techniken hergestellt werden, können unter Verwendung eines Lötmittels oder anderer Verbindungsmaterialien verbunden werden. Zudem kann eine Verkopplung durch Verschrauben (nicht dargestellt) ausgebildet sein.
  • In dem vierten Verfahren des Laminierens der zweiten isolierenden Harzschicht 22, um die kupferüberzogene Verdrahtung 11 abzudichten, wird die zweite isolierende Harzschicht auf die Glieder auf der isolierenden Platine 13 laminiert, welche durch das dritte Verfahren oder durch ein wahlweise nachfolgendes Verfahren erhalten wird. Im Allgemeinen wird die zweite isolierende Harzschicht 22 laminiert, um die erste isolierende Harzschicht 21, welche auf der vordersten Oberfläche angeordnet wurde, nach der Entfernung der Maske und der Saatschicht davon, sowie die kupferüberzogene Verdrahtung 11 zu bedecken. Insbesondere kann das vierte Verfahren durch ein Verfahren mit einem Arbeitsvorgang implementiert werden, in welchem ähnlich zu dem zweiten Verfahren, die isolierende Platine 13 mit einem Rahmen umgeben wird; ein Harzfilm wird auf die Glieder auf der isolierenden Platine 13 angeordnet; und der Harzfilm wird auf eine vorbestimmte Temperatur erhitzt, oder ein vorhergehend erhitztes verflüssigtes Harz wird auf die isolierende Platine 13 aufgetragen und durch Erhitzen ausgehärtet. In dieser Anordnung, wenn beispielsweise ein Fensterabschnitt, der durch das optionale Verfahren ausgebildet wird, angeordnet wird, wird die zweite isolierende Harzschicht 22 auch auf dem Umfang der externen Verbindungsanschlüsse 12a, 12b, 12c aufgetragen, die durch den Fensterabschnitt und die Platte gebildet werden, welche dadurch ein Abdichten des Fensterabschnittes und der externen Verbindungsanschlüsse 12a, 12b, 12c erlaubt.
  • Gemäß dem Halbleitervorrichtungsherstellungsverfahren der vorliegenden Ausführungsform kann die kupferüberzogene Verdrahtung ohne Verwendung eines Verbindungsmaterials und ohne die Verwendung einer Ultraschallwellenanbindung ausgebildet sein, welche eine Belastung für den Chip bedeutet. Das oben beschriebene Herstellungsverfahren ist insofern vorteilhaft, dass die Anforderungen hinsichtlich der lagenartigen kupferüberzogenen Verdrahtung, wie die Breite und die Dicke, einfach geändert werden können.
  • Industrielle Anwendbarkeit
  • Die Halbleitervorrichtung gemäß der vorliegenden Erfindung kann bevorzugt als ein Leistungsmodul zum Zuführen von Starkstrom und dergleichen verwendet werden.
  • Bezugszeichenliste
    • 1
    Halbleitervorrichtung
    11a, 11b
    Kupferüberzogene Verdrahtung
    111
    Saatschicht
    112
    Kupferüberzogene Schicht
    12a, 12b, 12c
    Externer Verbindungsanschluss
    13
    Isolierende Platine
    14a, 14b, 14c
    Kupferverdrahtung
    15
    Isolierende Schicht
    16
    Metallschicht
    17
    Halbleiterelement (Chip)
    18
    Wärmeableitung
    19
    Anbindungsschicht
    21
    Erste isolierende Harzschicht
    22
    Zweite isolierende Harzschicht

Claims (9)

  1. Halbleitervorrichtung mit: einer isolierenden Platine; einem Halbleiterelement, das auf der isolierenden Platine angebracht ist; einer ersten isolierenden Harzschicht, die auf die isolierende Platine laminiert ist; einer kupferüberzogenen Verdrahtung, welche das Halbleiterelement über einen Fensterabschnitt kontaktiert, der auf der ersten isolierenden Harzschicht ausgebildet ist, welche einen Kontakt mit dem Halbleiterelement erlaubt; und einer zweiten isolierenden Harzschicht, die laminiert ist, um die kupferüberzogene Verschaltung abzudichten.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die kupferüberzogene Verdrahtung eine lagenartige Form aufweist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die kupferüberzogene Verdrahtung eine Saatschicht, die eine dünne Filmschicht ist, welche durch ein Metall oder eine Legierung gebildet wird, und eine kupferüberzogene Schicht, die auf die Saatschicht laminiert ist, aufweist.
  4. Halbleitervorrichtung nach Anspruch 3, wobei die Saatschicht ein Metall oder eine Legierung ist, die aus einem oder mehreren Elementen gebildet ist, die ausgewählt sind aus der Gruppe bestehend aus Cu, Ni, Al, Ag und Au.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei die erste isolierende Harzschicht und/oder die zweite isolierende Harzschicht eine Harzschicht ist, die aus einem oder mehreren Verbindungen gebildet ist, die ausgewählt sind aus der Gruppe bestehend aus Polyamidharz, Polyimidharz, Epoxidharz, Polyetheretherketonharz und Polybenzimidazolharz.
  6. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren aufweist: einen Schritt des Anbringens eines Halbleiterelementes auf eine isolierende Platine; einen Schritt des Laminierens eines ersten isolierenden Harzschicht auf die isolierende Platine; einen Schritt des Bildens einer kupferüberzogenen Verdrahtung, welche das Halbleiterelement über einen Fensterabschnitt kontaktiert, der auf der ersten isolierenden Harzschicht gebildet ist, der einen Kontakt mit dem Halbleiterelement erlaubt; und einen Schritt des Laminierens einer zweiten isolierenden Harzschicht, um die kupferüberzogene Verdrahtung abzudichten.
  7. Halbleitervorrichtungsherstellungsverfahren nach Anspruch 6, wobei der Schritt des Bildens der kupferüberzogenen Verdrahtung einen Schritt des Bildens einer Saatschicht, die eine dünne Metallfilm- oder Legierungsschicht ist; und einen Schritt des Laminierens einer kupferüberzogenen Verdrahtung auf der Saatschicht durch Verkupferung, enthält.
  8. Herstellungsverfahren nach Anspruch 7, wobei der Schritt des Bildens der Saatschicht unter Verwendung eines Zerstäubungsverfahrens oder durch nicht-elektrolytische Metallisierung ausgeführt wird.
  9. Halbleitervorrichtungsherstellungsverfahren nach einem der Ansprüche 6 bis 8, wobei der Schritt des Bildens der ersten isolierenden Harzschicht enthält: einen Schritt des Anordnens eines Harzfilms, der durch ein oder mehrere Harze, die ausgewählt sind aus der Gruppe bestehend aus Polyamidharz, Polyimidharz, Epoxidharz, Polyetheretherketonharz, auf der isolierenden Platine auf der das Halbleiterelement angebracht ist, und Polybenzimidazolharz, gebildet wird; und einen Schritt des Bildens der ersten isolierenden Harzschicht, so dass die Dicke auf dem Halbleiterelement durch Schmelzen des Harzfilms 20 μm oder mehr beträgt.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6546892B2 (ja) * 2016-09-26 2019-07-17 株式会社 日立パワーデバイス 半導体装置
US10147697B1 (en) * 2017-12-15 2018-12-04 Nxp Usa, Inc. Bond pad structure for semiconductor device packaging

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002231874A (ja) 2001-02-05 2002-08-16 Sony Corp 部品実装用基板、電子部品装置及びその製造方法
JP2014165486A (ja) 2013-02-26 2014-09-08 Itabashi Seiki Kk パワーデバイスモジュールとその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3268615B2 (ja) * 1993-12-27 2002-03-25 三菱電機株式会社 パッケージ部品の製造方法
JP2001077488A (ja) 1999-06-28 2001-03-23 Matsushita Electric Ind Co Ltd 回路基板とその製造方法およびリードフレーム
US7141884B2 (en) * 2003-07-03 2006-11-28 Matsushita Electric Industrial Co., Ltd. Module with a built-in semiconductor and method for producing the same
JP2005039227A (ja) * 2003-07-03 2005-02-10 Matsushita Electric Ind Co Ltd 半導体内蔵モジュールとその製造方法
JP2005311118A (ja) * 2004-04-22 2005-11-04 Seiko Epson Corp 半導体装置及びその製造方法、電気光学装置、並びに電子機器
JP2007251084A (ja) * 2006-03-20 2007-09-27 Ricoh Co Ltd 電極配線構造体及びその製造方法
CN103441117A (zh) * 2009-01-27 2013-12-11 松下电器产业株式会社 半导体装置、表面设有布线的立体结构物、存储卡以及磁头模块
DE102009015757A1 (de) 2009-04-01 2010-10-14 Siemens Aktiengesellschaft Druckunterstützung für eine elektronische Schaltung
JP2014032978A (ja) * 2012-07-31 2014-02-20 Ibiden Co Ltd インダクタ部品、インダクタ部品の製造方法及び配線板
US9515217B2 (en) * 2012-11-05 2016-12-06 Solexel, Inc. Monolithically isled back contact back junction solar cells
WO2014127067A1 (en) 2013-02-12 2014-08-21 Solexel, Inc. Monolithically isled back contact back junction solar cells using bulk wafers
JP2015061022A (ja) * 2013-09-20 2015-03-30 凸版印刷株式会社 電子モジュール及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002231874A (ja) 2001-02-05 2002-08-16 Sony Corp 部品実装用基板、電子部品装置及びその製造方法
JP2014165486A (ja) 2013-02-26 2014-09-08 Itabashi Seiki Kk パワーデバイスモジュールとその製造方法

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