DE102016100056A1

DE102016100056A1 - Halbleitervorrichtung und Verfahren zum Fertigen von dieser

Info

Publication number: DE102016100056A1
Application number: DE102016100056.6A
Authority: DE
Inventors: Chun-Wen Cheng; Yi-Chuan Teng; Cheng-Yu Hsieh; Lee-Chuan Tseng; Shih-wei Lin
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2015-11-06
Filing date: 2016-01-04
Publication date: 2017-05-11
Anticipated expiration: 2036-01-05
Also published as: US11434129B2; DE102016100056B4; TWI646042B; KR101840925B1; KR20170053550A; TW201716314A; US20220315414A1; US20170129772A1; CN106672889A; US9567208B1; CN106672889B

Abstract

Eine Halbleiterstruktur umfasst eine erste Vorrichtung, eine zweite Vorrichtung, ein erstes Loch, ein zweites Loch und einen Versiegelungsgegenstand. Die zweite Vorrichtung ist mit der ersten Vorrichtung kontaktiert, wobei eine Kammer zwischen der ersten Vorrichtung und der zweiten Vorrichtung ausgebildet ist. Das erste Loch ist in der zweiten Vorrichtung angeordnet und zwischen einem ersten Ende mit einem ersten Umfang und einem zweiten Ende mit einem zweiten Umfang definiert. Das zweite Loch ist in der zweiten Vorrichtung angeordnet und auf das erste Loch ausgerichtet. Der Versiegelungsgegenstand versiegelt das zweite Loch. Das erste Ende ist mit der Kammer verbunden, und der erste Umfang ist von dem zweiten Umfang verschieden.

Description

ALLGEMEINER STAND DER TECHNIK
MEMS-Vorrichtungen (mikroelektromechanische Systeme) wurden entwickelt und werden in elektronischen Geräten verwendet. Bei einer Fertigung von MEMS-Vorrichtungen werden Halbleitermaterialien verwendet, um mechanische und elektrische Merkmale auszubilden. Eine MEMS-Vorrichtung kann mehrere Elemente (z. B. ortsfeste oder bewegliche Elemente) zum Erzielen einer elektromechanischen Funktionalität umfassen. MEMS-Anwendungen umfassen Bewegungssensoren, Drucksensoren, Druckerdüsen oder dergleichen. Eine oder mehrere Kammern, die zum Betrieb bei einem gewünschten Druck, wie z. B. einem subatmosphärischen Druck oder einem Unterdruck, ausgelegt sind, können innerhalb einer MEMS-Vorrichtung ausgebildet werden. Um einen gewünschten Druck in der Kammer innerhalb einer MEMS-Vorrichtung zu gewährleisten, sollte die Fläche der Kammer hermetisch versiegelt werden, so dass die Leistung, die Zuverlässigkeit und die Lebensdauer der MEMS-Vorrichtung sichergestellt werden.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Zeichnungen gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
1A ist eine Querschnittsansicht einer Halbleiterstruktur gemäß einigen Ausführungsformen.
1B ist eine Draufsicht auf ein erstes Loch und ein zweites Loch gemäß einigen Ausführungsformen.
2 ist ein Ablaufdiagramm, das ein Verfahren zum Fertigen einer Halbleiterstruktur gemäß einigen Ausführungsformen veranschaulicht.
3 ist eine Querschnittsansicht eines Kappenwafers mit einem Graben, der während eines Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurde.
4 ist eine Querschnittsansicht eines Kappenwafers mit einem ersten Hohlraum und einem zweiten Hohlraum, der während eines Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurde.
5 ist eine Querschnittsansicht eines Kappenwafers und eines MEMS-Wafers, die während eines Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurden.
6 ist eine Querschnittsansicht einer MEMS-Vorrichtung mit einem Polyfilm, die während eines Fertigungsprozesses gemäß einigen Ausführungsformenausgebildet wurde.
7 ist eine Querschnittsansicht einer MEMS-Vorrichtung mit mehreren Bondmetallen, einer ersten Federstruktur und einer zweiten Federstruktur, die während eines Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurde.
8 ist eine Querschnittsansicht einer MEMS-Vorrichtung und einer CMOS-Vorrichtung, die während eines Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurden.
9 ist eine Querschnittsansicht einer Halbleiterstruktur mit einer Öffnung, die während eines Fertigungsprozesses gemäß einigen Ausführungsformenausgebildet wurde.
10 ist eine Querschnittsansicht einer Halbleiterstruktur, die während eines Fertigungsprozesses gemäß einigen Ausführungsformenausgebildet wurde.
11 ist eine Querschnittsansicht einer Halbleiterstruktur, die während eines Fertigungsprozesses gemäß einigen Ausführungsformenausgebildet wurde.
12 ist eine Querschnittsansicht der Halbleiterstruktur mit einer Öffnung, die während eines Fertigungsprozesses gemäß einigen Ausführungsformenausgebildet wurde.
13 ist eine Querschnittsansicht einer Halbleiterstruktur, die während eines Fertigungsprozesses gemäß einigen Ausführungsformenausgebildet wurde.
14A ist eine Querschnittsansicht einer Halbleiterstruktur gemäß einigen Ausführungsformen.
14B ist eine Draufsicht auf ein erstes Loch und ein zweites Loch gemäß einigen Ausführungsformen.
15 ist ein Ablaufdiagramm, das ein Verfahren zum Fertigen einer Halbleiterstruktur gemäß einigen Ausführungsformen veranschaulicht.
16 ist eine Querschnittsansicht eines Kappenwafers mit einem Graben, einem ersten Hohlraum und einem zweiten Hohlraum, der während eines Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurde.
17 ist eine Querschnittsansicht eines Kappenwafers und eines MEMS-Wafers, die während eines Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurden.
18 ist eine Querschnittsansicht einer MEMS-Vorrichtung mit mehreren Bondmetallen, einer ersten Federstruktur und einer zweiten Federstruktur, die während eines Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurde.
19 ist eine Querschnittsansicht einer MEMS-Vorrichtung und einer CMOS-Vorrichtung, die während eines Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurden.
20 ist eine Querschnittsansicht einer Halbleiterstruktur mit einer Öffnung, die während eines Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurde.
21 ist eine Querschnittsansicht einer Halbleiterstruktur mit einer Oxidschicht, die die Öffnung versiegelt, während eines Fertigungsprozesses gemäß einigen Ausführungsformen.
22 ist eine Querschnittsansicht einer Halbleiterstruktur mit einer geätzten Oxidschicht, die eine Öffnung versiegelt, während eines Fertigungsprozesses gemäß einigen Ausführungsformen.
23A ist eine Querschnittsansicht einer Halbleiterstruktur gemäß einigen Ausführungsformen.
23B ist eine Draufsicht auf ein erstes Loch und ein zweites Loch gemäß einigen Ausführungsformen.
24 ist ein Ablaufdiagramm, das ein Verfahren zum Fertigen einer Halbleiterstruktur gemäß einigen Ausführungsformen veranschaulicht.
25 ist eine Querschnittsansicht einer Halbleiterstruktur, die eine MEMS-Vorrichtung und eine CMOS-Vorrichtung aufweist, die während eines Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurde.
26 ist eine Querschnittsansicht einer Halbleiterstruktur mit einer gedünnten Rückseite, die während eines Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurde.
27 ist eine Querschnittsansicht einer Halbleiterstruktur mit mehreren Oxid-Durchkontaktierungen, die während eines Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurde.
28 ist eine Querschnittsansicht einer Halbleiterstruktur mit einem Versiegelungsgegenstand, die während eines Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurde.
29 ist eine Querschnittsansicht einer Halbleiterstruktur mit einer Oxidschicht, die während eines Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurde.
30 ist eine Querschnittsansicht einer Halbleiterstruktur mit einer Metallschicht, die während eines Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurde.
31 ist eine Querschnittsansicht einer Halbleiterstruktur mit einer Epoxidschicht, die während eines Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurde.
32 ist eine Querschnittsansicht einer Halbleiterstruktur, die Ball-Grid-Arrays aufweist, während eines Fertigungsprozesses gemäß einigen Ausführungsformen.
AUSFÜHRLICHE BESCHREIBUNG
Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des vorliegenden Gegenstands bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
Ausführungsformen der vorliegenden Offenbarung werden nachstehend ausführlich besprochen. Es versteht sich jedoch, dass die vorliegende Offenbarung viele anwendbare, erfinderische Konzepte bereitstellt, die in einer breiten Vielfalt von konkreten Kontexten implementiert werden können. Die besprochenen konkreten Ausführungsformen sind lediglich Beispiele und beschränken nicht den Umfang der Offenbarung.
Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z. B. „unterhalb”, „unter”, „unterer”, „oberhalb”, „oberer”, „unterer”, „links”, „rechts” und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden. Wenn ein Element als „verbunden mit” oder „gekoppelt mit” einem anderen Element bezeichnet wird, versteht es sich, dass es mit dem anderen Element direkt verbunden oder gekoppelt werden kann, oder es können Zwischenelemente vorhanden sein.
In der vorliegenden Offenbarung wird eine Halbleiterstruktur besprochen. Die Halbleiterstruktur kann eine darin ausgebildete Kammer umfassen. Die Halbleiterstruktur kann eine Halbleiterteilkonfiguration eines Bewegungssensors, eines Drucksensors oder beliebiger anderer MEMS-Anwendungen sein. 1A ist eine Querschnittsansicht einer Halbleiterstruktur 100 gemäß einigen Ausführungsformen. Die Halbleiterstruktur 100 kann eine integrierte Vorrichtung sein. In einer Ausführungsform umfasst die Halbleiterstruktur 100 zwei aneinander gebondete Vorrichtungen. Die erste Vorrichtung kann eine komplementäre Metall-Oxid-Halbleiter-Vorrichtung (CMOS-Vorrichtung) 102 sein, und die zweite Vorrichtung kann eine MEMS-Vorrichtung (mikroelektromechanisches System) 104 sein. Jedoch stellt dies keine Beschränkung der vorliegenden Offenbarung dar. Es versteht sich, dass sich die vorliegende Offenbarung im Allgemeinen auf eine Struktur der Waferebene bezieht. Die hier beschriebenen Vorrichtungen können verschiedene Formen annehmen, die Wafer (oder Abschnitte davon), die integrierte Schaltungen aufweisen, die mithilfe von CMOS-basierten Prozessen ausgebildet werden, Dies, MEMS-Substrate, Kappensubstrate, und einfache Substrate mit darauf ausgebildeten CMOS-Vorrichtungen und MEMS-Vorrichtungen umfassen, jedoch nicht darauf beschränkt sind. Ein Wafer kann möglicherweise keine integrierte Schaltung umfassen. Außerdem können hier konkrete Ausführungsformen beschrieben werden, die lediglich als Beispiele dienen und nicht beschränkend sein sollen. Obwohl die vorliegende Offenbarung derart beschrieben wird, dass sie ein Koppeln zweier Vorrichtungen der Waferebene bereitstellt, kann eine beliebige Anzahl von Vorrichtungen der Waferebene gemäß Aspekten der vorliegenden Offenbarung gekoppelt werden. Obwohl sich die vorliegende Offenbarung auf MEMS-Vorrichtungen bezieht, wird des Weiteres ein Durchschnittsfachmann andere anwendbare Technologien finden, die von der Offenbarung profitieren können und die nanoelektromechanische Systemvorrichtungen (NEMS-Vorrichtungen) umfassen, jedoch nicht darauf beschränkt sind.
Die MEMS-Vorrichtung 104 ist gegenüber der CMOS-Vorrichtung 102 angeordnet und mit ihr kontaktiert. Eine erste Kammer 106 und eine zweite Kammer 108 sind zwischen der MEMS-Vorrichtung 104 und der CMOS-Vorrichtung 102 ausgebildet. Die erste Kammer 106 und die zweite Kammer 108 sind zwei getrennte Kammer. Die erste Kammer 106 kann einen Atmosphärendruck aufweisen. Die zweite Kammer 108 kann einen Unterdruck aufweisen. Jedoch stellt dies keine Beschränkung der vorliegenden Offenbarung dar. Die erste Kammer 106 und die zweite Kammer 108 können beliebige Arten von Druck aufweisen.
Die MEMS-Vorrichtung 104 umfasst einen Kappenwafer 1041 und einen MEMS-Wafer 1042. Der Kappenwafer 1041 wird über dem MEMS-Wafer 1042 angeordnet Eine Oxidschicht 1043 wird zwischen dem Kappenwafer 1041 und dem MEMS-Wafer 1042 angeordnet. Der MEMS-Wafer 1042 weist eine Innenfläche 1044 auf, die der CMOS-Vorrichtung 102 zugewandt ist. Der Kappenwafer 1041 weist eine Außenfläche 1045 auf, die an einer äußeren Umgebung freigelegt ist. Eine Vielzahl von Bondmetallen 104a bis 104d wird auf der Innenfläche 1044 des MEMS-Wafers 1042 angeordnet. Die Vielzahl von Bondmetallen 104a bis 104d wird verwendet, um die CMOS-Vorrichtung 102 zu kontaktieren.
Die MEMS-Vorrichtung 104 umfasst ferner ein erstes Loch 1046 und ein zweites Loch 1047. 1B ist eine Draufsicht auf das erste Loch 1046 und das zweite Loch 1047 gemäß einigen Ausführungsformen. Ein Abschnitt des ersten Lochs 1046 ist in dem MEMS-Wafer 1042 angeordnet und der Rest des ersten Lochs 1046 ist in dem Kappenwafer 1041 angeordnet. Das zweite Loch 1047 ist in dem Kappenwafer 1041 angeordnet. Das erste Loch 1046 ist zwischen einem ersten Ende 1048 mit einem ersten Umfang C1 und einem zweiten Ende 1049 mit einem zweiten Umfang C2 definiert. Das erste Ende 1048 ist mit der ersten Kammer 106 verbunden. Das zweite Loch 1047 ist auf das erste Loch 1046 ausgerichtet, und das zweite Loch 1047 ist mit dem ersten Loch 1046 an dem zweiten Ende 10449 des ersten Lochs 1046 mithilfe des Vorhandenseins eines Versiegelungsgegenstandes 110 physisch verbunden. Das zweite Loch 1047 ist zwischen dem zweiten Ende 1049 und einem dritten Ende 1050 mit einem dritten Umfang C3 definiert. Das dritte Ende 1050 ist an der Außenfläche 1045 des Kappenwafers 1041 offen. Der erste Umfang C1 ist von dem zweiten Umfang C2 verschieden. Insbesondere ist der zweite Umfang C2 kleiner als der erste Umfang C1, und der dritte Umfang C3 ist größer als der erste Umfang C1 und der zweite Umfang C2. Es ist zu beachten, dass der Begriff „Loch” ein leeres Loch, ein gefülltes Loch, ein versiegeltes Loch oder ein Lüftungsloch bedeuten kann.
Die Halbleiterstruktur 100 umfasst ferner einen Versiegelungsgegenstand 110 zum Versiegeln des zweiten Lochs 1047. Insbesondere umfasst der Versiegelungsgegenstand 110 eine Oxidschicht 1102 und eine Metallschicht 1104. Die Oxidschicht 1102 ist über dem zweiten Loch 1047 angeordnet, um das zweite Ende 1049, das das erste Loch 1046 und das zweite Loch 1047 verbindet, zu versiegeln. Die Metallschicht 1104 ist über der Oxidschicht 1102 angeordnet.
Die Halbleiterstruktur 100 umfasst ferner eine Oxidschicht 112 und eine Polysiliziumschicht 114. Die Oxidschicht 112 ist über der Innenfläche 1051 des ersten Lochs 1046 angeordnet. Die Polysiliziumschicht 114 ist über der Oxidschicht 112 angeordnet
Außerdem umfasst die CMOS-Vorrichtung 102 ein Substrat 1021 und eine mehrschichtige Struktur 1022. Das Substrat 1021 kann eine anwendungsspezifische integrierte Schaltungen (ASIC) umfassen. Die ASIC kann eine CMOS-Logikschaltung umfassen, die derart ausgelegt ist, dass sie elektronische Signale von der ersten und der zweiten Kammer 106 und 108 verarbeitet. Die mehrschichtige Struktur 1022 umfasst eine gestapelte Struktur, die durch mehrere Metallschichten, welche durch mehrere dielektrische Schichten, z. B. die dielektrische Zwischenschicht, isoliert sind, definiert ist. Metallleitungen sind in den mehreren Metallschichten ausgebildet. Des Weiteren können andere Komponenten, wie z. B. leitfähige Durchkontaktierungen und/oder Kontakte, in den mehreren dielektrischen Schichten ausgebildet werden, um die Metallleitungen in verschiedenen Metallschichten zu verbinden. Die CMOS-Vorrichtung 102 umfasst außerdem mehrere Bondmetalle 102a bis 102d. Die mehreren Bondmetalle 102a bis 102d sind auf der mehrschichtigen Struktur 1022 angeordnet. Die mehreren Bondmetalle 102a bis 102d sind mit den mehreren Bondmetallen 104a bis 104d derart verbunden, dass das elektronische Signal von der ersten Kammer 106 und der zweiten Kammer 108 an die CMOS-Vorrichtung 102 übertragen werden kann. Das Bonden zwischen den mehreren Bondmetallen 102a bis 102d und den mehreren Bondmetallen 104a bis 104d kann mithilfe einer eutektischen Bondtechnik ausgeführt werden. Die Bondmetalle 102a bis 102d, 104a bis 104d können durch Aluminium-Kupfer (AlCu), Germanium (Ge), Platin (Pt), Gold (Au), Zinn (Sn) oder Kupfer (Cu) implementiert werden.
In der Halbleiterstruktur 100 umfasst der Kappenwafer 1041 ferner einen ersten Hohlraum 1051 und einen zweiten Hohlraum 1052. Der MEMS-Wafer 1042 umfasst ferner eine erste Federstruktur 1053 und eine zweite Federstruktur 1054. Die mehrschichtige Struktur 1022 umfasst ferner eine erste Aussparung 1055 und eine zweite Aussparung 1056. Die erste Federstruktur 1053 ist in der ersten Kammer 106 angeordnet, die durch den ersten Hohlraum 1051 und die erste Aussparung 1055 definiert ist. Die zweite Federstruktur 1054 ist in der zweiten Kammer 108 angeordnet, die durch den zweiten Hohlraum 1052 und die zweite Aussparung 1056 definiert ist.
In einer Ausführungsform weist die erste Kammer 106 einen Atmosphärendruck auf, und die zweite Kammer 108 weist einen Unterdruck auf. Die Fläche der ersten Kammer 106 wird mithilfe einer SAM-Beschichtung (Self-Assembled Monolayer) abgeschieden, um eine Haftung in Mikrostrukturen, z. B. der ersten Federstruktur 1053, zu reduzieren. Nach der Abscheidung einer SAM-Beschichtung an der Fläche der ersten Kammer 106, wird insbesondere die Fläche hydrophob. Dann wird die Kapillaranziehung, die die erste Federstruktur 1053 einstürzt, größtenteils reduziert. Die Abscheidung einer SAM-Beschichtung an der Fläche der ersten Kammer 106 wird über das erste Loch 1046 und das zweite Loch 1047 durchgeführt, bevor das mit dem ersten Loch 1046 assoziierte zweite Ende 1049 versiegelt wird. Mit anderen Worten wird nach der Abscheidung einer SAM-Beschichtung das mit dem ersten Loch 1046 assoziierte zweite Ende 1049 durch den Versiegelungsgegenstand versiegelt. Es ist zu beachten, dass die erste Kammer 106 mit dem ersten Loch 1046 verbunden ist, so dass die Abscheidung einer SAM-Beschichtung an der Fläche der ersten Kammer 106 über das erste Loch 1046 und das zweite Loch 1047 durchgeführt werden kann.
Das erste Loch 1046 weist ein sich verjüngendes Profil mit einer Tiefe von D1 auf. Wie in 1A und 1B dargestellt, ist der erste Umfang C1 der Öffnung des ersten Endes 1048 größer als der zweite Umfang C2 der Öffnung des zweiten Endes 1049. Das zweite Loch 1047 ist eine verhältnismäßig große Aussparung mit einer Tiefe von D2 von der Außenfläche 1045 des Kappenwafers 1041. Da das mit dem ersten Loch 1046 assoziierte zweite Ende 1049 an der Unterseite der Aussparung (z. B. dem zweiten Loch 1047) freigelegt wird, bevor der Versiegelungsgegenstand 110 über dem zweiten Loch 1047 angeordnet wird, kann die Tiefe des ersten Lochs 1046 vielmehr auf D1 statt D1 + D2 verkürzt werden. D1 beträgt ungefähr 130 μm bis 160 μm, während D2 ungefähr 20 μm bis 30 μm beträgt. Die Breite W des ersten Lochs 1046 an dem ersten Ende 1048 beträgt ungefähr 3 μm bis 5 μm. Des Weiteren ist der zweite Umfang C2 der Öffnung des zweiten Endes 1049 viel kleiner als der dritte Umfang C3 der Öffnung des zweiten Lochs 1047 auf der Außenfläche 1045 und ist ebenfalls kleiner als der erste Umfang C1 der Öffnung des ersten Endes 1048. Wenn der Versiegelungsgegenstand 110 auf dem zweiten Loch 1047 angeordnet wird, ist es demzufolge vier leichter, die Öffnung des zweiten Endes 1049 durch den Versiegelungsgegenstand 110 zu versiegeln. Insbesondere wird gemäß der vorliegenden Offenbarung der Versiegelungsgegenstand 110 auf der Unterseite des zweiten Lochs 1047 angeordnet, um die Öffnung des zweiten Endes 1049 des ersten Lochs 1046 zu versiegeln. Der Versiegelungsgegenstand 110 wird nicht zum Versiegeln der unteren Öffnung (d. h. des ersten Endes 1048) des ersten Lochs 1046 angeordnet. Daher kann der Versiegelungsgegenstand 110 die erste Kammer 106 hermetisch versiegeln. Zum Beispiel kann nach der Abscheidung einer SAM-Beschichtung an der Fläche der ersten Kammer 106 ein SACVD-Prozess (subatmosphärische chemische Gasphasenabscheidung) durchgeführt werden, um die Oxidschicht 1102 über dem zweiten Loch 1047 anzuordnen, um das zweite Ende 1049, das das erste Loch 1046 und das zweite Loch 1047 verbindet, zu versiegeln. Dann kann ein Abscheidungsprozess durchgeführt werden, um die Metallschicht 1104 über der Oxidschicht 1102 anzuordnen. Das Material der Metallschicht 1104 kann Aluminium (Al) sein.
2 ist ein Ablaufdiagramm, das ein Verfahren 200 zum Fertigen der Halbleiterstruktur 100 gemäß einigen Ausführungsformen veranschaulicht. 3 bis 10 sind Diagramme, die Stufen der Fertigung der Halbleiterstruktur 100 gemäß einigen Ausführungsformen darstellen. Insbesondere ist 3 eine Querschnittsansicht des Kappenwafers 304 mit einem Graben 301, der während eines Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurde. 4 ist eine Querschnittsansicht des Kappenwafers 304 mit einem ersten Hohlraum 401 und einem zweiten Hohlraum 402, der während des Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurde. 5 ist eine Querschnittsansicht des Kappenwafers 304 und des MEMS-Wafers 504, die während des Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurden. 6 ist eine Querschnittsansicht einer MEMS-Vorrichtung mit einem Polyfilm 601, die während des Fertigungsprozesses gemäß einigen Ausführungsformenausgebildet wurde. 7 ist eine Querschnittsansicht der MEMS-Vorrichtung mit mehreren Bondmetallen 702a bis 702d, der ersten Federstruktur 703 und der zweiten Federstruktur 704, die während des Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurde. 8 ist eine Querschnittsansicht der MEMS-Vorrichtung und einer CMOS-Vorrichtung, die während des Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurden. 9 ist eine Querschnittsansicht einer Halbleiterstruktur mit einer Öffnung, die während des Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurde. 10 ist eine Querschnittsansicht der Halbleiterstruktur, die während des Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurde. Das Verfahren stellt einen vereinfachten Halbleiterprozess dar. Daher können andere Schritte oder Vorgänge in den Prozess aufgenommen werden.
Unter Bezugnahme auf 3 wird in Vorgang 202 eine Oxidschicht 302 über der Fläche 303 eines Kappenwafers 304 ausgebildet. Die Oxidschicht 302 wird derart geätzt, dass sie eine erste Aussparung 305 und eine zweite Aussparung 306 an den Positionen, die jeweils einer ersten Kammer (z. B. 106) bzw. einer zweiten Kammer (z. B. 108) entsprechen, aufweist. Die Oxidschicht 302 kann eine TEOS-Oxidschicht sein. Das TEOS-Oxid kann durch Tetraethylorthosilicat Si(OC2H5)4 implementiert werden. Die Oxidschicht 302 kann auf der Fläche 303 des Kappenwafers 304 mithilfe einer chemischen Gasphasenabscheidungstechnik (CVD) abgeschieden werden. Dann werden die Oxidschicht 302 und der Kappenwafer 304 geätzt, um den Graben 301 auszubilden. Der Graben 301 führt nicht durch den Kappenwafer 304 hindurch. Die Tiefe des Grabens 301 beträgt ungefähr 130 μm.
Unter Bezugnahme auf 4 wird in Vorgang 204 ein thermischer Oxidationsprozess an der in Vorgang 202 erzielten Struktur durchgeführt, um eine Oxidschicht 403 über der Innenfläche des Grabens 301 aufzuwachsen. Nach dem thermischen Oxidationsprozess kann die Dicke der Oxidschicht 302, die mit 404 in 4 gekennzeichnet ist, steigen. Dann werden die Oxidschicht 404 und der Kappenwafer 304 entsprechend der ersten Aussparung 305 und der zweiten Aussparung 306 geätzt, um jeweils den ersten Hohlraum 401 bzw. den zweiten Hohlraum 402 auszubilden. Der erste Hohlraum 401 und der zweite Hohlraum 402 definieren jeweils die erste Kammer bzw. die zweite Kammer. Der erste Hohlraum 401 und der zweite Hohlraum 402 sind flacher als der Graben 301.
Unter Bezugnahme auf 5 wird in Vorgang 206 ein thermischer Oxidationsprozess an der in Vorgang 204 erzielten Struktur durchgeführt, um eine erste Oxidschicht 501 und eine zweite Oxidschicht 502 über der Innenfläche des ersten Hohlraums 401 bzw. des zweiten Hohlraums 402 aufzuwachsen. Nach dem thermischen Oxidationsprozess kann die Dicke der Oxidschicht 404, die mit 503 in 5 gekennzeichnet ist, ansteigen. Dann wird ein MEMS-Wafer 504 an die Oxidschicht 503 mithilfe eines Fusionsbondprozesses gebondet. Nach dem Fusionsbondprozess wird ein Abschnitt des MEMS-Wafers 504, der der Position des Grabens 301 entspricht, geätzt, um den Graben 301 derart freizulegen, dass das erste Loch 1046 anschließend definiert werden kann.
Unter Bezugnahme auf 6 wird in Vorgang 208 eine Polysiliziumschicht 601 über der Innenfläche (d. h. der Oxidschicht 403) des Grabens 301 abgeschieden. Die Polysiliziumschicht 601 kann eine epitaktische Siliziumschicht sein, die mithilfe eines Gasphasenepitaxie-Prozesses (VPE-Prozesses), der eine Modifikation der chemischen Gasphasenabscheidung darstellt, ausgebildet wird.
Unter Bezugnahme auf 7 werden in Vorgang 210 mehrere Abstandhalter 701a bis 701d durch Ätzen der Fläche des MEMS-Wafers 504 ausgebildet. Die mehreren Abstandhalter 701a bis 701d werden jeweils durch mehrere Bondmetalle 702a bis 702d angeordnet. Das Material der Bondmetalle 702a bis 702d kann Aluminium-Kupfer (AlCu), Germanium (Ge), Platin (Pt), Gold (Au), Zinn (Sn) oder Kupfer (Cu) sein. Nachdem die Bondmetalle 702a bis 702d über den Abstandhaltern 701a bis 701d strukturiert wurden, wird ein reaktives Ionentiefenätzen (deep reactive-ion etching, DRIE) an dem MEMS-Wafer 504 durchgeführt, um eine erste Federstruktur 703 und eine zweite Federstruktur 704 unter dem ersten Hohlraum 401 bzw. dem zweiten Hohlraum 402 auszubilden. Es ist zu beachten, dass je nach der Anforderung einige Löcher oder Gräben mit steilen Wänden, z. B. 705 und 706, ebenfalls in dem MEMS-Wafer 504 ausgebildet werden können.
Unter Bezugnahme auf 8 wird in Vorgang 212 eine CMOS-Vorrichtung 801 bereitgestellt. Die CMOS-Vorrichtung 801 wird mithilfe eines eutektischen Bondprozesses mit dem an den MEMS-Wafer 504 gebondet. Die CMOS-Vorrichtung 801 umfasst ein Substrat 802 und eine mehrschichtige Struktur 803. Die mehrschichtige Struktur 803 umfasst mehrere Bondmetalle 804a bis 804d. Die mehreren Bondmetalle 804a bis 804d werden jeweils mit den mehreren Bondmetallen 702a bis 702d des MEMS-Wafers 504 eutektisch gebondet. Ein Ende 805 des Grabens 301 ist der CMOS-Vorrichtung 801 zugewandt.
Unter Bezugnahme auf 9 wird in Vorgang 214 die Fläche 901 des Kappenwafers 304 geätzt, um einen sich verjüngenden Graben 902 auszubilden. Die Position des sich verjüngenden Grabens 902 befindet sich im Wesentlichen über dem Graben 301. Das zugespitzte Ende des Grabens 301 ist zur Unterseite 904 des sich verjüngenden Grabens 902 offen (d. h. die Öffnung 903). Es ist zu beachten, dass der Polyfilm 601, der über der Innenfläche des Grabens 301 angeordnet wird, als ein Ätzstopp für den Graben 301 dient, wenn das zugespitzte Ende des Grabens 301 zur Unterseite 904 des sich verjüngenden Grabens 902 geöffnet wird. Folglich kann der Umfang der Öffnung 903 des Grabens 301 auf der Unterseite 904 des sich verjüngenden Grabens 902 verhältnismäßig klein sein. Dann wird eine SAM-Beschichtung an einer ersten Kammer 905 über die Öffnung 903 des Grabens 301 auf der Unterseite 904 des sich verjüngenden Grabens 902 durchgeführt. Es ist zu beachten, dass eine zweite Kammer 906 mit einem Unterdruck auf der rechten Seite der ersten Kammer 905 ausgebildet wird.
Unter Bezugnahme auf 10 wird in Vorgang 216 ein SACVD-Prozess (subatmosphärische chemische Gasphasenabscheidung) an dem sich verjüngenden Graben 902 durchgeführt, um eine Oxidschicht 1001 über dem sich verjüngenden Graben 902 anzuordnen, um die Öffnung 903 des Grabens 301 auf der Unterseite 904 des sich verjüngenden Grabens 902 zu versiegeln. Dann wird ein Abscheidungsprozess an der Oxidschicht 1001 durchgeführt, um eine Metallschicht 1002 über der Oxidschicht 1001 anzuordnen. Das Material der Metallschicht 1002 kann Aluminium (Al) sein. Dann wird die Öffnung 903 des Grabens 301 durch die Oxidschicht 1001 und die Metallschicht 1002 hermetisch zu versiegeln.
Gemäß Vorgängen 202 bis 216 wird die Halbleiterstruktur 100, die die erste Kammer 106 mit einem Atmosphärendruck und die zweite Kammer 108 mit einem Unterdruck aufweist, gefertigt, in der das Loch (d. h. 1046) der ersten Kammer 106 hermetisch versiegelt ist.
Anstatt der Versiegelung der Öffnung 903 des Grabens 301 durch die Oxidschicht 1001 und die Metallschicht 1002 in Vorgang 216 kann die Öffnung 903 auch durch eine Metallschicht und eine Lotkugel versiegelt werden, wie in 11 dargestellt. 11 ist eine Querschnittsansicht der Halbleiterstruktur 1100, die während des Fertigungsprozesses gemäß einigen Ausführungsformenausgebildet wurde.
Unter Bezugnahme auf 11 wird, nachdem die SAM-Beschichtung an der ersten Kammer 905 über die Öffnung 903 des Grabens 301 auf der Unterseite 904 des sich verjüngenden Grabens 902 durchgeführt wurde, ein Metallsputterprozess an dem sich verjüngenden Graben 902 durchgeführt, um eine Metallschicht 1112 über dem sich verjüngenden Graben 902 anzuordnen, um die Öffnung 903 des Grabens 301 auf der Unterseite 904 des sich verjüngenden Grabens 902 zu versiegeln. Dann wird eine Lotkugel 1114 über der Metallschicht 1112 angeordnet, um die Öffnung 903 des Grabens 301 weiter zu versiegeln. Nachdem die Lotkugel 1114 über der Metallschicht 1112 angeordnet wurde, darf die Halbleiterstruktur 1100 nicht mithilfe einer Hochtemperaturumgebung bearbeitet werden. Daher werden in dieser Ausführungsform die elektrischen Signale in der Halbleiterstruktur 1100 an eine externe Schaltung durch Bonddrähte übertragen, da die Bonddrähte bei einer Umgebung mit niedriger Temperatur an die Halbleiterstruktur 1100 gebondet werden können. Außerdem kann das Material der Metallschicht 1112 Aluminium (Al) sein und das Material der Lotkugel 1114 kann Zinn (Sn) sein. Demzufolge wird in der Ausführungsform von 11 die Öffnung 903 des Grabens 301 durch die Metallschicht 1112 und die Lotkugel 1114 hermetisch versiegelt.
Nachdem die CMOS-Vorrichtung 801 an den MEMS-Wafer 504 mithilfe des eutektischen Bondprozesses gebondet wurde, kann des Weiteren, wie in 8 dargestellt, die Fläche 901 des Kappenwafers 304 geschliffen und flächendeckend geätzt werden, bis das zugespitzte Ende des Grabens 301 freigelegt wird, wie in 12 dargestellt. 12 ist eine Querschnittsansicht der Halbleiterstruktur 1200 mit einer Öffnung, die während des Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurde. Wenn die CMOS-Vorrichtung 801 an den MEMS-Wafer 504 gebondet wird, wie in 8 dargestellt, wird insbesondere zunächst ein Siliziumschleifprozess an der Fläche 901 des Kappenwafers 304 durchgeführt. Wenn das zugespitzte Ende des Grabens 301 fast freigelegt wurde, wird dann ein flächendeckender Ätzprozess an der geschliffenen Fläche des Kappenwafers 304 durchgeführt, bis das zugespitzte Ende des Grabens 301 freigelegt wird. Wenn das zugespitzte Ende des Grabens 301 freigelegt wurde (d. h. die Öffnung 1202), wird die SAM-Beschichtung an einer ersten Kammer 905 über die Öffnung 1202 des Grabens 301 durchgeführt. Der Umfang der Öffnung 1202 beträgt ungefähr C2, während der Umfang des anderen Endes 805, das der ersten Kammer 905 zugewandt ist, ungefähr C1 beträgt, wie in 1B dargestellt. Demzufolge wird der Graben 301 zu einem Loch, das durch die MEMS-Vorrichtung, die durch den Kappenwafer 304, die Oxidschicht 503 und den MEMS-Wafer 504 ausgebildet wurde, hindurchführt.
Unter Bezugnahme auf 13, die eine Querschnittsansicht der während des Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildeten Halbleiterstruktur 1300 ist, wird, nachdem die SAM-Beschichtung an der ersten Kammer 905 über die Öffnung 1202 des Grabens 301 auf der Fläche 1204 des Kappenwafers 304 durchgeführt wurde, ein Versiegelungsprozess an der Fläche 1204 des Kappenwafers 304 durchgeführt, um eine Polymerschicht 1302 zum Versiegeln der Öffnung 1202 des Grabens 301 anzuordnen. Dann wird eine Metallschicht 1304 über dem Polymer angeordnet, um die Öffnung 1202 des Grabens 301 weiter zu versiegeln. Das Material der Metallschicht 1304 kann Aluminium (Al) sein. Demzufolge wird in der Ausführungsform von 13 die Öffnung 1202 des Grabens 301 durch die Polymerschicht 1302 und die Metallschicht 1304 hermetisch versiegelt.
Es ist zu beachten, dass für die Ausführungsformen von 12 und 13 der über der Innenfläche des Grabens 301 angeordnete Polyfilm 601 fakultativ ist. Insbesondere dient der Polyfilm 601 als ein Ätzstopp für den Graben 301 in Vorgang 214. Jedoch sind der Siliziumschleifprozess und der flächendeckende Ätzprozess derart ausgelegt, dass sie die Fläche 901 des Kappenwafers 304 direkt schleifen, bis das zugespitzte Ende des Grabens 301 freigelegt wird. Daher kann der Polyfilm 601 in dem Siliziumschleifprozess und dem flächendeckenden Ätzprozess ausgelassen werden.
Gemäß den Ausführungsformen der Halbleiterstruktur 100, wie in 1 dargestellt, ist das zweite Loch 1047 größer als das erste Loch 1046. Dies stellt keine Beschränkung der vorliegenden Offenbarung dar. Das zweite Loch 1047 kann kleiner sein als das erste Loch 1046, wie in 14A dargestellt. 14A ist eine Querschnittsansicht einer Halbleiterstruktur 1400 gemäß einigen Ausführungsformen. Ähnlich der Halbleiterstruktur 100 umfasst die Halbleiterstruktur 1400 zwei aneinander gebondete Vorrichtungen, wobei die erste Vorrichtung eine CMOS-Vorrichtung 1402 ist und die zweite Vorrichtung eine MEMS-Vorrichtung 1404 ist. Die MEMS-Vorrichtung 1404 ist gegenüber der CMOS-Vorrichtung 1402 angeordnet und mit ihr kontaktiert. Eine erste Kammer 1406 und eine zweite Kammer 1408 sind zwischen der MEMS-Vorrichtung 1404 und der CMOS-Vorrichtung 1402 ausgebildet. Die erste Kammer 1406 und die zweite Kammer 1408 sind zwei getrennte Kammer mit verschiedenen Drücken. Die erste Kammer 1406 kann zum Beispiel einen Atmosphärendruck aufweisen. Die zweite Kammer 1408 kann einen Unterdruck aufweisen. Jedoch stellt dies keine Beschränkung der vorliegenden Offenbarung dar.
Im Grunde ist die Ausgestaltung der Halbleiterstruktur 1400 ähnlich der Halbleiterstruktur 100 mit der Ausnahme eines ersten Lochs 1410 und eines zweiten Lochs 1412 in der MEMS-Vorrichtung 1404. Daher wird die ausführliche Beschreibung der Halbleiterstruktur 1400 hier der Kürze halber ausgelassen. 14B ist eine Draufsicht auf das erste Loch 1410 und das zweite Loch 1412 gemäß einigen Ausführungsformen.
Gemäß der Halbleiterstruktur 1400 sind das erste Loch 1410 und das zweite Loch 1412 in dem Kappenwafer 1414 angeordnet. Das erste Loch 1410 ist zwischen einem ersten Ende 1416 mit einem ersten Umfang C1' und einem zweiten Ende 1418 mit einem zweiten Umfang C2' definiert. Das erste Ende 1416 ist mit der ersten Kammer 1406 verbunden. Das zweite Loch 1412 ist auf das erste Loch 1410 ausgerichtet, und das zweite Loch 1412 ist mit dem ersten Loch 1410 an dem zweiten Ende 1418 des ersten Lochs 1410 verbunden. Das zweite Loch 1412 ist zwischen dem zweiten Ende 1418 und einem dritten Ende 1420 mit einem dritten Umfang C3' definiert. Das dritte Ende 1420 ist an der Außenfläche 1422 des Kappenwafers 1414 offen. Der erste Umfang C1' ist von dem zweiten Umfang C2' verschieden. Insbesondere ist der erste Umfang C1' größer als der zweite Umfang C2', und der zweite Umfang C2' ist dem dritten Umfang C3' ähnlich, wie in 14A und 14B dargestellt.
Die Halbleiterstruktur 1400 umfasst ferner ein Versiegelungsgegenstand 1424 zum Versiegeln des zweiten Lochs 1412. Insbesondere umfasst das Versiegelungsgegenstand 1424 eine Oxidschicht 1426 und eine Metallschicht 1428. Die Oxidschicht 1426 ist über dem zweiten Loch 1412 angeordnet, um das dritte Ende 1420 zu versiegeln. Die Metallschicht 1428 ist über der Oxidschicht 1426 und der Außenfläche 1422 des Kappenwafers 1414 angeordnet. Das Material der Metallschicht 1428 kann Al oder AlCu sein.
Das erste Loch 1410 weist ein zylindrisches Profil mit einer Tiefe von D1' auf. Wie in 14A und 14B dargestellt, ist der erste Umfang C1' der Öffnung des ersten Endes 1416 größer als der zweite Umfang C2' der Öffnung des zweiten Endes 1418. Das zweite Loch 1047 weist ein zylindrisches Profil mit einer Tiefe von D2' von der Außenfläche 1422 des Kappenwafers 1414 auf. Da das erste Loch 1410 eine Aussparung mit der Tiefe von D1' ist, kann die Tiefe des zweiten Lochs 1412 vielmehr auf D2' als auf D1' + D2' verkürzt werden. D1' beträgt ungefähr 10 μm bis 60 μm, während D2' ungefähr 80 μm bis 150 μm beträgt. Die Breite W' des zweiten Lochs 1412 beträgt ungefähr 1 μm bis 3 μm. Des Weiteren ist der dritte Umfang C3' der Öffnung des dritten Endes 1420 viel kleiner als der erste Umfang C1' des ersten Lochs 1410. Wenn der Versiegelungsgegenstand 1424 auf dem zweiten Loch 1412 angeordnet wird, ist es demzufolge vier leichter, die Öffnung des dritten Endes 1420 durch den Versiegelungsgegenstand 1424 zu versiegeln. Insbesondere wird gemäß der vorliegenden Offenbarung der Versiegelungsgegenstand 1424 auf der Fläche 1422 des Kappenwafers 1414 angeordnet, um die Öffnung des dritten Endes 1420 des zweiten Lochs 1412 zu versiegeln. Der Versiegelungsgegenstand 1424 wird nicht zum Versiegeln der unteren Öffnung (d. h. des ersten Endes 1416) des ersten Lochs 1410 angeordnet. Daher kann der Versiegelungsgegenstand 1424 die erste Kammer 1406 hermetisch versiegeln. Zum Beispiel kann nach der Abscheidung einer SAM-Beschichtung an der Fläche der ersten Kammer 1406 ein SACVD-Prozess (subatmosphärische chemische Gasphasenabscheidung) durchgeführt werden, um die Oxidschicht 1426 über dem zweiten Ende 1420 anzuordnen, um das zweite Loch 1412 zu versiegeln. Dann kann ein Abscheidungsprozess durchgeführt werden, um die Metallschicht 1428 über der Oxidschicht 1426 anzuordnen.
15 ist ein Ablaufdiagramm, das ein Verfahren 1500 zum Fertigen der Halbleiterstruktur 1400 gemäß einigen Ausführungsformen veranschaulicht. 16 bis 22 sind Diagramme, die Stufen der Fertigung der Halbleiterstruktur 1400 gemäß einigen Ausführungsformen darstellen. Insbesondere ist 16 ist eine Querschnittsansicht des Kappenwafers 1602 mit einem Graben 1604, einem ersten Hohlraum 1606 und einem zweiten Hohlraum 1608, der während des Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurde. 17 ist eine Querschnittsansicht des Kappenwafers 1602 und des MEMS-Wafers 1702, die während des Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurden. 18 ist eine Querschnittsansicht der MEMS-Vorrichtung 1702 mit mehreren Bondmetallen 180a bis 180c, der ersten Federstruktur 1802 und der zweiten Federstruktur 1804, die während des Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurde. 19 ist eine Querschnittsansicht einer MEMS-Vorrichtung 1902 und einer CMOS-Vorrichtung 1904, die während des Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurden. 20 ist eine Querschnittsansicht der Halbleiterstruktur 2000 mit einer Öffnung, die während des Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurde. 21 ist eine Querschnittsansicht der Halbleiterstruktur 2000 mit einer Oxidschicht, die die Öffnung versiegelt, während des Fertigungsprozesses gemäß einigen Ausführungsformen. 22 ist eine Querschnittsansicht der Halbleiterstruktur 2000 mit einer geätzten Oxidschicht, die die Öffnung versiegelt, während des Fertigungsprozesses gemäß einigen Ausführungsformen. Das Verfahren stellt einen vereinfachten Halbleiterprozess dar. Daher können andere Schritte oder Vorgänge in den Prozess aufgenommen werden.
Unter Bezugnahme auf 16 wird in Vorgang 1502 eine Oxidschicht 1610 über der Fläche 1612 des Kappenwafers 1602 ausgebildet. Dann werden die Oxidschicht 1610 und der Kappenwafer 1602 geätzt, was jeweils in dem Graben 1604, dem ersten Hohlraum 1606 und dem zweiten Hohlraum 1608 an den Positionen resultiert, die einem Loch (z. B. 1410), einer ersten Kammer (z. B. 1406) und einer zweiten Kammer (z. B. 1408) entsprechen. Der Graben 1604 führt nicht durch den Kappenwafer 1602 hindurch. Die Tiefe des Grabens 1604 beträgt ungefähr 10 bis 60 μm. Die Breite des Grabens 1604 beträgt ungefähr 10 bis 60 μm. Die Dicke des Kappenwafers 1602 beträgt ungefähr 400 bis 700 μm. Die Oxidschicht 1610 kann eine TEOS-Oxidschicht sein. Das TEOS-Oxid kann durch Tetraethylorthosilicat Si(OC2H5)4 implementiert werden.
Unter Bezugnahme auf 17 wird in Vorgang 1504 der MEMS-Wafer 1702 an die Oxidschicht 1610 mithilfe eines Fusionsbondprozesses gebondet. Es ist zu beachten, dass der MEMS-Wafer 1702 eine Aussparung 1702 an einer Position aufweist, die einem Vorsprung 1612 des Kappenwafers 1602 entspricht, so dass der Graben 1604 mit dem ersten Hohlraum 1606 verbunden wird. Dann wird der Kappenwafer 1602 auf eine Dicke von ungefähr 100 bis 200 μm gedünnt. Der MEMS-Wafer 1702 wird ebenfalls in Vorgang 1504 gedünnt, so dass das erste Loch 1410 anschließend definiert werden kann.
Unter Bezugnahme auf 18 werden in Vorgang 1506 mehrere Abstandhalter 181a bis 181c durch Ätzen der Fläche des MEMS-Wafers 1702 ausgebildet. Die mehreren Abstandhalter 181a bis 181c werden jeweils durch mehrere Bondmetalle 180a bis 180c angeordnet. Das Material der Bondmetalle 180a bis 180c kann Aluminium-Kupfer (AlCu), Germanium (Ge), Platin (Pt), Gold (Au), Zinn (Sn) oder Kupfer (Cu) sein. Nachdem die Bondmetalle 180a bis 180c jeweils über den Abstandhaltern 181a bis 181c strukturiert wurden, wird ein reaktives Ionentiefenätzen (deep reactive-ion etching, DRIE) an dem MEMS-Wafer 1702 durchgeführt, um eine erste Federstruktur 1802 und eine zweite Federstruktur 1804 unter dem ersten Hohlraum 1606 bzw. dem zweiten Hohlraum 1608 auszubilden.
Unter Bezugnahme auf 19 wird in Vorgang 1508 die CMOS-Vorrichtung 1904 an den MEMS-Wafer 1902 mithilfe eines eutektischen Bondprozesses gebondet. Die CMOS-Vorrichtung 1904 umfasst ein Substrat 1906 und eine mehrschichtige Struktur 1908. Die mehrschichtige Struktur 1908 umfasst mehrere Bondmetalle 190a bis 190c. Die mehreren Bondmetalle 190a bis 190c werden jeweils mit den mehreren Bondmetallen 180a bis 180c der MEMS-Vorrichtung 1902 gebondet.
Unter Bezugnahme auf 20 wird in Vorgang 1510 eine Fotolackschicht 2002 über der Fläche 2002 des Kappenwafers 1602 angeordnet. Dann werden die Fotolackschicht 2002 und der Kappenwafer 1602 geätzt, um eine Durchkontaktierung 2006, d. h. ein Loch, auszubilden, die mit dem Graben 1604 verbunden ist. Die Länge der Durchkontaktierung 2006 innerhalb des Kappenwafers 1602 beträgt ungefähr 50 bis 150 μm, und die Breite der Durchkontaktierung 2006 beträgt ungefähr 1 bis 3 μm.
Insbesondere befindet sich die Position der Durchkontaktierung 2006 im Wesentlichen über dem Graben 1604. Das zugespitzte Ende der Durchkontaktierung 2006 legt die Oberseite des Grabens 1604 frei. Dann wird die Fotolackschicht 2002 entfernt, und eine SAM-Beschichtung wird an einer ersten Kammer 2008 durch die Öffnung der Durchkontaktierung 2006 durchgeführt. Es ist zu beachten, dass eine zweite Kammer 2010 mit einem Unterdruck auf der linken Seite der ersten Kammer 2008 ausgebildet wird.
Unter Bezugnahme auf 21 wird in Vorgang 1512 ein SACVD-Prozess (subatmosphärische chemische Gasphasenabscheidung) an der Fläche 2004 des Kappenwafers 1602 durchgeführt, um eine Oxidschicht 2102 über der Fläche 2004 des Kappenwafers 1602 anzuordnen, um die Öffnung 2104 der Durchkontaktierung 2006 zu versiegeln. Da die Durchkontaktierung 2006 ein verhältnismäßig kleines Loch ist, kann die Öffnung 2104 der Durchkontaktierung 2006 leicht durch die Oxidschicht 2102 versiegelt werden.
Unter Bezugnahme auf 22 wird in Vorgang 1514 die Oxidschicht 2102 auf der Fläche 2004 des Kappenwafers 1602 mit Ausnahme des Abschnitts, dass mit einer Fotolackschicht 2202 abgedeckt ist, geätzt. Die Fotolackschicht 2202 wird über der Durchkontaktierung 2006 angeordnet. Dann wird die Fotolackschicht 2202 entfernt, und ein Abscheidungsprozess wird an der Oxidschicht 2102 und der Fläche 2004 des Kappenwafers 1602 durchgeführt, um eine Metallschicht (d. h. 1428 in 14A) über der Oxidschicht 2102 und der Fläche 2004 des Kappenwafers 1602 anzuordnen. Das Material der Metallschicht kann Aluminium (Al) sein. Folglich wird die Öffnung 2104 der Durchkontaktierung 2006 durch die Oxidschicht 2102 und die Metallschicht hermetisch versiegelt.
Gemäß Vorgängen 1502 bis 1514 wird die Halbleiterstruktur 1400, die die erste Kammer 1406 mit einem Atmosphärendruck und die zweite Kammer 1408 mit einem Unterdruck aufweist, gefertigt, wobei das Loch (d. h. 1412) der ersten Kammer 1406 hermetisch versiegelt wird.
Gemäß den Ausführungsformen der Halbleiterstruktur 100 werden das erste Loch 1046 und das zweite Loch 1047 in der MEMS-Vorrichtung 104 angeordnet. Dies stellt keine Beschränkung der vorliegenden Offenbarung dar. Das erste Loch 1046 und das zweite Loch 1047 können in der CMOS-Vorrichtung 102 angeordnet werden, wie in 23A dargestellt. 23A ist eine Querschnittsansicht einer Halbleiterstruktur 2300 gemäß einigen Ausführungsformen. Ähnlich der Halbleiterstruktur 100 umfasst die Halbleiterstruktur 2300 zwei aneinander gebondete Vorrichtungen, wobei die erste Vorrichtung eine CMOS-Vorrichtung 2302 ist und die zweite Vorrichtung eine MEMS-Vorrichtung 2304 ist. Die MEMS-Vorrichtung 2304 ist gegenüber der CMOS-Vorrichtung 2302 angeordnet und mit ihr kontaktiert. Eine erste Kammer 2306 und eine zweite Kammer 2308 sind zwischen der MEMS-Vorrichtung 2304 und der CMOS-Vorrichtung 2302 ausgebildet. Die erste Kammer 2306 und die zweite Kammer 2308 sind zwei getrennte Kammer mit unterschiedlichen Drücken. Die erste Kammer 2306 kann zum Beispiel einen Atmosphärendruck aufweisen. Die zweite Kammer 2308 kann einen Unterdruck aufweisen. Jedoch stellt dies keine Beschränkung der vorliegenden Offenbarung dar.
Im Grunde ist die Ausgestaltung der Halbleiterstruktur 2300 ähnlich der Halbleiterstruktur 100 mit dem Unterschied, dass ein erstes Loch 2310 und ein zweites Loch 2312 der Halbleiterstruktur 2300 in der CMOS-Vorrichtung 2302 angeordnet sind. Daher wird die ausführliche Beschreibung der Halbleiterstruktur 2300 hier der Kürze halber ausgelassen. 23B ist eine Draufsicht auf das erste Loch 2310 und das zweite Loch 2312 gemäß einigen Ausführungsformen.
Gemäß der Halbleiterstruktur 2300 weist das erste Loch 2310 ein zylindrisches Profil mit einer Tiefe von D1'' auf. Wie in 23A und 23B dargestellt, ist der erste Umfang C1'' der Öffnung des ersten Endes 2314 ähnlich dem zweiten Umfang C2'' der Öffnung des zweiten Endes 2316. Das zweite Loch 2312 weist ein sich verjüngendes Profil mit einer Tiefe von D2'' von einer Fläche 2318 der CMOS-Vorrichtung 2302 auf. Das zweite Loch 2312 weist ein drittes Ende 2317 mit einem dritten Umfang C3'' auf. Das dritte Ende 2317 ist an der Fläche 2318 der CMOS-Vorrichtung 2302 offen. Das zweite Loch 2312 kann eine Oxid-Durchkontaktierung (through-oxide via, TSV) in der CMOS-Vorrichtung 2302 sein. Der Versiegelungsgegenstand 2320 ist auf der Fläche 2318 der CMOS-Vorrichtung 2302 derart angeordnet, dass das zweite Loch 2312 versiegelt ist. Insbesondere ist gemäß der vorliegenden Offenbarung der Versiegelungsgegenstand 2320 ein Epoxidmaterial, das in dem zweiten Loch 2312 mithilfe eines Siebdruckepoxidprozesses abgeschieden wird. Der Versiegelungsgegenstand 2320 wird nicht zum Versiegeln der unteren Öffnung (d. h. des ersten Endes 2314) des ersten Lochs 2310 angeordnet. Daher kann der Versiegelungsgegenstand 2320 die erste Kammer 2306 hermetisch versiegeln. Zum Beispiel kann nach der Abscheidung einer SAM-Beschichtung an der Fläche der ersten Kammer 2306 ein Siebdruckepoxidprozess durchgeführt werden, um das Epoxidmaterial über dem zweiten Loch 2312 anzuordnen, um die erste Kammer 2306 zu versiegeln. Dann kann ein Abscheidungsprozess durchgeführt werden, um eine Oxidschicht 2322 über dem Versiegelungsgegenstand 2320 anzuordnen.
Außerdem kann die CMOS-Vorrichtung 2302 einen Ritzrahmen 2324 und eine Oxid-Durchkontaktierung 2326 umfassen. Der Ritzrahmen 2324 kann den Rand der Halbleiterstruktur 2300 darstellen. Der Ritzrahmen 2324 wird ebenfalls durch das Epoxidmaterial während des Siebdruckepoxidprozesses angeordnet. Die Oxid-Durchkontaktierung 2326 stellt einen Kanal bereit, der zu der mehrschichtige Struktur 2328 der CMOS-Vorrichtung 2302 gelangt. Die Oxidschicht 2322 wird außerdem über der Oxid-Durchkontaktierung 2326 während des Abscheidungsprozesses angeordnet. Eine Metallschicht 2330 wird über der Oxidschicht 2322 der Oxid-Durchkontaktierung 2326 angeordnet, um das elektrische Signal an die und von der CMOS-Vorrichtung 2302 zu leiten. Das Material der Metallschicht 2330 kann Kupfer (Cu) sein. Eine Epoxidmaterialschicht 2332 wird über der Metallschicht 2330 und der Oxidschicht 2322 angeordnet. Des Weiteren wird ein Ball-Grid-Array (BGA) 2334 über der Metallschicht 2330 angeordnet. Das Ball-Grid-Array 2332 kann als die Verbindungsstifte der Halbleiterstruktur 2300 betrachtet werden.
24 ist ein Ablaufdiagramm, das ein Verfahren 2400 zum Fertigen der Halbleiterstruktur 2300 gemäß einigen Ausführungsformen veranschaulicht. 25 bis 32 sind Diagramme, die Stufen der Fertigung der Halbleiterstruktur 2300 gemäß einigen Ausführungsformen darstellen. Insbesondere ist 25 ist eine Querschnittsansicht einer Halbleiterstruktur 2500, die eine MEMS-Vorrichtung 2502 und eine CMOS-Vorrichtung 2504 aufweist, die während eines Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurde. 26 ist eine Querschnittsansicht der Halbleiterstruktur 2500 mit einer gedünnten Rückseite 2602, die während des Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurde. 27 ist eine Querschnittsansicht der Halbleiterstruktur 2500 mit mehreren Oxid-Durchkontaktierungen 2702, 2704, 2706, die während des Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurde. 28 ist eine Querschnittsansicht der Halbleiterstruktur 2500 mit einem Versiegelungsgegenstand 2802, die während des Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurde. 29 ist eine Querschnittsansicht der Halbleiterstruktur 2500 mit einer Oxidschicht 2902, die während des Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurde. 30 ist eine Querschnittsansicht der Halbleiterstruktur 2500 mit einer Metallschicht 3002, die während des Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurde. 31 ist eine Querschnittsansicht der Halbleiterstruktur 2500 mit einer Epoxidschicht 3102, die während des Fertigungsprozesses gemäß einigen Ausführungsformen ausgebildet wurde. 32 ist eine Querschnittsansicht der Halbleiterstruktur 2500, die Ball-Grid-Arrays 3202 aufweist, während des Fertigungsprozesses gemäß einigen Ausführungsformen. Das Verfahren stellt einen vereinfachten Halbleiterprozess dar. Daher können andere Schritte oder Vorgänge in den Prozess aufgenommen werden.
Unter Bezugnahme auf 25 wird in Vorgang 2402 die CMOS-Vorrichtung 2504 an den MEMS-Wafer 2502 mithilfe eines eutektischen Bondprozesses gebondet, um die Halbleiterstruktur 2500 auszubilden. Eine erste Kammer 2506 und eine zweite Kammer 2508 werden zwischen der CMOS-Vorrichtung 2504 und der MEMS-Vorrichtung 2502 ausgebildet. Die erste Kammer 2506 und die zweite Kammer 2508 weisen verschiedene Drücke auf. Die CMOS-Vorrichtung 2504 umfasst ein Substrat 2510 und eine mehrschichtige Struktur 2512. Ein erstes Loch 2514 und ein zweites Loch 2516 werden derart ausgebildet, das sie durch die mehrschichtige Struktur 2512 hindurchführen. Das erste Loch 2514 weist ein zylindrisches Profil auf und ist mit der ersten Kammer 2506 verbunden. Die mehrschichtige Struktur 2512 umfasst ferner mehrere Bondmetalle 250a bis 250d. Die mehreren Bondmetalle 250a bis 250d werden jeweils mit mehreren Bondmetallen 251a bis 251d des MEMS-Wafers 2502 gebondet.
Unter Bezugnahme auf 26 wird in Vorgang 2404 die Rückseite 2602 der CMOS-Vorrichtung 2504 mithilfe eines Rückseitendünnungsprozesses gedünnt, um die Größe des Substrats 2510 auf eine geeignete Dicke anzupassen.
Unter Bezugnahme auf 27 wird in Vorgang 2406 die Fläche der Rückseite 2602 der CMOS-Vorrichtung 2504 geätzt, um die Oxid-Durchkontaktierungen 2702, 2704, 2706 auszubilden. Die Oxid-Durchkontaktierungen 2702, 2704, 2706 weisen sich verjüngende Profile auf. Die Position der Oxid-Durchkontaktierung 2702 liegt im Wesentlichen über dem zweiten Loch 2516 und die Oxid-Durchkontaktierung 2702 ist auf das zweite Loch 2516 ausgerichtet. Die Oxid-Durchkontaktierung 2702 ist außerdem mit dem zweiten Loch 2516 verbunden. Die Position der Oxid-Durchkontaktierung 2704 liegt im Wesentlichen über dem ersten Loch 2514. Die Unterseite 2708 der Oxid-Durchkontaktierung 2704 ist mit dem ersten Loch 2514 verbunden. Die Oxid-Durchkontaktierung 2706 legt eine obere Metallschicht in der mehrschichtigen Struktur 2512 frei. Dann wird eine SAM-Beschichtung an der ersten Kammer 2506 durch die Oxid-Durchkontaktierung 2704 und das erste Loch 2514 durchgeführt. Es ist zu beachten, dass die zweite Kammer 2508 mit einem Unterdruck auf der rechten Seite der ersten Kammer 2506 ausgebildet wird.
Unter Bezugnahme auf 28 wird in Vorgang 2408 ein Siebdruckepoxidprozess an den Oxid-Durchkontaktierungen 2702, 2704 durchgeführt, um die Oxid-Durchkontaktierung 2702 und das zweite Loch 2516 zu füllen und die Oxid-Durchkontaktierung 2704 unter Verwendung des Versiegelungsgegenstands 2802 zu versiegeln. Der Versiegelungsgegenstand 2802 ist ein Epoxidmaterial oder ein Polymer. Es ist zu beachten, dass das Epoxidmaterial lediglich auf dem oberen Abschnitt der Oxid-Durchkontaktierung 2704 angeordnet wird, um die erste Kammer 2506 zu versiegeln. Dann wird die Öffnung der Oxid-Durchkontaktierung 2704 durch den Versiegelungsgegenstand 2802 hermetisch versiegelt.
Unter Bezugnahme auf 29 wird in Vorgang 2410 ein Abscheidungsprozess an dem Versiegelungsgegenstand 2802, der Fläche der Rückseite 2602 der CMOS-Vorrichtung 2504 und der Oxid-Durchkontaktierung 2706 durchgeführt, um die Oxidschicht 2902 darauf auszubilden.
Unter Bezugnahme auf 30 wird in Vorgang 2412 ein Metallplattierungsprozess durchgeführt, um die Metallschicht 3002 über der Oxid-Durchkontaktierung 2706 und einem Abschnitt der Oxidschicht 2902 zu strukturieren. Die Metallschicht 3002 wird mit einer oberen Metallschicht 3004 der mehrschichtigen Struktur 2512 kontaktiert. Das Material der Metallschicht 3004 ist Kupfer (Cu).
Unter Bezugnahme auf 31 wird in Vorgang 2414 ein Epoxidbeschichtungsprozess durchgeführt, um die Epoxidschicht 3102 über der Oxidschicht 2902, der Oxid-Durchkontaktierung 2706 und einem Abschnitt der Metallschicht 3002 zu strukturieren. Eine erste Epoxidaussparung 3104 und eine zweite Epoxidaussparung 3106 legen die Metallschicht 3002 frei. Außerdem versiegelt die Epoxidschicht 3102 ebenfalls die obere Öffnung der Oxid-Durchkontaktierung 2706, wie in 31 dargestellt. Die Epoxidschicht 3102 kann ein Polymer sein.
Unter Bezugnahme auf 32 werden in Vorgang 2416 die Ball-Grid-Arrays 3202 auf der ersten Epoxidaussparung 3104 und der zweiten Epoxidaussparung 3106 angeordnet, um die Metallschicht 3002 zu kontaktieren. Es ist zu beachten, dass die Innenflächen der ersten Epoxidaussparung 3104 und der zweiten Epoxidaussparung 3106 außerdem mit einer Metallschicht 3204 plattiert werden können, um den Kontaktbereich zwischen den Ball-Grid-Arrays 3202 und der Metallschicht 3002 zu vergrößern, wie in 32 dargestellt.
Gemäß Vorgängen 2402 bis 2416 wird die Halbleiterstruktur 2300, die die erste Kammer 2306 mit einem Atmosphärendruck und die zweite Kammer 2308 mit einem Unterdruck aufweist, gefertigt, wobei das Loch (d. h. 2310 und 2312) der ersten Kammer 2306 hermetisch versiegelt wird.
Kurz dargestellt, kann gemäß den Ausführungsformen das Loch der Hochdruckkammer (z. B. 106) in der MEMS-Vorrichtung (z. B. 104) oder der CMOS-Vorrichtung (z. B. 2302) einer Halbleiterstruktur implementiert werden. Das Loch wird in zwei Abschnitte aufgeteilt, d. h. ein unteres Loch (z. B. 1046) und ein oberes Loch (z. B. 1047). Das untere Loch befindet sich im Vergleich zu dem oberen Loch näher als die Hochdruckkammer. Das untere Loch ist mit der Hochdruckkammer verbunden und ist in der MEMS-Vorrichtung oder der CMOS-Vorrichtung vorgeätzt oder voreingestellt. Das obere Loch wird geätzt, um es mit dem unteren Loch zu verbinden oder um das untere Loch freizulegen, nachdem die MEMS-Vorrichtung eutektisch an die CMOS-Vorrichtung gebondet wurde. Daher wird die Tiefe zum Ätzen zu der Hochdruckkammer reduziert. Des Weiteren werden das untere Loch und das obere Loch derart ausgelegt, dass sie verschiedene Größen oder verschiedene Umfänge aufweisen. Wenn das obere Loch derart ausgelegt ist, dass es größer ist als das untere Loch, ist es leichter, die SAM-Beschichtung an der Hochdruckkammer durch das obere Loch durchzuführen. Außerdem kann das Loch der Hochdruckkammer durch eine Oxidschicht hermetisch versiegelt werden, wenn die Öffnung (z. B. 903 oder 2104) des Lochs klein ist.
In einigen Ausführungsformen der vorliegenden Offenbarung wird eine Halbleiterstruktur offenbart. Die Halbleiterstruktur umfasst eine erste Vorrichtung, eine zweite Vorrichtung, ein erstes Loch, ein zweites Loch und einen Versiegelungsgegenstand. Die zweite Vorrichtung ist mit der ersten Vorrichtung kontaktiert, wobei eine Kammer zwischen der ersten Vorrichtung und der zweiten Vorrichtung ausgebildet ist. Das erste Loch ist in der zweiten Vorrichtung angeordnet und zwischen einem ersten Ende mit einem ersten Umfang und einem zweiten Ende mit einem zweiten Umfang definiert. Das zweite Loch ist in der zweiten Vorrichtung angeordnet und auf das erste Loch ausgerichtet. Der Versiegelungsgegenstand versiegelt das zweite Loch. Das erste Ende ist mit der Kammer verbunden, und der erste Umfang ist von dem zweiten Umfang verschieden.
In einigen Ausführungsformen der vorliegenden Offenbarung wird eine Halbleiterstruktur offenbart. Die Halbleiterstruktur umfasst eine erste Vorrichtung, eine zweite Vorrichtung, ein Loch und einen Versiegelungsgegenstand. Die zweite Vorrichtung ist mit der ersten Vorrichtung kontaktiert, wobei eine Kammer zwischen der ersten Vorrichtung und der zweiten Vorrichtung ausgebildet ist. Das Loch ist in der zweiten Vorrichtung angeordnet und zwischen einem ersten Ende mit einem ersten Umfang und einem zweiten Ende mit einem zweiten Umfang definiert. Der Versiegelungsgegenstand versiegelt das Loch. Das erste Ende ist mit der Kammer verbunden, das zweite Ende ist durch den Versiegelungsgegenstand versiegelt, und der zweite Umfang ist kleiner als der erste Umfang.
In einigen Ausführungsformen der vorliegenden Offenbarung wird ein Verfahren zum Fertigen einer Halbleiterstruktur offenbart. Das Verfahren umfasst: Bereitstellen einer ersten Vorrichtung, Kontaktieren einer zweiten Vorrichtung mit der ersten Vorrichtung, wobei sich eine Kammer zwischen ersten Vorrichtung und der zweiten Vorrichtung befindet, Ausbilden eines ersten Lochs in der zweiten Vorrichtung zwischen einem ersten Ende mit einem ersten Umfang und einem zweiten Ende mit einem zweiten Umfang, Ausbilden eines zweiten Lochs in der zweiten Vorrichtung, das auf das erste Loch ausgerichtet wird, und Versiegeln des zweiten Lochs unter Verwendung eines Versiegelungsgegenstands, wobei das erste Ende zu der Kammer geöffnet ist, und der erste Umfang von dem zweiten Umfang verschieden ist.
Das Vorstehende skizziert Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage für Entwerfen und Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann soll ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.

Claims

Halbleiterstruktur, umfassend: eine erste Vorrichtung, eine zweite Vorrichtung, die mit der ersten Vorrichtung kontaktiert ist, wobei eine Kammer zwischen der ersten Vorrichtung und der zweiten Vorrichtung ausgebildet ist, ein erstes Loch, das in der zweiten Vorrichtung angeordnet ist und zwischen einem ersten Ende mit einem ersten Umfang und einem zweiten Ende mit einem zweiten Umfang definiert ist, ein zweites Loch, das in der zweiten Vorrichtung angeordnet ist und auf das erste Loch ausgerichtet ist, und einen Versiegelungsgegenstand zum Versiegeln des zweiten Lochs, wobei das erste Ende mit der Kammer verbunden ist, und der erste Umfang von dem zweiten Umfang verschieden ist.
Halbleiterstruktur nach Anspruch 1, wobei die erste Vorrichtung eine komplementäre Metall-Oxid-Halbleiter-Vorrichtung (CMOS-Vorrichtung) ist und die zweite Vorrichtung eine mikroelektromechanische Systemvorrichtung (MEMS-Vorrichtung) ist.
Halbleiterstruktur nach Anspruch 1, wobei die erste Vorrichtung eine mikroelektromechanische Systemvorrichtung (MEMS-Vorrichtung) ist und die zweite Vorrichtung eine komplementäre Metall-Oxid-Halbleiter-Vorrichtung (CMOS-Vorrichtung) ist.
Halbleiterstruktur nach einem der vorhergehenden Ansprüche, ferner umfassend: eine Oxidschicht, die über einer Innenfläche des ersten Lochs angeordnet ist, und eine Polysiliziumschicht, die über der Oxidschicht angeordnet ist.
Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei das zweite Loch zwischen dem zweiten Ende und einem dritten Ende mit einem dritten Umfang definiert ist, wobei der zweite Umfang kleiner ist als der erste Umfang, und der dritte Umfang größer ist als der erste Umfang und der zweite Umfang.
Halbleiterstruktur nach Anspruch 5, wobei der Versiegelungsgegenstand umfasst: eine Oxidschicht, die über dem zweiten Loch angeordnet ist, um das zweite Ende zu versiegeln, und eine Metallschicht, die über der Oxidschicht angeordnet ist.
Halbleiterstruktur nach Anspruch 5, wobei der Versiegelungsgegenstand umfasst: eine Metallschicht, die über dem zweiten Loch angeordnet ist, um das zweite Ende zu versiegeln, und eine Lotkugel, die über der Metallschicht angeordnet ist.
Halbleiterstruktur nach einem der Ansprüche 1 bis 4, wobei das zweite Loch zwischen dem zweiten Ende und einem dritten Ende mit einem dritten Umfang definiert ist, wobei der zweite Umfang und der dritte Umfang kleiner sind als der erste Umfang.
Halbleiterstruktur nach Anspruch 8, wobei der Versiegelungsgegenstand umfasst: eine Oxidschicht, die über dem zweiten Loch angeordnet ist, um das dritte Ende zu versiegeln, und eine Metallschicht, die über der Oxidschicht angeordnet ist.
Halbleiterstruktur nach einem der Ansprüche 1 bis 4, wobei das zweite Loch zwischen dem zweiten Ende und einem dritten Ende mit einem dritten Umfang definiert ist, wobei der zweite Umfang größer ist als der erste Umfang, und der dritte Umfang größer ist als der zweite Umfang.
Halbleiterstruktur nach Anspruch 10, wobei der Versiegelungsgegenstand umfasst: eine Epoxidschicht, die über dem zweiten Loch angeordnet ist, um das dritte Ende zu versiegeln, und eine Oxidschicht, die über der Epoxidschicht angeordnet ist.
Halbleiterstruktur, umfassend: eine erste Vorrichtung, eine zweite Vorrichtung, die mit der ersten Vorrichtung kontaktiert ist, wobei eine Kammer zwischen der ersten Vorrichtung und der zweiten Vorrichtung ausgebildet ist, ein Loch, das in der zweiten Vorrichtung angeordnet ist und zwischen einem ersten Ende mit einem ersten Umfang und einem zweiten Ende mit einem zweiten Umfang definiert ist, und einen Versiegelungsgegenstand zum Versiegeln des Lochs, wobei das erste Ende mit der Kammer verbunden ist und das zweite Ende durch den Versiegelungsgegenstand versiegelt ist, und der zweite Umfang kleiner ist als der erste Umfang.
Halbleiterstruktur nach Anspruch 12, wobei die erste Vorrichtung eine komplementäre Metall-Oxid-Halbleiter-Vorrichtung (CMOS-Vorrichtung) ist und die zweite Vorrichtung eine mikroelektromechanische Systemvorrichtung (MEMS-Vorrichtung) ist.
Halbleiterstruktur nach Anspruch 12 oder 13, ferner umfassend: eine Oxidschicht, die über einer Innenfläche des Lochs angeordnet ist.
Halbleitervorrichtung nach einem der Ansprüche 12 bis 14, wobei der Versiegelungsgegenstand umfasst: eine Polymerschicht, die über dem zweiten Ende angeordnet ist, und eine Metallschicht, die über der Polymerschicht angeordnet ist.
Verfahren zum Fertigen einer Halbleiterstruktur, umfassend: Bereitstellen einer ersten Vorrichtung, Ausbilden eines ersten Lochs in einer zweiten Vorrichtung zwischen einem ersten Ende mit einem ersten Umfang und einem zweiten Ende mit einem zweiten Umfang, Kontaktieren der zweiten Vorrichtung mit der ersten Vorrichtung, wobei sich eine Kammer zwischen der ersten Vorrichtung und der zweiten Vorrichtung befindet, Ausbilden eines zweiten Lochs in der zweiten Vorrichtung, das auf das erste Loch ausgerichtet wird, und Versiegeln des zweiten Lochs unter Verwendung eines Versiegelungsgegenstands, wobei das erste Ende zu der Kammer geöffnet ist, und der erste Umfang von dem zweiten Umfang verschieden ist.
Verfahren nach Anspruch 16, ferner umfassend: Ausbilden einer Oxidschicht über einer Innenfläche des ersten Lochs, und Ausbilden einer Polysiliziumschicht über der Oxidschicht.
Verfahren nach Anspruch 16 oder 17, wobei das zweite Loch zwischen dem zweiten Ende und einem dritten Ende mit einem dritten Umfang definiert wird, der zweite Umfang kleiner ist als der erste Umfang, der dritte Umfang größer ist als der erste Umfang und der zweite Umfang, und wobei das Versiegeln des zweiten Lochs unter Verwendung des Versiegelungsgegenstands umfasst: Ausbilden einer Oxidschicht über dem zweiten Loch, um das zweite Ende zu versiegeln, und Ausbilden einer Metallschicht über der Oxidschicht.
Verfahren nach Anspruch 16 oder 17, wobei das zweite Loch zwischen dem zweiten Ende und einem dritten Ende mit einem dritten Umfang definiert wird, der zweite Umfang kleiner ist als der erste Umfang, der dritte Umfang größer ist als der erste Umfang und der zweite Umfang, und wobei das Versiegeln des zweiten Lochs unter Verwendung des Versiegelungsgegenstands umfasst: Ausbilden einer Metallschicht über dem zweiten Loch, um das zweite Ende zu versiegeln, und Ausbilden einer Lotkugel über der Metallschicht.
Verfahren nach Anspruch 16 oder 17, wobei das zweite Loch zwischen dem zweiten Ende und einem dritten Ende mit einem dritten Umfang definiert wird, der zweite Umfang größer ist als der erste Umfang, und der dritte Umfang größer ist als der zweite Umfang, und wobei das Versiegeln des zweiten Lochs unter Verwendung des Versiegelungsgegenstands umfasst: Ausbilden einer Epoxidschicht über dem zweiten Loch, um das dritte Ende zu versiegeln, und Anordnen einer Oxidschicht über der Epoxidschicht.