KR20170053550A - 반도체 장치 및 그 제조 방법 - Google Patents

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춘웬 쳉
이추안 텡
쳉유 시에
리추안 쳉
쉬웨이 린
쉬창 류
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Abstract

반도체 구조물이 제1 장치, 제2 장치, 제1 홀, 제2 홀, 및 밀봉체를 포함한다. 제2 장치가 제1 장치에 접촉되고, 체임버가 제1 장치와 제2 장치 사이에 형성된다. 제1 홀이 제2 장치 내에 배치되고 제1 원주를 가지는 제1 단부와 제2 원주를 가지는 제2 단부 사이에 규정된다. 제2 홀이 제2 장치 내에 배치되고 제1 홀에 대해서 정렬된다. 밀봉체가 제2 홀을 밀봉한다. 제1 단부가 체임버에 연결되고, 제1 원주가 제2 원주와 상이하다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
마이크로-전기 기계적 시스템(micro-electro mechanical system)(MEMS) 장치가 개발되었고 전자 장비에서 이용되고 있다. MEMS 장치 제조에서, 반도체 물질을 이용하여 기계적 및 전기적 피쳐(feature)를 형성한다. MEMS 장치가 전기-기계적 기능성을 달성하기 위한 많은 수의 요소(예를 들어, 고정형 또는 가동형(stationary or movable) 요소)를 포함할 수 있을 것이다. MEMS 적용예에는 운동 센서, 압력 센서, 또는 프린터 노즐, 등이 포함된다. 대기압-이하의 압력 또는 진공 압력과 같은 희망 압력에서 동작하도록 디자인된 하나 이상의 체임버가 MEMS 장치 내에 형성될 수 있을 것이다. MEMS 장치 내의 체임버 내에서 희망 압력을 보장하기 위해서, 체임버의 표면을 기밀방식으로(hermetically) 밀봉하여 MEMS 장치의 성능, 신뢰성 및 수명을 보장하여야 한다.
반도체 구조물이 제1 장치, 제2 장치, 제1 홀, 제2 홀, 및 밀봉체를 포함한다. 제2 장치가 제1 장치에 접촉되고, 체임버가 제1 장치와 제2 장치 사이에 형성된다. 제1 홀이 제2 장치 내에 배치되고 제1 원주를 가지는 제1 단부와 제2 원주를 가지는 제2 단부 사이에 규정(define)된다. 제2 홀이 제2 장치 내에 배치되고 제1 홀에 대해서 정렬된다. 밀봉체는 제2 홀을 밀봉한다. 제1 단부가 체임버에 연결되고, 제1 원주가 제2 원주와 상이하다.
본 개시 내용의 양태는, 첨부 도면과 함께 읽을 때, 이하의 상세한 설명으로부터 가장 잘 이해될 수 있다. 산업에서의 표준 실무에 따라서, 여러 가지 특징부가 실제 축척으로(scale) 도시되지 않았다는 것을 주목하여야 할 것이다. 사실상, 여러 가지 특징부의 치수가 설명의 명료함을 위해서 임의적으로 증가 또는 감소될 수 있을 것이다.
도 1a는 일부 실시예에 따른 반도체 구조물의 횡단면도이다.
도 1b는 일부 실시예에 따른 제1 홀 및 제2 홀의 상면도이다.
도 2는 일부 실시예에 따른 반도체 구조물의 제조 방법을 도시한 흐름도이다.
도 3은 일부 실시예에 따른 제조 프로세스 중에 형성되는 트렌치와 함께 캡 웨이퍼를 도시한 횡단면도이다.
도 4는 일부 실시예에 따른 제조 프로세스 중에 형성되는 제1 공동 및 제2 공동과 함께 캡 웨이퍼를 도시한 횡단면도이다.
도 5는 일부 실시예에 따른 제조 프로세스 중에 형성되는 MEMS 웨이퍼 및 캡 웨이퍼의 횡단면도이다.
도 6은 일부 실시예에 따른 제조 프로세스 중에 형성되는 폴리 필름과 함께 MEMS 장치를 도시한 횡단면도이다.
도 7은 일부 실시예에 따른 제조 프로세스 중에 형성되는 복수의 본딩(bonding) 금속, 제1 스프링 구조물, 및 제2 스프링 구조물과 함께 MEMS 장치를 도시한 횡단면도이다.
도 8은 일부 실시예에 따른 제조 프로세스 중에 형성되는 MEMS 장치 및 CMOS 장치의 횡단면도이다.
도 9는 일부 실시예에 따른 제조 프로세스 중에 형성되는 개구와 함께 반도체 구조물을 도시한 횡단면도이다.
도 10은 일부 실시예에 따른 제조 프로세스 중에 형성되는 반도체 구조물의 횡단면도이다.
도 11은 일부 실시예에 따른 제조 프로세스 중에 형성되는 반도체 구조물의 횡단면도이다.
도 12는 일부 실시예에 따른 제조 프로세스 중에 형성되는 개구와 함께 반도체 구조물을 도시한 횡단면도이다.
도 13은 일부 실시예에 따른 제조 프로세스 중에 형성되는 반도체 구조물의 횡단면도이다.
도 14a는 일부 실시예에 따른 반도체 구조물의 횡단면도이다.
도 14b는 일부 실시예에 따른 제1 홀 및 제2 홀의 상면도이다.
도 15는 일부 실시예에 따른 반도체 구조물의 제조 방법을 도시한 흐름도이다.
도 16은 일부 실시예에 따른 제조 프로세스 중에 형성되는 트렌치, 제1 공동, 및 제2 공동과 함께 캡 웨이퍼를 도시한 횡단면도이다.
도 17은 일부 실시예에 따른 제조 프로세스 중에 형성되는 MEMS 웨이퍼 및 캡 웨이퍼의 횡단면도이다.
도 18은 일부 실시예에 따른 제조 프로세스 중에 형성되는 복수의 본딩 금속, 제1 스프링 구조물, 및 제2 스프링 구조물과 함께 MEMS 장치를 도시한 횡단면도이다.
도 19는 일부 실시예에 따른 제조 프로세스 중에 형성되는 MEMS 장치 및 CMOS 장치의 횡단면도이다.
도 20은 일부 실시예에 따른 제조 프로세스 중에 형성되는 개구와 함께 반도체 구조물을 도시한 횡단면도이다.
도 21은 일부 실시예에 따른 제조 프로세스 중에 개구를 밀봉하는 산화물 층과 함께 반도체 구조물을 도시한 횡단면도이다.
도 22는 일부 실시예에 따른 제조 프로세스 중에 개구를 밀봉하는 에칭된 산화물 층과 함께 반도체 구조물을 도시한 횡단면도이다.
도 23a는 일부 실시예에 따른 반도체 구조물의 횡단면도이다.
도 23b는 일부 실시예에 따른 제1 홀 및 제2 홀의 상면도이다.
도 24는 일부 실시예에 따른 반도체 구조물의 제조 방법을 도시한 흐름도이다.
도 25는 일부 실시예에 따른 제조 프로세스 중에 형성되는 MEMS 장치 및 CMOS 장치를 가지는 반도체 구조물의 횡단면도이다.
도 26은 일부 실시예에 따른 제조 프로세스 중에 형성되는 박형화 후면(thinning backside)과 함께 반도체 구조물을 도시한 횡단면도이다.
도 27은 일부 실시예에 따른 제조 프로세스 중에 형성되는 복수의 관통-산화물 비아(through-oxide via)와 함께 반도체 구조물을 도시한 횡단면도이다.
도 28은 일부 실시예에 따른 제조 프로세스 중에 형성되는 밀봉체(sealing object)와 함께 반도체 구조물을 도시한 횡단면도이다.
도 29는 일부 실시예에 따른 제조 프로세스 중에 형성되는 산화물 층과 함께 반도체 구조물을 도시한 횡단면도이다.
도 30은 일부 실시예에 따른 제조 프로세스 중에 형성되는 금속 층과 함께 반도체 구조물을 도시한 횡단면도이다.
도 31은 일부 실시예에 따른 제조 프로세스 중에 형성되는 에폭시 층과 함께 반도체 구조물을 도시한 횡단면도이다.
도 32는 일부 실시예에 따른 제조 프로세스 중의 볼 그리드 어레이(ball grid array)를 가지는 반도체 구조물의 횡단면도이다.
이하의 개시 내용은 제공된 청구 대상의 여러 가지 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 본 개시 내용을 단순화하기 위해서, 구성요소 및 배열에 관한 구체적인 예가 이하에서 설명된다. 물론, 이들은 단지 예시적인 것이고 제한적인 것은 아니다. 예를 들어, 이하의 설명에서 제2 특징부 상에 또는 그 위에 제1 특징부를 형성하는 것이, 제1 및 제2 특징부가 직접적으로 접촉되어 형성되는 실시예들을 포함할 수 있을 것이고, 또한 부가적인 특징부가 제1 및 제2 특징부들 사이에 형성되어 제1 및 제2 특징부들이 직접적으로 접촉하지 않을 수 있는 실시예들을 포함할 수 있을 것이다. 또한, 본 개시 내용이 여러 가지 예에서 참조 번호 및/또는 문자를 반복할 수 있을 것이다. 이러한 반복은 단순함 및 명료함을 위한 것이고, 설명된 여러 가지 실시예들 및/또는 구성들 사이의 관계를 자체적으로 나타내기 위한 것이 아니다.
본 개시 내용의 실시예가 이하에서 구체적으로 설명된다. 그러나, 본 개시 내용이, 매우 다양한 구체적인 문맥으로 구현될 수 있는 많은 적용 가능한 발명의 개념을 제공한다는 것을 이해하여야 할 것이다. 본원에서 설명되는 구체적인 실시예는 단지 예시적인 것이고, 개시 내용의 범위를 제한하지 않는다.
또한, 도면들에 도시된 바와 같이, 하나의 요소 또는 특징부의 다른 요소(들) 또는 특징부(들)에 대한 관계를 기술하기 위한 용이한 설명을 위해서, "아래쪽", "아래", "하부, "위쪽", "상부", "하부", 좌측", 및 "우측" 등과 같은 공간적으로 상대적인 용어가 본원에서 사용되어 있을 수 있을 것이다. 그러한 공간적으로 상대적인 용어들은, 도면들에 도시된 배향에 더하여, 사용 또는 동작 중에 장치의 상이한 배향들을 포함하도록 의도된 것이다. 장치가 달리(90도 회전되거나 다른 배향으로) 배향될 수 있을 것이고 그리고 본원에서 사용된 공간적으로 상대적인 설명이 그에 따라 유사하게 해석될 수 있을 것이다. 요소가 다른 요소에 "연결된" 또는 "커플링된" 것으로 언급될 때, 그러한 요소가 다른 요소로 직접적으로 연결되거나 커플링될 수 있다는 것, 또는 개재되는 요소가 존재할 수 있다는 것을 이해할 수 있을 것이다.
본 개시 내용에서, 반도체 구조물이 설명된다. 반도체 구조물이, 그 내부에 형성된 체임버를 포함할 수 있을 것이다. 반도체 구조물이 운동 센서, 압력 센서, 또는 임의의 다른 MEMS 적용예의 부분적인 반도체 구성일 수 있을 것이다. 도 1a는 일부 실시예에 따른 반도체 구조물(100)의 횡단면도이다. 반도체 구조물(100)이 집적된 장치일 수 있을 것이다. 하나의 실시예에서, 반도체 구조물(100)이 서로 본딩된 2개의 장치를 포함한다. 제1 장치가 상보적인 금속 산화물 반도체(CMOS) 장치(102)이고, 제2 장치가 마이크로-전기 기계적 시스템(MEMS) 장치(104)일 수 있을 것이다. 그러나, 이러한 것이 본 개시 내용을 제한하지 않는다. 본 개시 내용이 일반적으로 웨이퍼 레벨(level) 구조물을 언급한다는 것을 이해할 수 있을 것이다. 본원에서 설명된 장치가, 비제한적으로, CMOS-기반의 프로세스에 의해서 형성된 집적 회로를 가지는 웨이퍼(또는 그 일부), MEMS 기판, 캡핑(capping) 기판, 그리고 CMOS 장치 및 MEMS 장치가 상부에 형성된 단일 기판을 포함하는 다양한 형태를 취할 수 있을 것이다. 웨이퍼가 집적 회로를 포함하지 않을 수 있을 것이다. 또한, 단지 예시적인 것이고 제한적으로 의도되지 않은 구체적인 실시예가 본원에서 설명될 수 있을 것이다. 부가적으로, 비록 2개의 웨이퍼-레벨 장치들을 커플링 하기 위해서 제공되는 것으로 설명되지만, 임의 수의 웨이퍼-레벨 장치가 본 개시 내용의 양태에 따라서 커플링될 수 있을 것이다. 또한, 본 개시 내용이 MEMS 장치를 언급하지만, 당업자는, 비제한적으로, 나노전기기계적 시스템(nanoelectromechanical system)(NEMS) 장치를 포함하는, 개시 내용으로부터 이득을 취할 수 있는 다른 적용 가능한 기술을 찾을 수 있을 것이다.
MEMS 장치(104)가 CMOS 장치(102)에 대향하여 배치되고 접촉된다. 제1 체임버(106) 및 제2 체임버(108)가 MEMS 장치(104)와 CMOS 장치(102) 사이에 형성된다. 제1 체임버(106) 및 제2 체임버(108)가 2개의 별개의 체임버들이다. 제1 체임버(106)가 1(one)의 대기압을 가질 수 있을 것이다. 제2 체임버(108)가 진공 압력을 가질 수 있을 것이다. 그러나, 이러한 것이 본 개시 내용을 제한하지 않는다. 제1 체임버(106) 및 제2 체임버(108)가 임의의 유형의 압력들을 가질 수 있을 것이다.
MEMS 장치(104)가 캡 웨이퍼(1041) 및 MEMS 웨이퍼(1042)를 포함한다. 캡 웨이퍼(1041)가 MEMS 웨이퍼(1042) 위에 배치된다. 산화물 층(1043)이 캡 웨이퍼(1041)와 MEMS 웨이퍼(1042) 사이에 배치된다. MEMS 웨이퍼(1042)가 CMOS 장치(102)와 대면하는 내부 표면(1044)을 갖는다. 캡 웨이퍼(1041)가 주변 분위기로 노출되는 외측 표면(1045)을 갖는다. 복수의 본딩 금속(104a 내지 104d)이 MEMS 웨이퍼(1042)의 내부 표면(1044) 상에 배치된다. 복수의 본딩 금속(104a 내지 104d)을 이용하여 CMOS 장치(102)를 연결한다.
MEMS 장치(104)가 제1 홀(1046) 및 제2 홀(1047)을 더 포함한다. 도 1b는 일부 실시예에 따른 제1 홀(1046) 및 제2 홀(1047)의 상면도이다. 제1 홀(1046)의 일부가 MEMS 웨이퍼(1042) 내에 배치되고, 제1 홀(1046)의 나머지가 캡 웨이퍼(1041) 내에 배치된다. 제2 홀(1047)이 캡 웨이퍼(1041) 내에 배치된다. 제1 홀(1046)은, 제1 원주(C1)를 가지는 제1 단부(1048) 및 제2 원주(C2)를 가지는 제2 단부(1049) 사이에 규정(define)된다. 제1 단부(1048)는 제1 체임버(106)에 연결(link)된다. 제2 홀(1047)은 제1 홀(1046)에 대해서 정렬되고, 제2 홀(1047)은, 밀봉체(110)가 존재하는 제1 홀(1046)의 제2 단부(1049)에서 제1 홀(1046)에 물리적으로 연결된다. 제2 홀(1047)이 제2 단부(1049)와 제3 원주(C3)를 가지는 제3 단부(1050) 사이에 규정된다. 제3 단부(1050)가 캡 웨이퍼(1041)의 외측 표면(1045) 상에서 개방된다. 제1 원주(C1)가 제2 원주(C2)와 상이하다. 구체적으로, 제2 원주(C2)가 제1 원주(C1)보다 작고, 제3 원주(C3)가 제1 원주(C1) 및 제2 원주(C2)보다 크다. "홀"이라는 용어가 빈 홀, 충진된 홀, 밀봉된 홀, 또는 통기공(venthole)일 수 있다는 것을 주목하여야 한다.
반도체 구조물(100)이 제2 홀(1047)을 밀봉하기 위한 밀봉체(110)를 더 포함한다. 구체적으로, 밀봉체(110)는 산화물 층(1102) 및 금속 층(1104)을 포함한다. 제1 홀(1046)과 제2 홀(1047)을 연결시키는 제2 단부(1049)를 밀봉하기 위해서, 산화물 층(1102)이 제2 홀(1047) 위에 배치된다. 금속 층(1104)이 산화물 층(1102) 위에 배치된다.
반도체 구조물(100)이 산화물 층(112) 및 폴리실리콘 층(114)을 더 포함한다. 산화물 층(112)이 제1 홀(1046)의 내부 표면(1051) 위에 배치된다. 폴리실리콘 층(114)이 산화물 층(112) 위에 배치된다.
또한, CMOS 장치(102)가 기판(1021) 및 다중-층 구조물(1022)을 포함한다. 기판(1021)이 주문형 집적 회로(ASIC)를 포함할 수 있을 것이다. ASIC이, 제1 및 제2 체임버(106 및 108)로부터의 전자적 신호를 프로세스하도록 배열된 CMOS 논리 회로를 포함할 수 있을 것이다. 다중-층 구조물(1022)이 복수의 유전체 층 즉, 층간 유전체에 의해서 절연된 복수의 금속 층에 의해서 규정된 적층된(stacked) 구조물을 포함한다. 금속 라인이 복수의 금속 층 내에 형성된다. 또한, 상이한 금속 층들 내의 금속 라인들을 전기적으로 연결하기 위해서, 전도성 비아 및/또는 콘택과 같은 다른 구성요소가 복수의 유전체 층 내에 형성될 수 있을 것이다. CMOS 장치(102)가 복수의 본딩 금속(102a 내지 102d)을 더 포함한다. 복수의 본딩 금속(102a 내지 102d)이 다중-층 구조물(1022) 상에 배치된다. 제1 체임버(106) 및 제2 체임버(108)로부터의 전자적 신호가 CMOS 장치(102)로 전달될 수 있도록, 복수의 본딩 금속(102a 내지 102d)이 복수의 본딩 금속(104a 내지 104d)으로 연결된다. 복수의 본딩 금속(102a 내지 102d)과 복수의 본딩 금속(104a 내지 104d) 사이의 본딩이 공융(eutectic) 본딩 기술에 의해서 수행될 수 있을 것이다. 본딩 금속(102a 내지 102d, 104a 내지 104d)이 알루미늄-구리(AlCu), 게르마늄(Ge), 백금(Pt), 금(Au), 주석(Sn), 또는 구리(Cu)에 의해서 구현될 수 있을 것이다.
반도체 구조물(100)에서, 캡 웨이퍼(1041)가 제1 공동(1051) 및 제2 공동(1052)을 더 포함한다. MEMS 웨이퍼(1042)가 제1 스프링 구조물(1053) 및 제2 스프링 구조물(1054)을 더 포함한다. 다중-층 구조물(1022)이 제1 리세스(recess)(1055) 및 제2 리세스(1056)를 더 포함한다. 제1 스프링 구조물(1053)이 제1 공동(1051) 및 제1 리세스(1055)에 의해서 규정된 제1 체임버(106) 내에 배치된다. 제2 스프링 구조물(1054)이 제2 공동(1052) 및 제2 리세스(1056)에 의해서 규정된 제2 체임버(108) 내에 배치된다.
실시예에서, 제1 체임버(106)가 1의 대기압을 가지고, 제2 체임버(108)가 진공 압력을 갖는다. 미세조직, 예를 들어 제1 스프링 구조물(1053)에서의 점착(adhesion)을 감소시키기 위해서, 제1 체임버(106)의 표면이 자가-조립형(self-assembled) 단일층(SAM) 코팅에 의해서 퇴적된다. 구체적으로, 제1 체임버(106)의 표면 상에서의 SAM 코팅의 퇴적 후에, 표면이 소수성이 되기 시작한다. 이어서, 제1 스프링 구조물(1053)을 붕괴시키는 모세관 인력(capillary attraction)이 크게 감소된다. 제1 체임버(106)의 표면 상에서의 SAM 코팅의 퇴적이, 제1 홀(1046)과 연관된 제2 단부(1049)가 밀봉되기 전에, 제1 홀(1046) 및 제2 홀(1047)을 통해서 실시된다. 다시 말해서, SAM 코팅의 퇴적 후에, 제1 홀(1046)과 연관된 제2 단부(1049)는 밀봉체에 의해서 밀봉된다. 제1 체임버(106)의 표면 상의 SAM 코팅의 퇴적이 제1 홀(1046) 및 제2 홀(1047)을 통해서 수행될 수 있도록, 제1 체임버(106)가 제1 홀(1046)에 연결된다는 것을 주목하여야 한다.
제1 홀(1046)이 D1의 깊이를 가지는 테이퍼링된 프로파일(tapered profile)이다. 도 1a 및 도 1b에 도시된 바와 같이, 제1 단부(1048)의 개구의 제1 원주(C1)가 제2 단부(1049)의 개구의 제2 원주(C2)보다 크다. 제2 홀(1047)이 캡 웨이퍼(1041)의 외측 표면(1045)으로부터 D2의 깊이를 가지는 비교적 큰 리세스이다. 밀봉체(110)가 제2 홀(1047) 위에 배치되기 전에 제1 홀(1046)과 연관된 제2 단부(1049)가 리세스의 하단(즉, 제2 홀(1047))으로 노출됨에 따라, 제1 홀(1046)의 깊이가, D1+D2이 되지 않고, Dl으로 단축될 수 있다. Dl이 약 130 ㎛ 내지 160 ㎛인 한편, D2는 약 20 ㎛ 내지 30 ㎛이다. 제1 단부(1048)에서의 제1 홀(1046)의 폭(W)이 약 3 ㎛ 내지 5 ㎛이다. 또한, 제2 단부(1049)의 개구의 제2 원주(C2)가 외측 표면(1045) 상의 제2 홀(1047)의 개구의 제3 원주(C3)보다 상당히 작고, 또한, 제1 단부(1048)의 개구의 제1 원주(C1)보다 작다. 따라서, 밀봉체(110)가 제2 홀(1047) 상에 배치될 때, 제2 단부(1049)의 개구는 밀봉체(110)에 의해서 상당히 더 용이하게 밀봉될 수 있다. 구체적으로, 본 개시 내용에 따라서, 제1 홀(1046)의 제2 단부(1049)의 개구를 밀봉하기 위해서, 밀봉체(110)가 제2 홀(1047)의 하단 상에 배치된다. 밀봉체(110)는 제1 홀(1046)의 하단 개구(즉, 제1 단부(1048))를 밀봉하도록 배열되지 않는다. 그에 따라, 밀봉체(110)는 제1 체임버(106)를 기밀식으로 밀봉할 수 있다. 예를 들어, 제1 체임버(106)의 표면 상의 SAM 코팅의 퇴적 이후에, 대기압 이하의 화학 기상 퇴적(SACVD) 프로세스를 수행하여, 산화물 층(1102)을 제2 홀(1047) 위에 배치할 수 있고, 그에 따라 제1 홀(1046) 및 제2 홀(1047)을 연결시키는 제2 단부(1049)를 밀봉할 수 있다. 이어서, 퇴적 프로세스를 수행하여, 금속 층(1104)을 산화물 층(1102) 위에 배치할 수 있다. 금속 층(1104)의 물질이 알루미늄(Al)일 수 있을 것이다.
도 2는 일부 실시예에 따른 반도체 구조물(100)의 제조 방법(200)을 도시한 흐름도이다. 도 3 내지 도 10은 일부 실시예에 따른 반도체 구조물(100)의 제조에서의 스테이지들을 도시한 도면이다. 구체적으로, 도 3은 일부 실시예에 따른 제조 프로세스 중에 형성되는 트렌치(301)와 함께 캡 웨이퍼(304)를 도시한 횡단면도이다. 도 4는 일부 실시예에 따른 제조 프로세스 중에 형성되는 제1 공동(401) 및 제2 공동(402)과 함께 캡 웨이퍼(304)를 도시한 횡단면도이다. 도 5는 일부 실시예에 따른 제조 프로세스 중에 형성되는 MEMS 웨이퍼(504) 및 캡 웨이퍼(304)의 횡단면도이다. 도 6은 일부 실시예에 따른 제조 프로세스 중에 형성되는 폴리 필름(601)과 함께 MEMS 장치를 도시한 횡단면도이다. 도 7은 일부 실시예에 따른 제조 프로세스 중에 형성되는 복수의 본딩 금속(702a 내지 702d), 제1 스프링 구조물(703), 및 제2 스프링 구조물(704)과 함께 MEMS 장치를 도시한 횡단면도이다. 도 8은 일부 실시예에 따른 제조 프로세스 중에 형성되는 MEMS 장치 및 CMOS 장치의 횡단면도이다. 도 9은 일부 실시예에 따른 제조 프로세스 중에 형성되는 개구와 함께 반도체 구조물을 도시한 횡단면도이다. 도 10은 일부 실시예에 따른 제조 프로세스 중에 형성되는 반도체 구조물의 횡단면도이다. 그러한 방법은 단순화된 반도체 프로세스이다. 그에 따라, 다른 단계 또는 동작이 그러한 프로세스 내에 포함될 수 있을 것이다.
도 3을 참조하면, 동작(202)에서, 산화물 층(302)이 캡 웨이퍼(304)의 표면(303) 위에 형성된다. 제1 체임버(예를 들어, 106) 및 제2 체임버(예를 들어, 108)에 각각 상응하는 위치들 상에서 제1 리세스(305) 및 제2 리세스(306)를 가지도록, 산화물 층(302)이 에칭된다. 산화물 층(302)이 TEOS 산화물 층일 수 있을 것이다. TEOS 산화물이 테트라에틸 오르토실리케이트(Tetraethyl Orthosilicate)(Si(OC2H5)4)에 의해서 구현될 수 있을 것이다. 산화물 층(302)이 화학 기상 퇴적(CVD) 기술에 의해서 캡 웨이퍼(304)의 표면(303) 상으로 퇴적될 수 있을 것이다. 이어서, 산화물 층(302) 및 캡 웨이퍼(304)가 에칭되어 트렌치(301)를 형성한다. 트렌치(301)가 캡 웨이퍼(304)를 침투하지 않는다. 트렌치(301)의 깊이가 약 130 ㎛이다.
도 4를 참조하면, 동작(204)에서, 트렌치(301)의 내부 표면 위에서 산화물 층(403)을 성장시키기 위해서, 동작(202)에서 얻어진 구조물 상에서 열적 산화 프로세스를 실시한다. 열적 산화 프로세스 이후에, 도 4에서 '404'로 표시된, 산화물 층(302)의 두께가 증가될 수 있을 것이다. 이어서, 제1 리세스(305) 및 제2 리세스(306)에 상응하는 산화물 층(404) 및 캡 웨이퍼(304)를 에칭하여, 제1 공동(401) 및 제2 공동(402)을 각각 형성한다. 제1 공동(401) 및 제2 공동(402)이 각각 제1 체임버 및 제2 체임버를 규정한다. 제1 공동(401) 및 제2 공동(402)이 트렌치(301)보다 더 얕다.
도 5를 참조하면, 동작(206)에서, 각각, 제1 공동(401) 및 제2 공동(402)의 내부 표면 위에서 제1 산화물 층(501) 및 제2 산화물 층(502)을 성장시키기 위해서, 동작(204)에서 얻어진 구조물 상에서 열적 산화 프로세스를 실시한다. 열적 산화 프로세스 이후에, 도 5에서 '503'으로 표시된, 산화물 층(404)의 두께가 증가될 수 있을 것이다. 이어서, MEMS 웨이퍼(504)가 융합 본딩 프로세스에 의해서 산화물 층(503)으로 본딩된다. 융합 본딩 프로세스 이후에, 제1 홀(1046)이 후속하여 규정될 수 있도록 트렌치(301)를 노출시키기 위해서, 트렌치(301)의 위치에 상응하는 MEMS 웨이퍼(504)의 부분이 에칭된다.
도 6을 참조하면, 동작(208)에서, 폴리실리콘 층(601)이 트렌치(301)의 내부 표면(즉, 산화물 층(403)) 위에 퇴적된다. 폴리실리콘 층(601)이, 화학 기상 퇴적을 변형한, 기상 에피택시(vapor-phase epitaxy)(VPE) 프로세스에 의해서 형성되는 에피택셜 실리콘 층일 수 있을 것이다.
도 7을 참조하면, 동작(210)에서, 복수의 스탠드-오프(stand-offs)(701a 내지 701d)가 MEMS 웨이퍼(504)의 표면을 에칭하는 것에 의해서 형성된다. 복수의 스탠드-오프(701a 내지 701d)가 복수의 본딩 금속(702a 내지 702d)에 의해서 각각 배치된다. 본딩 금속(702a 내지 702d)의 물질이 알루미늄-구리(AlCu), 게르마늄(Ge), 백금(Pt), 금(Au), 주석(Sn), 또는 구리(Cu)일 수 있을 것이다. 본딩 금속(702a 내지 702d)이 스탠드-오프(701a 내지 701d) 위에서 패터닝된 후에, 제1 스프링 구조물(703) 및 제2 스프링 구조물(704)을 제1 공동(401) 및 제2 공동(402) 아래에 각각 형성하기 위해서, 깊은(deep) 반응성-이온 에칭(DRIE)을 MEMS 웨이퍼(504) 상에서 실시한다.
요건에 따라서, 일부 가파른(steep)-측면형 홀 또는 트렌치(예를 들어, 705 및 706)가 또한 MEMS 웨이퍼(504) 내에 형성될 수 있다는 것을 주목하여야 한다.
도 8을 참조하면, 동작(212)에서, CMOS 장치(801)가 제공된다. CMOS 장치(801)가 공융 본딩 프로세스에 의해서 MEMS 웨이퍼(504)로 본딩된다. CMOS 장치(801)가 기판(802) 및 다중-층 구조물(803)을 포함한다. 다중-층 구조물(803)이 복수의 본딩 금속(804a 내지 804d)을 포함한다. 복수의 본딩 금속(804a 내지 804d)이 MEMS 웨이퍼(504)의 복수의 본딩 금속(702a 내지 702d)과 각각 공융 본딩된다. 트렌치(301)의 단부(805)가 CMOS 장치(801)에 대면한다.
도 9를 참조하면, 동작(214)에서, 캡 웨이퍼(304)의 표면(901)을 에칭하여 테이퍼링된 트렌치(902)를 형성한다. 테이퍼링된 트렌치(902)의 위치가 실질적으로 트렌치(301)의 위쪽이다. 트렌치(301)의 좁아지는(pointed) 단부가 테이퍼링된 트렌치(902)의 하단(904)으로 개방된다(즉, 개구(903)). 트렌치(301)의 좁아지는 단부가 테이퍼링된 트렌치(902)의 하단(904)으로 개방될 때, 트렌치(301)의 내부 표면 위에 배치된 폴리 필름(601)이 트렌치(301)에 대한 에칭 중단부로서의 역할을 한다는 것을 주목하여야 한다. 결과적으로, 테이퍼링된 트렌치(902)의 하단(904) 상의 트렌치(301)의 개구(903)의 원주가 비교적 작을 수 있다. 이어서, 테이퍼링된 트렌치(902)의 하단(904) 상의 트렌치(301)의 개구(903)를 통해서 제1 체임버(905) 상에서, SAM 코팅을 실시한다. 진공 압력을 가지는 제2 체임버(906)가 제1 체임버(905)의 우측에 형성된다는 것을 주목하여야 할 것이다.
도 10을 참조하면, 동작(216)에서, 대기압 이하의 화학 기상 퇴적(SACVD) 프로세스를 테이퍼링된 트렌치(902) 상에서 수행하여, 산화물 층(1001)을 테이퍼링된 트렌치(902) 위에 배치하고, 그에 따라 테이퍼링된 트렌치(902)의 하단(904) 상의 트렌치(301)의 개구(903)를 밀봉한다. 이어서, 산화물 층(1001) 상에서 퇴적 프로세스를 수행하여, 금속 층(1002)을 산화물 층(1001) 위에 배치한다. 금속 층(1002)의 물질이 알루미늄(Al)일 수 있을 것이다. 이어서, 트렌치(301)의 개구(903)가 산화물 층(1001) 및 금속 층(1002)에 의해서 기밀식으로 밀봉된다.
동작(202 내지 216)에 따라서, 1의 대기압을 가지는 제1 체임버(106) 및 진공 압력을 가지는 제2 체임버(108)를 구비하는 반도체 구조물(100)이 제조되고, 그러한 제1 체임버(106)의 홀(즉, 1046)이 기밀식으로 밀봉된다.
동작(216)에서 산화물 층(1001) 및 금속 층(1002)에 의해서 트렌치(301)의 개구(903)를 밀봉하는 대신에, 도 11에 도시된 바와 같이, 개구(903)가 또한 금속 층 및 솔더 볼(solder ball)에 의해서 밀봉될 수 있다. 도 11은 일부 실시예에 따른 제조 프로세스 중에 형성되는 반도체 구조물(1100)의 횡단면도이다.
도 11을 참조하면, 테이퍼링된 트렌치(902)의 하단(904) 상의 트렌치(301)의 개구(903)를 통해서 제1 체임버(905)에 대해서 SAM 코팅을 실시한 후에, 금속 스퍼터링 프로세스를 테이퍼링된 트렌치(902) 상에서 수행하여, 테이퍼링된 트렌치(902) 위에 금속 층(1112)을 배치하고, 그에 따라 테이퍼링된 트렌치(902)의 하단(904) 상의 트렌치(301)의 개구(903)를 밀봉한다. 이어서, 솔더 볼(1114)을 금속 층(1112) 위에 배치하여, 트렌치(301)의 개구(903)를 추가적으로 밀봉한다. 솔더 볼(1114)이 금속 층(1112) 위에 배치된 후에, 반도체 구조물(1100)이 고온 분위기에 의해서 프로세스되지 않을 수 있을 것이다. 그에 따라, 이러한 실시예에서, 본딩 와이어가 저온 분위기 하에서 반도체 구조물(1100)로 본딩될 수 있음에 따라, 반도체 구조물(1100) 내의 전기 신호가 본딩 와이어에 의해서 외부 회로로 전달된다. 또한, 금속 층(1112)의 물질이 알루미늄(Al)일 수 있을 것이고, 솔더 볼(1114)의 물질이 주석(Sn)일 수 있을 것이다. 따라서, 도 11의 실시예에서, 트렌치(301)의 개구(903)가 금속 층(1112) 및 솔더 볼(1114)에 의해서 기밀식으로 밀봉된다.
또한, 도 8에 도시된 바와 같이, CMOS 장치(801)가 공융 본딩 프로세스에 의해서 MEMS 웨이퍼(504)로 본딩된 후에, 트렌치(301)의 좁아지는 단부가 도 12에 도시된 바와 같이 노출될 때까지, 캡 웨이퍼(304)의 표면(901)이 또한 연마되고 전면 에칭될(blanket etched) 수 있을 것이다. 도 12는 일부 실시예에 따른 제조 프로세스 중에 형성되는 개구와 함께 반도체 구조물(1200)을 도시한 횡단면도이다. 구체적으로, CMOS 장치(801)가 도 8에 도시된 바와 같이 MEMS 웨이퍼(504)로 본딩될 때, 실리콘 연마 프로세스가 캡 웨이퍼(304)의 표면(901) 상에서 먼저 실시된다. 트렌치(301)의 좁아지는 단부가 대략적으로 노출되려 할 때, 전면 에칭 프로세스를, 트렌치(301)의 좁아지는 단부가 노출될 때까지, 캡 웨이퍼(304)의 연마된 표면 상에서 실시한다. 트렌치(301)의 좁아지는 단부가 노출될 때(즉, 개구(1202)), 트렌치(301)의 개구(1202)를 통해서 제1 체임버(905) 상으로 SAM 코팅이 실시된다. 개구(1202)의 원주가 약 C2인 한편, 제1 체임버(905)와 대면하는 타 단부(805)의 원주가 도 1b에 도시된 바와 같이 약 C1이다. 따라서, 트렌치(301)는, 캡 웨이퍼(304), 산화물 층(503), 및 MEMS 웨이퍼(504)에 의해서 형성된 MEMS 장치를 통과하는 홀이 된다.
일부 실시예에 따른 제조 프로세스 중에 형성된 반도체 구조물(1300)의 횡단면도인 도 13을 참조하면, 캡 웨이퍼(304)의 표면(1204) 상의 트렌치(301)의 개구(1202)를 통해서 제1 체임버(905) 상에서 SAM 코팅을 실시한 후에, 캡 웨이퍼(304)의 표면(1204) 상에서 밀봉 프로세스를 수행하여, 트렌치(301)의 개구(1202)를 밀봉하기 위한 중합체 층(1302)을 배치한다. 이어서, 금속 층(1304)을 중합체 위에 배치하여, 트렌치(301)의 개구(1202)를 추가적으로 밀봉한다. 금속 층(1304)의 물질이 알루미늄(Al)일 수 있을 것이다. 따라서, 도 13의 실시예에서, 트렌치(301)의 개구(1202)가 중합체 층(1302) 및 금속 층(1304)에 의해서 기밀식으로 밀봉된다.
도 12 및 도 13의 실시예의 경우에, 트렌치(301)의 내부 표면 위에 배치되는 폴리 필름(601)이 선택사항이라는 것을 주목하여야 할 것이다. 구체적으로, 폴리 필름(601)이 동작(214)에서 트렌치(301)에 대한 에칭 중단부로서의 역할을 한다. 그러나, 트렌치(301)의 좁아지는 단부가 노출될 때까지 캡 웨이퍼(304)의 표면(901)을 직접적으로 연마하도록, 실리콘 연마 프로세스 및 전면 에칭 프로세스가 배열된다. 그에 따라, 폴리 필름(601)이 실리콘 연마 프로세스 및 전면 에칭 프로세스에서 생략될 수 있을 것이다.
도 1에 도시된 바와 같은 반도체 구조물(100)의 실시예에 따라서, 제2 홀(1047)이 제1 홀(1046)보다 크다. 이러한 것이 본 개시 내용을 제한하지 않는다. 도 14a에 도시된 바와 같이, 제2 홀(1047)이 제1 홀(1046)보다 작을 수 있을 것이다. 도 14a는 일부 실시예에 따른 반도체 구조물(1400)의 횡단면도이다. 반도체 구조물(100)과 유사하게, 반도체 구조물(1400)이 서로 본딩되는 2개의 장치를 포함하고, 제1 장치가 CMOS 장치(1402)이고 제2 장치가 MEMS 장치(1404)이다. MEMS 장치(1404)가 CMOS 장치(1402)에 대향하여 배치되고 접촉된다. 제1 체임버(1406) 및 제2 체임버(1408)가 MEMS 장치(1404)와 CMOS 장치(1402) 사이에 형성된다. 제1 체임버(1406) 및 제2 체임버(1408)가, 상이한 압력들을 가지는 2개의 별개의 체임버들이다. 예를 들어, 제1 체임버(1406)가 1의 대기압을 가질 수 있을 것이다. 제2 체임버(1408)가 진공 압력을 가질 수 있을 것이다. 그러나, 이러한 것이 본 개시 내용을 제한하지 않는다.
기본적으로, MEMS 장치(1404) 내의 제1 홀(1410) 및 제2 홀(1412) 을 제외하고, 반도체 구조물(1400)의 구성이 반도체 구조물(100)과 유사하다. 그에 따라, 간결함을 위해서, 반도체 구조물(1400)에 대한 구체적인 설명을 여기에서 생략하였다. 도 14b는 일부 실시예에 따른 제1 홀(1410) 및 제2 홀(1042)의 상면도이다.
반도체 구조물(1400)에 따라서, 제1 홀(1410) 및 제2 홀(1412)이 캡 웨이퍼(1414) 내에 배치된다. 제1 홀(1410)이 제1 원주(C1')를 가지는 제1 단부(1416) 및 제2 원주(C2')를 가지는 제2 단부(1418) 사이에 규정된다. 제1 단부(1416)가 제1 체임버(1406)에 연결된다. 제2 홀(1412)이 제1 홀(1410)에 대해서 정렬되고, 제2 홀(1412)이 제1 홀(1410)의 제2 단부(1418)에서 제1 홀(1410)에 연결된다. 제2 홀(1412)이 제2 단부(1418)와 제3 원주(C3')를 가지는 제3 단부(1420) 사이에 규정된다. 제3 단부(1420)가 캡 웨이퍼(1414)의 외측 표면(1422) 상에서 개방된다. 제1 원주(C1')가 제2 원주(C2')와 상이하다. 구체적으로, 도 14a 및 도 14b에 도시된 바와 같이, 제1 원주(C1')가 제2 원주(C2')보다 크고, 제2 원주(C2')가 제3 원주(C3')와 유사하다.
반도체 구조물(1400)이 제2 홀(1412)을 밀봉하기 위한 밀봉체(1424)를 더 포함한다. 구체적으로, 밀봉체(1424)는 산화물 층(1426) 및 금속 층(1428)을 포함한다. 산화물 층(1426)이 제2 홀(1412) 위에 배치되어, 제3 단부(1420)를 밀봉한다. 금속 층(1428)이 산화물 층(1426) 및 캡 웨이퍼(1414)의 외측 표면(1422) 위에 배치된다. 금속 층(1428)의 물질이 Al 또는 AlCu일 수 있을 것이다.
제1 홀(1410)이 D1'의 깊이를 가지는 원통형 프로파일이다. 도 14a 및 도 14b에 도시된 바와 같이, 제1 단부(1416)의 개구의 제1 원주(C1')가 제2 단부(1418)의 개구의 제2 원주(C2')보다 크다. 제2 홀(1047)은 캡 웨이퍼(1414)의 외측 표면(1422)으로부터 D2'의 깊이를 가지는 원통형 프로파일이다. 제1 홀(1410)이 D1'의 깊이를 가지는 리세스임에 따라 제2 홀(1412)의 깊이가, D1' + D2'를 가지지 않고, D2'로 단축될 수 있다. Dl'이 약 10 ㎛ 내지 60 ㎛인 한편, D2'는 약 80 ㎛ 내지 150 ㎛이다. 제2 홀(1412)의 폭(W')이 약 1 ㎛ 내지 3 ㎛이다. 또한, 제3 단부(1420)의 개구의 제3 원주(C3')가 제1 홀(1410)의 제1 원주(C1')보다 상당히 작다. 따라서, 밀봉체(1424)가 제2 홀(1412) 상에 배치될 때, 제3 단부(1420)의 개구는 밀봉체(1424)에 의해서 상당히 더 용이하게 밀봉될 수 있다. 구체적으로, 본 개시 내용에 따라서, 제2 홀(1412)의 제3 단부(1420)의 개구를 밀봉하기 위해서, 밀봉체(1424)가 캡 웨이퍼(1414)의 표면(1422) 상에 배치된다. 밀봉체(1424)는 제1 홀(1410)의 하단 개구(즉, 제1 단부(1416))를 밀봉하도록 배열되지 않는다. 그에 따라, 밀봉체(1424)는 제1 체임버(1406)를 기밀식으로 밀봉할 수 있다. 예를 들어, 제1 체임버(1406)의 표면 상의 SAM 코팅의 퇴적 이후에, 대기압 이하의 화학 기상 퇴적(SACVD) 프로세스를 수행하여, 산화물 층(1426)을 제2 단부(1420) 위에 배치할 수 있고, 그에 따라 제2 홀(1412)을 밀봉할 수 있다. 이어서, 퇴적 프로세스를 수행하여, 금속 층(1428)을 산화물 층(1426) 위에 배치할 수 있다.
도 15는 일부 실시예에 따른 반도체 구조물(1400)의 제조 방법(1500)을 도시한 흐름도이다. 도 16 내지 도 22는 일부 실시예에 따른 반도체 구조물(1400)의 제조에서의 스테이지들을 도시한 도면이다. 구체적으로, 도 16은 일부 실시예에 따른 제조 프로세스 중에 형성되는, 트렌치(1604), 제1 공동(1606) 및 제2 공동(1608)과 함께 캡 웨이퍼(1602)를 도시한 횡단면도이다. 도 17은 일부 실시예에 따른 제조 프로세스 중에 형성되는 MEMS 웨이퍼(1702) 및 캡 웨이퍼(1602)의 횡단면도이다. 도 18은 일부 실시예에 따른 제조 프로세스 중에 형성되는 복수의 본딩 금속(180a 내지 180c), 제1 스프링 구조물(1802), 및 제2 스프링 구조물(1804)과 함께 MEMS 장치(1702)를 도시한 횡단면도이다. 도 19는 일부 실시예에 따른 제조 프로세스 중에 형성되는 MEMS 장치(1902) 및 CMOS 장치(1904)의 횡단면도이다. 도 20은 일부 실시예에 따른 제조 프로세스 중에 형성되는 개구와 함께 반도체 구조물(2000)을 도시한 횡단면도이다. 도 21은 일부 실시예에 따른 제조 프로세스 중에 개구를 밀봉하는 산화물 층과 함께 반도체 구조물(2000)을 도시한 횡단면도이다. 도 22는 일부 실시예에 따른 제조 프로세스 중에 개구를 밀봉하는 에칭된 산화물 층과 함께 반도체 구조물(2000)을 도시한 횡단면도이다. 그러한 방법은 단순화된 반도체 프로세스이다. 그에 따라, 다른 단계 또는 동작이 그러한 프로세스 내에 포함될 수 있을 것이다.
도 16을 참조하면, 동작(1502)에서, 산화물 층(1610)이 캡 웨이퍼(1602)의 표면(1612) 위에 형성된다. 이어서, 산화물 층(1610) 및 캡 웨이퍼(1602)가 에칭되고, 결과적으로 홀(예를 들어, 1410), 제1 체임버(예를 들어, 1406), 및 제2 체임버(예를 들어, 1408)에 각각 상응하는 위치들에서 트렌치(1604), 제1 공동(1606), 및 제2 공동(1608)을 초래한다. 트렌치(1604)가 캡 웨이퍼(1602)를 침투하지 않는다. 트렌치(1604)의 깊이가 약 10 내지 60 ㎛이다. 트렌치(1604)의 폭이 약 10 내지 60 ㎛이다. 캡 웨이퍼(1602)의 두께가 약 400 내지 700 ㎛이다. 산화물 층(1610)이 TEOS 산화물 층일 수 있을 것이다. TEOS 산화물이 테트라에틸 오르토실리케이트(Si(OC2H5)4)에 의해서 구현될 수 있을 것이다.
도 17을 참조하면, 동작(1504)에서, MEMS 웨이퍼(1702)가 융합 본딩 프로세스에 의해서 산화물 층(1610)으로 본딩된다. 트렌치(1604)가 제1 공동(1606)에 연결되도록, MEMS 웨이퍼(1702)가 캡 웨이퍼(1602)의 돌출부(1612)에 상응하는 위치 상에서 리세스(1702)를 갖는다는 것을 주목하여야 할 것이다. 이어서, 캡 웨이퍼(1602)가 약 100 내지 200 ㎛의 두께까지 얇아진다. 제1 홀(1410)이 후속하여 규정되도록, MEMS 웨이퍼(1702)가 또한 동작(1504)에서 얇아진다.
도 18을 참조하면, 동작(1506)에서, 복수의 스탠드-오프(181a 내지 181c)가 MEMS 웨이퍼(1702)의 표면을 에칭하는 것에 의해서 형성된다. 복수의 스탠드-오프(181a 내지 181c)가 복수의 본딩 금속(180a 내지 180c)에 의해서 각각 배치된다. 본딩 금속(180a 내지 180c)의 물질이 알루미늄-구리(AlCu), 게르마늄(Ge), 백금(Pt), 금(Au), 주석(Sn), 또는 구리(Cu)일 수 있을 것이다. 본딩 금속(180a 내지 180c)이 스탠드-오프(181a 내지 181c) 위에서 각각 패터닝된 후에, 제1 스프링 구조물(1802) 및 제2 스프링 구조물(1804)을 제1 공동(1606) 및 제2 공동(1608) 아래에 각각 형성하기 위해서, 깊은 반응성-이온 에칭(DRIE)을 MEMS 웨이퍼(1702) 상에서 실시한다.
도 19을 참조하면, 동작(1508)에서, CMOS 장치(1904)가 공융 본딩 프로세스에 의해서 MEMS 웨이퍼(1902)로 본딩된다. CMOS 장치(1904)가 기판(1906) 및 다중-층 구조물(1908)을 포함한다. 다중-층 구조물(1908)이 복수의 본딩 금속(190a 내지 190c)을 포함한다. 복수의 본딩 금속(190a 내지 190c)이 MEMS 장치(1902)의 복수의 본딩 금속(180a 내지 180c)과 각각 공융 본딩된다.
도 20을 참조하면, 동작(1510)에서, 포토레지스트 층(2002)이 캡 웨이퍼(1602)의 표면(2002) 위에 배치된다. 이어서, 포토레지스트 층(2002) 및 캡 웨이퍼(1602)가 에칭되어, 트렌치(1604)에 연결되는 비아(2006) 즉, 홀을 형성한다. 캡 웨이퍼(1602) 내부의 비아(2006)의 길이가 약 50 내지 150 ㎛이고, 비아(2006)의 폭이 약 1 내지 3 ㎛이다. 구체적으로, 비아(2006)의 위치가 실질적으로 트렌치(1604)의 위쪽이다. 비아(2006)의 좁아지는 단부가 트렌치(1604)의 상단을 노출시킨다. 이어서, 포토레지스트 층(2002)이 제거되고, SAM 코팅이 비아(2006)의 개구에 의해서 제1 체임버(2008) 상에서 실시된다. 진공 압력을 가지는 제2 체임버(2010)가 제1 체임버(2008)의 좌측에 형성된다는 것을 주목하여야 할 것이다.
도 21을 참조하면, 동작(1512)에서, 대기압 이하의 화학 기상 퇴적(SACVD) 프로세스를 캡 웨이퍼(1602)의 표면(2004) 상에서 수행하여, 산화물 층(2102)을 캡 웨이퍼(1602)의 표면(2004) 위에 배치하고, 그에 따라 비아(2006)의 개구(2104)를 밀봉한다. 비아(2006)가 비교적 작은 홀임에 따라, 비아(2006)의 개구(2104)가 산화물 층(2102)에 의해서 용이하게 밀봉될 수 있다.
도 22를 참조하면, 동작(1514) 중에, 포토레지스트 층(2202)에 의해서 덮인 부분을 제외하고, 캡 웨이퍼(1602)의 표면(2004) 상의 산화물 층(2102)이 에칭된다. 포토레지스트 층(2202)이 비아(2006) 위에 배치된다. 이어서, 포토레지스트 층(2202)이 제거되고, 퇴적 프로세스가 산화물 층(2102) 및 캡 웨이퍼(1602)의 표면(2004) 상에서 실시되어, 금속 층(즉, 도 14a의 1428)을 산화물 층(2102) 및 캡 웨이퍼(1602)의 표면(2004) 위에 배치한다. 금속 층의 물질이 알루미늄(Al)일 수 있을 것이다. 결과적으로, 비아(2006)의 개구(2104)가 산화물 층(2102) 및 금속 층에 의해서 기밀식으로 밀봉된다.
동작(1502 내지 1514)에 따라서, 1의 대기압을 가지는 제1 체임버(1406) 및 진공 압력을 가지는 제2 체임버(1408)를 구비하는 반도체 구조물(1400)이 제조되고, 그러한 제1 체임버(1406)의 홀(즉, 1412)이 기밀식으로 밀봉된다.
반도체 구조물(100)의 실시예에 따라서, 제1 홀(1046) 및 제2 홀(1047)이 MEMS 장치(104) 내에 배치된다. 이러한 것이 본 개시 내용을 제한하지 않는다. 제1 홀(1046) 및 제2 홀(1047)이 도 23a에 도시된 바와 같이 CMOS 장치(102) 내에 배치될 수 있을 것이다. 도 23a는 일부 실시예에 따른 반도체 구조물(2300)의 횡단면도이다. 반도체 구조물(100)과 유사하게, 반도체 구조물(2300)이 서로 본딩되는 2개의 장치를 포함하고, 제1 장치가 CMOS 장치(2302)이고 제2 장치가 MEMS 장치(2304)이다. MEMS 장치(2304)가 CMOS 장치(2302)에 대향하여 배치되고 접촉된다. 제1 체임버(2306) 및 제2 체임버(2308)가 MEMS 장치(2304)와 CMOS 장치(2302) 사이에 형성된다. 제1 체임버(2306) 및 제2 체임버(2308)가, 상이한 압력들을 가지는 2개의 별개의 체임버들이다. 예를 들어, 제1 체임버(2306)가 1의 대기압을 가질 수 있을 것이다. 제2 체임버(2308)가 진공 압력을 가질 수 있을 것이다. 그러나, 이러한 것이 본 개시 내용을 제한하지 않는다.
기본적으로, 반도체 구조물(2300)의 제1 홀(2310) 및 제2 홀(2312)이 CMOS 장치(2302) 내에 배치된다는 것을 제외하고, 반도체 구조물(2300)의 구성이 반도체 구조물(100)과 유사하다. 그에 따라, 간결함을 위해서, 반도체 구조물(2300)에 대한 구체적인 설명을 여기에서 생략하였다. 도 23b는 일부 실시예에 따른 제1 홀(2310) 및 제2 홀(2312)의 상면도이다.
반도체 구조물(2300)에 따라서, 제1 홀(2310)이 D1”의 깊이를 가지는 원통형 프로파일이다. 도 23a 및 도 23b에 도시된 바와 같이, 제1 단부(2314)의 개구의 제1 원주(C1")가 제2 단부(2316)의 개구의 제2 원주(C2")와 유사하다. 제2 홀(2312)은 CMOS 장치(2302)의 표면(2318)으로부터 D2"의 깊이를 가지는 테이퍼링된 프로파일이다. 제2 홀(2312)이, 제3 원주(C3")를 가지는 제3 단부(2317)를 구비한다. 제3 단부(2317)가 CMOS 장치(2302)의 표면(2318) 상에서 개방된다. 제2 홀(2312)이 CMOS 장치(2302) 내의 관통-산화물 비아(through-oxide via)(TSV)일 수 있을 것이다. 제2 홀(2312)이 밀봉되도록, 밀봉체(2320)는 CMOS 장치(2302)의 표면(2318) 상에 배치된다. 구체적으로, 본 개시 내용에 따라서, 밀봉체(2320)는 스크린 인쇄 에폭시 프로세스(screen printing epoxy process)에 의해서 제2 홀(2312) 내에 배치되는 에폭시 물질이다. 밀봉체(2320)는 제1 홀(2310)의 하단 개구(즉, 제1 단부(2314))를 밀봉하도록 배열되지 않는다. 그에 따라, 밀봉체(2320)는 제1 체임버(2306)를 기밀식으로 밀봉할 수 있다. 예를 들어, 제1 체임버(2306)의 표면 상의 SAM 코팅의 퇴적 이후에, 스크린 인쇄 에폭시 프로세스를 수행하여, 에폭시 물질을 제2 홀(2312) 위에 배치할 수 있고, 그에 따라 제1 체임버(2306)을 밀봉할 수 있다. 이어서, 퇴적 프로세스를 수행하여, 산화물 층(2322)을 밀봉체(2320) 위에 배치할 수 있다.
또한, CMOS 장치(2302)가 스크라이브 라인(scribe line)(2324) 및 관통-산화물 비아(2326)를 포함할 수 있을 것이다. 스크라이브 라인(2324)이 반도체 구조물(2300)의 가장자리(margin)일 수 있을 것이다. 스크라이브 라인(2324)이 또한 스크린 인쇄 에폭시 프로세스 중에 에폭시 물질에 의해서 배치된다. 관통-산화물 비아(2326)가 CMOS 장치(2302)의 다중-층 구조물(2328)에 도달하기 위한 채널을 제공한다. 산화물 층(2322)이 또한 퇴적 프로세스 중에 관통-산화물 비아(2326) 위에 배치된다. 금속 층(2330)이 관통-산화물 비아(2326)의 산화물 층(2322) 위에 배치되어, 전기 신호를 CMOS 장치(2302)로/CMOS 장치(2302)로부터 전도(傳導)한다. 금속 층(2330)의 물질이 구리(Cu)일 수 있을 것이다. 에폭시 물질 층(2332)이 금속 층(2330) 및 산화물 층(2322) 위에 배치된다. 또한, 볼 그리드 어레이(ball grid array)(BGA)(2334)가 금속 층(2330) 위에 배치된다. 볼 그리드 어레이(2332)가 반도체 구조물(2300)의 인터커넥션 핀으로서 간주될 수 있을 것이다.
도 24는 일부 실시예에 따른 반도체 구조물(2300)의 제조 방법(2400)을 도시한 흐름도이다. 도 25 내지 도 32는 일부 실시예에 따른 반도체 구조물(2300)의 제조에서의 스테이지들을 도시한 도면이다. 구체적으로, 도 25는 일부 실시예에 따른 제조 프로세스 중에 형성되는 MEMS 장치(2502) 및 CMOS 장치(2504)를 가지는 반도체 구조물(2500)의 횡단면도이다. 도 26은 일부 실시예에 따른 제조 프로세스 중에 형성되는 박형화 후면(2602)과 함께 반도체 구조물(2500)을 도시한 횡단면도이다. 도 27은 일부 실시예에 따른 제조 프로세스 중에 형성되는 복수의 관통-산화물 비아(2702, 2704, 2706)와 함께 반도체 구조물(2500)을 도시한 횡단면도이다. 도 28은 일부 실시예에 따른 제조 프로세스 중에 형성되는 밀봉체(2802)와 함께 반도체 구조물(2500)을 도시한 횡단면도이다. 도 29는 일부 실시예에 따른 제조 프로세스 중에 형성되는 산화물 층(2902)과 함께 반도체 구조물(2500)을 도시한 횡단면도이다. 도 30은 일부 실시예에 따른 제조 프로세스 중에 형성되는 금속 층(3002)과 함께 반도체 구조물(2500)을 도시한 횡단면도이다. 도 31은 일부 실시예에 따른 제조 프로세스 중에 형성되는 에폭시 층(3102)과 함께 반도체 구조물(2500)을 도시한 횡단면도이다. 도 32는 일부 실시예에 따른 제조 프로세스 중의 볼 그리드 어레이(3202)와 함께 반도체 구조물(2500)을 도시한 횡단면도이다. 그러한 방법은 단순화된 반도체 프로세스이다. 그에 따라, 다른 단계 또는 동작이 그러한 프로세스 내에 포함될 수 있을 것이다.
도 25을 참조하면, 동작(2402)에서, CMOS 장치(2504)가 공융 본딩 프로세스에 의해서 MEMS 웨이퍼(2502)로 본딩되고, 그에 따라 반도체 구조물(2500)을 형성한다. 제1 체임버(2506) 및 제2 체임버(2508)가 CMOS 장치(2504)와 MEMS 장치(2502) 사이에 형성된다. 제1 체임버(2506) 및 제2 체임버(2508)가 상이한 압력들을 갖는다. CMOS 장치(2504)가 기판(2510) 및 다중-층 구조물(2512)을 포함한다. 제1 홀(2514) 및 제2 홀(2516)이 다중-층 구조물(2512)을 통과하도록 형성된다. 제1 홀(2514)이 원통형 프로파일이고, 제1 체임버(2506)에 연결된다. 다중-층 구조물(2512)이 복수의 본딩 금속(250a 내지 250d)을 더 포함한다. 복수의 본딩 금속(250a 내지 250d)이 MEMS 웨이퍼(2502)의 복수의 본딩 금속(251a 내지 251d)과 각각 공융 본딩된다.
도 26을 참조하면, 동작(2404)에서, 적절한 두께로 기판(2510)의 크기를 조정하기 위해서, CMOS 장치(2504)의 후면(2602)이 후면 박형화 프로세스에 의해서 얇아진다.
도 27을 참조하면, 동작(2406)에서, CMOS 장치(2504)의 후면(2602)의 표면이 에칭되어 관통-산화물 비아(2702, 2704, 2706)를 형성한다. 관통-산화물 비아(2702, 2704, 2706)가 테이퍼링된 프로파일이다. 관통-산화물 비아(2702)의 위치가 실질적으로 제2 홀(2516)의 위쪽이고, 관통-산화물 비아(2702)가 제2 홀(2516)에 대해서 정렬된다. 관통-산화물 비아(2702)가 또한 제2 홀(2516)에 연결된다. 관통-산화물 비아(2704)의 위치가 실질적으로 제1 홀(2514)의 위쪽이다. 관통-산화물 비아(2704)의 하단(2708)이 제1 홀(2514)에 연결된다. 관통-산화물 비아(2706)가 다중-층 구조물(2512) 내에서 상단 금속 층을 노출시킨다. 이어서, 관통-산화물 비아(2704) 및 제1 홀(2514)에 의해서, SAM 코팅을 제1 체임버(2506)에 대해서 실시한다. 진공 압력을 가지는 제2 체임버(2508)가 제1 체임버(2506)의 우측에 형성된다는 것을 주목하여야 할 것이다.
도 28을 참조하면, 동작(2408)에서, 스크린 인쇄 에폭시 프로세스를 관통-산화물 비아(2702, 2704) 상에서 수행하여, 밀봉체(2802)를 이용하여 관통-산화물 비아(2702) 및 제2 홀(2516)을 충진하고 관통-산화물 비아(2704)를 밀봉한다. 밀봉체(2802)는 에폭시 물질 또는 중합체이다. 제1 체임버(2506)를 밀봉하기 위해서, 에폭시 물질이 관통-산화물 비아(2704)의 상부 부분 상에만 배치된다는 것을 주목하여야 할 것이다. 이어서, 관통-산화물 비아(2704)의 개구가 밀봉체(2802)에 의해서 기밀식으로 밀봉된다.
도 29를 참조하면, 동작(2410)에서, 퇴적 프로세스를 밀봉체(2802), CMOS 장치(2504)의 후면(2602)의 표면, 및 관통-산화물 비아(2706) 상에서 수행하여, 그 상부에 산화물 층(2902)을 형성한다.
도 30을 참조하면, 동작(2412)에서, 금속 도금 프로세스를 수행하여, 관통-산화물 비아(2706) 및 산화물 층(2902)의 일부 위에서 금속 층(3002)을 패터닝한다. 금속 층(3002)이 다중-층 구조물(2512)의 상단 금속 층(3004)과 접촉된다. 금속 층(3004)의 물질이 구리(Cu)이다.
도 31을 참조하면, 동작(2414)에서, 에폭시 코팅 프로세스를 수행하여, 산화물 층(2902), 관통-산화물 비아(2706) 및 금속 층(3002)의 일부 위에서 에폭시 층(3102)을 패터닝한다. 제1 에폭시 리세스(3104) 및 제2 에폭시 리세스(3106)가 금속 층(3002)을 노출시킨다. 또한, 에폭시 층(3102)이, 도 31에 도시된 바와 같이, 관통-산화물 비아(2706)의 상부 개구를 또한 밀봉한다. 에폭시 층(3102)이 중합체일 수 있을 것이다.
도 32를 참조하면, 동작(2416)에서, 볼 그리드 어레이(3202)가, 금속 층(3002)과 접촉하도록 제1 에폭시 리세스(3104) 및 제2 에폭시 리세스(3106) 상에 배치된다. 도 32에 도시된 바와 같이 볼 그리드 어레이(3202)와 금속 층(3002) 사이의 접촉을 증가시키기 위해서, 제1 에폭시 리세스(3104) 및 제2 에폭시 리세스(3106)의 내부 표면이 금속 층(3204)에 의해서 추가적으로 도금될 수 있다는 것을 주목하여야 할 것이다.
동작(2402 내지 2416)에 따라서, 1의 대기압을 가지는 제1 체임버(2306) 및 진공 압력을 가지는 제2 체임버(2308)를 구비하는 반도체 구조물(2300)이 제조되고, 그러한 제1 체임버(2306)의 홀(즉, 2310 및 2312)이 기밀식으로 밀봉된다.
간략하게, 실시예에 따라서, 고압 체임버(예를 들어, 106)의 홀이 반도체 구조물의 MEMS 장치(예를 들어, 104) 또는 CMOS 장치(예를 들어, 2302) 내에 구현될 수 있다. 그러한 홀이 2개의 부분, 즉 하부 홀(예를 들어, 1046) 및 상부 홀(예를 들어, 1047)로 분할된다. 상부 홀에 대비하여 하부 홀이 고압 체임버에 더 근접한다. 하부 홀이 고압 체임버에 연결되고, MEMS 장치 또는 CMOS 장치 내에서 미리-에칭되거나 미리-셋팅된다(pre-set). MEMS 장치가 CMOS 장치로 공융 본딩된 후에, 하부 홀에 연결시키기 위해서 또는 하부 홀을 노출시키기 위해서 상부 홀이 에칭된다. 그에 따라, 고압 체임버까지 에칭하기 위한 깊이가 감소된다. 또한, 하부 홀 및 상부 홀이 상이한 크기들 또는 상이한 원주들을 가지도록 설계된다. 상부 홀이 하부 홀보다 크도록 설계될 때, 상부 홀을 통해서 고압 체임버 상으로 SAM 코팅을 수행하는 것이 보다 용이하다. 또한, 홀의 개구(예를 들어, 903 또는 2104)가 작을 때, 고압 체임버의 홀이 산화물 층에 의해서 기밀식으로 밀봉될 수 있다.
본 개시 내용의 일부 실시예에서, 반도체 구조물이 개시된다. 반도체 구조물이 제1 장치, 제2 장치, 제1 홀, 제2 홀, 및 밀봉체를 포함한다. 제2 장치가 제1 장치와 접촉되고, 체임버가 제1 장치와 제2 장치 사이에 형성된다. 제1 홀이 제2 장치 내에 배치되고 제1 원주를 가지는 제1 단부와 제2 원주를 가지는 제2 단부 사이에 규정된다. 제2 홀이 제2 장치 내에 배치되고 제1 홀에 대해서 정렬된다. 밀봉체는 제2 홀을 밀봉한다. 제1 단부가 체임버에 연결되고, 제1 원주가 제2 원주와 상이하다.
본 개시 내용의 일부 실시예에서, 반도체 구조물이 개시된다. 반도체 구조물이 제1 장치, 제2 장치, 홀, 및 밀봉체를 포함한다. 제2 장치가 제1 장치와 접촉되고, 체임버가 제1 장치와 제2 장치 사이에 형성된다. 홀이 제2 장치 내에 배치되고 제1 원주를 가지는 제1 단부와 제2 원주를 가지는 제2 단부 사이에 규정된다. 밀봉체는 홀을 밀봉한다. 제1 단부가 체임버에 연결되고, 제2 단부는 밀봉체에 의해서 밀봉되고, 제2 원주는 제1 원주보다 작다.
본 개시 내용의 일부 실시예에서, 반도체 구조물의 제조 방법이 개시된다. 방법이: 제1 장치를 제공하는 단계; 제1 장치와 제2 장치 사이에 체임버를 두고 제2 장치를 제1 장치에 접촉시키는 단계; 제1 원주를 가지는 제1 단부와 제2 원주를 가지는 제2 단부 사이에서 제2 장치 내에 제1 홀을 형성하는 단계; 제1 홀에 대해서 정렬시키기 위해서 제2 장치 내에 제2 홀을 형성하는 단계; 및 밀봉체를 이용하여 제2 홀을 밀봉하는 단계를 포함하고; 제1 단부가 체임버로 개방되고, 제1 원주가 제2 원주와 상이하다.
당업자가 본 개시 내용의 양태를 보다 잘 이해할 수 있도록, 전술한 내용이 몇몇 실시예의 특징을 개략적으로 설명하였다. 당업자들이 본원에서 소개된 실시예와 동일한 목적을 달성하고 및/또는 동일한 장점을 성취하기 위해서 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기본으로서 본 개시 내용을 용이하게 이용할 수 있다는 것을, 당업자는 이해하여야 할 것이다. 또한, 당업자는, 그러한 균등한 구성이 본원 개시 내용의 사상 및 범위를 벗어나지 않는다는 것을, 그리고 본원 개시 내용의 사상 및 범위를 벗어나지 않고도 당업자가 여러 가지 변화, 치환, 대안을 안출할 수 있다는 것을 이해하여야 할 것이다.

Claims (10)

  1. 반도체 구조물에 있어서,
    제1 장치;
    상기 제1 장치와 접촉되는 제2 장치로서, 상기 제1 장치와 상기 제2 장치 사이에 체임버가 형성되는 것인, 상기 제2 장치;
    상기 제2 장치 내에 배치되고 제1 원주를 가지는 제1 단부와 제2 원주를 가지는 제2 단부 사이에 규정(define)되는 제1 홀(hole);
    상기 제2 장치 내에 배치되고 상기 제1 홀에 대해서 정렬되는 제2 홀; 및
    상기 제2 홀을 밀봉하기 위한 밀봉체
    를 포함하고,
    상기 제1 단부는 상기 체임버에 연결되고, 상기 제1 원주는 상기 제2 원주와 상이한 것인, 반도체 구조물.
  2. 제1항에 있어서,
    상기 제2 홀은 상기 제2 단부와, 제3 원주를 가지는 제3 단부 사이에 규정되고, 상기 제2 원주는 상기 제1 원주보다 작고, 상기 제3 원주는 상기 제1 원주 및 상기 제2 원주보다 큰 것인, 반도체 구조물.
  3. 제2항에 있어서,
    상기 밀봉체는,
    상기 제2 단부를 밀봉하기 위해서 상기 제2 홀 위에 배치된 산화물 층; 및
    상기 산화물 층 위에 배치된 금속 층
    을 포함하는 것인, 반도체 구조물.
  4. 제2항에 있어서,
    상기 밀봉체는,
    상기 제2 단부를 밀봉하기 위해서 상기 제2 홀 위에 배치된 금속 층; 및
    상기 금속 층 위에 배치된 솔더 볼(solder ball)
    을 포함하는 것인, 반도체 구조물.
  5. 제1항에 있어서,
    상기 제2 홀이 상기 제2 단부와, 제3 원주를 가지는 제3 단부 사이에 규정되고, 상기 제2 원주 및 상기 제3 원주는 상기 제1 원주보다 작은 것인, 반도체 구조물.
  6. 제5항에 있어서,
    상기 밀봉체는,
    상기 제3 단부를 밀봉하기 위해서 상기 제2 홀 위에 배치된 산화물 층; 및
    상기 산화물 층 위에 배치된 금속 층
    을 포함하는 것인, 반도체 구조물.
  7. 제1항에 있어서,
    상기 제2 홀이 상기 제2 단부와, 제3 원주를 가지는 제3 단부 사이에 규정되고, 상기 제2 원주는 상기 제1 원주보다 크고, 상기 제3 원주는 상기 제2 원주보다 큰 것인, 반도체 구조물.
  8. 제7항에 있어서,
    상기 밀봉체는,
    상기 제3 단부를 밀봉하기 위해서 상기 제2 홀 위에 배치된 에폭시 층; 및
    상기 에폭시 층 위에 배치된 산화물 층
    을 포함하는 것인, 반도체 구조물.
  9. 반도체 구조물에 있어서,
    제1 장치;
    상기 제1 장치와 접촉되는 제2 장치로서, 상기 제1 장치와 상기 제2 장치 사이에 체임버가 형성되는 것인, 상기 제2 장치;
    상기 제2 장치 내에 배치되고 제1 원주를 가지는 제1 단부와 제2 원주를 가지는 제2 단부 사이에 규정되는 홀; 및
    상기 홀을 밀봉하기 위한 밀봉체
    를 포함하고;
    상기 제1 단부는 상기 체임버에 연결되고, 상기 제2 단부는 상기 밀봉체에 의해서 밀봉되며, 상기 제2 원주는 상기 제1 원주보다 작은 것인, 반도체 구조물.
  10. 반도체 구조물을 제조하는 방법에 있어서,
    제1 장치를 제공하는 단계;
    제1 원주를 가지는 제1 단부와 제2 원주를 가지는 제2 단부 사이에서 제2 장치 내에 제1 홀을 형성하는 단계;
    상기 제1 장치와 상기 제2 장치 사이에 체임버를 구비하며 상기 제2 장치를 상기 제1 장치에 접촉시키는 단계;
    상기 제1 홀에 대해서 정렬시키기 위해서 상기 제2 장치 내에 제2 홀을 형성하는 단계; 및
    밀봉체를 이용하여 상기 제2 홀을 밀봉하는 단계
    를 포함하고;
    상기 제1 단부는 상기 체임버로 개방되고, 상기 제1 원주는 상기 제2 원주와 상이한 것인, 반도체 구조물을 제조하는 방법.
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