DE102015103223A1 - Nichtflüchtiger Speicher - Google Patents

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Abstract

Ein Nichtflüchtiger-Speichergerät, das ein erstes Widerstandselement aufweist, das zwischen einen gemeinsamen Knoten und eine Bitleitung gekoppelt ist; ein zweites Widerstandselement, das zwischen den gemeinsamen Knoten und eine Wortleitung gekoppelt ist; und einen Durchlasstransistor, der ein Gatter aufweist, das an den gemeinsamen Knoten gekoppelt ist, einen ersten Knoten, der an eine Referenzspannung gekoppelt ist, und einen zweiten Knoten, der an einen Ausgang gekoppelt ist, wobei die Wortleitung orthogonal zu der Bitleitung verläuft.

Description

  • Widerstandsspeicher mit freiem Zugriff (RRAM or ReRAM) ist ein nichtflüchtiger Speicher, in dem ein Dielektrikum, das normalerweise isolierend ist, konfiguriert ist, um nach Anlegen einer genügend hohen Spannung zu leiten. Das Bilden eines Leitungspfades erfordert üblicherweise eine relativ hohe Spannung. Wenn der Pfad (beispielsweise Draht) in dem Dielektrikum einmal gebildet ist, kann der Pfad zurückgesetzt [RESET] werden (unterbrochen, um einen hohen Widerstand zu schaffen) oder gesetzt [SET] werden (wiedergebildet, um einen niedrigen Widerstand zu schaffen), in dem eine angemessene Spannung angelegt wird. So wie hierin verwendet, ist eine Operation, bei der eine RRAM-Zelle in einem Hochwiderstandszustand [High-Resistive-State], (HRS) in einen Niedrigwiderstandszustand [Low-Resistive-State], (LRS) wechselt, eine SET-Operation. Umgekehrt ist eine Operation, bei der eine RRAM-Zelle in einem Niedrigwiderstandszustand LRS in einen Hochwiderstandszustand HRS wechselt, eine RESET-Operation.
  • Es gibt verschiedene Ansätze, um ein Speichergerät aus einem RRAM zu erzeugen. Um die kleinste Zellengröße zu erreichen, kann eine Koppelpunkt-Zellenkonfiguration verwendet werden, bei der ein einzelnes Speicherelement als eine Speicherzelle ohne einen Auswahltransistor verwendet wird. Obwohl hinsichtlich der Dimensionen klein, ist so eine Architektur Gegenstand von parasitären Schleichströmen, die durch nicht-ausgewählte benachbarte Speicherzellen fließen.
  • Um die parasitären Schleichströme zu unterdrücken, können ergänzende Widerstandsschalter verwendet werden. Ergänzende Widerstandsschalter können zwei RRAM-Zellen gegensätzlicher Polarität beinhalten, die in Reihe miteinander verbunden sind. Beispielsweise ist für jede SET- oder RESET-Richtung eine Zelle in einem Hochwiderstandszustand HRS, während die andere in einem Niedrigwiderstandszustand LRS ist. In dieser Hinsicht ist der Gesamtwiderstand der zwei ergänzenden Zellen, die in Reihe verbunden sind, Rtotal = RHRS + RLRS unabhängig davon, in welcher Richtung die Zellen programmiert sind. Der Vorteil einer Konfiguration mit einander ergänzenden Schaltern ist die Unterdrückung von Pfaden für Schleichströme ohne das Erfordernis von Auswahlgeräten (beispielsweise Durchlasstransistoren). Allerdings hat diese Konfiguration den Nachteil, dass sie Gegenstand von destruktivem Lesen ist. Somit wird jedes Mal, wenn die Information einer Speicherzelle gelesen wird, der Speicherinhalt zerstört. Der Speicherinhalt wird üblicherweise mittels einer zusätzlichen SET/RESET-Operation (beispielsweise Schreibzyklus) wiedererzeugt. Wiederschreiben des Inhalts der Zelle nach jedem Lesen verringert das Leben einer Speicherzelle, weil die Anzahl von Schreiboperationen üblicherweise begrenzt ist (beispielsweise 100.000 Zyklen). Zusätzlich verringert das Wiedererzeugen der Information, die in der Speicherzelle verlorengegangen ist, die Leistung (d. h. Geschwindigkeit), weil eine SET/RESET-Operation nach jedem Lesezugriff erforderlich ist.
  • Eine andere Lösung, die zur Unterdrückung der parasitären Schleichströme vorgeschlagen wurde, basiert darauf, einen Auswahltransistor zu beinhalten. Beispielsweise hat eine Ein-Transistor-ein-Widerstand (1T1R) Architektur einen Auswahltransistor, um den Pfad zu der Widerstandszelle an-/auszuschalten [ON/OFF]. Der Nachteil der 1T1R RRAM-Konfiguration besteht darin, dass Ströme und/oder Spannungen, die zum Bilden von SET- und RESET-Operationen verwendet werden, durch das Auswahlgerät durchgeführt werden. Die Verwendung eines Auswahlgeräts stellt eine Skalierungsherausforderung dar, weil RRAM-Zellen allgemein eine höhere Bildungsspannung bei geringerer Bitzellenfläche erfordern. Ferner skalieren SET/RESET-Bedingungen nicht mit der Bitzellenfläche. Somit wird, während die Größe des RRAM verringert wird, mehr Strom benötigt, der durch die Durchlasstransistor fließt, um eine Bildungs-, SET-, oder RESET-Operation durchzuführen. Allerdings kann, während die RRAM-Zelle in der 1T1R-Konfiguration verringert wird, der Auswahltransistor nicht linear mit den Widerstandselementen verringert werden, weil er nicht in der Lage wäre, den Stromerfordernissen gerecht zu werden, um die vorstehenden Operationen durchzuführen. Dementsprechend bildet eine 1T1R-Zellenkonfiguration eine Beschränkung für eine RRAM-Skalierung.
  • Die unabhängigen Ansprüche definieren die Erfindung in verschiedener Hinsicht. Die abhängigen Ansprüche definieren einige Ausführungsformen gemäß der Erfindung in verschiedener Hinsicht.
  • 1A stellt ein Nichtflüchtiger-Speichergerät gemäß einer beispielhaften Ausführungsform dar.
  • 1B stellt ein beispielhaftes Verfahren zum Herstellen eines nichtflüchtigen Speichers dar.
  • 2 stellt eine teilweise Schnittansicht eines Nichtflüchtiger-Speichergeräts dar, das mehrere Schichten gemäß einer beispielhaften Ausführungsform aufweist.
  • 3 ist eine Tabelle, die SET-, RESET-, und Lese-Operationen bei einem Speichergerät gemäß einer beispielhaften Ausführungsform beschreibt.
  • 4 ist eine Tabelle, die Gatterspannungen des Durchlasstransistors im SET- und RESET-Zustand gemäß einer beispielhaften Ausführungsform bereitstellt.
  • Die verschiedenen Beispiele, die hierin offenbart sind, beziehen sich allgemein auf Halbleitertechnologie und insbesondere auf ein Speichergerät mit variablem Widerstand, das Daten unter Verwendung eines Materials mit variablem Widerstand speichert, das verschiedene Widerstandszustände in Abhängigkeit einer angelegten Spannung aufweist. Eine ergänzende RRAM-Architektur wird verwendet, die nicht ein Auswahlgerät beinhaltet und die deshalb leicht skaliert werden kann.
  • 1A stellt ein Nichtflüchtiger-Speichergerät 100 gemäß einer beispielhaften Ausführungsform dar. Speichergerät 100 beinhaltet ein erstes Widerstandselement 102, ein zweites Widerstandselement 104 und einen Durchlasstransistor 112. Das erste und zweite Widerstandselement teilen miteinander einen gemeinsamen Knoten 108. Das erste Widerstandselement 102 ist zwischen den gemeinsamen Knoten 108 und eine Bitleitung 110 gekoppelt. Das zweite Widerstandselement 104 ist zwischen den gemeinsamen Knoten 108 und eine Wortleitung 106 gekoppelt. Die Wortleitung 106 und die Bitleitung 110 sind nicht in dieselbe Richtung angeordnet. In einer Ausführungsform sind diese Leitungen im wesentlichen orthogonal. Der Durchlasstransistor 112 der Speicherzelle 100 weist ein Gatter auf, das an den gemeinsamen Knoten 108 angekoppelt ist.
  • Ein erster Knoten 114 (beispielsweise Quelle) des Durchlasstransistors 112 ist an eine Referenzspannung angekoppelt. In einer Ausführungsform ist diese Referenzspannung Erde. Man wird verstehen, dass die Referenzspannung jede andere geeignete Spannung sein kann. Der zweite Knoten 116 (beispielsweise Drain) des Durchlasstransistors 112 (beispielsweise BL_Read) ist der Ausgang des Speichergeräts 100. In einer Ausführungsform ist der Durchlasstransistor 112 ein Metalloxid-Halbleiter (MOS). Beispielsweise kann der Durchlasstransistor 112 ein N-Kanal MOS (NMOS) oder ein P-Kanal MOS (PMOS) sein. In sonstigen Ausführungsformen können bipolare Transistoren (beispielsweise PNP oder NPN) anstelle von MOS Transistoren verwendet werden.
  • In verschiedenen Ausführungsformen ist wenigstens eines der zwei Widerstandselemente 102 und 104 eine variable Widerstandszelle. Beispielsweise kann das erste Widerstandselement 102 ein fester Widerstand sein, während das zweite Widerstandselement 104 eine variable Widerstandszelle ist. In einer anderen Ausführungsform kann das zweite Widerstandselement 104 ein fester Widerstand sein, während das erste Widerstandselement 102 eine variable Widerstandszelle ist. In noch einer anderen Ausführungsform sind beide, das erste Widerstandselement 102 und das zweite Widerstandselement, variable Widerstandselemente. Zum Zwecke der Einfachheit wird angenommen, dass beide, das erste Widerstandselement 102 und das zweite Widerstandselement variable Widerstandselemente (beispielsweise RRAMs) sind, während man verstehen wird, dass verschiedene Kombinationen von Widerstandselementen ebenfalls unterstützt werden.
  • 1B stellt ein beispielhaftes Verfahren zum Herstellen eines nichtflüchtigen Speichers dar. In Schritt 510 wird das erste Widerstandselement 102 zwischen einen gemeinsamen Knoten 108 und eine Bitleitung 110 gekoppelt. In Schritt 520 wird ein zweites Widerstandselement 104 zwischen den gemeinsamen Knoten 108 und die Wortleitung 106 gekoppelt. In Schritt 530 wird das Gatter des Durchlasstransistors 112 an den gemeinsamen Knoten 108 angekoppelt. In Schritt 540 wird der erste Knoten 114 des Durchlasstransistors 112 an eine Referenzspannung (beispielsweise Erde) angekoppelt. In Schritt 550 wird der zweite Knoten 116 des Durchlasstransistors 112 an einen Ausgang gekoppelt. In Schritt 560 wird die Wortleitung 106 ausgerichtet, um orthogonal zu der Bitleitung 110 zu sein. Man wird verstehen, dass der Ablauf in 1B lediglich ein Beispiel ist, und dass das Verfahren natürlich in anderen Reihenfolgen oder mit mehr Schritten ebenfalls durchgeführt werden kann.
  • In einer Ausführungsform weist das erste Widerstandselement 102 eine erste Polarität auf und das zweite Widerstandselement 104 weist eine zweite Polarität auf, wobei die erste Polarität der zweiten Polarität entgegengesetzt ist. Dementsprechend können die Widerstandselemente 102 und 104 als „Komplementärschalter” beschrieben werden. Die komplementäre Polarität der zwei Widerstandselemente (beispielsweise RRAMs) kann mehrere Gründe haben. Bei einer Ausführungsform liegt die komplementäre Polarität an einer invertierten Schichtstruktur des RRAM-Stapels (beispielsweise umfasst das erste Widerstandselement 102 Pt/Ta2O5/TaOx/Ir, während das zweite Widerstandselement 104 Ir/TaOx/Ta2O5/Pt umfasst). In einer anderen Ausführungsform können, anstatt eine invertierte Schichtstruktur zu verwenden, verschiedene Materialien verwendet werden (beispielsweise kann TiN/HfO2/Hf/TiN für das erste Widerstandselement 102 und TiN/Ti/TiO2/TiN für das zweite Widerstandselement 104 verwendet werden).
  • 2 stellt eine teilweise Schnittansicht eines Nichtflüchtiger-Speichergeräts 200 dar, das mehrere Schichten gemäß einer beispielhaften Ausführungsform aufweist. Zwecks Einfachheit sind Schichten, die sich in dem Substrat des Speicherchips befinden, nicht dargestellt, weil sie gemäß bekannten Verfahren implementiert werden können.
  • Speichergerät 200 beinhaltet einen Durchlasstransistor 212, der einen ersten Knoten 214 (beispielsweise Quelle) aufweist, der an eine Referenzspannung (beispielsweise Erde) gekoppelt ist. Der zweite Knoten 216 (beispielsweise Drain) des Durchlasstransistors 212 (beispielsweise BL_Read) ist der Ausgang des Speichersgeräts 200. Das Gatter des Durchlasstransistors 212 ist an einen gemeinsamen Knoten 208 angekoppelt, der auf einer Metallschicht ist, die höher ist, als die Metallschicht der Bitleitung 210 (d. h. wenigstens eine Metallschicht höher). In dem Beispiel von 2 weist das Speichergerät 200 eine Bitleitung 210 auf Metall X auf (beispielsweise erste Metallschicht).
  • Das erste Widerstandselement 202 ist zwischen das Metall X (beispielsweise erste Metallschicht) und das Metall X + 1 (beispielsweise zweite Metallschicht) gekoppelt. Wie in 2 dargestellt ist, befindet Metall X + 1, beispielsweise zweite Metallschicht) sich auf einer höheren Metallschicht als Metall X (beispielsweise erste Metallschicht). Das zweite Widerstandselement 204 ist zwischen Metall X + 1 (beispielsweise zweite Metallschicht) und Metallschicht X + 2 (beispielsweise dritte Metallschicht) gekoppelt, wobei Metall X + 2 sich auf einer höheren Metallschicht befindet als Metall X + 1.
  • In einer Ausführungsform ist das zweite Widerstandselement 204 oben auf das erste Widerstandselement 202 draufgestapelt. Somit weist das Widerstandselement 204 dieselben Ausmaße auf und ist unmittelbar senkrecht oberhalb dem Widerstandselement 202. Wie oben erläutert wurde, kann das erste Widerstandselement 202 eine Polarität aufweisen, die der des zweiten Widerstandselements 204 entgegengesetzt ist. Somit wird, wenn das erste Widerstandselement 202 gesetzt ist (SET), das zweite Widerstandselement 204 zurückgesetzt (RESET), und umgekehrt. Mit anderen Worten werden die SET/RESET-Operationen von erstem und zweitem Widerstandselement 202 bzw. 204 gleichzeitig durchgeführt.
  • In einer Ausführungsform ist der Durchlasstransistor 212 des Nichtflüchtiger-Speichergeräts 200 von 2 dazu konfiguriert, linear mit den ersten und dem zweiten Widerstandselement 202 und 204 bei einer Skalierungsoperation skaliert zu werden. Die Bildungs-, SET- und RESET-Operationen werden nicht durch den Durchlasstransistor 212 durchgeführt. Vielmehr werden sie durchgeführt, indem ein Spannungs- und/oder ein Strompfad zwischen der Wortleitung 206 und Bitleitung 210 durch das erste und das zweite Widerstandselement 202 und 204 hindurch geschaffen wird. Somit basieren die Dimensionen des Durchlasstransistor 212 auf dem erforderlichen Lesestrom, der nicht Gegenstand der selben vorstehend erläuterten Skalierungsbegrenzungen ist.
  • Während 2 ein erstes und ein zweites Widerstandselement 202 und 204 darstellt, die sich zwischen verschiedenen Metallschichten befinden; wird man auf der Grundlage der hierin erläuterten Konzepte verstehen, dass in sonstigen Ausführungsformen sich die ersten und zweiten Widerstandselemente 202 und 204 zwischen denselben Metallschichten befinden können. Beispielsweise können sich das erste und das zweite Widerstandselement 202 und 204 zwischen Metallen X (210) und X + 1 (208) oder zwischen Metallen X + 1 (208) und X + 2 (206) befinden. Bei noch einer anderen Ausführungsform kann die Bitleitung bezüglich des Durchlasstransistors 212 auf einer höheren Metallschicht sein als die Wortleitung.
  • Anders als bekannte Auswahltransistoren basieren die Dimensionen des Durchlasstransistors 212 auf dem erforderlichen Lesestrom, der nicht Gegenstand der Skalierungsbeschränkungen ist, die oben erläutert wurden. Das liegt daran, dass der Durchlasstransistor 212 nicht den Strom und/oder die Spannung für die SET-, RESET- und Bildungsoperationen bereitstellt, wie weiter unten erläutert wird. Der Lesestrom, der zwischen dem ersten Knoten 214 und dem zweiten Knoten 216 des Durchlasstransistors 212 fließt, hängt weitgehend von der Spannung an dem Gatter (d. h. gemeinsamer Knoten 208) des Durchlasstransistors 212 ab. In dieser Hinsicht wird die Spannung an dem gemeinsamen Knoten von dem ersten und dem zweiten Widerstandselement 202 und 204 geschaffen, wenn sie einen Spannungsteiler zwischen der Wortleitung 206 und Bitleitung 210 bilden. Die Spannung am gemeinsamen Knoten 208, d. h. die Gatterspannung VGATE des Durchlasstransistors, wird von Gleichung 1 unten gebildet:
    Figure DE102015103223A1_0002
    wobei:
    • R1
    = Widerstand des ersten Widerstandselements 202;
    R2
    = Widerstand des zweiten Widerstandselements 204;
    VWL
    = Spannung der Wortleitung 206; und
    VBL
    = Spannung der Bitleitung 210.
  • Dementsprechend wird die Steuerspannung an dem Gatter des Durchlasstransistors 212 von dem Spannungsteiler der komplementären Widerstandselemente 202 und 204 unter Verwendung des Spannungsunterschieds zwischen der Wortleitung 206 und Bitleitung 210 gebildet. Eine Verwendung der Spannungsteilerkonfiguration, die hierin erläutert ist, schafft verglichen mit Standard-1T1R-Zellen Architekturen, die einen Durchlasstransistor verwenden, ein wesentlich größeres Lesefenster. Das liegt daran, dass in dieser Spannungsteilerkonfiguration die Leseoperation der Natur nach differenziell ist, d. h. das Lesesignal wird abgeleitet, indem RLRS im Verhältnis zu RHRS gemäß Gleichung 1 verglichen wird, wobei RLRS und RHRS für RRAMs üblicherweise voneinander wesentlich verschieden sind (beispielsweise um einen Faktor 100 oder mehr). Im Gegensatz dazu werden bei Standard-1T1R-Zellen-Architekturen die Leseströme, die RLRS und RHRS zugeordnet sind, mit einem Referenzstrom verglichen, der einem Widerstand entspricht, der größer sein muss als RLRS, aber niedriger als RHRS.
  • In einer Ausführungsform wird das Speichergerät 100 von 1A in einer feldprogrammierbaren Gatterrasteranordnung [Field Programmable Gate Array] (FPGA) verwendet. In dieser Hinsicht schafft ein Aufeinanderstapeln zweier Widerstandselemente 102 und 104 eine flächeneffiziente Implementierung einer FPGA. Ferner genügt aufgrund der komplementären Polarität der Widerstandselemente 102 und 104 eine einzelne SET- oder RESET- Operation, um ein Bit an Information in dem Speichergerät 100 zu speichern. Somit sind die Zustände der Widerstandselemente 102 und 104 LRS/HRS bzw. HRS/LRS nach jeder einzelnen SET-/RESET-Operation. Daher wird keine zusätzliche Schaltung benötigt, um eine separate LRS/HRS-Programmierung der zwei Widerstandselement 102 und 104 vorzunehmen. Somit benötigt, anders als herkömmliche FPGA-RRAMs, die Zellen derselben Polarität beinhalten, das nichtflüchtiger-Speichergerät, das hierin erläutert ist, keine zusätzliche Schaltung, wodurch Stromverbrauch und Chipfläche weiter verringert werden.
  • Ferner wird, anders als bei herkömmlichen Komplementärschalter-Architekturen, die Gegenstand eines destruktiven Lesens sind, die Bitinformation in dem Speichergerät 100 nach einer Leseoperation aufrechterhalten. Somit wird der Inhalt des Speichergeräts 100 bei einer Leseoperation nicht zerstört und bedarf somit keiner Wiedererzeugung mittels einer zusätzlichen SET-/RESET-Operation (beispielsweise Schreibzyklus).
  • 3 ist eine Tabelle 300, die SET-, RESET- und Leseoperationen in einem Speichergerät gemäß einer beispielhaften Ausführungsform beschreibt. Tabelle 300 wird am besten in Ansehung des Speichergeräts 100 von 1A verstanden. Wie oben erläutert kann die Polarität von der SET-/RESET-Operation an dem ersten und dem zweiten Widerstandselement in 102 und 104 geändert werden. Zum Zwecke der Erläuterung wird angenommen, dass das erste Widerstandselement 102 eine Polarität aufweist, die bezüglich der Spannung an der Bitleitung 110 in einem Hochwiderstandszustand (HRS) für eine positive Spannung an der Wortleitung 106 ist.
  • Während einer SET-Operation wird die Wortleitung 106 auf eine erste Programmierspannung (beispielsweise +Vset) gebracht, während die Bitleitung 110 auf eine zweite Programmierspannung (beispielsweise –Vset) gebracht wird. Beispielsweise können die erste und die zweite Programmierspannung jegliche geeignete Spannung sein, einschließlich, aber nicht beschränkt auf, 1 V bis 2 V bzw. 1 V bis –2 V. Bei einer Ausführungsform weist die erste Programmierspannung eine Polarität auf, die derjenigen der zweiten Programmierspannung entgegengesetzt ist.
  • Somit verläuft während der SET-Operation ein Strompfad zwischen der Wortleitung 106 und der Bitleitung 110 durch das zweite Widerstandselement 104 und das erste Widerstandselement 102. Der Ausgang des Speichergeräts 100 (d. h. Bitleitungsleseknoten 116) liegt an Erde oder schwebt. Gleichermaßen können Wortleitungen und Bitleitungen, die nicht ausgewählt sind, an Erde liegen oder schweben.
  • Bei einer RESET-Operation wird die Wortleitung 106 auf die zweite Programmierspannung (beispielsweise –Vset) gebracht, während die Bitleitung 110 auf die erste Programmierspannung (beispielsweise +Vset) gebracht wird. Somit verläuft ein Strompfad zwischen der Bitleitung 110 und der Wortleitung 106 durch das erste Widerstandselement 102 und das zweite Widerstandselement 104. Mit anderen Worten ist der Strom, der bei einer RESET- Operation durch das erste und das zweite Widerstandselement fließt, in einer Richtung, die derjenigen einer SET-Operation entgegengesetzt ist. Der Ausgang des Speichergeräts 100 (das heißt Bitleitungsleseknoten 116) liegt an Erde oder schwebt. Gleichermaßen können Wortleitungen und Bitleitungen, die nicht ausgewählt sind, ebenfalls an Erde liegen oder schweben.
  • Dementsprechend kann eine ”1” in dem Speichergerät 100 gespeichert werden, indem eine erste Programmierspannung an die Wortleitung 106 angelegt wird, während eine zweite Programmierspannung an die Bitleitung 110 angelegt wird. Die erste und zweite Programmierspannung können von gleicher Größe, aber entgegengesetzter Polarität sein. Die erste Programmierspannung ist positiv, und die zweite Programmierspannung ist negativ. Gleichermaßen kann eine ”0” in dem Speichergerät 100 gespeichert werden, indem die zweite Programmierspannung an die Wortleitung 106 angelegt wird, während die erste Programmierspannung an die Bitleitung 110 angelegt wird.
  • Während einer Leseoperation wird die Wortleitung 106 auf HIGH gebracht, während die Bitleitung 110 auf LOW (beispielsweise Erde) gebracht wird. Eine HIGH-Spannung kann jede geeignete Spannung sein, wie etwa ≤ 1 V. Man wird jedoch verstehen, dass diese Spannung für verschiedene Anwendungen angepasst werden kann.
  • Somit verläuft während einer Leseoperation ein Strompfad zwischen der Wortleitung 106 und der Bitleitung 110 durch das zweite Widerstandselement 104 und das erste Widerstandselement 102. Deshalb besteht ein Spannungsteilereffekt an dem Knoten 108 aufgrund des ersten Widerstandselements 102 bzw. des zweiten Widerstandselements 104. Der Ausgang des Speichergeräts 100 (d. h. Leseknoten 116 der ausgewählten Bitleitung) wird mit einer Lesespannung vorgespannt, die als eine Drain-Spannung des Durchlasstransistor 212 wirkt. Diese Spannung kann jede geeignete Spannung sein wie etwa gleich oder größer als 0,5 V und gleich oder weniger als 1,5 V. Man wird jedoch verstehen, dass diese Spannung für verschiedene Anwendungen angepasst werden kann. Wortleitungen und Bitleitungen, die nicht ausgewählt sind, können an Erde liegen.
  • 4 ist eine Tabelle 400, die Gatterspannungen des Durchlasstransistors im SET- und im RESET-Zustand während einer Leseoperation für ausgewählte und nicht-ausgewählte Wortleitungen und Bitleitungen gemäß einer beispielhaften Ausführungsform schafft. In dem SET- Zustand befindet sich das erste Element 102 in einem Hochwiderstandszustand HRS, während das zweite Widerstandselement 104 sich in einem Niedrigwiderstandszustand LRS befindet. Während einer Leseoperation, wenn sowohl die Wortleitung 106 als auch die Bitleitung 110 ausgewählt sind (beispielsweise ist die Wortleitung auf HIGH gesetzt und die Bitleitung ist geerdet, wie in Tab. 300 gezeigt), ist die Spannung am Gatter des Durchlasstransistors 104 ähnlich derjenigen an der Wortleitung 106, weil der Widerstand des ersten Widerstandselements hoch ist, während über dem zweiten Widerstandselement 104 eine kleine Spannung abfällt. Somit wird, falls ein NFET für den Durchlasstransistor 112 verwendet wird, der NFET angeschaltet [ON] und schafft an dem Ausgang 116 einen Lesestrom, der nicht null ist.
  • Ähnlich ist während einer Leseoperation, wenn die Wortleitung 106 ausgewählt ist, aber die Bitleitung 110 nicht ausgewählt ist (beispielsweise nicht HIGH), die Spannung an dem Gatter des Durchlasstransistors 108 ähnlich der Spannung der Wortleitung 106, weil sich das erste Widerstandselement im Hochwiderstandszustand HRS befindet, während über dem zweiten Widerstandselement 104 eine kleine Spannung abfällt, weil es sich in einem Niedrigwiderstandszustand LRS befindet.
  • Während einer Leseoperation, wenn die Wortleitung 106 nicht ausgewählt ist (beispielsweise nicht HIGH, sondern geerdet), aber die Bitleitung 110 ausgewählt ist (beispielsweise nicht HIGH, aber geerdet), ist die Spannung an dem Gatter des Durchlasstransistors 112 null. Somit befindet sich der Durchlasstransistor 112 in einem OFF-Zustand während einer Leseoperation, und der Ausgang 116 stellt keinen Lesestrom bereit.
  • Während einer Leseoperation, bei der sowohl die Wortleitung 106 als auch die Bitleitung 110 nicht ausgewählt sind (beispielsweise nicht HIGH), ist die Spannung an dem Gatter des Durchlasstransistors 112 null, weil das zweite Widerstandselement 104 sich in einem Niedrigwiderstandszustand LRS befindet, was der Spannung an dem Gatter des Durchlasstransistors 112 ermöglicht, enger an der der Wortleitung 106 zu sein. Somit befindet sich der Durchlasstransistor 112 in einem OFF-Zustand während einer Leseoperation und der Ausgang 116 stellt keinen Lesestrom bereit.
  • In einer Hinsicht gemäß einiger Ausführungsformen beschreibt die Beschreibung ein Nicht-flüchtiger-Speichergerät. Das Nicht-flüchtiger-Speichergerät umfasst ein erstes Widerstandselement, das zwischen einen gemeinsamen Knoten und eine Bitleitung gekoppelt ist, ein zweites Widerstandselement, dass zwischen den gemeinsamen Knoten und eine Wortleitung gekoppelt ist, und einen Durchlasstransistor, der ein Gatter aufweist, das an den gemeinsamen Knoten angekoppelt ist, einen ersten Knoten, der an eine Referenzspannung gekoppelt ist, und einen zweiten Knoten, der an einen Ausgang gekoppelt ist. In einigen Ausführungsformen ist die Wortleitung orthogonal zur Bitleitung.
  • In einigen Ausführungsformen ist wenigstens eines von (I) dem ersten Widerstandselement und (II) dem zweiten Widerstandselement eine Zelle variablen Widerstands. In einigen Ausführungsformen ist jedes von erstem und zweitem Widerstandselement eine Zelle variablen Widerstands. In einigen Ausführungsformen weist das erste Widerstandselement eine erste Polarität und das zweite Widerstandselement eine zweite Polarität auf, die sich von der ersten Polarität unterscheidet. In einigen Ausführungsformen ist die erste Polarität der zweiten Polarität entgegengesetzt. In einigen Ausführungsformen umfasst das erste Widerstandselement Material, das sich von dem Material des zweiten Widerstandselements unterscheidet. In einigen Ausführungsformen weisen das erste Widerstandselement und das zweite Widerstandselement entgegengesetzte Polaritäten auf. In einigen Ausführungsformen umfasst das erste Widerstandselementc Pt/Ta2O5/TaOx/Ir. In einigen Ausführungsformen umfasst das zweite Widerstandselement Ir/TaOx/Ta2O5/Pt. Insbesondere umfasst in einigen Ausführungsformen das erste Widerstandselement Pt/Ta2O5/TaOx/Ir während das zweite Widerstandselement Ir/TaOx/Ta2O5/Pt umfasst.
  • In einigen Ausführungsformen wird ein Bit, dass in dem Nichtflüchtiger-Speichergerät gespeichert ist, während einer Leseoperation nicht zerstört.
  • In einigen Ausführungsformen ist der Durchlasstransistor dazu konfiguriert, während einer Skalierungsoperation linear mit dem ersten und dem zweiten Widerstandselement eskaliert zu werden.
  • In einigen Ausführungsformen befindet sich die Bitleitung in einer ersten Metallschicht, das erste Widerstandselement ist zwischen die erste Metallschicht und eine zweite Metallschicht gekoppelt, wobei die zweite Metallschicht eine höhere Metallschicht ist als die erste Metallschicht, und das zweite Widerstandselement ist zwischen die zweite Metallschicht und eine dritte Metallschicht gekoppelt, wobei die dritte Metallschicht eine höhere Metallschicht ist als die zweite Metallschicht. In einigen Ausführungsformen ist das zweite Widerstandselement oben auf das erste Widerstandselement draufgestapelt.
  • In einigen Ausführungsformen haben das erste und das zweite Widerstandselement eine Komplementärschalterkonfiguration.
  • In einigen Ausführungsformen sind das erste und das zweite Widerstandselement dazu konfiguriert, dass das eine gesetzt [SET] wird, während zugleich das andere zurückgesetzt [RESET] wird.
  • In einigen Ausführungsformen weist der Durchlasstransistor Dimensionen auf, die auf einem Lesestrom an dem Ausgang basieren.
  • In einigen Ausführungsformen basiert eine Spannung V_GATE an dem Gatter des Durchlasstransistors auf einer Spannung V_WL an der Wortleitung, einer Spannung V_BL an der Bitleitung, einem Widerstand R_1 des ersten Widerstandselement, und einem Widerstand R_2 des zweiten Widerstandselements, wobei V_GATE = (V_WL – V_BL)(R_1/(R_1 + R_2)), wobei Unterstreichungszeichen tiefgestellte Zeichen anzeigen, d. h. dieselbe Gleichung ist hierin auch geschrieben:
    Figure DE102015103223A1_0003
  • In einigen Ausführungsformen ist das Speichergerät dazu konfiguriert, eine ”1” zu speichern, wenn eine erste Programmierspannung an der Wortleitung anliegt und eine zweite Programmierspannung an der Bitleitung anliegt. In einigen Ausführungsformen sind ferner die erste und die zweite Programmierspannung von gleicher Größe, die erste Programmierspannung ist positiv und die zweite Programmierspannung ist negativ.
  • In einigen Ausführungsformen ist das Speichergerät dazu eingerichtet, eine ”0” zu speichern, wenn eine zweite Programmierspannung an der Wortleitung anliegt und eine erste Programmierspannung an der Bitleitung anliegt. In einigen Ausführungsformen sind ferner die erste und zweite Programmierspannung von gleicher Größe, die erste Programmierspannung ist positiv, und die zweite Programmierspannung ist negativ.
  • In einer Hinsicht gemäß einiger Ausführungsformen beschreibt diese Beschreibung eine feldprogrammierbare Gatterrasteranordnung (FPGA), die das Nichtflüchtiger-Speichergerät wie oben beschrieben umfasst.
  • In einer Hinsicht gemäß einiger Ausführungsformen beschreibt diese Beschreibung ein Verfahren zum Herstellen eines nichtflüchtigen Speichers. Das Verfahren umfasst Koppeln eines ersten Widerstandselements zwischen einen gemeinsamen Knoten und eine Bitleitung, Koppeln eines zweiten Widerstandselements zwischen den gemeinsamen Knoten und eine Wortleitung, Koppeln eines Gatters eines Durchlasstransistors an den gemeinsamen Knoten, Koppeln eines ersten Knotens des Durchlasstransistors an eine Referenzspannung, und Koppeln eines zweiten Knotens des Durchlasstransistors an einen Ausgang. Einige Ausführungsformen des Verfahrens umfassen Ausrichten der Wortleitung, um zu der Bitleitung orthogonal zu sein. In einigen Ausführungsformen ist wenigstens eines von (I) dem ersten Widerstandselement und (II) dem zweiten Widerstandselement eine Zelle variablen Widerstands. Einige Ausführungsformen des Verfahrens umfassen ferner Konfigurieren des nichtflüchtigen Speichers, so dass während einer Schreiboperation eines durchgeführt wird: (I) ein Setzen [SET] an dem ersten Widerstandselement und gleichzeitig ein Zurücksetzen RESET an dem zweiten Widerstandselement, und (II) ein Zurücksetzen RESET an dem ersten Widerstandselement und gleichzeitig ein Setzen SET an dem zweiten Widerstandselement.
  • Einige Ausführungsformen des Verfahrens umfassen ferner Konfigurieren des nichtflüchtigen Speichers, um: eine ”1” in dem Speicher zu speichern, wenn eine erste Programmierspannung an die Wortleitung angelegt ist, während eine zweite Programmierspannung an die Bitleitung angelegt ist, und eine ”0” in dem Speicher zu speichern, wenn die zweite Programmierspannung an die Wortleitung angelegt ist, während die erste Programmierspannung an die Bitleitung angelegt ist. In einigen Ausführungsformen sind die erste Programmierspannung und die zweite Programmierspannung von gleicher Größe, aber entgegengesetzter Polarität, und die erste Programmierspannung ist positiv und die zweite Programmierspannung ist negativ.
  • Während das Vorstehende in Verbindung mit beispielhaften Ausführungsformen beschrieben wurde, wird man verstehen, dass der Begriff ”beispielhaft” lediglich ”zum Beispiel” bedeuten soll, nicht jedoch das Beste oder optimal. Dementsprechend ist beabsichtigt, dass die Offenbarung Alternativen, Modifikationen und Äquivalente umfasst, die im Umfang der Offenbarung liegen können.
  • Obwohl hierin spezielle Ausführungsformen dargestellt und beschrieben sind, wird der Durchschnittsfachmann verstehen, dass eine Vielzahl von anderen und/oder äquivalenten Implementierungen für die speziellen Ausführungsformen substituiert werden können, die gezeigt und beschrieben sind, ohne den Umfang der vorliegenden Offenbarung zu verlassen. Diese Offenbarung soll jegliche Adaptionen oder Variationen der speziellen Ausführungsformen abdecken, die hierin erläutert sind. Beispielsweise kann jedes Signal, das hierin erläutert ist, skaliert, gepuffert, skaliert und gepuffert, in eine andere Größe (beispielsweise Spannung, Strom, Ladung, Zeit usw.) umgewandelt, oder in einen anderen Zustand (beispielsweise von HIGH nach LOW und von LOW nach HIGH) umgewandelt werden, ohne das zugrundeliegende Steuerungsverfahren substantiell zu ändern. Wie oben erläutert wurde können ferner bipolare Transistoren (beispielsweise PNP oder in NPN) anstelle von MOS-Transistoren verwendet werden. Ein PNP kann anstelle eines NPN verwendet werden, und ein PMOS kann anstelle eines NMOS verwendet werden. Dementsprechend ist beabsichtigt, dass die Offenbarung lediglich durch die beigefügten Ansprüche beschränkt ist.

Claims (10)

  1. Ein Nichtflüchtiger-Speichergerät, umfassend: ein erstes Widerstandselement, das zwischen einen gemeinsamen Knoten und eine Bitleitung gekoppelt ist; ein zweites Widerstandselement, das zwischen den gemeinsamen Knoten und eine Wortleitung gekoppelt ist; und einen Durchlasstransistor, bei dem ein Gatter an den gemeinsamen Knoten gekoppelt ist, ein erster Knoten an eine Referenzspannung gekoppelt ist, und ein zweiter Knoten an einen Ausgang gekoppelt ist, wobei die Wortleitung zu der Bitleitung orthogonal ist.
  2. Das Nichtflüchtiger-Speichergerät gemäß Anspruch 1, wobei: jedes von erstem und zweitem Widerstandselement eine Zelle variablen Widerstands ist; das erste Widerstandselement eine erste Polarität aufweist und das zweite Widerstandselement eine zweite Polarität aufweist; und die erste Polarität der zweiten Polarität entgegengesetzt ist.
  3. Das Nichtflüchtiger-Speichergerät gemäß Anspruch 2, wobei das erste Widerstandselement Material umfasst, das von dem zweiten Widerstandselement verschieden ist.
  4. Das Nichtflüchtiger-Speichergerät gemäß Anspruch 2, wobei: das erste Widerstandselement Pt/Ta2O5/TaOx/Ir umfasst; und das zweite Widerstandselement Ir/TaOx/Ta2O5/Pt umfasst.
  5. Das Nichtflüchtiger-Speichergerät gemäß einem der Ansprüche 1 bis 4, wobei der Durchlasstransistor dazu konfiguriert ist, während einer Skalierungsoperation linear mit dem ersten und dem zweiten Widerstandselement zu skaliert zu werden.
  6. Das Nichtflüchtiger-Speichergerät nach einem der Ansprüche 1 bis 5, wobei: die Bitleitung sich in einer ersten Metallschicht befindet; das erste Widerstandselement zwischen die erste Metallschicht und eine zweite Metallschicht gekoppelt ist, wobei die zweite Metallschicht eine höhere Metallschicht ist als die erste Metallschicht; und das zweite Widerstandselement zwischen die zweite Metallschicht und eine dritte Metallschicht gekoppelt ist, wobei die dritte Metallschicht eine höhere Metallschicht ist als die zweite Metallschicht.
  7. Das Nichtflüchtiger-Speichergerät nach einem der Ansprüche 1 bis 6, wobei eine Spannung VGATE an dem Gatter des Durchlasstransistors basiert auf: einer Spannung VWL auf der Wortleitung; einer Spannung VBL auf der Bitleitung; einem Widerstand R1 des ersten Widerstandselements; und einem Widerstand R2 des zweiten Widerstandselements, wobei:
    Figure DE102015103223A1_0004
  8. Das Nichtflüchtiger-Speichergerät nach einem der Ansprüche 1 bis 7, wobei das Speichergerät dazu konfiguriert ist, wenigstens eines zu tun von: Speichern einer ”1”, wenn die Wortleitung auf eine erste Programmierspannung gesetzt ist und die Bitleitung auf eine zweite Programmierspannung gesetzt ist, und Speichern einer ”0”, wenn die Wortleitung auf eine zweite Programmierspannung gesetzt ist und die Bitleitung auf eine erste Programmierspannung gesetzt ist, und wobei die erste und die zweite Programmierspannung von gleicher Größe sind, die erste Programmierspannung positiv ist und die zweite Programmierspannung negativ ist.
  9. Eine feldprogrammierbare Gatterrasteranordnung (FPGA), die das Nichtflüchtiger-Speichergerät nach einem der vorstehenden Ansprüche umfasst.
  10. Ein Verfahren zum Erzeugen eines nichtflüchtigen Speichers, umfassend: Koppeln eines ersten Widerstandselements zwischen einen gemeinsamen Knoten und eine Bitleitung; Koppeln eines zweiten Widerstandselements zwischen den gemeinsamen Knoten und eine Wortleitung; Koppen eines Gatters eines Durchlasstransistors an den gemeinsamen Knoten; Koppeln eines ersten Knotens des Durchlasstransistors an eine Referenzspannung; Koppeln eines zweiten Knotens des Durchlasstransistors an einen Ausgang; und Ausrichten der Wortleitung, um orthogonal zur Bitleitung zu verlaufen.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9589636B1 (en) * 2015-09-22 2017-03-07 Arm Ltd. Method, system and device for complementary non-volatile memory device operation
WO2017111812A1 (en) * 2015-12-26 2017-06-29 Intel Corporation Rram based complimentary switch for crosspoint memory applications
US9887006B1 (en) * 2016-10-24 2018-02-06 Infineon Technologies Ag Nonvolatile memory device
WO2018182742A1 (en) * 2017-03-31 2018-10-04 Intel Corporation Computation unit composed of stacked resistive elements

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002032988A (ja) * 2000-07-18 2002-01-31 Mitsubishi Electric Corp 内部電圧発生回路
JP4783002B2 (ja) 2004-11-10 2011-09-28 株式会社東芝 半導体メモリ素子
US7411244B2 (en) * 2005-06-28 2008-08-12 Chih-Hsin Wang Low power electrically alterable nonvolatile memory cells and arrays
WO2009119533A1 (ja) * 2008-03-25 2009-10-01 日本電気株式会社 半導体記憶装置、メモリセルアレイ、半導体記憶装置の製造方法および駆動方法
US7983065B2 (en) * 2009-04-08 2011-07-19 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines
US8384356B2 (en) 2009-09-25 2013-02-26 Qi Deng Self contained power source
KR20110074359A (ko) * 2009-12-24 2011-06-30 삼성전자주식회사 저항성 메모리 소자 및 그 제조방법
JP5032611B2 (ja) 2010-02-19 2012-09-26 株式会社東芝 半導体集積回路
US9013911B2 (en) * 2011-06-23 2015-04-21 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8803519B2 (en) * 2011-07-29 2014-08-12 Seagate Technology Llc Enhanced magnetic sensor biasing yoke
US8754671B2 (en) * 2011-07-29 2014-06-17 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
KR101282884B1 (ko) * 2012-03-20 2013-07-17 광운대학교 산학협력단 상보성 멤리스터 구동 회로 및 상보성 멤리스터의 제어 방법
US9196356B2 (en) * 2013-03-14 2015-11-24 Globalfoundries Singapore Pte. Ltd. Stackable non-volatile memory

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US9502468B2 (en) 2016-11-22

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