DE102015102272A1 - Halbleitervorrichtung mit einem dielektrischen Material - Google Patents

Halbleitervorrichtung mit einem dielektrischen Material Download PDF

Info

Publication number
DE102015102272A1
DE102015102272A1 DE102015102272.9A DE102015102272A DE102015102272A1 DE 102015102272 A1 DE102015102272 A1 DE 102015102272A1 DE 102015102272 A DE102015102272 A DE 102015102272A DE 102015102272 A1 DE102015102272 A1 DE 102015102272A1
Authority
DE
Germany
Prior art keywords
semiconductor wafer
dielectric material
carrier
semiconductor
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102015102272.9A
Other languages
English (en)
Inventor
Bernhard Goller
Eva-Maria Hess
Edward Fuergut
Christian Schweiger
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102015102272A1 publication Critical patent/DE102015102272A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2401—Structure
    • H01L2224/24011—Deposited, e.g. MCM-D type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24105—Connecting bonding areas at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/245—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82106—Forming a build-up interconnect by subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/201—Temperature ranges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/201—Temperature ranges
    • H01L2924/20108—Temperature range 300 C=<T<350 C, 573.15K =<T< 623.15K
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/201—Temperature ranges
    • H01L2924/20109—Temperature range 350 C=<T<400 C, 623.15K =<T< 673.15K
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/201—Temperature ranges
    • H01L2924/2011—Temperature range 400 C=<T<450 C, 673.15K =<T< 723.15K
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/201—Temperature ranges
    • H01L2924/20111—Temperature range 450 C=<T<500 C, 723.15K =<T< 773.15K
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/206—Length ranges
    • H01L2924/2064—Length ranges larger or equal to 1 micron less than 100 microns
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/206—Length ranges
    • H01L2924/20641—Length ranges larger or equal to 100 microns less than 200 microns
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/206—Length ranges
    • H01L2924/20642—Length ranges larger or equal to 200 microns less than 300 microns

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Dicing (AREA)

Abstract

Ein Verfahren zum Herstellen einer Halbleitervorrichtung umfasst das Bereitstellen eines Trägers und eines Halbleiterwafers, der eine erste Seite und eine der ersten Seite gegenüberliegende zweite Seite aufweist. Das Verfahren umfasst das Aufbringen eines dielektrischen Materials auf den Träger oder den Halbleiterwafer und das Verbinden des Halbleiterwafers mit dem Träger über das dielektrische Material. Das Verfahren umfasst das Verarbeiten des Halbleiterwafers und das Entfernen des Trägers vom Halbleiterwafer, sodass das dielektrische Material auf dem Halbleiterwafer erhalten bleibt, um eine Halbleitervorrichtung bereitzustellen, die das dielektrische Material umfasst.

Description

  • Ein Halbleiterwafer kann an einem temporären Waferträger befestigt werden, um den Halbleiterwafer während der Verarbeitung zu tragen. Der Waferträger verringert oder beseitigt ein Biegen des Halbleiterwafers während der Verarbeitung, ermöglicht die Dünnung des Halbleiterwafers und anderer Rückseitenverfahren, und vereinfacht die Handhabung des Halbleiterwafers, insbesondere bei ultradünnen Wafern. Wenn die Verarbeitung des Halbleiterwafers abgeschlossen ist, wird der Waferträger entfernt. In anderen Verfahren wird der Waferträger nicht entfernt und wird ein Teil der endgültigen Halbleitervorrichtung, die aus dem Halbleiterwafer hergestellt wird. Typischerweise wird eine temporäre Kleberschicht verwendet, um den Halbleiterwafer an dem Waferträger zu befestigen. Die temporäre Kleberschicht ist jedoch temperaturempfindlich. Beispielsweise hat eine typische temporäre Kleberschicht eine Verarbeitungsgrenze von zwei Stunden bei 250 °C. Daher werden die Verfahren, die der Verbindung oder haftschlüssigen Verbindung des Halbleiterwafers mit dem Waferträger folgen, angepasst, um innerhalb der Temperaturgrenzen der Kleberschicht zu bleiben. Die angepassten Verfahren haben erhebliche Einschränkungen in Bezug auf Qualität, Ertrag, Leistung und Produktivität.
  • Aus diesen und anderen Gründen besteht eine Notwendigkeit für die vorliegende Erfindung.
  • Eine Ausführungsform stellt ein Verfahren zum Herstellen einer Halbleitervorrichtung bereit, die das Bereitstellen eines Trägers und eines Halbleiterwafers, der eine erste Seite und eine der ersten Seite entgegengesetzte zweite Seite aufweist, umfasst. Das Verfahren umfasst das Aufbringen eines dielektrischen Materials auf dem Träger oder dem Halbleiterwafer und das Verbinden oder haftschlüssige Verbinden des Halbleiterwafers mit dem Träger über das dielektrische Material. Das Verfahren umfasst das Verarbeiten des Halbleiterwafers und das Entfernen des Trägers vom Halbleiterwafer, sodass das dielektrische Material auf dem Halbleiterwafer erhalten bleibt, um eine Halbleitervorrichtung bereitzustellen, die das dielektrische Material umfasst.
  • Die beiliegenden Zeichnungen sind eingeschlossen, um ein näheres Verständnis der Ausführungsformen zu bieten und sind in diese Beschreibung aufgenommen und Teil davon. Die Zeichnungen veranschaulichen Ausführungsformen und dienen gemeinsam mit der Beschreibung der Erklärung der Prinzipien der Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen werden leicht erkennbar sein, wenn sie durch den Verweis auf die folgende detaillierte Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind nicht notwendigerweise relativ zueinander maßstabsgetreu. Ähnliche Bezugszeichen bezeichnen entsprechende ähnliche Teile.
  • 1A veranschaulicht eine Querschnittansicht einer Ausführungsform einer Halbleitervorrichtung.
  • 1B veranschaulicht eine Querschnittansicht einer weiteren Ausführungsform einer Halbleitervorrichtung.
  • 1C veranschaulicht eine Querschnittansicht einer weiteren Ausführungsform einer Halbleitervorrichtung.
  • 2 veranschaulicht eine Querschnittansicht einer Ausführungsform eines Waferträgers.
  • 3A veranschaulicht eine Querschnittansicht einer Ausführungsform des Waferträgers und einer dielektrischen Materialschicht.
  • 3B veranschaulicht eine Querschnittansicht einer Ausführungsform eines Halbleiterwafers und einer dielektrischen Materialschicht.
  • 4 veranschaulicht eine Querschnittansicht einer Ausführungsform des Waferträgers, der über die dielektrische Materialschicht haftschlüssig mit dem Halbleiterwafer verbunden ist.
  • 5 veranschaulicht eine Querschnittansicht einer Ausführungsform des Halbleiterwafers, der nach der Verarbeitung haftschlüssig mit dem Waferträger verbunden ist.
  • 6 veranschaulicht eine Querschnittansicht einer Ausführungsform des Halbleiterwafers und der dielektrischen Materialschicht nach der Entfernung des Waferträgers.
  • 7 veranschaulicht eine Querschnittansicht einer Ausführungsform einer Vielzahl an Halbleitervorrichtungen einschließlich einer dielektrischen Materialschicht nach Vereinzelung.
  • 8 veranschaulicht eine Querschnittansicht einer Ausführungsform einer Vielzahl an Halbleiterchips, die nach der Verarbeitung haftschlüssig mit einem Waferträger verbunden sind.
  • 9 veranschaulicht eine Querschnittansicht einer Ausführungsform der Vielzahl an Halbleiterchips, die nach dem Auftragen einer dielektrischen Materialschicht auf die Vielzahl der Halbleiterchips haftschlüssig mit dem Waferträger verbunden sind.
  • 10 veranschaulicht eine Querschnittansicht einer Ausführungsform der Vielzahl an Halbleiterchips und der dielektrischen Materialschichten nach der Entfernung des Waferträgers.
  • 11 veranschaulicht eine Querschnittansicht einer Ausführungsform einer Vielzahl an Halbleitervorrichtungen, einschließlich dielektrischen Materialschichten nach Vereinzelung.
  • 12 veranschaulicht eine Querschnittansicht einer Ausführungsform eines Waferträgers und einer Opfertrennmaterialschicht.
  • 13 veranschaulicht eine Querschnittansicht einer Ausführungsform des Waferträgers, der Opfertrennmaterialschicht und einer dielektrischen Materialschicht.
  • 14 veranschaulicht eine Querschnittansicht einer Ausführungsform des Waferträgers, der über die dielektrische Materialschicht haftschlüssig mit einem Halbleiterwafer verbunden ist.
  • 15 veranschaulicht eine Querschnittansicht einer Ausführungsform des Halbleiterwafers, der nach der Verarbeitung haftschlüssig mit dem Waferträger verbunden ist.
  • 16 veranschaulicht eine Querschnittansicht einer Ausführungsform des Entfernens des Waferträgers durch Zersetzung der Opfertrennmaterialschicht.
  • 17 veranschaulicht eine Querschnittansicht einer Ausführungsform eines Halbleiterwafers, der Metallkontakte umfasst, die elektrisch mit aktiven Bereichen des Halbleiterwafers gekoppelt sind.
  • 18 veranschaulicht eine Querschnittansicht einer Ausführungsform des Halbleiterwafers und einer dielektrischen Materialschicht.
  • 19 veranschaulicht eine Querschnittansicht einer Ausführungsform des Halbleiterwafers, der über die dielektrische Materialschicht haftschlüssig mit einem Waferträger verbunden ist.
  • 20 veranschaulicht eine Querschnittansicht einer Ausführungsform des Halbleiterwafers, der nach der Verarbeitung haftschlüssig mit dem Waferträger verbunden ist.
  • 21 veranschaulicht eine Querschnittansicht einer Ausführungsform des Halbleiterwafers und des dielektrischen Materials nach der Entfernung des Waferträgers.
  • 22 veranschaulicht eine Querschnittansicht einer Ausführungsform einer Vielzahl an Halbleitervorrichtungen, die nach der Vereinzelung eine dielektrische Materialschicht umfassen.
  • 23 veranschaulicht eine Querschnittansicht einer Ausführungsform einer Anordnung von Halbleitervorrichtungen nach dem Anbringen der Halbleitervorrichtungen an einen Vorrichtungsträger und der Strukturierung der dielektrischen Materialschicht.
  • 24 veranschaulicht eine Querschnittansicht einer Ausführungsform der Anordnung von Halbleitervorrichtungen nach der Metallisierung.
  • In der folgenden detaillierten Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen durch Veranschaulichung spezifische Ausführungsformen gezeigt werden, in welchen die Offenbarung durchgeführt werden kann. In dieser Hinsicht wird Richtungsterminologie wie „obere“, „untere“, „vordere“, „hintere“, „führende“, „nachfolgende“ etc. in Bezug auf die Ausrichtung der beschriebenen Figur(en) verwendet. Da Komponenten der Ausführungsformen in mehreren unterschiedlichen Ausrichtungen positioniert werden können, wird die Richtungsterminologie für den Zweck der Veranschaulichung verwendet und ist keineswegs einschränkend. Es soll ersichtlich sein, dass andere Ausführungsformen verwendet werden können und dass strukturelle oder logische Änderungen gemacht werden können, ohne vom Konzept der vorliegenden Offenbarung abzuweichen. Die folgende detaillierte Beschreibung soll daher nicht in einschränkendem Sinne aufgefasst werden, und das Konzept der vorliegenden Offenbarung wird durch die beiliegenden Patentansprüche festgelegt.
  • Es soll verstanden werden, dass die Merkmale der verschiedenen hierin beschriebenen beispielhaften Ausführungsformen miteinander kombiniert werden können, wenn es nicht spezifisch anders angemerkt ist.
  • Wie hierin verwendet soll der Begriff „elektrisch gekoppelt“ nicht bedeuten, dass die Elemente direkt aneinander gekoppelt sein müssen, und es können dazwischenliegende Elemente zwischen den „elektrisch gekoppelten“ Elementen bereitgestellt sein.
  • 1A veranschaulicht eine Querschnittansicht einer Ausführungsform einer Halbleitervorrichtung 100. Die Halbleitervorrichtung 100 umfasst einen Halbleiterchip 102 und eine dielektrische Materialschicht 104 über dem Halbleiterchip. Die dielektrische Materialschicht 104 wird während der Herstellung der Halbleitervorrichtung 100 verwendet, um den Halbleiterwafer, aus dem der Halbleiterchip 102 hergestellt wird, mit einem Waferträger zur Verarbeitung zu verbinden oder haftschlüssig zu verbinden. Wenn die Verarbeitung des Halbleiterwafers abgeschlossen ist, wird der Waferträger entfernt und der Halbleiterwafer wird vereinzelt, um den Halbleiterchip 102 bereitzustellen. Die dielektrische Materialschicht 104 bleibt auf dem Halbleiterchip 102 bestehen, um zumindest einen Teil der Halbleitervorrichtung 100 bereitzustellen.
  • Die dielektrische Materialschicht 104 schützt die Oberfläche des Halbleiterchips 102. Die dielektrische Materialschicht 104 besteht aus einem Polymer, Epoxy (z. B. Gussmasse), Silicium, Polyimid, Cyanester, Bismalinimid (BMI) oder einem anderen geeigneten dielektrischen Material, das mit einem Waferträger verbunden oder haftschlüssig verbunden werden kann und zumindest einen Teil der Halbleitervorrichtung 100 bereitstellt. Das dielektrische Material kann ein Füllmaterial umfassen, wie SiO2, Al2O3, Si3N4, BrN, SiC, AlN, Diamant oder ein anderes geeignetes Material. Das dielektrische Material kann als Flüssigkeit, Granulat oder Plättchen aufgebracht werden, einschließlich ein feiner Füllstoff oder Glasfaser oder eine Kombination davon. In einem Beispiel ist das dielektrische Material 104 ein wärmeleitfähiges Isolationsmaterial. Der Halbleiterchip 102 ist ein Leistungshalbleiterchip, wie ein Transistor oder eine Diode, ein logischer Halbleiterchip, ein Kommunikationshalbleiterchip oder ein anderer geeigneter Halbleiterchip.
  • 1B veranschaulicht eine Querschnittansicht einer weiteren Ausführungsform einer Halbleitervorrichtung 110. Die Halbleitervorrichtung 110 umfasst einen Halbleiterchip 112, eine dielektrische Materialschicht 114, Metallkontakte 116 und eine Umverteilungsschicht (engl. redistribution layer, RDL) 118. Die RDL 118 ist elektrisch durch die Metallkontakte 116 mit dem Halbleiterchip 112 gekoppelt. Bevor die RDL 118 gebildet wird, wird die dielektrische Materialschicht 114 während der Herstellung der Halbleitervorrichtung 110 verwendet, um den Halbleiterwafer, aus dem der Halbleiterchip 112 hergestellt wird, zur Verarbeitung mit einem Waferträger haftschlüssig zu verbinden.
  • Wenn die Verarbeitung des Halbleiterwafers vollständig ist, wird der Waferträger entfernt und der Halbleiterwafer wird vereinzelt, um den Halbleiterchip 112 mit Metallkontakten 116 bereitzustellen. Die dielektrische Materialschicht 114 bleibt auf dem Halbleiterchip 112 und den Metallkontakten 116 bestehen, um zumindest einen Teil der Halbleitervorrichtung 110 bereitzustellen. Die dielektrische Materialschicht 114 schützt die Oberfläche des Halbleiterchips 112. Die dielektrische Materialschicht 114 ist strukturiert, um Öffnungen für die Metallkontakte 116 bereitzustellen. Die RDL 118 wird in den Öffnungen und auf der Oberseite der dielektrischen Materialschicht 114 gebildet, um die Halbleitervorrichtung 110 bereitzustellen. Die RDL 118 und die Metallkontakte 116 bestehen aus Cu, Al, Au, Ag, W und/oder anderen geeigneten Metallen.
  • Die dielektrische Materialschicht 114 besteht aus einem Polymer, Epoxy (z. B. Gussmasse), Silicium, Polyimid, Cyanester, Bismalinimid (BMI) oder einem anderen geeigneten dielektrischen Material, das mit einem Waferträger haftschlüssig verbunden werden kann und zumindest einen Teil der Halbleitervorrichtung 110 bereitstellt. Der Halbleiterchip 112 ist ein Leistungshalbleiterchip, wie ein Transistor oder eine Diode, ein logischer Halbleiterchip, ein Kommunikationshalbleiterchip oder ein weiterer geeigneter Halbleiterchip.
  • 1C veranschaulicht eine Querschnittansicht einer weiteren Ausführungsform einer Halbleitervorrichtung 120. Die Halbleitervorrichtung 120 umfasst einen Halbleiterchip 122, eine dielektrische Materialschicht 124, Metallkontakte 126, RDL-Teile 128a und 128b (gemeinsam als RDL 128 bezeichnet) und Rückseitenmetall 130. Der RDL-Teil 128a ist elektrisch mit dem Rückseitenmetall 130 gekoppelt. Der RDL-Teil 128b ist elektrisch durch die Metallkontakte 126 mit dem Halbleiterchip 122 gekoppelt. Bevor die RDL 128 gebildet wird, wird die dielektrische Materialschicht 124 während der Herstellung der Halbleitervorrichtung 120 verwendet, um den Halbleiterwafer, aus dem der Halbleiterchip 122 hergestellt wird, zur Verarbeitung mit einem Waferträger haftschlüssig zu verbinden.
  • Wenn die Verarbeitung des Halbleiterwafers vollständig ist, wird der Waferträger entfernt und der Halbleiterwafer wird vereinzelt, um den Halbleiterchip 122 mit Metallkontakten 126 bereitzustellen. In einer Ausführungsform wird während der Verarbeitung Rückseitenmetall 130 gebildet. In einer weiteren Ausführungsform wird der Halbleiterchip 122 nach der Vereinzelung an einem metallischen Leiterrahmen (engl. leadframe) oder Träger befestigt, um Rückseitenmetall 130 bereitzustellen. Die dielektrische Materialschicht 124 bleibt auf dem Halbleiterchip 122 und den Metallkontakten 126 bestehen, um zumindest einen Teil der Halbleitervorrichtung 122 bereitzustellen. Die dielektrische Materialschicht 124 schützt die Oberfläche des Halbleiterchips 122. Die dielektrische Materialschicht 124 ist strukturiert, um eine Öffnung für das Rückseitenmetall 130 und Öffnungen für die Metallkontakte 126 bereitzustellen. Die RDL 128 wird in den Öffnungen und auf der Oberseite der dielektrischen Materialschicht 124 gebildet, um die Halbleitervorrichtung 120 bereitzustellen. Die RDL 128, die Metallkontakte 126 und das Rückseitenmetall 130 bestehen aus Cu, Al, Au, Ag, W und/oder anderen geeigneten Metallen.
  • Die dielektrische Materialschicht 124 besteht aus einem Polymer, Epoxy (z. B. Gussmasse), Silicium, Polyimid, Cyanester, Bismalinimid (BMI) oder einem anderen geeigneten dielektrischen Material, das mit einem Waferträger haftschlüssig verbunden werden kann und zumindest einen Teil der Halbleitervorrichtung 120 bereitstellt. Der Halbleiterchip 122 ist ein Leistungshalbleiterchip, der einen vertikalen Strompfad zwischen den Kontakten 126 und dem Rückseitenmetall 130 aufweist, wie ein Transistor oder eine Diode. Die folgenden 2–7 veranschaulichen eine Ausführungsform eines Verfahrens zum Herstellen einer Halbleitervorrichtung, wie die zuvor beschriebene und in Bezug auf 1A veranschaulichte Halbleitervorrichtung 100.
  • 2 veranschaulicht eine Querschnittansicht einer Ausführungsform eines Waferträgers 200. Der Waferträger 200 umfasst einen Glaswaferträger, einen Harzwaferträger, einen Halbleiterwaferträger (z. B. Silicium), einen Keramikwaferträger, einen Metallwaferträger oder einen anderen geeigneten Waferträger, der mit einem Halbleiterwafer durch Verwendung von einer dielektrischen Materialschicht haftschlüssig verbunden werden kann. In einem Beispiel hat der Waferträger 200 eine Dicke zwischen 0,2 mm und 1,0 mm. In einer Ausführungsform ist der Waferträger 200 wiederverwendbar. In anderen Ausführungsformen wird der Waferträger 200 während des Herstellungsprozesses zerstört.
  • 3A veranschaulicht eine Querschnittansicht einer Ausführungsform eines Waferträgers 200 und einer dielektrischen Materialschicht 204. Ein dielektrisches Material, wie ein Polymer, Epoxy (z. B. Gussmasse), Silicium, Polyimid, Cyanester, Bismalinimid (BMI) oder ein anderes geeignetes dielektrisches Material, wird auf die Oberfläche des Waferträgers 200 aufgebracht, um die dielektrische Materialschicht 204 bereitzustellen. Die dielektrische Materialschicht 204 wird auf den Waferträger 200 durch Rotationsbeschichtung (engl. spin coating) (z. B. für Flüssigkeiten mit niedriger Viskosität), Drucken (z. B. für Flüssigkeiten mit niedriger oder mittlerer Viskosität), Laminieren (z. B. für Platten durch Verwendung eines Leiterplatten(PCB)-Verfahrens), Einkapseln (z. B. Spritzpressen (engl. transfer molding) oder Formpressen (engl. compression molding) unter Verwendung einer Flüssigkeit mit hoher Viskosität oder hoher Füllung, eines Granulats oder einer Platte) oder ein anderes geeignetes Verfahren, das auf dem ausgewählten dielektrischen Material basiert. Beispielsweise kann ein Polymer oder Epoxy rotationsbeschichtet werden, während eine Gussmasse (engl. mold compound) auf die Oberfläche des Waferträgers 200 geformt werden kann. In einer Ausführungsform wird die dielektrische Materialschicht 204 mit einer Dicke zwischen 10 μm (Mikrometer) und 200 μm (Mikrometer) aufgebracht. In anderen Ausführungsformen wird die dielektrische Materialschicht 204 mit einer Dicke von mehr als 200 μm (Mikrometer), wie zwischen 500 μm (Mikrometer) und 800 μm (Mikrometer), aufgebracht.
  • In einer Ausführungsform für ein ausgewähltes dielektrisches Material wird die dielektrische Materialschicht 204 nach dem Aufbringen auf den Waferträger 200 einer Ausheizung (engl. pre-bake) ausgesetzt, um alle Lösungsmittel innerhalb der dielektrischen Materialschicht zu entfernen und/oder um die Konsistenz der dielektrischen Materialschicht zu verändern. Die Ausheizung kann bei einer Temperatur zwischen 60 °C und 150 °C durchgeführt werden. In anderen Ausführungsformen für ein ausgewähltes dielektrisches Material ist eine Ausheizung nicht notwendig, da das dielektrische Material keine Lösungsmittel zum Entfernen enthält.
  • 3B veranschaulicht eine Querschnittansicht einer Ausführungsform eines Halbleiterwafers 202a und einer dielektrischen Materialschicht 204. In dieser Ausführungsform wird die dielektrische Materialschicht 204 auf einen Halbleiterwafer 202a statt auf einen Waferträger 200 aufgebracht, wie vorher in Bezug auf 3A beschrieben und veranschaulicht. Der Halbleiterwafer 202a umfasst eine erste Oberfläche 203a auf einer ersten Seite des Halbleiterwafers 202a und eine zweite Oberfläche 203b auf einer der ersten Seite entgegengesetzten zweiten Seite des Halbleiterwafers 202a. In einer Ausführungsform ist die erste Oberfläche 203a die Frontseite oder aktive Oberfläche des Halbleiterwafers 202a und die zweite Oberfläche 203b die Rückseitenoberfläche des Halbleiterwafers 202a. In weiteren Ausführungsformen ist die erste Oberfläche 203a die Rückseite des Halbleiterwafers 202a und die zweite Oberfläche 203b die Frontseite oder aktive Oberfläche des Halbleiterwafers 202a. Die dielektrische Materialschicht 204 wird auf den Halbleiterwafer 202a in ähnlicher Weise aufgebracht, wie die dielektrische Materialschicht 204 auf den Waferträger 200 aufgebracht wird, wie zuvor in Bezug auf 3A beschrieben und veranschaulicht.
  • Obwohl die dielektrische Materialschicht 204 in den 3A und 3B als gleichmäßige Schicht veranschaulicht ist, ist die dielektrische Materialschicht 204 nicht unbedingt gleichmäßig, bis der Halbleiterwafer 202a mit dem Waferträger 200 haftschlüssig verbunden ist, wie unten in Bezug auf 4 beschrieben. Beispielsweise kann eine Gussmasse auf den Mittelpunkt des Waferträgers 200 oder den Mittelpunkt des Halbleiterwafers 202a aufgebracht werden. Die Gussmasse wird sich ausbreiten und während des Haftverbindungsvorgangs eine gleichmäßige dielektrische Materialschicht bilden.
  • 4 veranschaulicht eine Querschnittansicht einer Ausführungsform des Waferträgers 200, der mit dem Halbleiterwafer 202a über die dielektrische Materialschicht 204 haftschlüssig verbunden ist. Der Halbleiterwafer 202a ist mit dem Waferträger 200 haftschlüssig verbunden, indem Druck und Wärme auf den Halbleiterwafer 202a, den Waferträger 200 und die dielektrische Materialschicht 204 angewandt werden. In einer Ausführungsform ist der Halbleiterwafer 202a in einem Vakuum mit dem Waferträger 200 haftschlüssig verbunden. Der Druck und die Wärme, denen der Halbleiterwafer 202a, der Waferträger 200 und die dielektrische Materialschicht 204 ausgesetzt sind, basieren auf dem ausgewählten dielektrischen Material. In einem Beispiel ist der Halbleiterwafer 202a mit dem Waferträger 200 bei einer Temperatur zwischen 100 °C und 250 °C, einem Druck zwischen 10 Bar und 100 Bar und einem Vakuum mit weniger als 50 Millibar haftschlüssig verbunden. Nach der haftschlüssigen Verbindung kontaktiert die dielektrische Materialschicht 204 den Halbleiterwafer 202a direkt und den Waferträger 200 direkt.
  • Die haftschlüssige Verbindung, die durch die dielektrische Materialschicht 204 bereitgestellt ist, hat eine größere Temperaturbeständigkeit als die Temperaturbeständigkeit typischer Klebermaterialien, die für die temporäre haftschlüssige Verbindung von Halbleiterwafern an Waferträger verwendet werden. In einem Beispiel hat die dielektrische Materialschicht 204 eine Temperaturbeständigkeit, die größer als 300 °C oder 350 °C über mehr als zwei Stunden oder größer als 400 °C oder 450 °C über mehr als zwei Stunden ist. Daher können die Verfahren, die der haftschlüssigen Verbindung des Halbleiterwafers 202a mit dem Waferträger 200 folgen, höhere Temperaturen über längere Zeiträume hinweg haben, als wenn ein typisches Klebermaterial für die Anbindung verwendet worden wäre.
  • 5 veranschaulicht eine Querschnittansicht einer Ausführungsform eines Halbleiterwafers 202b, der nach der Verarbeitung einer zweiten Seite des Halbleiterwafers mit einem Waferträger 200 haftschlüssig verbunden ist. Die zweite Seite des Wafers 202a wird verarbeitet, um einen verarbeiteten Wafer 202b bereitzustellen. Die Verarbeitung kann Schleifen, chemisch-mechanisches Polieren (CMP), chemisches Ätzen, Plasmaätzen, Implantationen, Ofen-Schritte, Lithographieschichten (die an der ersten Seite des Halbleiterwafers ausgerichtet sein können), Lasertempern, Metallisierung, Formen und/oder andere geeignete Verfahren umfassen. In einem Beispiel umfasst die Verarbeitung eine Dünnung des Halbleiterwafers durch Schleifen oder CMP, um einen Halbleiterwafer 202b bereitzustellen, der eine Dicke von weniger als 250 μm (Mikrometer) hat. Die Verarbeitung kann Temperaturen umfassen, die größer als 250 °C oder größer als 350 °C über mehr als zwei Stunden sind, ohne die haftschlüssige Verbindung zwischen dem Halbleiterwafer 202b und dem Waferträger 200, die durch die dielektrische Materialschicht 204 bereitgestellt ist, zu zerstören.
  • 6 veranschaulicht eine Querschnittansicht einer Ausführungsform des Halbleiterwafers 202b und der dielektrischen Materialschicht 204, nachdem der Waferträger 200 entfernt wurde. Nach der Verarbeitung wird der Waferträger 200 von der dielektrischen Materialschicht 204 entfernt, so dass die dielektrische Materialschicht 204 auf dem Halbleiterwafer 202b erhalten bleibt. In einem Beispiel wird der Waferträger 200 von der dielektrischen Materialschicht 204 durch ein mechanisches Lösungsverfahren, ein chemisches Lösungsverfahren oder ein anderes geeignetes Lösungsverfahren, bei dem der Waferträger 200 nicht zerstört wird und somit wiederverwendbar ist, entfernt. In einem anderen Beispiel wird der Waferträger 200 durch ein Schleifverfahren oder ein anderes geeignetes Zerstörungsverfahren, bei dem der Waferträger 200 zerstört wird, entfernt. Nach der Entfernung des Waferträgers 200 können zusätzliche Verfahren auf der ersten Seite des Wafers 202b und der dielektrischen Materialschicht 204 durchgeführt werden. In jedem Fall verbleibt zumindest ein Teil der dielektrischen Materialschicht 204 auf dem Halbleiterwafer 202b.
  • 7 veranschaulicht eine Querschnittansicht einer Ausführungsform einer Vielzahl an Halbleitervorrichtungen 210, die nach der Vereinzelung eine dielektrische Materialschicht 204 umfassen. Der Halbleiterwafer 202b wird vereinzelt, um eine Vielzahl an Halbleitervorrichtungen 210 bereitzustellen, die einen Halbleiterchip 202c und eine dielektrische Materialschicht 204 auf dem Halbleiterchip umfassen. Der Halbleiterwafer 202b wird vereinzelt, um durch Sägen, Laserschneiden oder ein anderes geeignetes Verfahren Halbleitervorrichtungen 210 bereitzustellen.
  • Die folgenden 8–11 veranschaulichen eine weitere Ausführungsform eines Verfahrens zum Herstellen einer Halbleitervorrichtung, nachdem ein Halbleiterwafer 202a mit einem Träger 200 haftschlüssig verbunden wurde, wie zuvor in Bezug auf 4 beschrieben und veranschaulicht.
  • 8 veranschaulicht eine Querschnittansicht einer Ausführungsform einer Vielzahl an Halbleiterchips 202c, die nach der Verarbeitung der zweiten Seite des Halbleiterwafers mit dem Waferträger 200 haftschlüssig verbunden werden. In dieser Ausführungsform wird die zweite Seite des Wafers 202a (4) verarbeitet, um eine Vielzahl an getrennten Halbleiterchips 202c bereitzustellen. Die Verarbeitung kann Schleifen, CMP, chemisches Ätzen, Plasmaätzen, Implantationen, Ofen-Schritte, Lithographieschichten (die an der ersten Seite des Halbleiterwafers ausgerichtet sein können), Lasertempern, Metallisierung und/oder andere geeignete Verfahren umfassen. In einem Beispiel umfasst die Verarbeitung eine Dünnung des Halbleiterwafers durch Schleifen oder CMP, um Halbleiterchips 202c bereitzustellen, die eine Dicke von weniger als 250 μm (Mikrometer) haben. Die Verarbeitung kann Temperaturen umfassen, die größer als 250 °C oder größer als 350 °C über mehr als zwei Stunden sind, ohne die haftschlüssige Verbindung zwischen den Halbleiterchips 202c und dem Waferträger 200, die durch die dielektrische Materialschicht 204 bereitgestellt ist, zu zerstören.
  • 9 veranschaulicht eine Querschnittansicht einer Ausführungsform der Vielzahl an Halbleiterchips 202c, die nach dem Aufbringen einer dielektrischen Materialschicht 220 über die Vielzahl der Halbleitervorrichtungen mit dem Waferträger 200 haftschlüssig verbunden sind. Die dielektrische Materialschicht 220 kann sich aus dem gleichen dielektrischen Material wie die dielektrische Materialschicht 204 oder einem unterschiedlichen dielektrischen Material zusammensetzen. Die dielektrische Materialschicht 220 wird auf die freigelegten Teile der dielektrischen Materialschicht 204 und Halbleiterchips 202c durch Rotationsbeschichtung, Drucken, Laminieren, Einkapseln oder ein anderes geeignetes Verfahren, das auf dem ausgewählten dielektrischen Material basiert, aufgebracht. Beispielsweise kann ein Polymer oder Epoxy rotationsbeschichtet werden, während eine Gussmasse auf die freigelegten Teile der dielektrischen Materialschicht 204 und Halbleiterchips 202c geformt werden kann. Obwohl 9 die dielektrische Materialschicht 202 über der zweiten Oberfläche von jedem Halbleiterchip 202c veranschaulicht, kann in weiteren Ausführungsformen die zweite Oberfläche jedes Halbleiterchips 202c freigelegt bleiben, sodass die dielektrische Materialschicht 220 nur zwischen den Seitenwänden der benachbarten Halbleiterchips 202c besteht.
  • 10 veranschaulicht eine Querschnittansicht einer Ausführungsform der Vielzahl an Halbleiterchips 202c und der dielektrischen Materialschichten 204 und 220 nach der Entfernung des Waferträgers 200. Nach der Verarbeitung wird der Waferträger 200 von der dielektrischen Materialschicht 204 entfernt, sodass die dielektrische Materialschicht 204 auf den Halbleiterchips 202c und der dielektrischen Materialschicht 220 verbleibt. In einem Beispiel wird der Waferträger 200 von der dielektrischen Materialschicht 204 durch ein mechanisches Lösungsverfahren, ein chemisches Lösungsverfahren oder ein anderes geeignetes Lösungsverfahren, bei dem der Waferträger 200 nicht zerstört wird und somit wiederverwendbar ist, entfernt. In einem anderen Beispiel wird der Waferträger 200 durch ein Schleifverfahren oder ein anderes geeignetes Zerstörungsverfahren, bei dem der Waferträger 200 zerstört wird, entfernt. Nach der Entfernung des Waferträgers 200 können zusätzliche Verfahren auf der ersten Seite der Halbleiterchips 202c und der dielektrischen Materialschicht 204 durchgeführt werden. In jedem Fall verbleibt jedoch zumindest ein Teil der dielektrischen Materialschicht 204 auf den Halbleiterchips 202c.
  • 11 veranschaulicht eine Querschnittansicht einer Ausführungsform einer Vielzahl an Halbleitervorrichtungen 230, die nach der Vereinzelung dielektrische Materialschichten 204 und 220 umfassen. Die dielektrischen Materialschichten 204 und 220 werden zwischen Halbleiterchips 202c geschnitten, um eine Vielzahl an Halbleitervorrichtungen 230 bereitzustellen, die einen Halbleiterchip 202c und die dielektrischen Materialschichten 204 und 220 auf dem Halbleiterchip umfassen. Die dielektrischen Materialschichten 204 und 220 werden durch Sägen, Laserschneiden oder ein anderes geeignetes Verfahren geschnitten.
  • Die folgenden 12–16 veranschaulichen eine weitere Ausführungsform eines Verfahrens zum Herstellen einer Halbleitervorrichtung, wie die zuvor in Bezug auf 1A beschriebene und veranschaulichte Halbleitervorrichtung 100.
  • 12 veranschaulicht eine Querschnittansicht einer Ausführungsform eines Waferträgers 200 und einer Opfertrennmaterialschicht 240. In dieser Ausführungsform ist der Waferträger 200 ein Glaswaferträger oder ein anderer geeigneter transparenter Waferträger. Ein Opfertrennmaterial wird unter Verwendung eines geeigneten Abscheidungs- oder Druckverfahrens auf den Waferträger 200 aufgebracht, um die Opfertrennschicht 240 bereitzustellen. In einem Beispiel wird die Opfertrennschicht 240 in einer Dicke von 1 μm (Mikrometer) oder weniger aufgebracht. Die Opfertrennschicht 240 setzt sich aus einem organischen Material oder einem anderen geeigneten Material zusammen, das als Reaktion auf einen Laserstrahl, der bei dem Material eingesetzt wird, zerfällt oder brennt. Die Opfertrennschicht 240 kann sich auch aus einem Material zusammensetzen, das als Reaktion auf Gefrieren zerfällt.
  • 13 veranschaulicht eine Querschnittansicht einer Ausführungsform eines Waferträgers 200, einer Opfertrennmaterialschicht 240 und einer dielektrischen Materialschicht 204. In dieser Ausführungsform wird die dielektrische Materialschicht 204 auf die Opfertrennmaterialschicht 240 aufgebracht. In anderen Ausführungsformen wird die dielektrische Materialschicht 204 auf einen Halbleiterwafer 202a wie zuvor in Bezug auf 3B beschrieben und veranschaulicht anstatt auf die Opfertrennmaterialschicht 240 aufgebracht. Die dielektrische Materialschicht 204 wird auf die Opfertrennmaterialschicht 240 in ähnlicher Weise aufgebracht, wie die dielektrische Materialschicht 204 auf den Waferträger 200 wie zuvor in Bezug auf 3A beschrieben und veranschaulicht aufgebracht wird.
  • 14 veranschaulicht eine Querschnittansicht einer Ausführungsform eines Waferträgers 200, der durch die dielektrische Materialschicht 204 mit einem Halbleiterwafer 202a haftschlüssig verbunden ist. Der Halbleiterwafer 202a ist mit dem Waferträger 200 haftschlüssig verbunden, indem Druck und Wärme auf den Halbleiterwafer 202a, den Waferträger 200, die Opfertrennschicht 240 und die dielektrische Materialschicht 204 in ähnlicher Weise angewandt werden, wie zuvor in Bezug auf 4 beschrieben und veranschaulicht. In einer Ausführungsform ist der Halbleiterwafer 202a in einem Vakuum mit dem Waferträger 200 haftschlüssig verbunden.
  • 15 veranschaulicht eine Querschnittansicht einer Ausführungsform eines Halbleiterwafers 202b, der nach der Verarbeitung mit dem Waferträger 200 haftschlüssig verbunden ist. Die zweite Seite des Wafers 202a wird verarbeitet, um den verarbeiteten Wafer 202b wie zuvor in Bezug auf 5 beschrieben und veranschaulicht bereitzustellen.
  • 16 veranschaulicht eine Querschnittansicht einer Ausführungsform zur Entfernung des Waferträgers 200 durch die Zersetzung der Opfertrennmaterialschicht 240 durch Laserbestrahlung. Der Laserstrahl 244 des Lasers 242 ist auf die Opfertrennmaterialschicht 240 fokussiert und scannt über die Opfertrennmaterialschicht wie in 246 dargestellt, um die Opfertrennmaterialschicht zu verbrennen. In einem Beispiel ist der Laser 242 ein YAG-Laser. Durch die Verbrennung der Opfertrennmaterialschicht 240 wird der Waferträger 200 von der dielektrischen Materialschicht 204 freigesetzt, um den Halbleiterwafer 202b und die dielektrischen Materialschicht 204 wie zuvor in Bezug auf 6 beschrieben und veranschaulicht bereitzustellen. In anderen Ausführungsformen wird die Opfertrennmaterialschicht 240 durch Verwendung eines anderen geeigneten Verfahrens zersetzt, wie durch Gefrieren der Opfertrennmaterialschicht 240. Nach der Freisetzung des Waferträgers 200 von der dielektrischen Materialschicht 204 kann der Waferträger 200 gereinigt und wiederverwendet werden. Die dielektrische Materialschicht 204 kann gereinigt werden, um jedes Opfertrennmaterial zu entfernen, das nach der Entfernung des Waferträgers 200 auf der dielektrischen Materialschicht 204 verblieben ist.
  • Die folgenden 17–24 veranschaulichen eine weitere Ausführungsform eines Verfahrens zum Herstellen einer Halbleitervorrichtung, wie die Halbleitervorrichtung 110 oder 120, die zuvor in Bezug auf die 1B respektive 1C beschrieben und veranschaulicht wurde.
  • 17 veranschaulicht eine Querschnittansicht einer Ausführungsform eines Halbleiterwafers 300a, der elektrisch mit den aktiven Bereichen 302 des Halbleiterwafers gekoppelte Metallkontakte 304 umfasst. In einem Beispiel sind die Metallkontakte 304 Leistungs-Cu für Leistungshalbleitervorrichtungen, die aus einem Halbleiterwafer 300a hergestellt werden sollen. In einem Beispiel hat die erste Seite des Halbleiterwafers 300a eine Topologie, die aufgrund von Metallkontakten 304 und/oder anderen Merkmalen, die auf der ersten Seite des Halbleiterwafers 300a ausgebildet sind, mehr als 20 μm (Mikrometer) dick ist.
  • 18 veranschaulicht eine Querschnittansicht einer Ausführungsform eines Halbleiterwafers 300a und einer dielektrischen Materialschicht 306a. In dieser Ausführungsform wird die dielektrische Materialschicht 306a auf einen Halbleiterwafer 300a aufgebracht. In anderen Ausführungsformen wird die dielektrische Materialschicht 306a auf einen Waferträger 200 wie zuvor in Bezug auf 3A beschrieben und veranschaulicht anstatt auf einen Halbleiterwafer 300a aufgebracht. Die dielektrische Materialschicht 306a wird auf den Halbleiterwafer 300a in ähnlicher Weise aufgebracht, wie die dielektrische Materialschicht 204 auf den Halbleiterwafer 202a aufgebracht wird, wie zuvor in Bezug auf 3B beschrieben und veranschaulicht.
  • 19 veranschaulicht eine Querschnittansicht einer Ausführungsform eines Halbleiterwafers 300a, der durch die dielektrische Materialschicht 306a mit einem Waferträger 200 haftschlüssig verbunden ist. Der Halbleiterwafer 300a ist mit dem Waferträger 200 haftschlüssig verbunden, indem Druck und Wärme auf den Halbleiterwafer 300a, den Waferträger 200 und die dielektrische Materialschicht 306a in ähnlicher Weise angewandt werden, wie zuvor in Bezug auf 4 beschrieben und veranschaulicht. In einer Ausführungsform ist der Halbleiterwafer 300a in einem Vakuum mit dem Waferträger 200 haftschlüssig verbunden.
  • 20 veranschaulicht eine Querschnittansicht einer Ausführungsform eines Halbleiterwafers 300b, der nach der Verarbeitung mit einem Waferträger 200 haftschlüssig verbunden ist. Die zweite Seite des Wafers 300a wird verarbeitet, um verarbeiteten Wafer 300b in ähnlicher Weise bereitzustellen, wie zuvor in Bezug auf 5 beschrieben und veranschaulicht. In dieser Ausführungsform wird die zweite Seite des Halbleiterwafers durch Schleifen, CMP oder ein anderes geeignetes Verfahren gedünnt, um aktive Bereiche 302 des Halbleiterwafers freizulegen.
  • 21 veranschaulicht eine Querschnittansicht einer Ausführungsform eines Halbleiterwafers 300b und einer dielektrischen Materialschicht 306a, nachdem der Waferträger 200 entfernt wurde. Nach der Verarbeitung wird der Waferträger 200 von der dielektrischen Materialschicht 306a in ähnlicher Weise entfernt, wie zuvor in Bezug auf 6 beschrieben und veranschaulicht, sodass die dielektrische Materialschicht 306a auf dem Halbleiterwafer 300b verbleibt.
  • 22 veranschaulicht eine Querschnittansicht einer Ausführungsform einer Vielzahl an Halbleitervorrichtungen 310a, die nach der Vereinzelung eine dielektrische Materialschicht 306a umfassen. Der Halbleiterwafer 300b wird vereinzelt, um eine Vielzahl an Halbleitervorrichtungen 310a bereitzustellen, die einen Halbleiterchip 302 und eine dielektrische Materialschicht 306a auf einem Halbleiterchip umfassen. Der Halbleiterwafer 300b wird vereinzelt, um Halbleitervorrichtungen 310a durch Sägen, Laserschneiden oder ein anderes geeignetes Verfahren bereitzustellen.
  • 23 veranschaulicht eine Querschnittansicht einer Ausführungsform einer Anordnung (oder eines Arrays) an Halbleitervorrichtungen 310b, nachdem die Halbleitervorrichtungen 310a mit einem Vorrichtungsträger 316 haftschlüssig verbunden wurden und die dielektrische Materialschicht 306a strukturiert wurde. Die Halbleitervorrichtungen 310a sind mit einem Vorrichtungsträger 316, wie einen Leiterrahmen, Metallträger oder einem anderen geeigneten Vorrichtungsträger, haftschlüssig verbunden. In einem Beispiel ist der Vorrichtungsträger 316 eine Leistungs-Cu-Schicht für eine Leistungshalbleitervorrichtung, die einen vertikalen Strompfad hat. Ein dielektrisches Material wird auf die Anordnung an Halbleitervorrichtungen 310b und den Vorrichtungsträger 316 aufgebracht und wird strukturiert, um die dielektrische Materialschicht 312 bereitzustellen. Die dielektrische Materialschicht 312 kann sich aus dem gleichen dielektrischen Material wie die dielektrische Materialschicht 306a oder einem unterschiedlichen dielektrischen Material zusammensetzen. Die dielektrische Materialschicht 312 wird auf die dielektrische Materialschicht 306a und den Vorrichtungsträger 316 durch Rotationsbeschichtung, Drucken, Laminieren, Einkapseln oder ein anderes geeignetes Verfahren, basierend auf dem ausgewählten dielektrischen Material, aufgebracht.
  • Die dielektrische Materialschicht 312 wird strukturiert, um Öffnungen 314a bereitzustellen, die Teile des Vorrichtungsträgers 316 freilegen. Die dielektrische Materialschicht 312 und die dielektrische Materialschicht 306a werden strukturiert, um Öffnungen 314b bereitzustellen, die zumindest einen Teil jedes Metallkontakts 204 freilegen, und um eine strukturierte dielektrische Materialschicht 306b bereitzustellen. In einer Ausführungsform werden die Öffnungen 314a und 314b lasergebohrt. In anderen Ausführungsformen werden die Öffnungen 314a und 314b unter Einsatz eines Lithographieverfahrens oder eines anderen geeigneten Verfahrens strukturiert.
  • 24 veranschaulicht eine Querschnittansicht einer Ausführungsform einer Anordnung von Halbleitervorrichtungen 310c nach der Metallisierung, um RDL-Teile 318a und 318b (gemeinsam RDL 318 genannt) bereitzustellen. Die RDL-Teile 318a werden in den Öffnungen 314a und auf der Oberfläche der dielektrischen Materialschicht 312 gebildet, um eine elektrische Verbindung zum Vorrichtungsträger 316 bereitzustellen. Die RDL-Teile 318b werden in den Öffnungen 314b und auf der Oberfläche der dielektrischen Materialschicht 312 gebildet, um einer elektrische Verbindung zu den Metallkontakten 304 bereitzustellen. Die RDL 318 wird durch Elektroplattieren, Sputtern oder ein anderes geeignetes Abscheidungsverfahren gebildet. In einem Beispiel besteht die RDL 318 aus Cu. Nach der Metallisierung kann die Halbleitervorrichtung 310c vereinzelt werden, um getrennte Halbleitervorrichtungen durch Sägen, Laserschneiden oder ein anderes geeignetes Verfahren bereitzustellen.
  • Ausführungsformen der Offenbarung stellen eine Halbleitervorrichtung, die ein dielektrisches Material umfasst, bereit. Das dielektrische Material wird während der Herstellung der Halbleitervorrichtung verwendet, um einen Halbleiterwafer, der bei der Herstellung der Halbleitervorrichtung verwendet wird, haftschlüssig mit einem Waferträger zu verbinden. Das dielektrische Material hat eine größere Temperaturbeständigkeit als typische temporäre Klebermaterialien, wie mehr als zwei Stunden bei Temperaturen über 250 °C oder über 350 °C. Höhere-Temperatur-Verfahren können verwendet werden, wenn das dielektrische Material als Verbindungsmaterial verwendet wird, folglich werden Qualität, Ertrag, Leistung und Produktivität verbessert.
  • Auch wenn spezifischen Ausführungsformen hierin veranschaulicht und beschrieben wurden, ist es für den Fachmann ersichtlich, dass die spezifischen gezeigten und beschriebenen Ausführungsformen durch eine Vielzahl an alternativen und/oder gleichwertigen Umsetzungen ersetzt werden können, ohne vom Konzept der vorliegenden Offenbarung abzuweichen. Diese Anmeldung soll alle Anpassungen oder Variationen der hierin beschriebenen spezifischen Ausführungsformen abdecken. Es ist daher vorgesehen, dass diese Offenbarung nur durch die Patentansprüche und deren Äquivalente eingeschränkt ist.

Claims (23)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren umfasst: Bereitstellen eines Trägers; Bereitstellen eines Halbleiterwafers, der eine erste Seite und eine der ersten Seite gegenüberliegende zweite Seite aufweist; Aufbringen eines dielektrischen Materials auf den Träger oder den Halbleiterwafer; Verbinden des Halbleiterwafers mit dem Träger über das dielektrische Material; Verarbeiten des Halbleiterwafers; und Entfernen des Trägers von dem Halbleiterwafer, sodass das dielektrische Material auf dem Halbleiterwafer verbleibt, um eine Halbleitervorrichtung bereitzustellen, die das dielektrische Material umfasst.
  2. Verfahren nach Anspruch 1, wobei das Aufbringen des dielektrischen Materials ein Aufbringen des dielektrischen Materials an der ersten Seite des Halbleiterwafers umfasst, und wobei das Verarbeiten des Halbleiterwafers ein Verarbeiten der zweiten Seite des Halbleiterwafers umfasst.
  3. Verfahren nach Anspruch 2, wobei die erste Seite des Halbleiterwafers die Vorderseite des Halbleiterwafers umfasst und die zweite Seite des Halbleiterwafers die Rückseite des Halbleiterwafers umfasst.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Verarbeiten ein Verarbeiten bei einer Temperatur, die 300 °C übersteigt, umfasst.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das dielektrische Material ein Polymer, Epoxy, Silicium, Polyimid, Cyanester oder Bismalinimid (BMI) umfasst.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Aufbringen des dielektrischen Materials Rotationsbeschichten, Drucken, Laminieren, Spritzpressen oder Formpressen umfasst.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Träger einen Glasträger, einen Halbleiterträger, einen Harzträger, einen Keramikträger oder einen Metallträger umfasst.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Verarbeiten ein Dünnen des Halbleiterwafers auf eine Dicke von weniger als 250 Mikrometer umfasst.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Entfernen des Trägers vom Halbleiterwafer ein mechanisches Ablösen des Trägers vom Halbleiterwafer, ein chemisches Ablösen des Trägers vom Halbleiterwafer, ein Schleifen des Trägers, um den Träger vom Halbleiterwafer abzulösen, oder ein Ablösen des Trägers vom Halbleiterwafer über Laserbestrahlung umfasst.
  10. Verfahren zur Verarbeitung auf Wafer-Ebene, wobei das Verfahren umfasst: Bereitstellen eines Trägers; Bereitstellen eines Halbleiterwafers, der eine erste Seite und eine der ersten Seite gegenüberliegende zweite Seite aufweist; Aufbringen eines dielektrischen Materials auf den Träger oder den Halbleiterwafer; Verbinden des Halbleiterwafers mit dem Träger über das dielektrische Material; Verarbeiten des Halbleiterwafers; Entfernen des Trägers vom dielektrischen Material; und Vereinzeln des Halbleiterwafers, um eine Vielzahl von Halbleitervorrichtungen bereitzustellen, wobei jede Halbleitervorrichtung das dielektrische Material umfasst, das verwendet wird, um den Halbleiterwafer mit dem Träger zu verbinden.
  11. Verfahren nach Anspruch 10, wobei das Aufbringen des dielektrischen Materials ein Aufbringen des dielektrischen Materials an der zweiten Seite des Halbleiterwafers umfasst, und wobei das Verarbeiten des Halbleiterwafers ein Verarbeiten der ersten Seite des Halbleiterwafers umfasst.
  12. Verfahren nach Anspruch 11, wobei die erste Seite des Halbleiterwafers die Vorderseite des Halbleiterwafers umfasst und die zweite Seite des Halbleiterwafers die Rückseite des Halbleiterwafers umfasst.
  13. Verfahren nach einem der Ansprüche 10 bis 12, wobei das Vereinzeln des Halbleiterwafers ein Vereinzeln des Halbleiterwafers mit dem Träger, der mit dem dielektrischen Material verbunden ist, umfasst, und wobei das Entfernen des Trägers vom dielektrischen Material ein Entfernen jeder Halbleitervorrichtung vom Träger nach der Vereinzelung umfasst.
  14. Verfahren nach einem der Ansprüche 10 bis 13, wobei das Verbinden des Halbleiterwafers mit dem Träger ein Anwenden von Druck und Wärme auf den Träger und den Halbleiterwafer umfasst.
  15. Verfahren nach einem der Ansprüche 10 bis 14, wobei das Verbinden des Halbleiterwafers mit dem Träger ein Verbinden des Halbleiterwafers mit dem Träger in einem Vakuum umfasst.
  16. Verfahren nach einem der Ansprüche 10 bis 15, ferner umfassend: Ausheizen des dielektrischen Materials nach der Anwendung, um die Konsistenz des dielektrischen Materials vor der Verbindung des Halbleiterwafers mit dem Träger zu verändern.
  17. Verfahren nach einem der Ansprüche 10 bis 16, wobei das Aufbringen des dielektrischen Materials ein Aufbringen eines wärmeleitfähigen Isolationsmaterials umfasst.
  18. Verfahren nach einem der Ansprüche 10 bis 17, wobei das Bereitstellen eines Halbleiterwafers ein Bereitstellen eines Halbleiterwafers, der eine Topologie aufweist, die dicker als 20 Mikrometer ist, umfasst.
  19. Verfahren nach einem der Ansprüche 10 bis 18, ferner umfassend: Strukturieren des dielektrischen Materials nach dem Entfernen des Trägers vom dielektrischen Material.
  20. Verfahren nach Anspruch 19, ferner umfassend: Aufbringen einer Umverteilungsschicht über dem strukturierten dielektrischen Material.
  21. Verfahren nach einem der Ansprüche 10 bis 20, wobei die Verarbeitung eine Metallisierung umfasst.
  22. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren umfasst: Aufbringen eines Opfertrennmaterials auf einen Glasträger; Aufbringen eines dielektrischen Materials auf das Opfertrennmaterial oder eine erste Seite eines Halbleiterwafers; Verbinden des Halbleiterwafers mit dem Träger über das dielektrische Material, sodass das Opfertrennmaterial direkt das dielektrische Material kontaktiert; Verarbeiten einer zweiten Seite des Halbleiterwafers, wobei die zweite Seite der ersten Seite gegenüberliegend ist; und Ablösen des Opfertrennmaterials, um den Träger vom Halbleiterwafer freizusetzen, sodass das dielektrische Material auf dem Halbleiterwafer verbleibt, um eine Halbleitervorrichtung bereitzustellen, die das dielektrische Material umfasst.
  23. Verfahren nach Anspruch 22, ferner umfassend: Wiederverwenden des Trägers nach dem Entfernen des Trägers vom Halbleiterwafer.
DE102015102272.9A 2014-02-18 2015-02-18 Halbleitervorrichtung mit einem dielektrischen Material Pending DE102015102272A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/182,689 US9355881B2 (en) 2014-02-18 2014-02-18 Semiconductor device including a dielectric material
US14/182,689 2014-02-18

Publications (1)

Publication Number Publication Date
DE102015102272A1 true DE102015102272A1 (de) 2015-08-20

Family

ID=53759100

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102015102272.9A Pending DE102015102272A1 (de) 2014-02-18 2015-02-18 Halbleitervorrichtung mit einem dielektrischen Material

Country Status (3)

Country Link
US (1) US9355881B2 (de)
CN (1) CN104867859B (de)
DE (1) DE102015102272A1 (de)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10460959B2 (en) * 2018-03-15 2019-10-29 Powertech Technology Inc. Package structure and manufacturing method thereof
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
IT201900006740A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10122324A1 (de) * 2001-05-08 2002-11-14 Philips Corp Intellectual Pty Flexible integrierte monolithische Schaltung
DE102004058876B3 (de) 2004-12-06 2006-05-24 Infineon Technologies Ag Verfahren zum Aufbringen einer Klebstoffschicht auf dünngeschliffene Halbleiterchips eines Halbleiterwafers
US7462552B2 (en) 2005-05-23 2008-12-09 Ziptronix, Inc. Method of detachable direct bonding at low temperatures
US20080302481A1 (en) 2007-06-07 2008-12-11 Tru-Si Technologies, Inc. Method and apparatus for debonding of structures which are bonded together, including (but not limited to) debonding of semiconductor wafers from carriers when the bonding is effected by double-sided adhesive tape
CN101779268B (zh) 2007-06-25 2013-11-06 布鲁尔科技公司 高温旋涂暂时性粘合组合物
EP2262012B1 (de) * 2008-04-02 2017-12-27 LG Innotek Co., Ltd. Leuchtdiode und herstellungsverfahren dafür
US8092628B2 (en) 2008-10-31 2012-01-10 Brewer Science Inc. Cyclic olefin compositions for temporary wafer bonding
US8950459B2 (en) 2009-04-16 2015-02-10 Suss Microtec Lithography Gmbh Debonding temporarily bonded semiconductor wafers
KR20120027237A (ko) * 2009-04-16 2012-03-21 수스 마이크로텍 리소그라피 게엠바하 웨이퍼 가접합 및 분리를 위한 개선된 장치
US8871609B2 (en) 2009-06-30 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Thin wafer handling structure and method
US7883991B1 (en) 2010-02-18 2011-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Temporary carrier bonding and detaching processes
US8970045B2 (en) * 2011-03-31 2015-03-03 Soitec Methods for fabrication of semiconductor structures including interposers with conductive vias, and related structures and devices
US8748232B2 (en) 2012-01-03 2014-06-10 Maxim Integrated Products, Inc. Semiconductor device having a through-substrate via
CN104584214B (zh) * 2012-09-05 2018-08-03 亮锐控股有限公司 载体晶片从器件晶片的激光去键合

Also Published As

Publication number Publication date
US9355881B2 (en) 2016-05-31
CN104867859B (zh) 2018-01-09
US20150235890A1 (en) 2015-08-20
CN104867859A (zh) 2015-08-26

Similar Documents

Publication Publication Date Title
DE102015102272A1 (de) Halbleitervorrichtung mit einem dielektrischen Material
DE102015105990B4 (de) Halbleiterbauelement und Herstellungsverfahren
EP1774599B1 (de) Verfahren zur herstellung von halbleiterchips in dünnfilmtechnik und halbleiterchip in dünnfilmtechnik
DE102011051823A1 (de) Verfahren zum Herstellen von Halbleiterbauelementen mit einem Glassubstrat
DE102012104761B4 (de) Verfahren zur Herstellung eines Halbleiter-Bauelements
DE102006046789A1 (de) Elektronisches Bauteil und Verfahren zur Herstellung elektronischer Bauteile
DE102015119413A1 (de) Verfahren zum Bearbeiten eines Halbleitersubstrats und Verfahren zum bearbeten eines Halbleiterwafers
DE102014110266B4 (de) Verfahren zum herstellen von halbleiterbauelementen
DE102008005686A1 (de) MEMS-Bauelement, Verfahren zur Herstellung eines MEMS-Bauelements und Verfahren zur Handhabung eines MEMS-Bauelements
DE102018132447B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
WO2007025521A2 (de) Verfahren zur herstellung eines halbleiterbauelements mit einer planaren kontaktierung und halbleiterbauelement
DE102015108510B4 (de) Bearbeiten von dicken Metallpads
DE102014112864A1 (de) Verfahren zur Herstellung einer Halbleitervorrichtung und eine Halbleitervorrichtung
EP1310002B1 (de) Verfahren zur herstellung einer vielzahl von halbleiterchips
DE102010000537C5 (de) Halbleiteranordnung mit einem Abstandshalterelement und Verfahren zu deren und dessen Herstellung
DE102015114304A1 (de) Verfahren zur Herstellung einer Halbleitervorrichtung und Halbleitervorrichtung
DE102017103095A1 (de) Handhaben eines dünnen Wafers während der Chipherstellung
DE102013109558A1 (de) Integrierte schaltkreise und verfahren zur herstellung eines integrierten schaltkreises
DE102013106378B4 (de) Verfahren zur herstellung eines chipgehäuses
DE102012111520B4 (de) Leiterrahmen-freies und Die-Befestigungsprozess-Material-freies Chipgehäuse und Verfahren zum Bilden eines Leiterrahmen-freien und Die-Befestigungsprozess-Material-freien Chipgehäuses
DE102014101283A1 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE102019124237A1 (de) Heterogene antenne im fan-out-package
DE102013106309A1 (de) Vorrichtungskontakt, Gehäuse einer elektrischen Vorrichtung und Verfahren zur Herstellung eines Gehäuses einer elektrischen Vorrichtung
DE2332822B2 (de) Verfahren zum Herstellen von diffundierten, kontaktierten und oberflächenpassivierten Halbleiterbauelementen aus Halbleiterscheiben aus Silizium
DE102015113421B4 (de) Verfahren zum Herstellen von Halbleiterchips

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R082 Change of representative

Representative=s name: LAMBSDORFF & LANGE PATENTANWAELTE PARTNERSCHAF, DE

R016 Response to examination communication