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TECHNISCHES GEBIET
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Die vorliegende Erfindung betrifft das Feld der Anzeigetechnologien und insbesondere eine Gate-Treiberschaltung und eine Anzeigevorrichtung.
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HINTERGRUND DER ERFINDUNG
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Gegenwärtig umfasst ein Dünnschicht-Feldeffekttransistor-Anzeigefeld: einen effektiven Anzeigebereich AA mit einer Vielzahl von Pixelelektroden, ein vertikales Schieberegister (VSR), das dazu ausgelegt ist, das Durchschalten und Sperren eines Dünnschichttransistors (TFT) zu steuern, der an jede der Pixelelektroden im Anzeigebereich AA angeschlossen ist, und einen integrierten Schaltungschip, der dazu ausgelegt ist, Signale für das VSR bereitzustellen, wie in 1 gezeigt ist, bei der es sich um eine schematische Ansicht handelt, die den Aufbau des TFT-Anzeigefelds aus dem Stand der Technik zeigt.
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2 ist eine schematische Ansicht, die den Aufbau einer Gate-Treiberschaltung mit dem VSR im Stand der Technik zeigt. Wie in 2 gezeigt ist, enthält das VSR mehrere kaskadierte Schieberegistereinheiten (SR-Einheiten), eine Leitung, die ein Startimpulssignal STV bereitstellt, eine Leitung, die ein Rücksetzsignal GRESET bereitstellt, eine Leitung, die ein erstes Taktsignal (CLK1) bereitstellt, und eine Leitung, die ein zweites Taktsignal (CLK2) bereitstellt. Jede der Stufen der VSR-Schaltung enthält eine SR-Einheit, und Impulse des ersten Taktsignals CLK1 sowie Impulse des zweiten Taktsignals CLK2 werden abwechselnd bereitgestellt, um die Funktion der SR-Einheit durch eine Freigabeschaltung zu erfüllen, wobei der erste Impuls des ersten Taktsignals CLK1 innerhalb der Zeitdauer eines Impulses des Startimpulssignals STV erfolgt. 3 ist ein Zeitdiagramm für die Abläufe von SR-Einheiten des linken VSR, wobei eine Phase des ersten Taktsignals CLK1 invers zu derjenigen des zweiten Taktsignals CLK2 ist und sich der Funktionsprozess der Gate-Treiberschaltung wie folgt darstellt: wenn STV = 1, wird ein Hochpegelimpuls an ein Eingangsende der Schieberegistereinheit SR1 ausgegeben, die mit einer ersten Zeile von Pixeleinheiten verbunden ist, so dass die erste Stufe der Schieberegistereinheit SR1 einschaltet, um einen Gate-Hochpegel an das TFT-Anzeigefeld auszugeben, wobei aber die anderen Stufen der Schieberegistereinheiten ausgeschaltet bleiben; währenddessen wird ein Eingangsende der nächsten Stufe der Schieberegistereinheit SR3 mit einem Hochpegelimpuls beaufschlagt, um die Schieberegistereinheit SR3 einzuschalten; wenn die Schieberegistereinheit SR3 einen Hochpegel ausgibt, werden die anderen Stufen der Schieberegistereinheiten abgeschaltet und dabei wird ein Eingangsende der nächsten Stufe der Schieberegistereinheit SR5 mit einem Hochpegelimpuls beaufschlagt, usw., bis die letzte Stufe der Schieberegistereinheit mit einem Hochpegelimpuls beaufschlagt ist. Ausgangssignale der verschiedenen Schieberegistereinheiten SR1 bis SR2N – 1 sind durch OUT1 bis OUT2N – 1 dargestellt, wie in 3 gezeigt ist.
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Bei der vorstehend beschriebenen technischen Lösung steuert jede Schieberegistereinheit nur eine Gate-Leitung. Da die Schieberegistereinheiten mehr als 40% der Fläche des VSR in Anspruch nehmen, ist es wegen des Vorhandenseins von so vielen VSR-TFTs schwierig, ein Design mit schmalem Rahmen zu erzielen.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Angesichts dessen stellen Ausführungsformen der vorliegenden Erfindung eine Gate-Treiberschaltung und eine Anzeigevorrichtung bereit, wobei eine Schieberegistereinheit dazu ausgelegt ist, zwei Gate-Leitungen zu steuern, um die Anzahl der Schieberegistereinheiten zu verringern und dadurch die Verdrahtungsfläche zu reduzieren und einen schmalen Rahmen eines TFT-Anzeigefelds zu erzielen.
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Eine Gate-Treiberschaltung mit mehreren Schieberegistereinheiten, wobei die Gate-Treiberschaltung darüber hinaus aufweist: eine Logikschaltung, die dazu ausgelegt ist, ein erstes Taktsignal, ein zweites Taktsignal, ein drittes Taktsignal und ein viertes Taktsignal zu empfangen und ein Logikimpulssignal auszugeben, das die mehreren Schieberegister und mehrere Freigabeschaltungen ansteuert; wobei die mehreren Freigabeschaltungen jeweils mit einem der mehreren Schieberegister verbunden und dazu ausgelegt sind, erste Impulssignale, die von den mehreren Schieberegistern ausgegeben werden, und das von der Logikschaltung ausgegebene Logikimpulssignal zu empfangen, und mehrere zweite Impulssignale zur Ansteuerung mehrerer Gate-Leitungen auszugeben, wobei jede der mehreren Freigabeschaltungen dazu ausgelegt ist, zwei der zweiten Impulssignale auszugeben, um zwei Gate-Leitungen anzusteuern.
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Die vorliegende Erfindung stellt eine Anzeigevorrichtung bereit, umfassend: einen Anzeigebereich mit einer Vielzahl von Pixeln zum Anzeigen von Bildern; eine Gate-Treiberschaltung, die dazu ausgelegt ist, Abtastsignale auf den Anzeigebereich zu übertragen; und eine Datenführungsschaltung, die dazu ausgelegt ist, Datensignale auf den Anzeigebereich zu übertragen; wobei die Gate-Treiberschaltung eine Schaltung gemäß jeder der Ausführungsformen der vorliegenden Erfindung ist.
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Bei der Gate-Treiberschaltung und der Anzeigevorrichtung, die durch die Ausführungsformen der vorliegenden Erfindung bereitgestellt sind, ist eine Schieberegistereinheit dazu ausgelegt, zwei Gate-Leitungen zu steuern, um die Anzahl der Schieberegistereinheiten zu vermindern und dadurch die Verdrahtungsfläche zu reduzieren und einen schmalen Rahmen eines TFT-Anzeigefelds zu verwirklichen.
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BESCHREIBUNG DER ZEICHNUNGEN
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1 ist eine schematische Ansicht, die einen Aufbau eines TFT-Anzeigefelds im Stand der Technik zeigt;
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2 ist eine schematische Ansicht, die einen Aufbau einer Gate-Treiberschaltung mit einem VSR im Stand der Technik zeigt;
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3 ist ein Zeitdiagramm einer Schaltung des linken VSR der Gate-Treiberschaltung im Stand der Technik;
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4 ist eine schematische Ansicht, die einen Aufbau einer Gate-Treiberschaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt;
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5 ist eine schematische Ansicht, die einen Aufbau einer Gate-Treiberschaltung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt;
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6 ist eine schematische Ansicht, die den Aufbau einer ersten Logikschaltung, zweiten Logikschaltung, dritten Logikschaltung, vierten Logikschaltung und fünften Logikschaltung gemäß der zweiten Ausführungsform der vorliegenden Erfindung zeigt;
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7 ist eine schematische Ansicht, die einen Aufbau einer Gate-Treiberschaltung gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigt;
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8 ist eine schematische Ansicht, die einen Aufbau einer Freigabeschaltung gemäß der dritten Ausführungsform der vorliegenden Erfindung zeigt;
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9 ist eine schematische Ansicht, die einen Aufbau einer Gate-Treiberschaltung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt; und
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10 ist ein Zeitdiagramm einer Gate-Treiberschaltung gemäß einer Ausführungsform der vorliegenden Erfindung.
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AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
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Die vorliegende Erfindung wird nachstehend in Verbindung mit den begleitenden Zeichnungen und Ausführungsformen näher beschrieben. Es wäre festzuhalten, dass die spezifischen, hier offenbarten Ausführungsformen lediglich zur Erläuterung der vorliegenden Erfindung und nicht zu deren Einschränkung dienen sollen. Es wäre auch anzumerken, dass die begleitenden Zeichnungen der einfacheren Beschreibung halber nur Teile zeigen, die sich auf die vorliegende Erfindung beziehen, aber nicht in erschöpfender Art und Weise.
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Bei der durch die Ausführungsformen der vorliegenden Erfindung bereitgestellten Gate-Treiberschaltung kann die Verdrahtungsfläche verkleinert werden, wodurch ein schmaler Rahmen eines Anzeigefelds erzielt wird, womit sich die durch die Ausführungsformen der vorliegenden Erfindung bereitgestellte Gate-Treiberschaltung besonders für ein TFT-Anzeigefeld von kleiner Größe eignet.
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Optional umfasst ein Ansteuersignal zur Ansteuerung jeder der Gate-Leitungen nur einen Rechteckwellenimpuls innerhalb eines Einzelbilds, d. h. dass jede der Gate-Leitungen in einem Einzelbild nur ein Mal angesteuert wird, und alle Gate-Leitungen in der gesamten Anzeigevorrichtung sequentiell durch ein nacheinander erfolgendes Abtasten der Gate-Leitungen angesteuert werden. Natürlich sind die Gate-Leitungen nicht dahingehend beschränkt, sequentiell nacheinander angesteuert zu werden, sondern können stattdessen bereichsweise angesteuert werden, wobei zum Beispiel zwei Gate-Leitungen durch einen Abtastimpuls angesteuert werden.
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4 ist eine schematische Ansicht, die einen Aufbau einer Gate-Treiberschaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt. Bei der durch die erste Ausführungsform bereitgestellten Gate-Treiberschaltung kann die Verdrahtungsfläche reduziert werden, wodurch der schmale Rahmen eines Anzeigefelds realisiert wird, womit sich die Gate-Treiberschaltung besonders für ein TFT-Anzeigefeld von kleiner Größe eignet. Die Gate-Treiberschaltung enthält mehrere Schieberegistereinheiten 11 (SR1 ~ SRN), eine Logikschaltung 12 und mehrere Freigabeschaltungen 13.
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Die Logikschaltung 12 ist dazu ausgelegt, ein erstes Taktsignal, ein zweites Taktsignal, ein drittes Taktsignal und ein viertes Taktsignal zu empfangen und ein Logikimpulssignal auszugeben, um die mehreren Schieberegistereinheiten 11 und die mehreren Freigabeschaltungen 13 anzusteuern.
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In dieser Ausführungsform ist für die Schieberegistereinheiten 11 zusätzlich die Logikschaltung 12 zum Umwandeln eines Taktsignals in ein Logikimpulssignal angeordnet, wobei das Logikimpulssignal dazu verwendet wird, die mehreren Schieberegistereinheiten 11 und die mehreren Freigabeschaltungen 13 anzusteuern.
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Die mehreren Freigabeschaltungen 13 sind jeweils mit einer der mehreren Schieberegistereinheiten 11 verbunden und dazu ausgelegt, erste Impulssignale zu empfangen, die von den Schieberegistereinheiten ausgegeben werden, und das Logikimpulssignal zu empfangen, das von der Logikeinheit ausgegeben wird, sowie mehrere zweite Impulssignale zur Ansteuerung mehrerer Gate-Leitungen auszugeben. Jede der Freigabeschaltungen ist dazu ausgelegt, zwei der zweiten Impulssignale auszugeben, um zwei der Gate-Leitungen anzusteuern.
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Bei dieser Ausführungsform sind die Freigabeschaltungen jeweils mit einer der Schieberegistereinheiten verbunden, so dass jede der Freigabeschaltungen sowohl das Impulssignal, das von einer entsprechenden Schieberegistereinheit ausgegeben wird, als auch das Logikimpulssignal, das von der Logikschaltung ausgegeben wird, in zwei Impulssignale zum Ausgeben umwandelt, die zwei der Gate-Leitungen ansteuern, womit jede der Schieberegistereinheiten dazu ausgelegt ist, zwei Gate-Leitungen gleichzeitig zu steuern, und die Anzahl der Schieberegistereinheiten deutlich reduziert ist, wodurch die Verdrahtungsfläche verkleinert und der Rahmen des Anzeigefelds schmäler gemacht wird.
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Das von jeder der Schieberegistereinheiten ausgegebene Impulssignal und das von der Logikschaltung ausgegebene Logikimpulssignal können beruhend auf vielen Prinzipien und Realisierungen in zwei Impulssignale zum Ausgeben umgewandelt werden, und die nachstehend beschriebenen Implementierungen werden in den Ausführungsformen als Beispiel herangezogen.
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Die Zeitdiagramme der mehreren zweiten Impulssignale können in verschiedenen Formen vorliegen. So kann zum Beispiel in dem Fall, bei dem eine Freigabeschaltung zwei zweite Impulssignale zur Ansteuerung zweier benachbarter Gate-Leitungen ausgibt und es sich bei den beiden zweiten Impulssignalen um synchrone, zueinander komplementäre Signale handelt, das heißt innerhalb einer Zeitspanne der beiden zweiten Impulssignale liegt eines der beiden zweiten Impulssignale in einem früheren Abschnitt der Zeitspanne auf Hochpegel und in einem späteren Abschnitt der Zeitspanne auf Tiefpegel, und der andere der beiden zweiten Impulse liegt im früheren Abschnitt der Zeitspanne auf Tiefpegel und im späteren Abschnitt der Zeitspanne auf Hochpegel, wodurch die zwei benachbarten Gate-Leitungen nacheinander angesteuert werden; oder die Zeitsequenz der Hochpegel eines der beiden zweiten Impulssignale kann identisch sein mit derjenigen des anderen der beiden zweiten Impulssignale, wodurch die beiden benachbarten Gate-Leitungen gleichzeitig angesteuert werden; oder anderweitig kann sich der Hochpegel eines der beiden zweiten Impulssignale mit demjenigen des anderen der zwei zweiten Impulssignale überschneiden. In den vorstehend beschriebenen Fällen kann die Hochpegeldauer von einem der beiden zweiten Impulssignale identisch sein mit derjenigen des anderen der beiden zweiten Impulssignale oder sich davon unterscheiden. In entsprechender Weise können durch die obigen beiden zweiten Impulssignale auch Gate-Leitungen angesteuert werden, die voneinander beabstandet sind. Im Hinblick auf den besten Anzeigeeffekt werden natürlich zwei benachbarte Gate-Leitungen nacheinander zur selben Zeit mit den vorstehenden beiden zweiten Impulssignalen in einer Reihenfolge angesteuert, gemäß der alle Gate-Leitungen in einem Anzeigesubstrat angesteuert werden.
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In der Ausführungsform sind die mehreren Freigabeschaltungen 13 dazu ausgelegt, erste Impulssignale, die von den mehreren Schieberegistereinheiten 11 ausgegeben werden, und das Logikimpulssignal zu konvertieren, das von der Logikschaltung 12 ausgegeben wird, um mehrere zweite Impulssignale zu bilden, die dieselbe Frequenz und Amplitude haben, aber in der Abfolge um ein Zeitintervall verzögert sind, welches von der Anzahl der zweiten Impulssignale abhängt, die von den mehreren Freigabeschaltungen 13 ausgegeben werden.
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Gemäß der durch die erste Ausführungsform bereitgestellten Gate-Treiberschaltung werden die von den Schieberegistereinheiten ausgegebenen ersten Impulssignale und das von der Logikschaltung 12 ausgegebene Logikimpulssignal durch die Logikschaltung 12 und die mehreren Freigabeschaltungen 13 in die mehreren zweiten Impulssignale umgewandelt, und jede der Freigabeschaltungen gibt zwei zweite Impulssignale aus, um mehrere Gate-Leitungen zu beaufschlagen und dadurch Pixel-TFT-Schalter einzuschalten, die mit den mehreren Gate-Leitungen verbunden sind, so dass die Anzahl der Schieberegistereinheiten deutlich verringert werden kann, wodurch sich die Verdrahtungsfläche verkleinert und der Rahmen eines Anzeigefelds schmäler wird. Deshalb eignet sich die Gate-Treiberschaltung insbesondere für ein Anzeigefeld kleiner Größe, ohne irgendeine Änderung an der inneren Konstruktion eines Flüssigkristall-Anzeigefelds ausführen zu müssen.
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Auf Grundlage der vorstehend beschriebenen technischen Lösung ist die Impulsdauer der von derselben Freigabeschaltung ausgegebenen zweiten Impulssignale jeweils identisch zu der Pulsdauer irgendeines anderen der zweiten Impulssignale, die von derselben Freigabeschaltung ausgegeben werden, und die Hochpegeldauer von jedem der zweiten Impulssignale überschneidet sich nicht mit derjenigen eines anderen der zweiten Impulssignale.
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Auf Grundlage der vorstehend beschriebenen technischen Lösung umfassen die mehreren Schieberegistereinheiten Folgendes: eine erste Gruppe aus N Stufen an Schieberegistereinheiten, die durch die 1., 3., ..., (2·N – 1)te Stufe aus Schieberegistereinheiten gebildet ist, die aufeinanderfolgend kaskadiert sind, und eine zweite Gruppe aus N Stufen an Schieberegistereinheiten, die durch die 2., 4., (2·N)te Stufe aus Schieberegistereinheiten gebildet ist, die aufeinanderfolgend kaskadiert sind, wobei die erste Gruppe aus N Stufen an Schieberegistereinheiten gegenüber der zweiten Gruppe aus N Stufen der Schieberegistereinheiten ausgebildet ist, und N eine ganze Zahl größer als 1 darstellt.
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Auf Grundlage der vorstehend beschriebenen technischen Lösung sind die Eingangsenden der ersten Stufe einer Schieberegistereinheit und der zweiten Stufe einer Schieberegistereinheit jeweils dazu ausgelegt, ein Verschiebungsstartsignal zu empfangen, und ein Ausgangsende der 1., 2., 3., ..., (2·N – 2)ten Stufe der Schieberegistereinheiten ist jeweils mit einem Eingangsende der nächsten Stufe einer Schieberegistereinheit verbunden, wobei N eine ganze Zahl größer als 1 ist.
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5 und 9 sind schematische Ansichten, die den Aufbau einer Gate-Treiberschaltung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigen. Wie in 5 gezeigt ist, umfasst auf der Grundlage der vorstehend beschriebenen Ausführungsform die Logikschaltung 12 eine erste Logikschaltung 121, eine zweite Logikschaltung 122, eine dritte Logikschaltung 123, eine vierte Logikschaltung 124 und eine fünfte Logikschaltung 125.
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Die erste Logikschaltung 121 ist dazu ausgelegt, ein erstes Taktsignal und ein viertes Taktsignal zu empfangen und ein erstes Logikimpulssignal auszugeben, welches ungeradzahlige Stufen der Schieberegistereinheiten aus der ersten Gruppe von N Stufen der Schieberegistereinheiten ansteuert.
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Bei dieser Ausführungsform ist mit Bezug auf 6 und 7 die erste Logikschaltung 121 dazu ausgelegt, das erste Taktsignal und vierte Taktsignal zu empfangen und ein erstes Logikimpulssignal auszugeben, um die ungeradzahligen Stufen der Schieberegistereinheiten aus der ersten Gruppe von N Stufen der Schieberegistereinheiten anzusteuern. Das erste Logikimpulssignal wird darüber hinaus in einen ersten Inverter eingegeben und von diesem invertiert, der wiederum ein invertiertes erstes Logikimpulssignal ausgibt, um Freigabeschaltungen anzusteuern, die mit geradzahligen Stufen der Schieberegistereinheiten aus der ersten Gruppe aus N Stufen der Schieberegistereinheiten verbunden sind.
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Die zweite Logikschaltung 122 ist dazu ausgelegt, das erste Taktsignal und ein zweites Taktsignal zu empfangen und ein zweites Logikimpulssignal auszugeben, das ungeradzahlige Stufen der Schieberegistereinheiten aus der zweiten Gruppe von N Stufen der Schieberegistereinheiten ansteuert.
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Bei dieser Ausführungsform ist mit Bezug auf 6 und 7 die zweite Logikschaltung dazu ausgelegt, das erste Taktsignal und zweite Taktsignal zu empfangen und das zweite Logikimpulssignal auszugeben, um die ungeradzahligen Stufen der Schieberegistereinheiten aus der zweiten Gruppe von N Stufen der Schieberegistereinheiten anzusteuern. Das zweite Logikimpulssignal wird in den zweiten Inverter eingegeben und durch diesen invertiert, der wiederum ein invertiertes zweites Logikimpulssignal ausgibt, um Freigabeschaltungen anzusteuern, die mit geradzahligen Stufen der Schieberegistereinheiten aus der zweiten Gruppe von N Stufen der Schieberegistereinheiten verbunden sind.
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Die dritte Logikschaltung 123 ist dazu ausgelegt, das zweite Taktsignal und ein drittes Taktsignal zu empfangen und ein drittes Logikimpulssignal auszugeben, um die geradzahligen Stufen der Schieberegistereinheiten aus der ersten Gruppe von N Stufen der Schieberegistereinheiten anzusteuern.
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Bei dieser Ausführungsform ist mit Bezug auf 6 und 7 die dritte Logikschaltung dazu ausgelegt, das zweite Taktsignal und dritte Taktsignal zu empfangen und das dritte Logikimpulssignal auszugeben, um die geradzahligen Stufen der Schieberegistereinheiten aus der ersten Gruppe aus N Stufen der Schieberegistereinheiten anzusteuern. Das dritte Logikimpulssignal wird in einen dritten Inverter eingegeben und durch diesen invertiert, der wiederum ein invertiertes drittes Logikimpulssignal ausgibt, um Freigabeschaltungen anzusteuern, die mit den ungeradzahligen Stufen der Schieberegistereinheiten aus der ersten Gruppe von N Stufen der Schieberegistereinheiten verbunden sind.
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Die vierte Logikschaltung 124 ist dazu ausgelegt, das dritte Taktsignal und ein viertes Taktsignal zu empfangen und ein viertes Logikimpulssignal auszugeben, um die geradzahligen Stufen der Schieberegistereinheiten aus der zweiten Gruppe von N Stufen der Schieberegistereinheiten anzusteuern.
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Bei dieser Ausführungsform ist mit Bezug auf 6 und 7 die vierte Logikschaltung dazu ausgelegt, das dritte Taktsignal und vierte Taktsignal zu empfangen und das vierte Logikimpulssignal auszugeben, um die geradzahligen Stufen der Schieberegistereinheiten aus der zweiten Gruppe von N Stufen der Schieberegistereinheiten anzusteuern. Das vierte Logikimpulssignal wird in einen vierten Inverter eingegeben und durch diesen invertiert, der wiederum ein invertiertes viertes Logikimpulssignal ausgibt, um Freigabeschaltungen anzusteuern, die mit den ungeradzahligen Stufen der Schieberegistereinheiten aus der zweiten Gruppe von N Stufen der Schieberegistereinheiten verbunden sind.
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Die fünfte Logikschaltung 125 ist dazu ausgelegt, das erste Taktsignal, das zweite Taktsignal, das dritte Taktsignal und das vierte Taktsignal zu empfangen und ein fünftes Logikimpulssignal auszugeben, um die mehreren Freigabeschaltungen anzusteuern.
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Wie in 10 gezeigt ist, handelt es sich um ein Zeitdiagramm von vorstehend beschriebenen Abläufen der Gate-Treiberschaltung. Eine PNP-Triode sperrt, wenn sie mit einem Hochpegel beaufschlagt ist, und ist schaltet durch, wenn sie mit einem Niedrigpegel beaufschlagt ist, und eine NPN-Triode schaltet durch, wenn sie mit einem Hochpegel beaufschlagt ist, und sperrt, wenn sie mit einem Tiefpegel beaufschlagt ist. CLK1 stellt das erste Taktsignal dar, CLK2 stellt das zweite Taktsignal dar, CLK3 stellt das dritte Taktsignal dar und CLK4 stellt das vierte Taktsignal dar. CLK1, CLK2, CLK3 und CLK4 stellen ein zum ersten Taktsignal CLK1 inverses Taktsignal, ein zum zweiten Taktsignal CLK2 inverses Taktsignal, ein zum dritten Taktsignal CLK3 inverses Taktsignal bzw. ein zum vierten Taktsignal CLK4 inverses Taktsignal dar.
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Mit Bezug auf die erste Logikschaltung ist während der Zeitspannen t1 und t2 CLK1 = 1 (d. h. das erste Taktsignal ist auf Hochpegel), und CLK4 = 0, also CLK4 = 1 (d. h. das Taktsignal CLK4 ist auf Hochpegel), womit durch das erste Logikimpulssignal ein Hochpegel ausgegeben wird; während der Zeitspannen t3, t4 und t5 ist CLK1 = 0 (d. h. das erste Taktsignal ist auf Tiefpegel), und CLK4 = 0, also CLK4 = 1 (d. h. das Taktsignal CLK4 ist auf Hochpegel), womit durch das erste Logikimpulssignal ein Tiefpegel ausgegeben wird; während der Zeitspannen t6 und t7 ist CLK1 = 0 (d. h. das erste Taktsignal ist auf Tiefpegel), und CLK4 = 1, also CLK4 = 0 (d. h. das Taktsignal CLK4 ist auf Tiefpegel), womit durch das erste Logikimpulssignal ein Tiefpegel ausgegeben wird; und während einer Zeitspanne t8 ist CLK1 = 1 (d. h. das erste Taktsignal ist auf Hochpegel), und CLK4 = 1, also CLK4 = 0 (d. h. das Taktsignal CLK4 ist auf Tiefpegel), womit durch das erste Logikimpulssignal ein Tiefpegel ausgegeben wird.
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Mit Bezug auf die zweite Logikschaltung ist während einer Zeitspanne t1 CLK1 = 1 (d. h. das erste Taktsignal ist auf Hochpegel), also CLK1 = 0 (d. h. das Taktsignal CLK1 ist auf Tiefpegel), und CLK2 = 0 (d. h. das zweite Taktsignal ist auf Tiefpegel), womit durch das zweite Logikimpulssignal ein Tiefpegel ausgegeben wird; während einer Zeitspanne t2 ist CLK1 = 1, also CLK1 = 0 (d. h. das Taktsignal CLK1 ist auf Tiefpegel), und CLK2 = 1 (d. h. das zweite Taktsignal ist auf Hochpegel), womit durch das zweite Logikimpulssignal ein Tiefpegel ausgegeben wird; während der Zeitspannen t3 und t4 ist CLK1 = 0, also CLK1 = 1 (d. h. das Taktsignal CLK1 ist auf Hochpegel), und CLK2 = 1 (d. h. das zweite Taktsignal ist auf Hochpegel), womit durch das zweite Logikimpulssignal ein Hochpegel ausgegeben wird; während der Zeitspannen t5, t6 und t7 ist CLK1 = 0, also CLK1 = 1 (d. h. das Taktsignal CLK1 ist auf Hochpegel), und CLK2 = 0 (d. h. das zweite Taktsignal ist auf Tiefpegel), womit durch das zweite Logikimpulssignal ein Tiefpegel ausgegeben wird; während einer Zeitspanne t8 ist CLK1 = 1, also CLK1 = 0 (d. h. das Taktsignal CLK1 ist auf Tiefpegel), und CLK2 = 0 (d. h. das zweite Taktsignal ist auf Tiefpegel), womit durch das zweite Logikimpulssignal ein Tiefpegel ausgegeben wird.
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Mit Bezug auf die dritte Logikschaltung ist während einer Zeitspanne t1 CLK2 = 0, also CLK2 = 1 (d. h. das Taktsignal CLK2 ist auf Hochpegel), und CLK3 = 0 (d. h. das dritte Taktsignal ist auf Tiefpegel), womit durch das dritte Logikimpulssignal ein Tiefpegel ausgegeben wird; während der Zeitspannen t2 und t3 ist CLK2 = 1, also CLK2 = 0 (d. h. das Taktsignal CLK2 ist auf Tiefpegel), und CLK3 = 0 (d. h. das dritte Taktsignal ist auf Tiefpegel), womit durch das dritte Logikimpulssignal ein Tiefpegel ausgegeben wird; während einer Zeitspanne t4 ist CLK2 = 1, also CLK2 = 0 (d. h. das Taktsignal CLK2 ist auf Tiefpegel), und CLK3 = 1 (d. h. das dritte Taktsignal ist auf Hochpegel), womit durch das dritte Logikimpulssignal ein Tiefpegel ausgegeben wird; während der Zeitspannen t5 und t6 ist CLK2 = 0, also CLK2 = 1 (d. h. das Taktsignal CLK2 ist auf Hochpegel), und CLK3 = 1 (d. h. das dritte Taktsignal ist auf Hochpegel), womit durch das dritte Logikimpulssignal ein Hochpegel ausgegeben wird; während einer Zeitspanne t7 ist CLK2 = 0, also CLK2 = 1 (d. h. das Taktsignal CLK2 ist auf Hochpegel), und CLK3 = 0 (d. h. das dritte Taktsignal ist auf Tiefpegel), womit durch das dritte Logikimpulssignal ein Tiefpegel ausgegeben wird; während einer Zeitspanne t8 ist CLK2 = 0, also CLK2 = 1 (d. h. das Taktsignal CLK2 ist auf Hochpegel), und CLK3 = 0 (d. h. das dritte Taktsignal ist auf Tiefpegel), womit durch das dritte Logikimpulssignal ein Tiefpegel ausgegeben wird.
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Mit Bezug auf die vierte Logikschaltung ist während der Zeitspannen t1, t2 und t3 CLK3 = 0, also CLK3 = 1 (d. h. das Taktsignal CLK3 ist auf Hochpegel), und CLK4 = 0 (d. h. das vierte Taktsignal ist auf Tiefpegel), womit durch das vierte Logikimpulssignal ein Tiefpegel ausgegeben wird; während der Zeitspannen t4 und t5 ist CLK3 = 1, also CLK3 = 0 (d. h. das Taktsignal CLK3 ist auf Tiefpegel), und CLK4 = 0 (d. h. das vierte Taktsignal ist auf Tiefpegel), womit durch das vierte Logikimpulssignal ein Tiefpegel ausgegeben wird; während einer Zeitspanne t6 ist CLK3 = 1, also CLK3 = 0 (d. h. das Taktsignal CLK3 ist auf Tiefpegel), und CLK4 = 0 (d. h. das vierte Taktsignal ist auf Tiefpegel), womit durch das vierte Logikimpulssignal ein Tiefpegel ausgegeben wird; während der Zeitspannen t7 und t8 ist CLK3 = 0, also CLK3 = 1 (d. h. das Taktsignal CLK3 ist auf Hochpegel), und CLK4 = 1 (d. h. das vierte Taktsignal ist auf Hochpegel), womit durch das vierte Logikimpulssignal ein Hochpegel ausgegeben wird.
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Mit Bezug auf die fünfte Logikschaltung ist während einer Zeitspanne t1 CLK1 = 1 (d. h. das erste Taktsignal ist auf Hochpegel), CLK2 = 0 (d. h. das zweite Taktsignal ist auf Tiefpegel), CLK3 = 0 (d. h. das dritte Taktsignal ist auf Hochpegel), und CLK4 = 0 (d. h. das vierte Taktsignal ist auf Hochpegel), womit durch das fünfte Logikimpulssignal ein Tiefpegel ausgegeben wird; während einer Zeitspanne t2 ist CLK1 = 1 (d. h. das erste Taktsignal ist auf Hochpegel), CLK2 = 1 (d. h. das zweite Taktsignal ist auf Hochpegel), CLK3 = 0 (d. h. das dritte Taktsignal ist auf Tiefpegel), und CLK4 = 0 (d. h. das vierte Taktsignal ist auf Tiefpegel), womit durch das fünfte Logikimpulssignal ein Hochpegel ausgegeben wird; während einer Zeitspanne t3 ist CLK1 = 0 (d. h. das erste Taktsignal ist auf Tiefpegel), CLK2 = 1 (d. h. das zweite Taktsignal ist auf Hochpegel), CLK3 = 0 (d. h. das dritte Taktsignal ist auf Tiefpegel), und CLK4 = 0 (d. h. das vierte Taktsignal ist auf Tiefpegel), womit durch das fünfte Logikimpulssignal ein Tiefpegel ausgegeben wird; während einer Zeitspanne t4 ist CLK1 = 0 (d. h. das erste Taktsignal ist auf Tiefpegel), CLK2 = 1 (d. h. das zweite Taktsignal ist auf Hochpegel), CLK3 = 1 (d. h. das dritte Taktsignal ist auf Hochpegel), und CLK4 = 0 (d. h. das vierte Taktsignal ist auf Tiefpegel), womit durch das fünfte Logikimpulssignal ein Hochpegel ausgegeben wird; während einer Zeitspanne t5 ist CLK1 = 0 (d. h. das erste Taktsignal ist auf Tiefpegel), CLK2 = 0 (d. h. das zweite Taktsignal ist auf Tiefpegel), CLK3 = 1 (d. h. das dritte Taktsignal ist auf Hochpegel), und CLK4 = 0 (d. h. das vierte Taktsignal ist auf Tiefpegel), womit durch das fünfte Logikimpulssignal ein Tiefpegel ausgegeben wird; während einer Zeitspanne t6 ist CLK1 = 0 (d. h. das erste Taktsignal ist auf Tiefpegel), CLK2 = 0 (d. h. das zweite Taktsignal ist auf Tiefpegel), CLK3 = 1 (d. h. das dritte Taktsignal ist auf Hochpegel), und CLK4 = 1 (d. h. das vierte Taktsignal ist auf Hochpegel), womit durch das fünfte Logikimpulssignal ein Hochpegel ausgegeben wird; während einer Zeitspanne t7 ist CLK1 = 0 (d. h. das erste Taktsignal ist auf Tiefpegel), CLK2 = 0 (d. h. das zweite Taktsignal ist auf Tiefpegel), CLK3 = 0 (d. h. das dritte Taktsignal ist auf Tiefpegel), und CLK4 = 1 (d. h. das vierte Taktsignal ist auf Hochpegel), womit durch das fünfte Logikimpulssignal ein Tiefpegel ausgegeben wird; während einer Zeitspanne t8 ist CLK1 = 1 (d. h. das erste Taktsignal ist auf Hochpegel), CLK2 = 0 (d. h. das zweite Taktsignal ist auf Tiefpegel), CLK3 = 0 (d. h. das dritte Taktsignal ist auf Tiefpegel), und CLK4 = 1 (d. h. das vierte Taktsignal ist auf Hochpegel), womit durch das fünfte Logikimpulssignal ein Tiefpegel ausgegeben wird.
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Gemäß der durch die zweite Ausführungsform bereitgestellten Gate-Treiberschaltung wird jedes der fünf Logikimpulssignale, die von den fünf Logikschaltungen ausgegeben werden, dazu verwendet, mehrere Schieberegistereinheiten und mehrere Freigabeschaltungen anzusteuern, wobei jede der Schieberegistereinheiten dazu ausgelegt ist, zwei benachbarte Gate-Leitungen anzusteuern, um die Anzahl der Schieberegistereinheiten zu verringern und die Verdrahtungsfläche zu reduzieren, wodurch der Rahmen des Anzeigefeldes schmäler wird.
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Auf Grundlage der vorstehend beschriebenen Lösung wird das erste Logikimpulssignal durch den ersten Inverter invertiert, um das invertierte erste Logikimpulssignal zur Ansteuerung der Freigabeschaltungen auszugeben, die mit den geradzahligen Stufen der Schieberegistereinheiten aus der ersten Gruppe von N Stufen der Schieberegistereinheiten verbunden sind, das zweite Logikimpulssignal wird vom zweiten Inverter invertiert, um das invertierte zweite Logikimpulssignal zur Ansteuerung der Freigabeschaltungen auszugeben, die mit den geradzahligen Stufen der Schieberegistereinheiten aus der zweiten Gruppe von N Stufen der Schieberegistereinheiten verbunden sind, das dritte Logikimpulssignal wird vom dritten Inverter invertiert, um das invertierte dritte Logikimpulssignal zur Ansteuerung der Freigabeschaltungen auszugeben, die mit den ungeradzahligen Stufen der Schieberegistereinheiten aus der ersten Gruppe von N Stufen der Schieberegistereinheiten verbunden sind, und das vierte Logikimpulssignal wird vom vierten Inverter invertiert, um das invertierte vierte Logikimpulssignal zur Ansteuerung der Freigabeschaltungen auszugeben, die mit den ungeradzahligen Stufen der Schieberegistereinheiten aus der zweiten Gruppe von N Stufen der Schieberegistereinheiten verbunden sind.
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Die 7, 8 und 9 sind schematische Ansichten, die einen Aufbau einer Gate-Treiberschaltung gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigen. Die vorliegende Ausführungsform unterscheidet sich von den vorstehend beschriebenen Ausführungsformen dahingehend, dass jede der mehreren Freigabeschaltungen 13 umfasst: einen ersten Dünnschichttransistor T1, einen zweiten Dünnschichttransistor T2, einen dritten Dünnschichttransistor T3, einen vierten Dünnschichttransistor T4, einen fünften Dünnschichttransistor T5, einen sechsten Dünnschichttransistor T6, einen fünften Inverter und einen sechsten Inverter.
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Eine Source-Elektrode des ersten Dünnschichttransistors T1 ist über den fünften Inverter mit einem Ausgangsende der Schieberegistereinheit verbunden, eine Drain-Elektrode des ersten Dünnschichttransistors T1 ist mit den Source-Elektroden des dritten Dünnschichttransistors T3, des zweiten Dünnschichttransistors T2 und des fünften Dünnschichttransistors T5 verbunden.
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Die Source-Elektrode des zweiten Dünnschichttransistors T2 ist dazu ausgelegt, ein Hochpegelsignal zu empfangen, und eine Drain-Elektrode des zweiten Dünnschichttransistors T2 ist mit der Drain-Elektrode des ersten Dünnschichttransistors T1 verbunden.
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Wenn die Freigabeschaltungen mit den ungeradzahligen Stufen der Schieberegistereinheiten aus der ersten Gruppe von N Stufen der Schieberegistereinheiten verbunden sind, sind die Gate-Elektroden des ersten Dünnschichttransistors T1 und des zweiten Dünnschichttransistors T2 in jeder der Freigabeschaltungen dazu ausgelegt, das invertierte erste Logikimpulssignal zu empfangen. Wenn die Freigabeschaltungen mit den ungeradzahligen Stufen der Schieberegistereinheiten aus der zweiten Gruppe von N Stufen der Schieberegistereinheiten verbunden sind, sind die Gate-Elektroden des ersten Dünnschichttransistors T1 und des zweiten Dünnschichttransistors T2 in jeder der Freigabeschaltungen dazu ausgelegt, das invertierte zweite Logikimpulssignal zu empfangen. Wenn die Freigabeschaltungen mit den geradzahligen Stufen der Schieberegistereinheiten aus der ersten Gruppe von N Stufen der Schieberegistereinheiten verbunden sind, sind die Gate-Elektroden des ersten Dünnschichttransistors T1 und zweiten Dünnschichttransistors T2 von jeder der Freigabeschaltungen dazu ausgelegt, das invertierte dritte Logikimpulssignal zu empfangen. Wenn die Freigabeschaltungen mit den geradzahligen Stufen der Schieberegistereinheiten aus der zweiten Gruppe von N Stufen der Schieberegistereinheiten verbunden sind, sind die Gate-Elektroden des ersten Dünnschichttransistors T1 und zweiten Dünnschichttransistors T2 von jeder der Freigabeschaltungen dazu ausgelegt, das invertierte vierte Logikimpulssignal zu empfangen.
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Die Source-Elektrode des dritten Dünnschichttransistors T3 ist mit der Drain-Elektrode des ersten Dünnschichttransistors T2 verbunden, und die Drain-Elektrode des dritten Dünnschichttransistors T3 ist mit einem dieser beiden Ausgangsanschlüsse OUT1 der Freigabeschaltung verbunden, und die Gate-Elektrode des dritten Dünnschichttransistors T3 ist dazu ausgelegt, das fünfte Logikimpulssignal zu empfangen.
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Die Source-Elektrode des vierten Dünnschichttransistors T4 ist dazu ausgelegt, ein Hochpegelsignal zu empfangen, die Drain-Elektrode des vierten Dünnschichttransistors T4 ist mit dem einen dieser beiden Ausgangsanschlüsse OUT1 der Freigabeschaltung verbunden, und die Gate-Elektrode des vierten Dünnschichttransistors T4 ist dazu ausgelegt, das fünfte Logikimpulssignal durch den sechsten Inverter zu empfangen.
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Die Source-Elektrode des fünften Dünnschichttransistors T5 ist mit der Drain-Elektrode des ersten Dünnschichttransistors T1 verbunden, die Drain-Elektrode des fünften Dünnschichttransistors T5 ist mit dem anderen dieser beiden Ausgangsanschlüsse OUT2 der Freigabeschaltung verbunden, und die Gate-Elektrode des fünften Dünnschichttransistors T5 ist dazu ausgelegt, das fünfte Logikimpulssignal zu empfangen.
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Die Source-Elektrode des sechsten Dünnschichttransistors T6 ist dazu ausgelegt, ein Hochpegelsignal zu empfangen, eine Drain-Elektrode des sechsten Dünnschichttransistors T6 ist mit dem anderen dieser beiden Ausgangsanschlüsse OUT2 der Freigabeschaltungen verbunden, und die Gate-Elektrode des sechsten Dünnschichttransistors T6 ist dazu ausgelegt, das fünfte Logikimpulssignal zu empfangen.
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Wie in 10 gezeigt ist, handelt es sich hierbei um ein Zeitdiagramm von vorstehend beschriebenen Abläufen der Gate-Treiberschaltung. Eine PNP-Triode sperrt, wenn sie mit einem Hochpegel beaufschlagt ist, und schaltet durch, wenn sie mit einem Tiefpegel beaufschlagt ist, und eine NPN-Triode schaltet durch, wenn sie mit einem Hochpegel beaufschlagt ist, und sperrt, wenn sie mit einem Tiefpegel beaufschlagt ist. SOUT1, SOUT2, ..., SOUT2N stellen die ersten Impulssignale dar, die von den Schieberegistereinheiten SR1, SR2, ..., bzw. SR2N ausgegeben werden.
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Jede der Freigabeschaltungen, die den ungeradzahligen Stufen der Schieberegistereinheiten (zum Beispiel der Schieberegistereinheit SR1) aus der ersten Gruppe von N Stufen der Schieberegistereinheiten entspricht, wandelt das erste Impulssignal, das invertierte dritte Logikimpulssignal und das fünfte Logikimpulssignal in zwei zweite Impulssignale um, die an den Ausgangsanschlüssen OUT1 und OUT2 ausgegeben werden. Während einer Zeitspanne t1 ist SOUT = 1, d. h. der Pegel des ersten Impulssignals SOUT1 ist hoch, der Pegel des dritten Logikimpulssignals ist tief und somit ist der Pegel des invertierten dritten Logikimpulssignals hoch, und der Pegel des fünften Logikimpulssignals ist tief, womit von jedem der Ausgangsanschlüsse OUT1 und OUT2 ein Tiefpegel ausgegeben wird; während einer Zeitspanne t2 ist SOUT = 1, d. h. der Pegel des ersten Impulssignals SOUT1 ist hoch, der Pegel des dritten Logikimpulssignals ist tief und somit ist der Pegel des invertierten dritten Logikimpulssignals hoch, und der Pegel des fünften Logikimpulssignals ist hoch, womit von jedem der Ausgangsanschlüsse OUT1 und OUT2 ein Tiefpegel ausgegeben wird; während einer Zeitspanne t3 ist SOUT = 1, d. h. der Pegel des ersten Impulssignals SOUT1 ist hoch, der Pegel des dritten Logikimpulssignals ist tief und somit ist der Pegel des invertierten dritten Logikimpulssignals hoch, und der Pegel des fünften Logikimpulssignals ist tief, womit von jedem der Ausgangsanschlüsse OUT1 und OUT2 ein Tiefpegel ausgegeben wird; während einer Zeitspanne t4 ist SOUT = 1, d. h. der Pegel des ersten Impulssignals SOUT1 ist hoch, der Pegel des dritten Logikimpulssignals ist tief und somit ist der Pegel des invertierten dritten Logikimpulssignals hoch, und der Pegel des fünften Logikimpulssignals ist hoch, womit von jedem der Ausgangsanschlüsse OUT1 und OUT2 ein Tiefpegel ausgegeben wird; während einer Zeitspanne t5 ist SOUT = 1, d. h. der Pegel des ersten Impulssignals SOUT1 ist hoch, der Pegel des dritten Logikimpulssignals ist hoch und somit ist der Pegel des invertierten dritten Logikimpulssignals tief, und der Pegel des fünften Logikimpulssignals ist tief, womit vom Ausgangsanschluss OUT1 ein Hochpegel ausgegeben wird und vom Ausgangsanschluss OUT2 ein Tiefpegel ausgegeben wird; während einer Zeitspanne t6 ist SOUT = 1, d. h. der Pegel des ersten Impulssignals SOUT1 ist hoch, der Pegel des dritten Logikimpulssignals ist hoch und somit ist der Pegel des invertierten dritten Logikimpulssignals tief, und der Pegel des fünften Logikimpulssignals ist hoch, womit vom Ausgangsanschluss SOUT1 ein Tiefpegel ausgegeben wird und vom Ausgangsanschluss OUT2 ein Hochpegel ausgegeben wird; während einer Zeitspanne t7 ist SOUT1 = 1, d. h. der Pegel des ersten Impulssignals SOUT1 ist hoch, der Pegel des dritten Logikimpulssignals ist tief und somit ist der Pegel des invertierten dritten Logikimpulssignals hoch, und der Pegel des fünften Logikimpulssignals ist tief, womit von jedem der Ausgangsanschlüsse OUT1 und OUT2 ein Tiefpegel ausgegeben wird; und während einer Zeitspanne t8 ist SOUT = 1, d. h. der Pegel des ersten Impulssignals SOUT1 ist hoch, der Pegel des dritten Logikimpulssignals ist tief und somit ist der Pegel des invertierten dritten Logikimpulssignals hoch, und der Pegel des fünften Logikimpulssignals ist hoch, womit von jedem der Ausgangsanschlüsse OUT1 und OUT2 ein Tiefpegel ausgegeben wird.
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Die Freigabeschaltungen, die den ungeradzahligen Stufen der Schieberegistereinheiten (zum Beispiel SR2) aus der zweiten Gruppe von N Stufen der Schieberegistereinheiten entsprechen, wandeln das erste Impulssignal, das invertierte vierte Logikimpulssignal und das fünfte Logikimpulssignal in zwei zweite Impulssignale um, die an den Ausgangsanschlüssen OUT3 und OUT4 ausgegeben werden. Während einer Zeitspanne t1 ist SOUT2 = 0, d. h. der Pegel des ersten Impulssignals SOUT2 ist tief, der Pegel des vierten Logikimpulssignals ist tief und somit ist der Pegel des invertierten vierten Logikimpulssignals hoch, und der Pegel des fünften Logikimpulssignals ist tief, womit von jedem der Ausgangsanschlüsse OUT3 und OUT4 ein Tiefpegel ausgegeben wird; während einer Zeitspanne t2 ist SOUT2 = 0, d. h. der Pegel des ersten Impulssignals SOUT2 ist tief, der Pegel des vierten Logikimpulssignals ist tief und somit ist der Pegel des invertierten vierten Logikimpulssignals hoch, und der Pegel des fünften Logikimpulssignals ist hoch, womit von jedem der Ausgangsanschlüsse OUT3 und OUT4 ein Tiefpegel ausgegeben wird; während einer Zeitspanne t3 ist SOUT2 = 1, d. h. der Pegel des ersten Impulssignals SOUT2 ist hoch, der Pegel des vierten Logikimpulssignals ist tief und somit ist das invertierte vierte Logikimpulssignal hoch, und der Pegel des fünften Logikimpulssignals ist tief, womit von jedem der Ausgangsanschlüsse OUT3 und OUT4 ein Tiefpegel ausgegeben wird; während einer Zeitspanne t4 ist SOUT2 = 1, d. h. der Pegel des ersten Impulssignals SOUT2 ist hoch, der Pegel des vierten Logikimpulssignals ist tief und somit ist das invertierte vierte Logikimpulssignal hoch, und der Pegel des fünften Logikimpulssignals ist hoch, womit von jedem der Ausgangsanschlüsse OUT3 und OUT4 ein Tiefpegel ausgegeben wird; während einer Zeitspanne t5 ist SOUT2 = 1, d. h. der Pegel des ersten Impulssignals SOUT2 ist hoch, der Pegel des vierten Logikimpulssignals ist tief und somit ist der Pegel des invertierten vierten Logikimpulssignals hoch, und der Pegel des fünften Logikimpulssignals ist tief, womit von jedem der Ausgangsanschlüsse OUT3 und OUT4 ein Tiefpegel ausgegeben wird; während einer Zeitspanne t6 ist SOUT2 = 1, d. h. der Pegel des ersten Impulssignals SOUT2 ist hoch, der Pegel des vierten Logikimpulssignals ist tief und somit ist der Pegel des invertierten vierten Logikimpulssignals hoch, und der Pegel des fünften Logikimpulssignals ist hoch, womit von jedem der Ausgangsanschlüsse OUT3 und OUT4 ein Tiefpegel ausgegeben wird; während einer Zeitspanne t7 ist SOUT2 = 1, d. h. der Pegel des ersten Impulssignals SOUT2 ist hoch, der Pegel des vierten Logikimpulssignals ist hoch und somit ist der Pegel des invertierten vierten Logikimpulssignals tief, und der Pegel des fünften Logikimpulssignals ist tief, womit vom Ausgangsanschluss OUT3 ein Hochpegel ausgegeben wird und vom Ausgangsanschluss OUT4 ein Tiefpegel ausgegeben wird; während einer Zeitspanne t8 ist SOUT2 = 1, d. h. der Pegel des ersten Impulssignals SOUT2 ist hoch, der Pegel des vierten Logikimpulssignals ist hoch und somit ist der Pegel des invertierten vierten Logikimpulssignals tief, und der Pegel des fünften Logikimpulssignals ist hoch, womit vom Ausgangsanschluss OUT3 ein Tiefpegel ausgegeben wird und vom Ausgangsanschluss OUT4 ein Hochpegel ausgegeben wird.
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Die Freigabeschaltungen, die den geradzahligen Stufen der Schieberegistereinheiten (zum Beispiel SR3) aus der ersten Gruppe von N Stufen der Schieberegistereinheiten entsprechen, wandeln das erste Impulssignal, das invertierte erste Logikimpulssignal und das fünfte Logikimpulssignal in zwei zweite Impulssignale um, die an den Ausgangsanschlüssen OUT5 und OUT6 ausgegeben werden. Während einer Zeitspanne t1 ist SOUT3 = 0, d. h. der Pegel des ersten Impulssignals SOUT3 ist tief, der Pegel des ersten Logikimpulssignals ist hoch und somit ist der Pegel des invertierten ersten Logikimpulssignals tief, und der Pegel des fünften Logikimpulssignals ist tief, womit von jedem der Ausgangsanschlüsse OUT5 und OUT6 ein Tiefpegel ausgegeben wird; während einer Zeitspanne t2 ist SOUT3 = 0, d. h. der Pegel des ersten Impulssignals SOUT3 ist tief, der Pegel des ersten Logikimpulssignals ist hoch und somit ist das invertierte erste Logikimpulssignal tief, und der Pegel des fünften Logikimpulssignals ist hoch, womit von jedem der Ausgangsanschlüsse OUT5 und OUT6 ein Tiefpegel ausgegeben wird; während einer Zeitspanne t3 ist SOUT3 = 0, d. h. der Pegel des ersten Impulssignals SOUT3 ist tief, der Pegel des ersten Logikimpulssignals ist tief und somit ist der Pegel des invertierten ersten Logikimpulssignals hoch, und der Pegel des fünften Logikimpulssignals ist tief, womit von jedem der Ausgangsanschlüsse OUT5 und OUT6 ein Tiefpegel ausgegeben wird; während einer Zeitspanne t4 ist SOUT3 = 0, d. h. der Pegel des ersten Impulssignals SOUT3 ist tief, der Pegel des ersten Logikimpulssignals ist tief und somit ist der Pegel des invertierten ersten Logikimpulssignals hoch, und der Pegel des fünften Logikimpulssignals ist hoch, womit von jedem der Ausgangsanschlüsse OUT5 und OUT6 ein Tiefpegel ausgegeben wird; während einer Zeitspanne t5 ist SOUT3 = 1, d. h. der Pegel des ersten Impulssignals SOUT3 ist hoch, der Pegel des ersten Logikimpulssignals ist tief und somit ist der Pegel des invertierten ersten Logikimpulssignals hoch, und der Pegel des fünften Logikimpulssignals ist tief, womit von jedem der Ausgangsanschlüsse OUT5 und OUT6 ein Tiefpegel ausgegeben wird; während einer Zeitspanne t6 ist SOUT3 = 1, d. h. der Pegel des ersten Impulssignals SOUT3 ist hoch, der Pegel des ersten Logikimpulssignals ist tief und somit ist der Pegel des invertierten ersten Logikimpulssignals hoch, und der Pegel des fünften Logikimpulssignals ist hoch, womit von jedem der Ausgangsanschlüsse OUT5 und OUT6 ein Tiefpegel ausgegeben wird; während einer Zeitspanne t7 ist SOUT3 = 1, d. h. der Pegel des ersten Impulssignals SOUT3 ist hoch, der Pegel des ersten Logikimpulssignals ist tief und somit ist der Pegel des invertierten ersten Logikimpulssignals hoch, und der Pegel des fünften Logikimpulssignals ist tief, womit von jedem der Ausgangsanschlüsse OUT5 und OUT6 ein Tiefpegel ausgegeben wird; während einer Zeitspanne t8 ist SOUT3 = 1, d. h. der Pegel des ersten Impulssignals SOUT3 ist hoch, der Pegel des ersten Logikimpulssignals ist tief und somit ist der Pegel des invertierten ersten Logikimpulssignals hoch, und der Pegel des fünften Logikimpulssignals ist hoch, womit von jedem der Ausgangsanschlüsse OUT5 und OUT6 ein Tiefpegel ausgegeben wird; während einer Zeitspanne t9 ist SOUT3 = 1, d. h. der Pegel des ersten Impulssignals SOUT3 ist hoch, der Pegel des ersten Logikimpulssignals ist hoch und somit ist der Pegel des invertierten ersten Logikimpulssignals tief, und der Pegel des fünften Logikimpulssignals ist hoch, womit am Ausgangsanschluss OUT5 ein Hochpegel ausgegeben wird und am Ausgangsanschluss OUT6 ein Tiefpegel ausgegeben wird; während einer Zeitspanne t10 ist SOUT3 = 1, d. h. der Pegel des ersten Impulssignals SOUT3 ist hoch, der Pegel des ersten Logikimpulssignals ist hoch und somit ist der Pegel des invertierten ersten Logikimpulssignals tief, und der Pegel des fünften Logikimpulssignals ist hoch, womit am Ausgangsanschluss OUT5 ein Tiefpegel ausgegeben wird und am Ausgangsanschluss OUT6 ein Hochpegel ausgegeben wird.
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Die Freigabeschaltungen, die den geradzahligen Stufen der Schieberegistereinheiten (zum Beispiel SR4) aus der zweiten Gruppe von N Stufen der Schieberegistereinheiten entsprechen, wandeln das erste Impulssignal, das invertierte zweite Logikimpulssignal und das fünfte Logikimpulssignal in zwei zweite Impulssignale um, die an den Ausgangsanschlüssen OUT7 und OUT8 ausgegeben werden. Während einer Zeitspanne t1 ist SOUT4 = 0, d. h. der Pegel des ersten Impulssignals SOUT4 ist tief, der Pegel des zweiten Logikimpulssignals ist tief und somit ist der Pegel des invertierten zweiten Logikimpulssignals hoch, und der Pegel des fünften Logikimpulssignals ist tief, womit von jedem der Ausgangsanschlüsse OUT7 und OUT8 ein Tiefpegel ausgegeben wird; während einer Zeitspanne t2 ist SOUT4 = 0, d. h. der Pegel des ersten Impulssignals SOUT4 ist tief, der Pegel des zweiten Logikimpulssignals ist tief und somit ist der Pegel des invertierten zweiten Logikimpulssignals hoch, und der Pegel des fünften Logikimpulssignals ist hoch, womit von jedem der Ausgangsanschlüsse OUT7 und OUT8 ein Tiefpegel ausgegeben wird; während einer Zeitspanne t3 ist SOUT4 = 0, d. h. der Pegel des ersten Impulssignals SOUT4 ist tief, der Pegel des zweiten Logikimpulssignals ist hoch und somit ist der Pegel des invertierten zweiten Logikimpulssignals tief, und der Pegel des fünften Logikimpulssignals ist tief, womit von jedem der Ausgangsanschlüsse OUT7 und OUT8 ein Tiefpegel ausgegeben wird; während einer Zeitspanne t4 ist SOUT4 = 0, d. h. der Pegel des ersten Impulssignals SOUT4 ist tief, der Pegel des zweiten Logikimpulssignals ist hoch und somit ist der Pegel des invertierten zweiten Logikimpulssignals tief, und der Pegel des fünften Logikimpulssignals ist hoch, womit von jedem der Ausgangsanschlüsse OUT7 und OUT8 ein Tiefpegel ausgegeben wird; während einer Zeitspanne t5 ist SOUT4 = 0, d. h. der Pegel des ersten Impulssignals SOUT4 ist tief, der Pegel des zweiten Logikimpulssignals ist tief und somit ist der Pegel des invertierten zweiten Logikimpulssignals hoch, und der Pegel des fünften Logikimpulssignals ist tief, womit von jedem der Ausgangsanschlüsse OUT7 und OUT8 ein Tiefpegel ausgegeben wird; während einer Zeitspanne t6 ist SOUT4 = 0, d. h. der Pegel des ersten Impulssignals SOUT4 ist tief, der Pegel des zweiten Logikimpulssignals ist tief und somit ist der Pegel des invertierten zweiten Logikimpulssignals hoch, und der Pegel des fünften Logikimpulssignals ist hoch, womit von jedem der Ausgangsanschlüsse OUT7 und OUT8 ein Tiefpegel ausgegeben wird; während einer Zeitspanne t7 ist SOUT4 = 1, d. h. der Pegel des ersten Impulssignals SOUT4 ist hoch, der Pegel des zweiten Logikimpulssignals ist tief und somit ist der Pegel des invertierten zweiten Logikimpulssignals hoch, und der Pegel des fünften Logikimpulssignals ist tief, womit von jedem der Ausgangsanschlüsse OUT7 und OUT8 ein Tiefpegel ausgegeben wird; während einer Zeitspanne t8 ist SOUT4 = 1, d. h. der Pegel des ersten Impulssignals SOUT4 ist hoch, der Pegel des zweiten Logikimpulssignals ist tief und somit ist der Pegel des invertierten zweiten Logikimpulssignals hoch, und der Pegel des fünften Logikimpulssignals ist hoch, womit von jedem der Ausgangsanschlüsse OUT7 und OUT8 ein Tiefpegel ausgegeben wird; während einer Zeitspanne t9 ist SOUT4 = 1, d. h. der Pegel des ersten Impulssignals SOUT4 ist hoch, der Pegel des zweiten Logikimpulssignals ist tief und somit ist der Pegel des invertierten zweiten Logikimpulssignals hoch, und der Pegel des fünften Logikimpulssignals ist tief, womit von jedem der Ausgangsanschlüsse OUT7 und OUT8 ein Tiefpegel ausgegeben wird; während einer Zeitspanne t10 ist SOUT4 = 1 d. h. der Pegel des ersten Impulssignals SOUT4 ist hoch, der Pegel des zweiten Logikimpulssignals ist tief und somit ist der Pegel des invertierten zweiten Logikimpulssignals hoch, und der Pegel des fünften Logikimpulssignals ist hoch, womit von jedem der Ausgangsanschlüsse OUT7 und OUT8 ein Tiefpegel ausgegeben wird; während einer Zeitspanne t11 ist SOUT4 = 1, d. h. der Pegel des ersten Impulssignals SOUT4 ist hoch, der Pegel des zweiten Logikimpulssignals ist hoch und somit ist der Pegel des invertierten zweiten Logikimpulssignals tief, und der Pegel des fünften Logikimpulssignals ist tief, womit vom Ausgangsanschluss OUT7 ein Tiefpegel ausgegeben wird und vom Ausgangsanschluss OUT8 ein Hochpegel ausgegeben wird; während einer Zeitspanne t12 ist SOUT4 = 1, d. h. der Pegel des ersten Impulssignals SOUT4 ist hoch, der Pegel des zweiten Logikimpulssignals ist hoch und somit ist der Pegel des invertierten zweiten Logikimpulssignals tief, und der Pegel des fünften Logikimpulssignals ist hoch, womit vom Ausgangsanschluss OUT7 ein Tiefpegel ausgegeben wird und vom Ausgangsanschluss OUT8 ein Hochpegel ausgegeben wird.
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Die vorstehenden Abläufe werden bis zur letzten Stufe der Schieberegistereinheit nacheinander ausgeführt. Schließlich werden von den Gate-Leitungen Signale (z. B. von Ausgangsanschlüssen OUT1, OUT2, ..., OUT8) erhalten, wie in 10 dargestellt, um die Gate-Leitungen anzusteuern und das Durchschalten und Sperren der Pixel-TFTs entlang den jeweiligen Gate-Leitungen zu steuern.
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Bei der durch die dritte Ausführungsform bereitgestellten Gate-Treiberschaltung werden die mehreren ersten Impulssignale, die von den mehreren Schieberegistereinheiten ausgegeben werden, und das Logikimpulssignal, das von der Logikschaltung ausgegeben wird, durch die mehreren Freigabeschaltungen in die mehreren zweiten Impulssignale umgewandelt, und jede der mehreren Freigabeschaltungen ist dazu ausgelegt, zwei zweite Impulssignale auszugeben, womit von jeder der mehreren Schieberegistereinheiten zwei benachbarte Gate-Leitungen angesteuert werden können, um die Anzahl der Schieberegistereinheiten zu verringern, wodurch sich die Verdrahtungsfläche verkleinert und der Rahmen des Anzeigefeldes schmäler wird.
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Die vierte Ausführungsform der vorliegenden Erfindung stellt eine Anzeigevorrichtung bereit, umfassend: einen Anzeigebereich mit einer Vielzahl von Pixeln, die dazu ausgelegt sind, Bilder anzuzeigen, eine Gate-Treiberschaltung, die dazu ausgelegt ist, Abtastsignale auf den Anzeigebereich zu übertragen, und eine Datenführungsschaltung, die dazu ausgelegt ist, Datensignale auf den Anzeigebereich zu übertragen. Bei der Gate-Treiberschaltung kann es sich zum Beispiel um eine der in der ersten Ausführungsform, zweiten Ausführungsform und dritten Ausführungsform beschriebenen Gate-Treiberschaltungen handeln. Aufgrund der Einbeziehung der vorstehend beschriebenen Gate-Treiberschaltungen ist die Anzeigevorrichtung letztendlich vorteilhaft in Bezug auf die entsprechenden vorteilhaften Wirkungen.
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Obwohl die Ausführungsformen der vorliegenden Erfindung und die darin verwendeten technischen Prinzipien sich wie vorstehend beschrieben darstellen, wird Fachleuten klar sein, dass die vorliegende Erfindung nicht auf die hier beschriebenen spezifischen Ausführungsformen beschränkt ist, und von einem Fachmann können offenkundige Abwandlungen, Modifikationen und Ergänzungen vorgenommen werden, ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen. Obwohl die vorliegende Erfindung durch die obigen Ausführungsformen im Einzelnen beschrieben wurde, ist die vorliegende Erfindung dementsprechend nicht nur auf die obigen Ausführungsformen beschränkt und kann darüber hinaus andere zusätzliche äquivalente Ausführungsformen enthalten, ohne das Konzept der vorliegenden Erfindung zu verlassen. Der Umfang der vorliegenden Erfindung sollte nach Maßgabe der beigefügten Ansprüche gesehen werden.
