DE102013220719B4

DE102013220719B4 - Datensynchronisationsvorrichtung

Info

Publication number: DE102013220719B4
Application number: DE102013220719.0A
Authority: DE
Inventors: Jin Mok Kim; Hyukchan Kwon; Yong Ho Lee; Ki Woong Kim
Original assignee: Korea Research Institute of Standards and Science KRISS
Current assignee: Korea Research Institute of Standards and Science KRISS
Priority date: 2013-05-21
Filing date: 2013-10-14
Publication date: 2019-03-21
Anticipated expiration: 2033-10-15
Also published as: US20140348183A1; KR101387999B1; CN104184787A; DE102013220719A1; CN104184787B; US9331841B2

Abstract

Datensynchronisationsvorrichtung mit
- einem Signalumwandlungsblock (320), der einzelne serielle digitale Signale in Reaktion auf ein Ladesignal in parallele digitale Signale umwandelt und die parallelen digitalen Signale in Reaktion auf ein Synchronisationsladesignal, welches das Ladesignal nicht überlagert, in synchronisierte serielle digitale Signale umwandelt;
- einem Takt-/Ladesignalgenerator (310), der ein Referenzladesignal zum Erzeugen des Synchronisationsladesignals an den Signalumwandlungsblock abgibt;
- einem Multiplexer (330), der die synchronisierten seriellen digitalen Signale bündelt; und
- einem ersten Seriell-Parallel(S/P)-Konverter (340), der das gebündelte Signal in parallele Signale umwandelt.

Description

Die Erfindung bezieht sich auf eine Datensynchronisationsvorrichtung.
Typischerweise werden Sensoren, die biomedizinische Signale in medizinischen Instrumenten erfassen, zu einer Mehrzahl von Datenquellen. Diese Sensoren beinhalten Sensoren, die zum Beispiel Magnetokardiographie (MCG), Magnetoencephalographie (MEG), Elektrokardiographie (ECG) oder Elektroencephalographie (EEG) messen. Als einen dieser Sensoren gibt es zum Beispiel einen supraleitenden Quanteninterferometer-Sensor (SQUID-Sensor).
Des Weiteren ist ein Computer zum Bearbeiten digitaler, von einer Mehrzahl von Datenquellen erzeugter Signale erforderlich, um die digitalen Signale miteinander zu synchronisieren. Da Sensoren zum Erfassen biomedizinischer Signale zu mehreren verwendet werden können, kann eine Mehrzahl von Datenquellen einen einzelnen Kanal bilden. Wenn eine Mehrzahl dieser Kanäle vorliegt, ist ein Computer erforderlich, um digitale Signale zu synchronisieren, die über die Mehrzahl von Kanälen empfangen werden, um sie zu verarbeiten.
Dazu wird eine Datensynchronisationsvorrichtung zwischen den Datenquellen und dem Computer verwendet. Die Datensynchronisationsvorrichtung gibt synchronisierte serielle digitale Signale durch Seriell-Parallel(S/P)-Wandlung und Parallel-Seriell(P/S)-Wandlung für digitale Signale ab, die von einzelnen seriellen Datenquellen abgegeben werden. Gegenwärtig wird in der Datensynchronisationsvorrichtung keine Synchronisation zwischen Ladesignalen zum Betreiben eines S/P-Konverters und eines P/S-Konverters durchgeführt. Das heißt, ein Ladesignal zum Betreiben des S/P-Konverters und ein Ladesignal zum Betreiben des P/S-Konverters können in einem überlagerten Typ erzeugt werden. Aufgrund dessen wird eine Mehrzahl von einzelnen seriellen digitalen Datensignalen nicht perfekt in synchronisierte digitale Datensignale umgewandelt.
Die Patentschrift DE 197 58 825 B4 offenbart eine Datenübertragungsvorrichtung zur unidirektionalen seriellen Datenübertragung von einer Sendeeinrichtung, wie einem Mikrokontroller, zu einer Empfangseinrichtung, wie zu einem integrierten Schaltkreis einer Endstufe in einem Kraftfahrzeug-Steuergerät. Die Sendeeinrichtung beinhaltet einen Parallel/Seriell-Wandler zum Umwandeln eines ihr zugeführten parallelen Datenstroms in einen seriellen Datenstrom mit Übertragungsrahmen eines bestimmten Formats und zum Übertragen des seriellen Datenstroms zur Empfangseinrichtung über einen Datenübertragungskanal. Die Empfangseinrichtung weist einen Seriell/Parallel-Wandler zum Rückwandeln des übertragenen seriellen Datenstroms in den parallelen Datenstrom auf. Für einen kontinuierlichen Umwandlungsbetrieb mit phasengleichem Takt erzeugt eine Taktsignal-Erzeugungseinrichtung ein Taktsignal für den Parallel/Seriell-Wandler und den Seriell/Parallel-Wandler. Eine Synchronisationseinrichtung erzeugt ein Synchronisierungssignal entsprechend dem Umwandlungsbetrieb des Parallel/Seriell-Wandlers und führt es dem Seriell/Parallel-Wandler zur Synchronisierung des jeweiligen Umwandlungsbetriebs zu. Der Parallel/Seriell-Wandler beinhaltet ein mit dem Taktsignal getaktetes Eingangsregister mit parallelem Eingang und parallelem Ausgang, ein mit dem Taktsignal getaktetes erstes Schieberegister mit parallelem Eingang und seriellem Ausgang und einen internen Datenbus zur Verbindung des parallelen Eingangsregisterausgangs mit dem parallelen Schieberegistereingang.
Der Erfindung liegt als technisches Problem die Bereitstellung einer Datensynchronisationsvorrichtung zugrunde, die in der Lage ist, zu verhindern, dass eine Mehrzahl von einzelnen seriellen Datensignalen unvollkommen in synchronisierte serielle Datensignale umgewandelt wird.
Die Erfindung löst dieses Problem durch die Bereitstellung einer Datensynchronisationsvorrichtung mit den Merkmalen des Anspruchs 1 oder 3. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben, deren Wortlaut hiermit durch Verweis in die Beschreibung aufgenommen ist, um eine unnötige Textwiederholung zu vermeiden.
Vorteilhafte Ausführungsformen der Erfindung werden im Folgenden beschrieben und sind in den Zeichnungen dargestellt, in denen

1 ein Blockdiagramm eines exemplarischen Datenverarbeitungssystems darstellt;
2 eine exemplarische Datensynchronisationsvorrichtung darstellt, die in dem System von 1 verwendet werden kann;
3 ein Diagramm darstellt, das eine Beziehung zwischen einem Ladesignal und einem Referenzladesignal zeigt;
4 ein detaillierteres Blockdiagramm einer exemplarischen Struktur eines Signalumwandlungsmoduls darstellt, das in der Vorrichtung von 2 verwendet werden kann;
5 ein Diagramm darstellt, das exemplarische Impulsbreiten eines Ladesignals und eines Referenzladesignals zeigt, die von einem Synchronisationsladeblock abgegeben werden;
6 ein Signalablaufdiagramm ist, das Ausgangssignale des Synchronisationsladeblocks darstellt, wenn sich das Ladesignal und das Referenzladesignal nicht überlagern;
7 ein Signalablaufdiagramm ist, das exemplarische Ausgangssignale des Synchronisationsladeblocks darstellt, wenn sich das Ladesignal und das Referenzladesignal überlagern; und
8 ein Signalablaufdiagramm ist, das exemplarische Ausgangssignale des Synchronisationsladeblocks in einem weiteren Fall darstellt, wenn sich das Ladesignal und das Referenzladesignal überlagern.

Nachstehend werden exemplarische Ausführungsformen der Erfindung detaillierter unter Bezugnahme auf die begleitenden Zeichnungen beschrieben. Gleiche Bezugszeichen beziehen sich durchgehend auf gleiche Elemente.
Die Erfindung stellt eine Datensynchronisationsvorrichtung zum Verhindern einer unvollkommenen Umwandlung einzelner serieller digitaler Signale in synchronisierte serielle Datensignale bereit. Die in der Erfindung vorgeschlagene Datensynchronisationsvorrichtung kann auf verschiedenen Gebieten angewendet werden und kann als ein Beispiel auf medizinische Diagnosen angewendet werden, indem Ausgangssignale von einer Mehrzahl von supraleitenden Quanteninterferometer(SQUID)-Sensoren verwendet werden, die biomedizinische Signale erfassen.
1 stellt ein exemplarisches Datenverarbeitungssystem 1 dar, das einen Signalübertragungsblock 100, einen Lichtwellenleiter 200, eine Datensynchronisationsvorrichtung 300, eine Dateneingabe-/Datenausgabe(E/A)-Karte 400 sowie einen Computer 500 beinhaltet.
Der Signalübertragungsblock 100 kann zum Beispiel sechzehn Kanäle beinhalten, und zwar sechzehn Signalübertragungsmodule 101 bis 116.
Die Signalübertragungsmodule 101 bis 116 können mit einer Mehrzahl von Sensoren verbunden sein. Hierbei können die Sensoren als ein Beispiel SQUID-Sensoren sein.
Die Signalübertragungsmodule 101 bis 116 sind jeweils so dargestellt, dass sie als ein Beispiel Signale über vierundzwanzig Sensoren empfangen, die Sensoren, die mit jedem der Signalübertragungsmodule 101 bis 116 verbunden sind, können jedoch in Anzahl und Typ variiert werden.
Ein erstes Signalübertragungsmodul 101 empfängt zum Beispiel vierundzwanzig Signale von vierundzwanzig Sensoren S1 bis S24. Es sei angenommen, dass der Rest der Signalübertragungsmodule vierundzwanzig Signale von vierundzwanzig Sensoren empfängt.
Die Signalübertragungsmodule 101 bis 116 wandeln die durch die Sensoren empfangenen Signale in optische Signale um und übertragen die optischen Signale über den Lichtwellenleiter 200 zu der Datensynchronisationsvorrichtung 300.
Des Weiteren können sich der Signalübertragungsblock 100 und die Sensoren innerhalb eines abgeschirmten Raums 10 befinden.
Der abgeschirmte Raum 10 stellt einen Raum dar, in dem Magnetokardiographie (MCG), Magnetoencephalographie (MEG), Elektrokardiographie (ECG) oder Elektroencephalographie (EEG) durch SQUID-Sensoren in dem Signalübertragungsblock 100 stabil von einem Messziel (zum Beispiel einem menschlichen Körper) gemessen wird. Der abgeschirmte Raum 10 kann ein magnetisch abgeschirmter Raum (MSR) oder ein vor Hochfrequenz abgeschirmter Raum (RFSR) sein.
Der Lichtwellenleiter 200 verbindet den Signalübertragungsblock 100 und die Datensynchronisationsvorrichtung 300. Der Lichtwellenleiter 200 beinhaltet eine Mehrzahl von optischen Leitungen (OL).
Die Datensynchronisationsvorrichtung 300 beinhaltet einen Takt-/Lade(C/L)-Signalgenerator 310, einen Signalumwandlungsblock 320, einen Multiplexer 330 sowie einen Seriell-Parallel(S/P)-Konverter N 340.
Der C/L-Signalgenerator 310 erzeugt ein Taktsignal und ein Referenzladesignal zum Betreiben der Datensynchronisationsvorrichtung 300. Der C/L-Signalgenerator 310 kann ein Taktsignal an den Signalumwandlungsblock 320 und den Multiplexer 330 abgeben. Der C/L-Signalgenerator 310 führt das Referenzladesignal dem Signalumwandlungsblock 320 zu.
Der Signalumwandlungsblock 320 empfängt einzelne serielle digitale Signale, die den Signalübertragungsmodulen 101 bis 116 entsprechen. Der Signalumwandlungsblock 320 wandelt die einzelnen seriellen digitalen Signale in parallele Signale um und wandelt die parallelen digitalen Signale in synchronisierte serielle digitale Signale um. Während der Umwandlung in die synchronisierten seriellen digitalen Signale erzeugt der Signalumwandlungsblock 320 auf der Basis des in dem C/L-Signalgenerator 310 erzeugten Referenzladesignals ein Synchronisationsladesignal. Der Signalumwandlungsblock 320 wandelt die parallelen digitalen Signale auf der Basis des Synchronisationsladesignals in synchronisierte serielle digitale Signale um. Der Signalumwandlungsblock 320 gibt die synchronisierten seriellen digitalen Signale an den Multiplexer 330 ab.
Der Multiplexer 330 bündelt die synchronisierten seriellen digitalen Signale in ein einzelnes serielles digitales Signal, um das gebündelte Ergebnis an den S/P-Konverter N 340 abzugeben.
Der S/P-Konverter N340 wandelt das gebündelte serielle digitale Signal in parallele digitale Signale um, um die parallelen digitalen Signale an die Daten-E/A-Karte 400 abzugeben.
Die Daten-E/A-Karte 400 ist mit dem Computer 500 verbunden und steuert die Dateneingabe und -ausgabe des Computers 500 über eine Daten-E/A-Steuerung eines Signals. Die Daten-E/A-Karte 400 kann auch in dem Computer 500 enthalten sein.
Der Computer 500 klassifiziert über die Daten-E/A-Karte 400 empfangene parallele digitale Signale gemäß den Signalübertragungsmodulen, um ein MEG/MCG-Signal und ein EEG/ECG-Signal zu extrahieren. Außerdem kann der Computer 500 die gesammelten MEG/MCG- und EEG/ECG-Signale analysieren oder kann sie an eine Anzeigevorrichtung abgeben.
Der von der Erfindung vorgeschlagene Signalumwandlungsblock 320 erzeugt auf der Basis des darin erzeugten Referenzladesignals ein Synchronisationsladesignal. Hierbei wird das Synchronisationsladesignal so erzeugt, dass es das einzelne, von jedem der Signalübertragungsmodule 101 bis 116 übertragene Ladesignal nicht überlagert. Hierbei werden die einzelnen Ladesignale für eine Umwandlung der einzelnen seriellen digitalen Signale in die parallelen digitalen Signale verwendet.
Demgemäß erzeugt der Signalumwandlungsblock 320 das Synchronisationsladesignal, das die einzelnen Ladesignale nicht überlagert, die von den Signalübertragungsmodulen 101 bis 116 erzeugt werden, und verhindert somit eine unvollkommene Datenumwandlung der S/P-Wandlung und der P/S-Wandlung.
Außerdem steuert der Signalumwandlungsblock 320 eine Abgabe von seriellen digitalen Kompensationssignalen, die in der Lage sind, digitale Signale zu kompensieren, die nicht gemäß der Erzeugung des Synchronisationsladesignals P/S-gewandelt sind.
2 stellt eine exemplarische Datensynchronisationsvorrichtung 300 dar, die den C/L-Signalgenerator 310, den Signalumwandlungsblock 320, den Multiplexer 330 sowie den S/P-Konverter N 340 beinhaltet.
Der C/L-Signalgenerator 310 erzeugt ein Taktsignal CL-N und ein Referenzladesignal LD-N. Der C/L-Signalgenerator 310 kann in ihm einen Zähler zum Erzeugen des Referenzladesignals LD-N beinhalten. Der C/L-Signalgenerator 310 gibt das erzeugte Taktsignal an den Signalumwandlungsblock 320 und den Multiplexer 330 ab. Außerdem gibt der C/L-Signalgenerator 310 das Referenzladesignal an den Signalumwandlungsblock 320 ab.
Der Signalumwandlungsblock 320 beinhaltet Signalumwandlungsmodule 320-1, 320-2, ... und 320-16. Hierbei kann die Anzahl der Signalumwandlungsmodule 320-1, 320-2, ... und 320-16 die gleiche wie jene der Signalübertragungsmodule 101 bis 116 sein.
Das Signalumwandlungsmodul 320-1 beinhaltet zum Beispiel einen S/P-Konverter 321, einen P/S-Konverter 322, einen Synchronisationsladeblock 323 sowie einen Schalterblock 324.
Der S/P-Konverter 321 empfängt ein serielles digitales Signal SI1, ein Taktsignal CL-1 sowie ein Ladesignal LD-1, die in dem ersten Signalübertragungsmodul 101 erzeugt werden. Der S/P-Konverter 321 ist über einen ersten Lichtwellenleiter OL1 mit dem ersten Signalübertragungsblock 101 verbunden und empfängt das serielle digitale Signal SI1, das Taktsignal CL-1 sowie das Ladesignal LD-1 über den ersten Lichtwellenleiter OL1. Hierzu erzeugt das erste Signalübertragungsmodul 101 in ihm das unabhängige Taktsignal CL-1 und das Ladesignal LD-1.
Der S/P-Konverter 321 wandelt das serielle digitale Signal SI1 in Reaktion auf das Ladesignal LD-1 in parallele digitale Signale um. Der S/P-Konverter 321 gibt die umgewandelten parallelen digitalen Signale an den P/S-Konverter 322 ab.
Der P/S-Konverter 322 empfängt die parallelen digitalen Signale, ein Referenztaktsignal CL-N sowie ein Synchronisationsladesignal LD-N1. Der P/S-Konverter 322 wandelt die empfangenen parallelen digitalen Signale in ein synchronisiertes serielles digitales Signal S01 um, um es an den Multiplexer 330 abzugeben.
Hierbei ist der S/P-Konverter 321 ein 32-Bit-S/P-Konverter zum Bearbeiten des seriellen digitalen Signals SI1 von 32 Bit, und der P/S-Konverter 322 ist ein 32-Bit-P/S-Konverter. Demgemäß ist das serielle digitale Signal, das der S/P-Konverter 321 von dem ersten Lichtwellenleiter OL1 empfängt, ein serielles digitales Signal von 32 Bit. Als ein Beispiel kann ein serielles digitales Signal von 32 Bit ein Adressensignal von 8 Bit und ein Sensorsignal von 24 Bit (Auflösung) beinhalten.
Der S/P-Konverter 321 und der P/S-Konverter 322 können jedoch auch jeweils einen 24-Bit-S/P-Konverter (als ein Beispiel einen S/P-Konverter, der ein serielles digitales Signal von 24 Bit verwendet, das ein Adressensignal von 8 Bit und ein Sensorsignal von 16 Bit beinhaltet) und einen 24-Bit-P/S-Konverter verwenden, und sie können einen S/P-Konverter sowie einen P/S-Konverter verwenden, die in der Lage sind, digitale Signale zu verarbeiten, welche eine beliebige Anzahl von Bits aufweisen, einschließlich 24 Bit oder 32 Bit.
Der Synchronisationsladeblock 323 empfängt das Ladesignal LD-1 sowie das Referenzladesignal LD-N. Der Synchronisationsladeblock 323 garantiert die minimale Zeitdauer, die für das Ladesignal LD-1 erforderlich ist. Außerdem erzeugt der Synchronisationsladeblock 323 das Synchronisationsladesignal LD-N1, das nicht mit dem Ladesignal LD-1 kollidiert. Der Synchronisationsladeblock 323 gibt das Synchronisationsladesignal LD-N1 an den P/S-Konverter 322 ab. Das heißt, wenn von dem S/P-Konverter 321 eine Umwandlung in die parallelen digitalen Signale durchgeführt wird, gibt der Synchronisationsladeblock 323 das Synchronisationsladesignal LD-N2 gesteuert ab, um keine unvollkommenen parallelen digitalen Signale von dem S/P-Konverter 321 an den P/S-Konverter 322 abzugeben.
Darüber hinaus sind das Referenztaktsignal CL-N und das Synchronisationsladesignal LD-N1 N Mal schneller als das Taktsignal CL-1 und das Ladesignal LD-1, um zu ermöglichen, dass der P/S-Konverter 322 die synchronisierten seriellen digitalen Signale SO1 N Mal wiederholt abgibt, bis ein nächstes digitales Datensignal SI1 eingegebenen wird, nachdem das serielle digitale Datensignal SI1 eingegeben wurde.
Der Schalterblock 324 steuert eine Ausgabe des P/S-Konverters 322, um Datensignale zu kompensieren, die von dem P/S-Konverter 322 gemäß der Erzeugung des Synchronisationsladesignals LD-N1 nicht als ein serielles digitales Signal geladen werden. Das heißt, selbst wenn das Referenzladesignal LD-N erzeugt wird, überträgt der Synchronisationsladeblock 323 das Synchronisationsladesignal LD-N1 entsprechend dem Referenzladesignal LD-N möglicherweise nicht an den Schalterblock 324. Zu diesem Zeitpunkt kann der Schalterblock 324 einen voreingestellten Wert (zum Beispiel ein Hochpegel-Signal (5 V) oder ein Niederpegel-Signal (0 V)) an den P/S-Konverter 322 abgeben. Alternativ gibt der Schalterblock 324 das synchronisierte serielle digitale Signal SO1, das zuvor von dem P/S-Konverter 322 abgegeben wurde, erneut in den P/S-Konverter 322 ein.
Wie das Signalumwandlungsmodul 320-1 beinhaltet der Rest der Signalumwandlungsmodule 320-2, ... und 320-16 jeweils einen S/P-Konverter, einen P/S-Konverter, einen Synchronisationsladeblock sowie einen Schalterblock, und für ihren detaillierten Betrieb kann auf die Beschreibung hinsichtlich des Signalumwandlungsmoduls 320-1 Bezug genommen werden.
Demgemäß erzeugen die Signalumwandlungsmodule 320-2, ... und 320-16 Synchronisationsladesignale LD-N2, ... und LD-N16 auf der Basis der Ladesignale LD-2, ... und LD-16 und des Referenzladesignals LD-N, die jeweils von den Signalübertragungsmodulen 102, ... und 116 erzeugt werden.
Der Multiplexer 330 empfängt die synchronisierten seriellen digitalen Signale von den jeweiligen Signalumwandlungsmodulen 320-1, 320-2, ... und 320-16. Der Multiplexer 330 wählt die N (zum Beispiel sechzehn) synchronisierten seriellen digitalen Signale sequentiell nacheinander aus, um zu ermöglichen, dass ein digitales Signal von jedem der Lichtwellenleiter OL1 bis OL16 abgegeben wird. Auf diese Weise überträgt der Multiplexer 330 die synchronisierten seriellen digitalen Signale von sämtlichen Lichtwellenleitern OL1 bis OL16.
Der S/P-Konverter N 340 empfängt das synchronisierte serielle digitale Signal, das von dem Multiplexer 330 abgegeben wird. Der S/P-Konverter N 340 wandelt das synchronisierte serielle digitale Datensignal in parallele Signale um, um die parallelen Signale an die Daten-E/A-Karte 400 abzugeben.
Auf diese Weise verhindert die vorliegende Erfindung eine unvollkommene Umwandlung von Daten aufgrund einer Kollision zwischen den Ladesignalen LD-1, LD-2, ... und LD-16, die von den Signalübertragungsmodulen 101 bis 116 eingegeben werden, und dem Referenzladesignal LD-N.
3 stellt eine Beziehung zwischen dem Ladesignal und dem Referenzladesignal dar. In 3 sind das Ladesignal LD-1 und das Referenzladesignal LD-N dargestellt. Hierbei ist eine Impulsbreite TLD-1 des Ladesignals LD-1 gezeigt, und die Impulsbreite TLD-1 ist die minimale Zeitspanne für ein Laden eines seriellen Signals als parallele Signale. Außerdem ist eine Impulsbreite TLD-N des Referenzladesignals LD-N gezeigt, und die Impulsbreite TLD-N ist die minimale Zeitspanne für ein Laden paralleler Signale als ein serielles Signal. Die minimale Zeitspanne kann gemäß einer Geschwindigkeit des digitalen Bauelements bestimmt werden und beträgt von mehreren ns bis einige zehn ns.
Zum Beispiel wird ein Fall betrachtet, in dem der S/P-Konverter 321 mittels Verwenden des Ladesignals LD-1 eine S/P-Umwandlung durchführt und der P/S-Konverter 322 mittels Verwenden des Referenzladesignals LD-N eine P/S-Umwandlung durchführt.
In 3a wird das Ladesignal LD-1 vor dem Referenzladesignal LD-N erzeugt, und zwischen dem Ladesignal LD-1 und dem Referenzladesignal LD-N liegt ein Zeitintervall +ΔT vor. Das Ladesignal LD-1 und das Referenzladesignal LD-N überlagern einander hierbei nicht.
In 3b wird das Referenzladesignal LD-N vor dem Ladesignal LD-1 erzeugt, und zwischen dem Ladesignal LD-1 und dem Referenzladesignal LD-N liegt ein Zeitintervall +ΔT vor. Das Ladesignal LD-1 und das Referenzladesignal LD-N überlagern einander hierbei nicht.
Auf diese Weise zeigt das Zeitintervall +ΔT an, dass das Ladesignal LD-1 und das Referenzladesignal LD-N einander nicht überlagern.
Das von dem Signalübertragungsmodul 101 erzeugte Ladesignal LD-1 und das von der Datensynchronisationsvorrichtung 300 erzeugte Referenzladesignal LD-N sind jedoch nicht miteinander synchronisiert. Aufgrund dessen überlagern das Ladesignal LD-1 und das Referenzladesignal LD-N einander, wenn die Häufigkeit einer Datenübertragung zunimmt.
In 3c liegt, obwohl das Ladesignal LD-1 vor dem Referenzladesignal LD-N erzeugt wird, zwischen dem Ladesignal LD-1 und dem Referenzladesignal LD-N ein Zeitintervall -ΔT vor. Das Ladesignal LD-1 und das Referenzladesignal LD-N überlagern einander hierbei.
In 3d liegt, obwohl das Referenzladesignal LD-N vor dem Ladesignal LD-1 erzeugt wird, zwischen dem Ladesignal LD-1 und dem Referenzladesignal LD-N ein Zeitintervall -ΔT vor. Das Ladesignal LD-1 und das Referenzladesignal LD-N überlagern einander hierbei.
Auf diese Weise zeigt das Zeitintervall -ΔT an, dass das Ladesignal LD-1 und das Referenzladesignal LD-N einander überlagern.
Wenn das Ladesignal LD-1 und das Referenzladesignal LD-N in der in den 3a und 3b gezeigten Weise verwendet werden, tritt keine unvollkommene Umwandlung von digitalen Signalen in dem S/P-Konverter 321 und dem P/S-Konverter 322 auf.
In 3c beginnt jedoch der P/S-Konverter 322 mit dem Referenzladesignal LD-N zu arbeiten, während der S/P-Konverter 321, der das Ladesignal LD-1 empfangen hat, ein serielles digitales Signal nicht vollständig in parallele Signale umwandelt. Somit überträgt der P/S-Konverter 322 nur einige der gesamten Daten oder falsche Daten.
Außerdem beginnt in 3d der S/P-Konverter 321 mit dem Ladesignal LD-1 zu arbeiten, während der P/S-Konverter 322, der das Referenzladesignal LD-N empfangen hat, parallele digitale Daten nicht vollständig empfängt. Somit empfängt der P/S-Konverter 322 parallele digitale Daten gemischt mit vorherigen Daten oder falsche Daten.
Wenn das Ladesignal LD-1 und das Referenzladesignal LD-N, wie in den 3c und 3d gezeigt, verwendet werden, treten in dem S/P-Konverter 321 und dem P/S-Konverter 322 auf diese Weise unvollkommene Umwandlungen der digitalen Signale auf. Demgemäß beginnt der Computer 500, der die digitalen Signale empfangen hat, in denen eine unvollkommene Umwandlung auftritt, falsche Daten zu analysieren. Außerdem kann eine Software konfiguriert werden, um Fehler bezüglich der falschen Daten innerhalb des Computers 500 zu korrigieren, datenverarbeitende Operationen benötigen jedoch, indem sie die Software verwenden, Zeit, um Daten zu verarbeiten. Daher ist eine Echtzeitverarbeitung schwierig und für eine Datenverarbeitung beschwerlich.
Um diese Beschränkung anzugehen, beinhaltet die Datensynchronisationsvorrichtung 300 der Erfindung einen Synchronisationsladeblock 323 darin, um das Synchronisationsladesignal LD-N1 zu erzeugen, welches das Ladesignal LD-1 nicht überlagert. Außerdem führt der P/S-Konverter 322 eine P/S-Umwandlung mittels Verwenden des Synchronisationsladesignals LD-N1 anstelle des Referenzladesignals LD-N durch.
4 stellt eine exemplarische detaillierte Struktur des Signalumwandlungsmoduls 320-1 gemäß der Erfindung dar. Bezugnehmend auf 4 beinhaltet das Signalumwandlungsmodul 320-1 den S/P-Konverter 321, den P/S-Konverter 322, den Synchronisationsladeblock 323 sowie den Schalterblock 324.
Der S/P-Konverter 321 beinhaltet 32-Bit-Ausgangsanschlüsse DO0, ... und DO31, und der P/S-Konverter 322 beinhaltet Eingangsanschlüsse DI0, ... und DI31, die einer 32-Bit-Eingabe entsprechen.
Hierbei beinhaltet der Synchronisationsladeblock 323 einen Ladesignalverarbeitungsblock 3231 sowie einen Synchronisationsladesignalgenerator 3232.
Der Ladesignalverarbeitungsblock 3231 beinhaltet ein erstes Flip-Flop F/F1, einen ersten Inverter IN1 sowie eine erste Verzögerungseinheit DL1.
Das erste Flip-Flop F/F1 empfängt eine ON-Spannung (als ein Beispiel 5 V) über einen Eingangsanschluss D sowie ein Ladesignal LD-1 über einen Taktanschluss CK. Außerdem wird ein Signal über einen Ausgangsanschluss Q des ersten Flip-Flops F/F1 an den ersten Inverter IN1 abgegeben. Ein Clear-Anschluss des ersten Flip-Flops F/F1 ist mit der ersten Verzögerungseinheit DL1 verbunden.
Der erste Inverter IN1 invertiert das Signal, das von dem Ausgangsanschluss Q des ersten Flip-Flops F/F1 eingegeben wird, um das invertierte Resultat an die erste Verzögerungseinheit DL1 abzugeben.
Die erste Verzögerungseinheit DL1 verzögert ein Ausgangssignal des ersten Inverters IN1 und kann eine Mehrzahl von NOT-Gattern oder Puffergattern aufweisen, die seriell verbunden sind. Hierbei wird die Zeitverzögerung so eingestellt, dass die minimale Ladezeit TLD-1 des S/P-Konverters 321 garantiert ist. Die erste Verzögerungseinheit DL1 kann mittels Verwenden des verzögerten Signals einen Clean-Zustand des ersten Flip-Flops F/F1 steuern.
Im Folgenden wird ein Betrieb des Ladesignalverarbeitungsblocks 3231 beschrieben.
Wenn das Ladesignal LD-1 in den Taktanschluss des ersten Flip-Flops F/F1 eingegeben wird (konvertiert von einer OFF-Spannung in eine ON-Spannung), wird die ON-Spannung an den Ausgangsanschluss Q abgegeben. Die ON-Spannung wird jedoch von dem ersten Inverter IN1 in eine OFF-Spannung invertiert, für eine durch die erste Verzögerungseinheit DL1 eingestellte Verzögerungszeit TLD-1 verzögert und in den Clear-Anschluss CL eingegeben, um zu ermöglichen, dass der Betrieb des ersten Flip-Flops F/F1 ein Clean-Zustand ist.
Durch diesen Prozess gibt der Ladesignalverarbeitungsblock 3231 ein Einstellungsladesignal, das so eingestellt ist, dass die minimale Ladezeit des S/P-Konverters 321 aufgrund eines Ladesignals garantiert ist, an den Synchronisationsladesignalgenerator 3232 ab.
Der Synchronisationsladesignalgenerator 3232 erzeugt das Synchronisationsladesignal LD-N, um zu verhindern, dass unvollkommene parallele Datensignale in synchronisierte serielle Signale umgewandelt werden.
Der Synchronisationsladesignalgenerator 3232 beinhaltet ein zweites Flip-Flop F/F2, die zweite Verzögerungseinheit DL2, ein erstes OR-Gatter OR1, einen zweiten Inverter IN2, einen dritten Inverter IN3, ein drittes Flip-Flop F/F3, eine dritte Verzögerungseinheit DL3, ein zweites OR-Gatter OR2, einen vierten Inverter IN4 sowie einen fünften Inverter IN5.
Das zweite Flip-Flop F/F2 empfängt eine ON-Spannung (als ein Beispiel 5 V) über einen Eingangsanschluss D sowie das Referenzladesignal LD-N über den Taktanschluss CK. Außerdem wird ein Signal durch einen Ausgangsanschluss Q des zweiten Flip-Flops F/F2 an die zweite Verzögerungseinheit DL2 und den dritten Inverter IN3 abgegeben. Der Clear-Anschluss CL des zweiten Flip-Flops F/F2 ist mit einem Ausgangsanschluss des zweiten Inverters IN2 verbunden.
Die zweite Verzögerungseinheit DL2 verzögert ein Ausgangssignal von dem Ausgangsanschluss Q des zweiten Flip-Flops F/F2 und weist eine Mehrzahl von NOT-Gattern oder Puffergattern auf, die seriell verbunden sind. Hierbei wird die Zeitverzögerung so eingestellt, dass die minimale Ladezeit TLD-N des P/S-Konverters 322 garantiert ist.
Das erste OR-Gatter OR1 führt eine logische Summation einer Ausgabe der zweiten Verzögerungseinheit DL2 und einer Ausgabe des zweiten Flip-Flops F/F2 durch, um diese an den zweiten Inverter IN2 abzugeben.
Der zweite Inverter IN2 invertiert eine Ausgabe des ersten OR-Gatters OR1, um einen Clean-Zustand des zweiten Flip-Flops F/F2 zu steuern.
Der dritte Inverter IN3 invertiert ein Ausgangssignal von einem Ausgangsanschluss Q des zweiten Flip-Flops F/F2, um dieses an einen Taktanschluss CK des dritten Flip-Flops F/F3 abzugeben.
Das dritte Flip-Flop F/F3 empfängt eine ON-Spannung über einen Eingangsanschluss D und ein Ausgangssignal des zweiten Inverters IN2 über einen Taktanschluss CK. Außerdem wird ein Signal über den Ausgangsanschluss Q des dritten Flip-Flops F/F3 an die dritte Verzögerungseinheit DL3 und den fünften Inverter IN5 abgegeben. Der Clear-Anschluss CL des dritten Flip-Flops F/F3 ist mit einem Ausgangsanschluss des vierten Inverters IN4 verbunden.
Die dritte Verzögerungseinheit DL3 verzögert ein Ausgangssignal von dem Ausgangsanschluss des Flip-Flops F/F3 und weist eine Mehrzahl von NOT-Gattern oder Puffergattern auf, die seriell verbunden sind. Hierbei wird die Zeitverzögerung so eingestellt, dass die minimale Ladezeit TLD-N des P/S-Konverters 322 garantiert ist.
Das zweite OR-Gatter OR2 führt eine logische Summation einer Ausgabe der dritten Verzögerungseinheit DL3 und einer Ausgabe des dritten Flip-Flops F/F3 durch, um diese an den vierten Inverter IN4 abzugeben.
Der vierte Inverter IN4 invertiert eine Ausgabe des zweiten OR-Gatters OR2, um einen Clean-Zustand des dritten Flip-Flops F/F3 zu steuern.
Der fünfte Inverter IN5 invertiert (das Synchronisationsladesignal LD-N1) ein Ausgangssignal von dem Ausgangsanschluss Q des dritten Flip-Flops F/F3, um das invertierte Ausgangssignal an einen Ladeanschluss Load des P/S-Konverters 322 abzugeben.
Nachstehend wird in Bezug auf die 5 bis 8 ein Betrieb des Synchronisationsladesignalgenerators 3232 beschrieben.
Des Weiteren können das erste Flip-Flop F/F1 bis dritte Flip-Flop F/F3 Flip-Flops vom D-Typ sein. Außerdem sind die erste Verzögerungseinheit DL2 bis dritte Verzögerungseinheit DL3 möglicherweise nicht notwendig, wenn die minimale Zeit für das Laden des Ladesignals DL-1 und des Synchronisationsladesignals DL-N1 garantiert ist.
Der Schalterblock 324 kann einen ersten Schalter 3241, einen zweiten Schalter 3242 sowie einen dritten Schalter 3243 beinhalten.
Der erste Schalter 3241 ist mit einem Ausgangsanschluss des P/S-Konverters 322 verbunden. Demgemäß werden zuvor abgegebene synchronisierte serielle digitale Signale während einer Einschalt-Operation des ersten Schalters 3241 mittels eines ersten Schaltersteuersignals in den P/S-Konverter 322 eingegeben.
Wenn die Signale, die zuvor von dem P/S-Konverter 322 mittels Verwenden des ersten Schalters 3241 abgegeben werden, zu dem Computer 500 übertragen werden, braucht der Computer 500 keinerlei weitere Operationen durchzuführen. Der Computer 500 verarbeitet nämlich die zuvor abgegebenen Signale als normale Daten.
Der zweite Schalter 3242 ist mit einer ON-Spannung (als ein Beispiel 5 V) verbunden, die von einem ON-Spannungsgenerator etc. abgegeben wird. Die ON-Spannung wird durch den zweiten Schalter 3242 während einer Einschalt-Operation mittels eines zweiten Schaltersteuersignals in den P/S-Konverter 322 eingegeben.
Der dritte Schalter 3243 ist mit einer OFF-Spannung (als ein Beispiel 0 V (GND)) verbunden, die von einem OFF-Spannungsgenerator etc. abgegeben wird. Die OFF-Spannung wird durch den dritten Schalter 3243 während einer Einschalt-Operation mittels eines dritten Schaltersteuersignals in den P/S-Konverter 322 eingegeben.
Wenn die Signale (Signale, die sämtlich digitale ‚1‘en oder sämtlich digitale ‚0‘en aufweisen), die mittels Verwenden des zweiten und des dritten Schalters 3242 und 3243 an den P/S-Konverter 322 abgegeben werden, zu dem Computer 500 übertragen werden, kann der Computer 500 bestimmen, dass sie ein Fehlersignal sind, und führt durch Löschung oder Kompensation in Software eine Datenanalyse durch.
Einer oder mehrere des ersten bis dritten Schalters 3241 bis 3243 können vorgesehen sein und in Reaktion auf jeweilige Schalter-Steuersignale (das Steuersignal für den ersten bis dritten Schalter) arbeiten, die von einer darin enthaltenen Steuervorrichtung erzeugt werden.
5 stellt eine Impulsbreite des Ladesignals und des Referenzladesignals dar, die von dem Synchronisationsladeblock 323 erzeugt werden. In 5a ist das Ladesignal LD-1 gezeigt. In 5b ist ein Ladesignal LD-1 mit einer Impulsbreite gezeigt, die von der ersten Verzögerungseinheit DL1 in dem Synchronisationsladeblock 323 eingestellt wird. In 5c ist das Referenzladesignal LD-N gezeigt. In 5d ist ein Referenzladesignal LD-N mit einer Impulsbreite gezeigt, die von der zweiten Verzögerungseinheit DL2 in dem Ladesignalverarbeitungsblock 3231 eingestellt wird.
Im Folgenden wird der Synchronisationsladeblock 323 in Bezug auf die 6 bis 8 beschrieben. 6 stellt ein exemplarisches Signalablaufdiagramm von Ausgangssignalen des Synchronisationsladeblocks 323 gemäß der Erfindung dar, wenn sich das Ladesignal und das Referenzladesignal nicht überlagern.
Bezugnehmend auf 6 liegt ein Zeitintervall +ΔT vor, wenn das Referenzladesignal LD-N nach der Erzeugung des Ladesignals LD-1 erzeugt wird. Das Ladesignal LD-1 und das Referenzladesignal LD-N überlagern sich nämlich nicht. Die 6a und 6b sind ein Eingangssignal beziehungsweise ein Ausgangssignal des zweiten Flip-Flops F/F2.
Das zweite Flip-Flop F/F2 empfängt das Referenzladesignal LD-N. Wenn sich das Referenzladesignal LD-N von einer OFF-Spannung zu einer ON-Spannung ändert, gibt das zweite Flip-Flop F/F2 die ON-Spannung, die durch den Eingangsanschluss D eingegeben wird, an die zweite Verzögerungseinheit DL2 ab.
Die zweite Verzögerungseinheit DL2 verzögert die ON-Spannung des zweiten Flip-Flops F/F2 für eine vorgegebene Zeit und gibt dann die verzögerte ON-Spannung an das erste OR-Gatter OR1 ab.
Das erste OR-Gatter OR1 gibt die ON-Spannung an den zweiten Inverter IN2 ab.
Der zweite Inverter IN2 invertiert die ON-Spannung, um zu ermöglichen, dass sich das zweite Flip-Flop F/F2 in einem Clean-Zustand befindet. Demgemäß wird ein Signal mit einer eingestellten Impulsbreite durch das zweite Flip-Flop F/F2 abgegeben.
Die 6c und 6d sind ein Eingangs- beziehungsweise ein Ausgangssignal des dritten Flip-Flops F/F3. Das Ausgangssignal des dritten Flip-Flops F/F3 wird an den dritten Inverter IN3 abgegeben. Ein mittels des dritten Inverters IN3 invertiertes Signal wird in das dritte Flip-Flop F/F3 eingegeben.
Das dritte Flip-Flop F/F3 arbeitet zu einem Zeitpunkt (in 6c als ein Pfeil gezeigt), wenn sich das Ausgangssignal des zweiten Flip-Flops F/F2 von einer OFF-Spannung zu einer ON-Spannung ändert. Das dritte Flip-Flop F/F3 gibt eine ON-Spannung, die durch den Eingangsanschluss D mittels eines ansteigenden Spannungssignals (in 6c als ein Pfeil gezeigt) eingegeben wird, durch das dritte Flip-Flop F/F3 ab.
Die dritte Verzögerungseinheit DL3 verzögert ein Ausgangssignal der ON-Spannung von dem dritten Flip-Flop F/F3, um dieses an das zweite OR-Gatter OR2 abzugeben.
Das zweite OR-Gatter OR2 gibt in Reaktion auf ein Ausgangssignal der ON-Spannung eine ON-Spannung an den vierten Inverter IN4 ab.
Der vierte Inverter IN4 invertiert die ON-Spannung, um zu ermöglichen, dass sich das dritte Flip-Flop F/F3 in einem Clean-Zustand befindet. Demgemäß wird ein Signal mit einer eingestellten Impulsbreite durch das dritte Flip-Flop F/F3 abgegeben.
Als ein Beispiel können die zweite Verzögerungseinheit DL2 und die dritte Verzögerungseinheit DL3 die minimale Zeit aufweisen, um eine Umwandlung in parallele digitale Signale des S/P-Konverters 321 durchzuführen. Außerdem können die zweite Zeitverzögerungseinheit DL2 und die dritte Verzögerungseinheit DL3 eine identische Zeitverzögerung aufweisen.
6e ist das Synchronisationsladesignal LD-N1.
Der fünfte Inverter IN5 invertiert ein Ausgangssignal einer ON-Spannung von dem dritten Flip-Flop F/F3, um das Synchronisationsladesignal LD-N1 zu erzeugen.
Hierbei kann der fünfte Inverter IN5 vorgesehen sein, wenn der P/S-Konverter 322 ein abfallendes Spannungssignal erfordert. Wenn der P/S-Konverter 322 ein ansteigendes Spannungssignal erfordert, ist der fünfte Inverter IN5 nicht in dem Synchronisationsladesignalgenerator 3232 enthalten.
Das heißt, die Mehrzahl der Signalumwandlungsmodule 320-1, ... und 320-16 in der vorliegenden Erfindung weist eine identische Struktur auf und erzeugt die Synchronisationsladesignale LD-N1, ... und LD-N16 mittels Verwenden des Referenzladesignals LD-N zu einem identischen Zeitpunkt. Demgemäß können die synchronisierten seriellen Datensignale, die an den Multiplexer 330 abgegeben werden, eine Synchronisation erhalten.
7 stellt ein exemplarisches Signalablaufdiagramm von Ausgangssignalen des Synchronisationsladeblocks 323 gemäß der Erfindung dar, wenn das Ladesignal und das Referenzladesignal einander überlagern. Bezugnehmend auf 7 liegt ein Zeitintervall -ΔT vor, wenn das Referenzladesignal LD-N nach einer Erzeugung des Ladesignals LD-1 erzeugt wird. Das Ladesignal LD-1 und das Referenzladesignal LD-N überlagern einander nämlich.
Die 7a und 7b sind ein Eingangssignal beziehungsweise ein Ausgangssignal des zweiten Flip-Flops F/F2. Das zweite Flip-Flop F/F2 empfängt das Referenzladesignal LD-N. Wenn sich das Referenzladesignal LD-N von einer OFF-Spannung zu einer ON-Spannung ändert, gibt das zweite Flip-Flop F/F2 die ON-Spannung, die durch den Eingangsanschluss D eingegeben wird, nicht ab.
Dies liegt daran, dass eine ON-Spannung aufgrund einer Ausgabe eines Ladesignals, das in das erste Flip-Flop F/F1 eingegeben wird, in das erste OR-Gatter OR1 eingegeben wird. Zu diesem Zeitpunkt gibt das erste OR-Gatter OR1 die ON-Spannung an den zweiten Inverter IN2 ab. Der zweite Inverter IN2 invertiert die ON-Spannung, um diese an den zweiten Inverter IN2 abzugeben. Der zweite Inverter IN2 invertiert die ON-Spannung, um zu ermöglichen, dass sich das zweite Flip-Flop F/F2 in einem Clean-Zustand befindet. Da das zweite Flip-Flop F/F2 nicht arbeitet, wird demgemäß die ON-Spannung, die durch den Eingangsanschluss D eingegeben wird, nicht abgegeben.
Das heißt, da kein Ausgangssignal des zweiten Flip-Flops F/F2 vorliegt, ist das Ausgangssignal des zweiten Flip-Flops F/F2 als eine gestrichelte Linie dargestellt.
Das zweite Flip-Flop F/F2 gibt eine OFF-Spannung an die zweite Verzögerungseinheit DL2 ab und hält einen OFF-Zustand aufrecht.
Die 7c und 7d sind ein Eingangs- beziehungsweise ein Ausgangssignal des dritten Flip-Flops F/F3. Ein Ausgangssignal des zweiten Flip-Flops F/F2 wird an den dritten Inverter IN3 abgegeben. Ein ON-Signal, das von dem dritten Invertier IN3 invertiert wird, wird in das dritte Flip-Flop F/F3 eingegeben.
Das dritte Flip-Flop F/F3 arbeitet jedoch nicht, da sich das Ausgangssignal von dem zweiten Flip-Flop F/F2 nicht ändert.
Außerdem wird eine ON-Spannung aufgrund einer Abgabe des Ladesignals LD-1, das in das erste Flip-Flop F/F1 eingegeben wird, in das OR-Gatter OR2 eingegeben. Demgemäß gibt das zweite OR-Gatter OR2 eine ON-Spannung an den vierten Inverter IN4 ab. Da der vierte Inverter IN4 die ON-Spannung invertiert, um zu ermöglichen, dass sich das dritte Flip-Flop F/F3 in einem Clean-Zustand befindet, arbeitet das dritte Flip-Flop F/F3 nicht.
Demgemäß gibt das dritte Flip-Flop F/F3 eine OFF-Spannung ab.
7e ist ein Synchronisationsladesignal LD-N1. Der fünfte Inverter IN5 invertiert ein Ausgangssignal der OFF-Spannung von dem dritten Flip-Flop F/F3, um das Synchronisationsladesignal LD-N1 zu erzeugen. Das heißt, das Synchronisationsladesignal LD-N1 hält aufgrund von OFF-Zuständen des zweiten Flip-Flops F/F2 und des dritten Flip-Flops F/F3 eine ON-Spannung aufrecht.
Demgemäß wandelt der P/S-Konverter 322, der das Synchronisationsladesignal LD-N1 einer ON-Spannung empfängt, die eingegebenen parallelen digitalen Signale nicht in synchronisierte serielle digitale Signale um.
8 ist ein exemplarisches Signalablaufdiagramm, das Ausgangssignale des Synchronisationsladeblocks gemäß der Erfindung darstellt, wenn sich das Referenzladesignal und das Ladesignal überlagern. Bezugnehmend auf 8 liegt ein Zeitintervall -ΔT vor, wenn das Ladesignal LD-1 nach einer Erzeugung des Referenzladesignals LD-N erzeugt wird. Das Ladesignal LD-1 und das Referenzladesignal LD-N überlagern einander nämlich.
Die 8a und 8b sind ein Eingangssignal beziehungsweise ein Ausgangssignal des zweiten Flip-Flops F/F2. Das zweite Flip-Flop F/F2 empfängt das Referenzladesignal LD-N. Das Referenzladesignal LD-N ändert sich von einer OFF-Spannung zu einer ON-Spannung, und das zweite Flip-Flop F/F2 gibt die ON-Spannung ab, die durch den Eingangsanschluss D eingegeben wird. Die zweite Verzögerungseinheit DL2 verzögert eine ON-Spannung des zweiten Flip-Flops F/F2 für eine vorgegebene Zeitspanne, um die verzögerte ON-Spannung an das erste OR-Gatter OR1 abzugeben.
Die ON-Spannung, die von dem ersten Flip-Flop F/F1 abgegeben wird, das mit dem Ladesignal LD-1 arbeitet, wird jedoch in das erste OR-Gatter OR1 eingegeben.
Das erste OR-Gatter OR1 gibt eine ON-Spannung an den zweiten Inverter IN2 ab.
Der zweite Inverter IN2 invertiert die ON-Spannung, um zu ermöglichen, dass sich das zweite Flip-Flop F/F2 in einem Clean-Zustand befindet. Demgemäß erzeugt das zweite Flip-Flop F/F2 ein Signal mit einer geringeren Impulsbreite als der minimalen Zeit für ein Laden des P/S-Konverters 322.
Die 8c und 8d sind ein Eingangs- beziehungsweise ein Ausgangssignal des dritten Flip-Flops F/F3. Ein Ausgangssignal des zweiten Flip-Flops F/F2 wird an den dritten Inverter IN3 abgegeben. Eine ON-Spannung, die von dem dritten Inverter IN3 invertiert wird, wird in das dritte Flip-Flop F/F3 eingegeben.
Wenn sich ein Ausgangssignal des zweiten Flip-Flops F/F2 von einer OFF-Spannung zu einer ON-Spannung ändert (in 8c als ein Pfeil dargestellt), arbeitet das dritte Flip-Flop F/F3.
Aufgrund einer Abgabe des Ladesignals LD1, das in das erste Flip-Flop F/F1 eingegeben wird, wird jedoch eine ON-Spannung in das zweite OR-Gatter OR2 eingegeben. Demgemäß gibt das zweite OR-Gatter OR2 eine ON-Spannung an den vierten Inverter IN4 ab. Da der vierte Inverter IN4 eine ON-Spannung invertiert, um zu ermöglichen, dass sich das dritte Flip-Flop F/F3 in einem Clean-Zustand befindet, arbeitet das dritte Flip-Flop F/F3 nicht.
Demgemäß gibt das dritte Flip-Flop F/F3 eine OFF-Spannung ab.
8e ist ein Synchronisationsladesignal LD-N1. Der fünfte Inverter IN5 invertiert ein Ausgangssignal der OFF-Spannung von dem dritten Flip-Flop F/F3, um das Synchronisationsladesignal LD-N1 zu erzeugen. Das heißt, das Synchronisationsladesignal LD-N1 hält aufgrund eines OFF-Zustands des dritten Flip-Flops F/F3 eine ON-Spannung aufrecht.
Demgemäß wandelt der P/S-Konverter 322, der die ON-Spannung des Synchronisationsladesignals LD-N1 empfängt, die eingegebenen parallelen digitalen Signale nicht in synchronisierte serielle digitale Signale um.
Wie vorstehend beschrieben, kann, wenn der P/S-Konverter 322 keine Signalumwandlung in die synchronisierten seriellen digitalen Signale durchführt, wie in den 7 und 8 gezeigt, ein Schaltersteuersignal zum Betreiben von einem der Schalter 3241, 3242 und 3243 in dem Schalterblock 324 in einem Steuerschaltkreis (nicht gezeigt) erzeugt werden.
Eine von der Erfindung vorgeschlagene Datensynchronisationsvorrichtung kann zum Umwandeln einzelner serieller digitaler Signale, die durch eine Mehrzahl von Kanälen oder Lichtwellenleitern empfangen werden, in synchronisierte serielle digitale Signale in medizinischen Diagnosegeräten verwendet werden, die SQUID-Sensoren verwenden, wie einem magnetisch abgeschirmten Raum.
Da eine Operation einer Erzeugung eines Ladesignals zwischen dem S/P-Konverter und dem P/S-Konverter gesteuert wird, kann die Datensynchronisationsvorrichtung der Erfindung verhindern, dass eine unvollkommene Umwandlung stattfindet, wenn einzelne serielle digitale Signale in synchronisierte serielle digitale Signale umgewandelt werden. Außerdem kann die Datensynchronisationsvorrichtung eine Zeit reduzieren, die zum Verarbeiten von unvollkommenen Daten in Anspruch genommen wird, die erzeugt werden, wenn die synchronisierten seriellen digitalen Signale erhalten werden, und sie erzeugt keine Datenfehler.

Claims

Datensynchronisationsvorrichtung mit - einem Signalumwandlungsblock (320), der einzelne serielle digitale Signale in Reaktion auf ein Ladesignal in parallele digitale Signale umwandelt und die parallelen digitalen Signale in Reaktion auf ein Synchronisationsladesignal, welches das Ladesignal nicht überlagert, in synchronisierte serielle digitale Signale umwandelt; - einem Takt-/Ladesignalgenerator (310), der ein Referenzladesignal zum Erzeugen des Synchronisationsladesignals an den Signalumwandlungsblock abgibt; - einem Multiplexer (330), der die synchronisierten seriellen digitalen Signale bündelt; und - einem ersten Seriell-Parallel(S/P)-Konverter (340), der das gebündelte Signal in parallele Signale umwandelt.
Datensynchronisationsvorrichtung nach Anspruch 1, wobei der Signalumwandlungsblock beinhaltet: - einen zweiten S/P-Konverter (321), der die einzelnen seriellen digitalen Signale in Reaktion auf das Ladesignal in die parallelen digitalen Signale umwandelt; - einen Synchronisationsladeblock (323), der in Reaktion auf das Referenzladesignal das Synchronisationsladesignal erzeugt, welches das Ladesignal nicht überlagert; - einen Parallel-Seriell(P/S)-Konverter (322), der die parallelen digitalen Signale in Reaktion auf das Synchronisationsladesignal in die synchronisierten digitalen Signale umwandelt; und - einen Schalterblock (324), der einen Ausgang des P/S-Konverters steuert, um Datensignale zu kompensieren, die aufgrund der Erzeugung des Synchronisationsladesignals von dem P/S-Konverter nicht als das synchronisierte serielle digitale Signal geladen werden.
Datensynchronisationsvorrichtung mit - einem ersten S/P-Konverter (321), der serielle digitale Signale in Reaktion auf ein Ladesignal in parallele digitale Signale umwandelt; - einem Synchronisationsladeblock (323), der ein Synchronisationsladesignal, welches das Ladesignal nicht überlagert, auf der Basis eines Referenzladesignals erzeugt; - einem P/S-Konverter (322), der die parallelen digitalen Signale in Reaktion auf das Synchronisationsladesignal in synchronisierte serielle digitale Signale umwandelt; und - einem Schalterblock (324), der den P/S-Konverter steuert, um Datensignale zu kompensieren, die gemäß der Erzeugung des Synchronisationsladesignals von dem P/S-Konverter nicht als serielle digitale Signale geladen werden.
Datensynchronisationsvorrichtung nach Anspruch 3, die des Weiteren beinhaltet: - einen Multiplexer (330), der die von dem P/S-Konverter abgegebenen synchronisierten seriellen digitalen Signale bündelt; und - einen zweiten S/P-Konverter (340), der das gebündelte Signal in parallele digitale Signale umwandelt.
Datensynchronisationsvorrichtung nach Anspruch 3 oder 4, die des Weiteren einen Takt-/Ladesignalgenerator (310) beinhaltet, der das Referenzladesignal erzeugt.
Datensynchronisationsvorrichtung nach einem der Ansprüche 1 bis 5, wobei der Synchronisationsladeblock beinhaltet: - einen Ladesignalverarbeitungsblock (3231), der ein erstes Ausgangssignal, um eine minimale Ladezeit des ersten S/P-Konverters zu garantieren, auf der Basis des Ladesignals erzeugt; und - einen Synchronisationsladesignalerzeugungsblock (3232), der eine Operation des Erzeugens des Synchronisationsladesignals auf der Basis des Referenzladesignals oder auf der Basis des Synchronisationsladesignals blockiert, wenn das erste Ausgangssignal existiert.
Datensynchronisationsvorrichtung nach Anspruch 6, wobei der Ladesignalverarbeitungsblock beinhaltet: - ein erstes Flip-Flop (F/F1), das durch einen Eingangsanschluss eine ON-Spannung empfängt und in Reaktion auf das Ladesignal, das durch einen Taktanschluss eingegeben wird, das erste Ausgangssignal erzeugt; - einen ersten Inverter (IN1), der das erste Ausgangssignal invertiert; und - eine erste Verzögerungseinheit (DL1), die das invertierte erste Ausgangssignal für die minimale Ladezeit verzögert, um das verzögerte Resultat als ein erstes Verzögerungssignal an einen Clean-Anschluss des ersten Flip-Flops abzugeben, oder eine erste Verzögerungseinheit, die das invertierte erste Ausgangssignal für eine vorgegebene Zeit verzögert, um das verzögerte Resultat als ein erstes Verzögerungssignal an einen Clean-Anschluss des ersten Flip-Flops abzugeben.
Datensynchronisationsvorrichtung nach Anspruch 6 oder 7, wobei der Synchronisationsladesignalerzeugungsblock beinhaltet: - ein zweites Flip-Flop (F/F2), das eine ON-Spannung durch einen Eingangsanschluss empfängt und in Reaktion auf das Referenzladesignal durch einen Taktanschluss ein zweites Ausgangssignal erzeugt; - eine zweite Verzögerungseinheit (DL3), die das zweite Ausgangssignal für die minimale Ladezeit des P/S-Konverters verzögert, um das verzögerte zweite Ausgangssignal als ein zweites Verzögerungssignal abzugeben; - ein erstes OR-Gatter (OR1), das eine logische Summation an dem ersten Ausgangssignal und dem zweiten Verzögerungssignal durchführt; - einen zweiten Inverter (IN2), der eine Ausgabe des ersten OR-Gatters invertiert, um das invertierte Resultat an einen Clean-Anschluss des zweiten Flip-Flops abzugeben; - einen dritten Inverter (IN3), der das zweite Ausgangssignal invertiert; - ein drittes Flip-Flop (F/F3), das eine ON-Spannung durch einen Eingangsanschluss empfängt und in Reaktion auf das von dem Inverter invertierte Signal durch einen Taktanschluss ein drittes Ausgangssignal erzeugt; - eine zweite oder dritte Verzögerungseinheit (DL3), die das dritte Ausgangssignal für die vorgegebene Ladezeit des P/S-Konverters oder für die minimale Ladezeit des P/S-Konverters verzögert, um das verzögerte dritte Ausgangssignal als ein drittes Verzögerungssignal abzugeben; - ein zweites OR-Gatter (OR2), das eine logische Summation an dem ersten Ausgangssignal und dem dritten Verzögerungssignal durchführt; - einen vierten Inverter (IN4), der eine Ausgabe des zweiten OR-Gatters invertiert, um das invertierte Resultat an einen Clean-Anschluss des zweiten Flip-Flops abzugeben; und - einen fünften Inverter (IN5), der das dritte Ausgangssignal invertiert, um das Synchronisationsladesignal zu erzeugen.
Datensynchronisationsvorrichtung nach einem der Ansprüche 2 bis 8, wobei der Schalterblock wenigstens eines beinhaltet von: - einem ersten Schalter (3242), der mit einer voreingestellten ON-Spannung verbunden ist und einem Eingang des P/S-Konverters in Reaktion auf ein erstes Schaltersteuersignal die ON-Spannung zuführt; - einem zweiten Schalter (3243), der mit einer voreingestellten OFF-Spannung verbunden ist und einem Eingang des P/S-Konverters in Reaktion auf ein zweites Schaltersteuersignal die OFF-Spannung zuführt; und - einem dritten Schalter (3241), der mit dem P/S-Konverter verbunden ist und einem Eingang des P/S-Konverters in Reaktion auf ein drittes Schaltersteuersignal zuvor abgegebene serielle digitale Signale zuführt.