DE102013220156B4

DE102013220156B4 - Testschaltkreis

Info

Publication number: DE102013220156B4
Application number: DE102013220156.7A
Authority: DE
Inventors: Hermann Obermeir; Heinz Mattes; Ralf Arnold
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2012-10-05
Filing date: 2013-10-04
Publication date: 2017-03-23
Anticipated expiration: 2033-10-05
Also published as: CN103905043B; CN103905043A; DE102013220156A1; US20140098847A1

Abstract

Testschaltkreis, umfassend:
einen analogen Signalgenerator (5), welcher dazu konfiguriert ist, ein analoges Ausgangssignal (s5(t)) gemäß einem Taktparameter zu erzeugen;
einen Analog-Digital-Wandler (7), welcher dazu konfiguriert ist, das analoge Ausgangssignal zu empfangen und ein erstes digitales Ausgangssignal (s7(k)) in Abhängigkeit von dem analogen Signal (s₁(t)) zu erzeugen;
einen konfigurierbaren digitalen Signalgenerator (6), welcher dazu konfiguriert ist, zumindest ein zweites digitales Ausgangssignal (s6(k); s6₁(k), s6₂(k)) gemäß dem Taktparameter zu erzeugen, wobei der digitale Signalgenerator (6) zudem dazu konfiguriert ist, zumindest ein Einstellungssignal (S83) zu empfangen und zumindest ein Offset und/oder eine Amplitude des digitalen Signals (s6(k)) abhängig von dem zumindest einen Einstellungssignal (S83) einzustellen;
ein Evaluierungsschaltkreis (8), welcher dazu konfiguriert ist, das erste digitale Ausgangssignal (s7(k)) von dem Analog-Digital-Wandler (7) und das zweite digitale Ausgangssignal (s6(k)) vo dem digitalen Signalgenerator (6) zu empfangen, das erste digitale Ausgangssignal (s7(k)) und das zweite digitale Ausgangssignal (s6(k)) zu vergleichen und basierend auf dem Vergleich zumindest einen Fehlerparameter des Analog-Digital-Wandlers (7) zu bestimmen.

Description

Ausführungsformen der vorliegenden Erfindung betreffen einen Testschaltkreis, insbesondere einen Testschaltkreis für das Testen eines Analog-Digital-Wandlers.
Analog-Digital-Wandler (A/D-Wandler, ADW) sind weitverbreitet in einer Vielzahl verschiedener Anwendungen elektronischer Schaltkreise, wie etwa Mikrosteuereinheiten (Mikrocontroller). ADW dienen zur Umwandlung eines analogen Eingangssignals in ein diskretes oder digitales Ausgangssignal, welches das analoge Eingangssignal repräsentiert. Aufgrund unvermeidbarer Abweichungen in dem Herstellungsprozess von ADW, können auf dieselbe Art hergestellte ADW unterschiedliche Parameter, wie Offset oder Verstärkung, aufweisen. Daher ist die Kalibrierung eines ADW vor der Verwendung erforderlich.
ADW können mittels speziellen Prüf- oder Kalibrierhilfsmitteln kalibriert werden. Solche Prüfmittel sind jedoch teuer und erfordern die Kalibrierung am Ende des Fertigungsprozesses in dem Fertigungsbetrieb. On-Chip-Kalibrierung, d.h. eine Kalibrierung des ADW beschränkt auf den Schaltkreis, in welchem er eingesetzt wird, oder eine Kalibrierung einige Zeit nach dem Herstellungsprozess ist nicht möglich.
Die US 2006 0 001 560 A1 beschreibt einen Testschaltkreis mit einem analogen Signalgenerator, welcher dazu konfiguriert ist, ein analoges Ausgangssignal gemäß einem Taktparameter zu erzeugen, einem Analog-Digital-Wandler, welcher dazu konfiguriert ist, das analoge Ausgangssignal zu empfangen und ein erstes digitales Ausgangssignal in Abhängigkeit von dem analogen Signal zu erzeugen, und einem digitalen Signalgenerator, welcher dazu konfiguriert ist, zumindest ein zweites digitales Ausgangssignal gemäß dem Taktparameter zu erzeugen. Ein Evaluierungsschaltkreis des Testschaltkreises ist dazu konfiguriert, das erste digitale Ausgangssignal von dem Analog-Digital-Wandler und das zweite digitale Ausgangssignal von dem digitalen Signalgenerator zu empfangen, das erste digitale Ausgangssignal und das zweite digitale Ausgangssignal zu vergleichen und basierend auf dem Vergleich zumindest einen Fehlerparameter des Analog-Digital-Wandlers zu bestimmen.
Das der vorliegenden Erfindung zugrundeliegende Problem ist die Bereitstellung eines verbesserten Testschaltkreises für das Prüfen eines ADW und ein Verfahren zum Prüfen eines ADW.
Dieses Problem wird durch einen Testschaltkreis gemäß Anspruch 1 und durch ein Verfahren gemäß Anspruch 19 gelöst. Spezifische Ausführungsformen und Modifikationen werden in den davon abhängigen Ansprüchen offenbart.
Eine erste Ausführungsform betrifft einen Testschaltkreis. Der Testschaltkreis umfasst einen analogen Signalgenerator, welcher dazu konfiguriert ist, ein analoges Ausgangssignal in Übereinstimmung mit einem Taktparameter zu erzeugen, einen Analog-Digital-Wandler (ADW), welcher dazu konfiguriert ist, das analoge Ausgangssignal zu empfangen und ein erstes digitales Ausgangssignal in Abhängigkeit von dem analogen Signal zu erzeugen, ein konfigurierbarer digitaler Signalgenerator, der dazu konfiguriert ist, zumindest ein zweites digitales Ausgangssignal in Übereinstimmung mit dem Taktparameter zu erzeugen, wobei der digitale Signalgenerator zusätzlich konfiguriert ist, zumindest ein Einstellungssignal zu empfangen und zumindest eines aus einem Offset und einer Amplitude des digitalen Signals in Abhängigkeit von dem zumindest einen Einstellungssignal einzustellen. Der Testschaltkreis umfasst zudem einen Evaluierungsschaltkreis, welcher dazu konfiguriert ist, das erste digitale Ausgangssignal von dem ADW und das zweite digitale Ausgangssignal von dem digitalen Signalgenerator zu empfangen, um das erste digitale Ausganssignal und das zweite digitale Ausgangssignal zu vergleichen und basierend auf dem Vergleich zumindest einen Fehlerparameter des ADW zu bestimmen.
Eine zweite Ausführungsform betrifft ein Verfahren. Das Verfahren umfasst das Erzeugen eines analogen Ausgangssignals in Übereinstimmung mit einem Taktparameter durch einen analogen Signalgenerator, das Empfangen des analogen Ausgangssignals und das Erzeugen eines ersten digitalen Ausgangssignals in Abhängigkeit von dem analogen Signal durch einen Analog-Digital-Wandler, das Erzeugen zumindest eines zweiten digitalen Ausgangssignals in Übereinstimmung mit dem Taktparameter und das Einstellen zumindest eines aus einem Offset und einer Amplitude des digitalen Signals in Abhängigkeit von zumindest einem Einstellungssignal durch einen konfigurierbaren Signalgenerator, das Vergleichen des ersten digitalen Ausgangssignals und des zumindest einen zweiten digitalen Ausgangssignals und das Bestimmen zumindest eines Fehlerparameters des ADW, basierend auf dem Vergleich durch einen Evaluierungsschaltkreis.
Beispiele werden nun mit Bezug auf die Zeichnungen erklärt. Die Zeichnungen dienen zur Illustration des grundlegenden Prinzips, sodass nur für das Verständnis des grundlegenden Prinzips erforderliche Aspekte gezeigt werden. Die Zeichnungen sind nicht maßstabsgetreu. In den Zeichnungen werden ähnliche Merkmale mit den gleichen Referenzzeichen bezeichnet.
1 zeigt ein Blockdiagramm eines Signalerzeugungsschaltkreises mit einem analogen Signalgenerator, einem Analog-Digital-Wandler (ADW), einem digitalen Signalgenerator und einem Steuerschaltkreis.
2 zeigt eine erste Ausführungsform des analogen Signalgenerators.
3 umfasst 3A und 3B und zeigt das Funktionsprinzip des analogen Signalgenerators.
4 zeigt ein Ausgangssignal des analogen Signalgenerators während einer Kalibrierungsroutine.
5 zeigt Ausgangssignale des Analog-Digital-Wandlers während der Kalibrierungsroutine.
6 zeigt einen digitalen Signalgenerator gemäß einer ersten Ausführungsform.
7 zeigt ein Blockdiagramm eines Testschaltkreises, welcher einen analogen Signalgenerator, einen ADW, einen konfigurierbaren digitalen Signalgenerator und eine Evaluierungseinheit umfasst.
8 zeigt eine Ausführungsform des digitalen Signalgenerators.
9 zeigt das Funktionsprinzip einer in dem digitalen Signalgenerator umfassten, ersten Einstellungseinheit.
10 zeigt eine Ausführungsform der Evaluierungseinheit.
11 zeigt charakteristische Kurven eines idealen und nicht-idealen ADW.
In der folgenden detaillierten Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, in welchen zur Veranschaulichung spezifische Ausführungsformen, in welchen die Erfindung umgesetzt werden kann, gezeigt werden. Es versteht sich, dass die Merkmale der verschiedenen, hierin beschriebenen, beispielhaften Ausführungsformen miteinander kombiniert werden können, sofern nicht ausdrücklich anders vermerkt.
1 zeigt eine erste Ausführungsform eines Signalerzeugunsschaltkreises. Der Signalerzeugungsschaltkreis umfasst einen analogen Signalgenerator 1, welcher einen Ausgang und einen Steuereingang aufweist. Der analoge Signalgenerator 1 ist dazu konfiguriert, in Übereinstimmung mit einem Taktparameter am Ausgang ein analoges Ausgangssignal s1(t) zu erzeugen, und ist dazu konfiguriert, ein Steuersignal S41 am Steuereingang zu empfangen. Der Signalerzeugungsschaltkreis umfasst zudem einen Analog-Digital-Wandler (ADW) 3, welcher einen an den Ausgang des analogen Signalgenerators 1 gekoppelten Eingang umfasst, um das analoge Ausgangssignal s1(t) von dem analogen Signalgenerator 1 zu empfangen. Der ADW 3 umfasst zudem einen Ausgang und ist dazu konfiguriert, ein digitales (diskretes) Ausgangssignal s1(k) zu erzeugen. Das digitale Ausgangssignal s1(k) umfasst eine Sequenz von Signalwerten, die von dem analogen Signal s1(t), welches am Eingang des ADW 3 empfangen wird, abhängt.
Der Signalerzeugungsschaltkreis umfasst zudem einen konfigurierbaren digitalen Signalgenerator 2, welcher einen Steuereingang und einen Ausgang umfasst und dazu konfiguriert ist, ein digitales (diskretes) Ausgangssignal s2(k) am Ausgang zu erzeugen, in Übereinstimmung mit am Steuereingang empfangenen Signalparametern S42. Ein Steuerschaltkreis 4 umfasst einen an den Ausgang des ADW 3 gekoppelten Eingang, einen an den Steuereingang des analogen Signalgenerators 1 gekoppelten ersten Steuerausgang und einen an den Steuereingang des digitalen Signalgenerators 2 gekoppelten zweiten Steuerausgang. Der Steuerschaltkreis 4 erzeugt ein erstes Steuersignal S41 für den analogen Signalgenerator 1 am ersten Ausgang und ein zweites Steuersignal S42 für den digitalen Signalgenerator 2 am zweiten Ausgang. Der Steuerschaltkreis 4 wird in einer Kalibrierungsroutine dazu konfiguriert, durch den analogen Signalgenerator 1 ein Ausgangssignal erzeugen zu lassen, um den Taktparameter des analogen Ausgangssignals s1(t) basierend auf einem Ausgangssignal s1(k) des ADW 3, welches am Eingang des Steuerschaltkreises empfangen wird, zu bestimmen und den Signalparameter S42 des digitalen Signalgenerators 2 in Abhängigkeit des bestimmten Taktparameters des analogen Signalgenerators 1 zu setzen.
Der Signalerzeugungsschaltkreis aus 1 ist ein selbstkalibrierender Schaltkreis, in welchem der digitale Signalgenerator 2 ein digitales Ausgangssignal s2(k) mit demselben Taktparameter oder demselben Taktverhalten wie das analoge Ausgangssignal s1(t) des analogen Signalgenerators 1 erzeugt. Wie aus der unten stehenden Erklärung hervorgeht, ist der Steuerschaltkreis 4 dazu konfiguriert, den Taktparameter des analogen Ausgangssignals s1(t) unabhängig von möglicherweise variierenden Parametern des ADW 3, wie Offset oder Verstärkung, zu bestimmen. Daher beeinträchtigen Veränderungen dieser Parameter die Bestimmung des Taktparameters nicht. Der signalerzeugende Schaltkreis aus 1 ist daher für den Einsatz in einem Testschaltkreis zum Prüfen eines ADW, wie dem ADW in 1, geeignet. In einem solchen Testschaltkreis kann das Ausgangssignal s1(k) des ADW 3 mit dem Ausgangssignal s2(k) des digitalen Signalgenerators 2 verglichen werden, um den ADW 3 zu kalibrieren.
Gemäß einer Ausführungsform ist der analoge Signalgenerator 1 dazu konfiguriert, das analoge Ausgangssignal s1(t) mit einer ersten Signalwellenform oder mit einer zweiten Signalwellenform in Abhängigkeit von dem von dem Steuerschaltkreis 4 empfangenen Steuersignal S41 zu erzeugen. Eine der ersten und zweiten Signalwellenform umfasst eine ansteigende Flanke des Ausgangssignals s1(t) und die andere der ersten oder zweiten Signalwellenform umfasst eine fallende Flanke des Ausgangssignals s1(t). Beide, die erste und die zweite Signalwellenform werden in Übereinstimmung mit dem Taktparameter erzeugt.
2 zeigt eine erste Ausführungsform des analogen Signalgenerators 1. Bezugnehmend auf 2 umfasst der analoge Signalgenerator 1 ein RC-Glied 11 mit einem Widerstand 11 ₁ und einem kapazitives Speicherelement 11 ₂, welches zwischen einem Eingang 12 des RC-Gliedes 11 und einem Anschlusspunkt für ein Vergleichspotential (GND) in Serie geschaltet ist. Das RC-Glied 11 umfasst zudem einen an den Ausgang des analogen Signalgenerators 1 gekoppelten Ausgang 13 für das Bereitstellen des analogen Ausgangssignals s1(t). Der Ausgang des RC-Gliedes 13 ist ein für den Widerstand 11 ₁ und das kapazitives Speicherelement 11 ₂ gemeinsamer Schaltkreisknoten. Das Ausgangssignal s1(t) entspricht der in dieser Ausführungsform auftretenden Spannung an dem kapazitiven Speicherelement 11 ₂.
Bezugnehmend auf 2 umfasst der analoge Signalgenerator 1 zudem einen ersten Versorgungsanschluss 18, welcher für das Empfangen eines ersten Versorgungspotentials konfiguriert ist, und einen zweiten Versorgungsanschluss 19, welcher für das Empfangen eines zweiten Versorgungspotentials konfiguriert ist. In der in 2 gezeigten Ausführungsform wird das erste Versorgungspotential Uref an dem ersten Versorgungsanschluss 18 durch eine zwischen dem ersten Versorgungsanschluss 18 und dem Anschlusspunkt für das Vergleichspotential GND geschaltete Versorgungsspannungsquelle 14 bereitgestellt. Der zweite Versorgungsanschluss 19 ist in dieser Ausführungsform an den Anschlusspunkts für das Referenzpotential GND angeschlossen. Zur Erklärung wird angenommen, dass das erste Versorgungspotential in Bezug auf das Referenzpotential GND ein positives Potential ist. Optional dazu wird ein Verstärker oder Puffer 17 an das erste Versorgungspotential 18 angeschlossen. Die Verstärkung des optionalen Verstärkers oder Puffers 17 beträgt 1 (eins) gemäß einer Ausführungsform.
Der analoge Signalgenerator 1 umfasst zudem einen ersten Multiplexer 16 ₁ mit einem mit dem ersten Versorgungsanschluss 18 gekoppelten ersten Eingangsanschluss, einen zweiten mit dem zweiten Versorgungsanschluss 19 gekoppelten Eingangsanschluss und einen Ausgang. Der optionale Puffer 17 ist zwischen dem ersten Versorgungsanschluss 18 und dem ersten Eingang des ersten Multiplexers 16 ₁ geschaltet. Ein zweiter Multiplexer 16 ₂ weist einen an den Ausgangsanschluss des ersten Multiplexers 16 ₁ gekoppelten Eingangsanschluss, einen an den Eingang 12 des RC-Gliedes 11 gekoppelten ersten Ausgangsanschluss und einen durch den Ausgang 13 des RC-Gliedes 11 an das kapazitive Speicherelement 11 ₂ gekoppelten zweiten Ausgangsanschluss. Ein optionaler Widerstand 15 mit einem geringeren Widerstand als der des Widerstands 11 ₁ des RC-Gliedes 11 ist zwischen den zweiten Ausgang des zweiten Multiplexers 16 ₂ und das kapazitive Speicherelement 11 ₂ geschaltet. Dieser zusätzliche Widerstand 15 dient ausschließlich zur Beschränkung der Amplitude eines Stroms, der in einem bestimmten Funktionsmodus des analogen Signalgenerators 1 in das kapazitive Speicherelement 11 ₂ fließt.
Der erste und der zweite Multiplexer 16 ₁, 16 ₂ werden durch den Steuerschaltkreis (4 in 1) durch das Steuersignal S41 gesteuert. In dieser Ausführungsform umfasst das Steuersignal S41 zwei Subsignale, nämlich ein den ersten Multiplexer 16 ₁ steuerndes erstes Subsignal S41₁ und ein den zweiten Multiplexer 16 ₂ steuerndes zweites Subsignal S41₂.
Unter der Steuerung des Steuerschaltkreises 4 ist der analoge Signalgenerator 1 dazu konfiguriert, das analoge Ausgangssignal s1(t) mit einer eine ansteigende Flanke umfassenden ersten Signalwellenform oder mit einer eine fallende Flanke umfassenden zweiten Signalwellenform zu erzeugen. Für die Erzeugung der ersten Signalwellenform wird das kapazitives Speicherelement 11 ₂ des RC-Gliedes 11 auf eine erste Anfangsspannung vorgeladen und anschließend geladen, sodass die Spannung an dem kapazitiven Speicherelement 11 ₂ und damit das Ausgangssignal s1(t) zunimmt. Für die Erzeugung der zweiten Signalwellenform wird das kapazitive Speicherelement 11 ₂ auf eine zweite Anfangsspannung vorgeladen und anschließend entladen, sodass die Spannung an dem kapazitiven Speicherelement 11 ₂ und das Ausgangssignal s1(t) abnimmt. Die erste Anfangsspannung ist geringer als die zweite Anfangsspannung. Gemäß einer Ausführungsform beträgt die erste Anfangsspannung null, während die zweite Anfangsspannung der Versorgungsspannung Uref entspricht.
Das Funktionsprinzip des analogen Signalgenerators 1 wird mit Bezug auf die untenstehenden 3A und 3B erklärt. 3A und 3B zeigen Blockdiagramme, die dem Blockdiagramm aus 2 entsprechen und zudem Signalpfade durch den ersten und zweiten Multiplexer 16 ₁, 16 ₂ in verschiedenen Funktionsmodi des analogen Signalgenerators 1 zeigen.
3A gezeigt das Funktionsprinzip des analogen Signalgenerators 1 für die Erzeugung der ersten Signalwellenform (mit einer ansteigenden Flanke). Vor der Erzeugung der ersten Signalwellenform mit der ansteigenden Flanke wird das kapazitive Speicherelement 11 ₂ in einem ersten Vorlademodus auf einen ersten Anfangswert vorgeladen, indem das kapazitive Speicherelement 11 ₂ an den zweiten Versorgungsanschluss 19 durch den ersten und zweiten Multiplexer 16 ₁, 16 ₂ und den optionalen zusätzlichen Widerstand 15 angeschlossen wird. In diesem Fall beträgt die erste Anfangsspannung null (0). In dem ersten Vorlademodus steuert der Steuerschaltkreis 4 den ersten Multiplexer 16 ₁, um den zweiten Eingangsanschluss an den Ausgang anzuschließen, und den zweiten Multiplexer 16 ₂, um den Eingang an den zweiten Ausgang anzuschließen. Die Signalpfade durch die Multiplexer 16 ₁, 16 ₂ in dem ersten Vorlademodus werden in 3A durch gepunktete Linien dargestellt.
Nachdem das kapazitive Speicherelement 11 ₂ vorgeladen wurde, wird die erste Signalwellenform in einem Lademodus des analogen Signalgenerators 1 durch das Koppeln des Eingangs 12 des RC-Gliedes 11 an den ersten Versorgungsanschluss 18 durch den ersten und zweiten Multiplexer 16 ₁, 16 ₂ erzeugt. In diesem Funktionsmodus steuert der Steuerschaltkreis 4 den ersten Multiplexer 16 ₁, um den ersten Eingangsanschluss an den Ausgang anzuschließen, und steuert den zweiten Multiplexer 16 ₂, um den Eingang an den Ausgang anzuschließen. Die Strompfade durch den ersten und zweiten Multiplexer 16 ₁, 16 ₂ werden in 3A in diesem Funktionsmodus durch gestrichelte Linien dargestellt. In diesem Funktionsmodus wird das kapazitive Speicherelement 11 ₂ durch die Versorgungsspannungsquelle 14 durch den Widerstand 11 ₁ geladen. In diesem Funktionsmodus, in dem das kapazitive Speicherelement 11 ₂ geladen wird, um die erste Signalwellenform zu erzeugen, kann das Ausgangssignal s1(t) wie folgt ausgedrückt werden:
Wobei Uref die von der Versorgungsspannungsquelle 14 bereitgestellte Versorgungsspannung, t0 den Zeitpunkt, zu dem das RC-Glied 11 mit dem ersten Versorgungsanschluss 18 verbunden wird, R den Widerstandswert des Widerstands 11 ₁ und C den Kapazitätswert des kapazitiven Speicherelements 11 ₂ und t die Zeitvariable bezeichnet.
Bezugnehmend auf 1 hängt der Anstieg der ansteigenden Flanke von einem Taktparameter ab, nämlich der Zeitkonstante τ = RC des RC-Gliedes 11. In den Zeichnungen steht tau für die Zeitkonstante τ.
3B zeigt das Funktionsprinzip des analogen Signalgenerators 1 für die Erzeugung der zweiten Signalwellenform (mit der fallenden Flanke). Vor der Erzeugung der zweiten Signalwellenform mit der fallenden Flanke wird das kapazitive Speicherelement 11 ₂ in einem zweiten Vorlademodus auf die zweite Anfangsspannung vorgeladen, indem das kapazitives Speicherelement 11 ₂ durch den ersten und zweiten Multiplexer 16 ₁, 16 ₂ und den optionalen zusätzlichen Widerstand 15 mit dem ersten Versorgungsanschluss 18 verbunden wird. In diesem Fall entspricht die zweite Anfangsspannung der Versorgungsspannung Uref. In diesem Funktionsmodus steuert der Steuerschaltkreis den ersten Multiplexer 16 ₁, um den ersten Eingangsanschluss mit dem Ausgang zu verbinden, und den zweiten Multiplexer 16 ₂, um den Eingang mit dem zweiten Ausgang zu verbinden. Die Signalpfade durch die Multiplexer 16 ₁, 16 ₂ während der Vorladephase werden in 3B mit gepunkteten Linien dargestellt.
Nach dem Vorladen des kapazitiven Speicherelements 11 ₂ wird die zweite Signalwellenform in einem Entlademodus des analogen Signalgenerators durch das Koppeln des Eingangs 12 des RC-Gliedes 11 durch den ersten und zweiten Multiplexer 16 ₁, 16 ₂ an den zweiten Versorgungsanschluss 19 erzeugt. In diesem Funktionsmodus steuert der Steuerschaltkreis 4 den ersten Multiplexer 16 ₁, um den zweiten Eingangsanschluss an den Ausgang anzuschließen, und der Steuerschaltkreis steuert den zweiten Multiplexer 16 ₂, um den Eingangsanschluss an den ersten Ausgang anzuschließen. Die Strompfade durch den ersten und zweiten Multiplexer 16 ₁, 16 ₂ in diesem Funktionsmodus sind in 3B durch gestrichelte Linien dargestellt. In diesem Funktionsmodus wird das kapazitive Speicherelement durch den Widerstand 11 ₁ entladen. In diesem Funktionsmodus, in welchem das kapazitive Speicherelement 11 ₂ entladen wird, um die zweite Signalwellenform zu erzeugen, kann das Ausgangssignal s1(t) wie folgt ausgedrückt werden:
Wobei Uref die von der Versorgungsspannungsquelle 14 bereitgestellte Versorgungsspannung, t1 den Zeitpunkt, zu dem das RC-Glied 11 mit dem ersten Versorgungsanschluss 18 verbunden wird, R der Widerstandswert des Widerstandes 11 ₁, C den Kapazitätswert des kapazitiven Speicherelements 11 ₂ und t die Zeitvariable bezeichnet.
4 zeigt schematisch ein Zeitdiagramm des Ausgangssignals s1(t) über die Zeitspanne t. Die Amplitude des Ausgangssignals s1(t) ist auf Uref normalisiert, und die Zeit t ist auf die Zeitkonstante τ normalisiert. Gezeigt in 4 ist eine Sequenz mit einer zweiten Vorladephase, in der das kapazitive Speicherelement auf die Versorgungsspannung Uref geladen wird, einer zweiten zum Zeitpunkt t1 beginnenden Signalwellenform mit einer fallenden Flanke, einer ersten Vorladephase, in der das kapazitive Steuerelement 11 ₂ entladen wird, und einer ersten Signalwellenform mit einer ansteigenden Flanke. In dieser in 4 gezeigten Ausführungsform endet die zweite Signalwellenform (mit der fallenden Flanke) wenn das Ausgangssignal s1(t) auf einen ersten Wert, der unterhalb von 0,5·Uref liegt, gefallen ist. Dieser erste Wert liegt beispielsweise zwischen 0,4·Uref und 0,49·Uref. Die erste Signalwellenform endet, wenn das Ausgangssignal s1(t) einen zweiten Wert, der über 0,5·Uref liegt, erreicht hat. Dieser zweite Wert liegt beispielsweise zwischen 0,51·Uref und 0,6·Uref. Wie aus der folgenden Erklärung hervorgehen wird, sind die erste Signalwellenform mit einer Amplitude von zwischen 0 und etwa 0,5·Uref und die zweite Signalwellenform mit einer Amplitude von zwischen Uref und ungefähr 0,5·Uref ausreichend, um den Taktparameter des analogen Ausgangssignals s1(t) zu bestimmen. Dieser Taktparameter ist die Zeitkonstante τ (tau) des RC-Gliedes in dieser Ausführungsform. Bezugnehmend auf 4 beträgt die Zeit, die erforderlich ist, um eine erste Signalwellenform und eine zweite Signalwellenform zu erzeugen, weniger als 2·τ (zweimal tau).
In der in 4 gezeigten Ausführungsform wird die zweite Signalwellenform vor der ersten Signalwellenform erzeugt. Jedoch ist dies lediglich eine Ausführungsform. Die Reihenfolge in welcher diese beiden Wellenformen erzeugt werden, könnte auch verändert werden.
5 ist eine schematische Veranschaulichung der Ausgangssignale s1(k) des ADW 3, welche aus einer ersten Signalwellenform und von einer zweiten Signalwellenform des am Eingang des ADW empfangenen, analogen Ausgangssignals s1(t) resultieren. In 5 stellt Kurve 101 die ADW-Ausgangssignale s1(k), welche aus der ersten Signalwellenform mit ansteigender Flanke resultieren, dar und Kurve 102 stellt die Ausgangssignale s1(k) des ADW 3, welche aus der zweiten Signalwellenform mit fallender Flanke resultieren, dar. Diese Wellenformen werden als erste ADW-Signalwellenform bzw. zweite ADW-Wellenform bezeichnet werden. Der ADW ist ein m-bit-ADW, sodass die Signalwerte des ADW-Ausgangssignals zwischen 0 und 2^m – 1 schwanken können. Gemäß einer Ausführungsform ist m = 6. In diesem Fall schwanken die Signalwerte zwischen 0 und 63.
Die Zeitskalen der ersten und zweiten ADW-Signalwellenformen aus 5 sind auf τ (tau) normalisiert und wurden jeweils mit Startpunkt bei 0 gezeichnet (während bei dem analogen Signal s1(t) die erste und die zweite Signalwellenform natürlich nacheinander erzeugt werden). Bezugnehmend auf 5 beginnt die erste ADW-Signalwellenform 101 bei s1(0) = 0 und steigt in Übereinstimmung mit einer exponentiellen Kurve. Im Falle eines ADW ohne Offset- und Verstärkungsfehler, beginnt die zweite ADW-Wellenform bei s1(0) = 2^m – 1 und fällt in Übereinstimmung mit einer exponentiellen Wellenform. Im Falle eines nicht idealen ADW, d.h. in diesem Falle eines ADW mit zumindest einem von einem Offset-Fehler und einem Verstärkungsfehler, beginnt die zweite ADW-Signalwellenform bei einem Wert von s1(0), der in dem Idealfall nahe am Startwert s1(0) liegt.
Der Steuerschaltkreis 4 ist dazu konfiguriert, die Zeitkonstante τ = RC von den Signalwerten des ADW-Ausgangssignals s1(k) in der ersten AC-Signalwellenform und der zweiten AC-Signalwellenform zu bestimmen. Dafür steuert der Steuerschaltkreis 4 zuerst den analogen Signalgenerator 1, um, wie in 4 gezeigt, eine Signalsequenz mit einer ersten Signalwellenform und einer zweiten Signalwellenform zu erzeugen. Zur Erklärung wird angenommen, dass die Zeitdauer, für die die erste Signalwellenform erzeugt wird, gleich ist der Zeit, während derer die zweite Signalwellenform erzeugt wird, dass das Erzeugen der ersten Signalwellenform beginnt, sobald das kapazitive Element 11 ₂ vollständig auf null entladen wurde und dass das Erzeugen der zweiten Signalwellenform beginnt, wenn das kapazitive Element 11 ₂ vollkommen auf eine der Versorgungsspannung Uref entsprechenden Spannung aufgeladen wurde. Der Steuerschaltkreis berechnet dann einen Mittelwert s1_M basierend auf dem Ausgangssignal s1(k) des ADW 3 während der ersten Zeitspanne, in dem die erste Signalwellenform erzeugt wird, und während der zweiten Zeitspanne, in dem die zweite Signalwellenform erzeugt wird. Das bedeutet, dass der Steuerschaltkreis den Mittelwert basierend auf den Signalwerten des Ausgangssignals s1(k) berechnet, welches, wie in 4 gezeigt, eine Sequenz mit der ersten Signalwellenform und der zweiten Signalwellenform umfasst.
Beim Einsatz eines ADW 3 ohne Offset- oder Verstärkungsfehler ist das Ergebnis dieser Berechnung ein digitaler Wert, welcher dem digitalen Wert entspricht, wenn ein Eingangssignal von 0,5·Uref an den Eingang des ADW angelegt wird. Wenn beispielsweise ein 6-bit-ADW mit einem maximalen Ausgangswert von 64 eingesetzt wird, wäre der berechnete Mittelwert 32. Dieser Mittelwert wird in 5 als Kurve 103 gezeigt. Wenn, jedoch, der ADW einen Offset- und/oder einen Verstärkungsfehler umfasst, wird der berechnete Mittelwert gegenüber dem idealen Mittelwert verschoben, wie z.B. durch Kurve 104 in 4 gezeigt wird. Dieser Offset beeinflusst jedoch nicht die Berechnung der Zeitkonstante τ (tau), wie nachfolgend erklärt wird.
Nach der Berechnung des Mittelwertes s1_M berechnet der Steuerschaltkreis 4 die Zeitspanne T_τ zwischen dem Beginn von einer der ersten und zweiten ADW-Signalwellenformen und dem Zeitpunkt, zu dem die entsprechende Wellenform den errechneten Mittelwert s1_M erreicht.
Gemäß einer Ausführungsform umfasst das Berechnen der Zeitspanne T_τ die Berechnung von vier Zeitspannen. In der ersten Signalwellenform 101 werden eine erste Zeitspanne und eine zweite Zeitspanne berechnet. Die erste Zeitspanne T_τ1 ist die Zeitspanne zwischen dem Zeitpunkt, zu dem die erste Signalwellenform beginnt (das ist der Zeitpunkt t0 in der obigen Erklärung), und einem Zeitpunkt, zu dem die erste Signalwellenform 101 den größten Wert erreicht, der kleiner als der errechnete Mittelwert s1_M ist. Die zweite Zeitspanne T_τ2 ist die Zeitspanne zwischen dem Zeitpunkt, zu dem die erste Signalwellenform beginnt, und dem Zeitpunkt, zu dem die erste Signalwellenform 101 den kleinsten Wert erreicht, der größer als der errechnete Mittelwert s1_M ist. In der zweiten Signalwellenform 102 werden eine dritte Zeitspanne und eine vierte Zeitspanne berechnet. Die dritte Zeitspanne T_τ3 ist die Zeitspanne zwischen dem Zeitpunkt, zu dem die zweite Signalwellenform beginnt (das ist der Zeitpunkt t1 in der obigen Erklärung), und einem Zeitpunkt, zu dem die zweite Signalwellenform 102 den kleinsten Wert erreicht, der größer als der errechnete Mittelwert s1_M ist. Die vierte Zeitspanne T_τ4 ist die Zeitspanne zwischen dem Zeitpunkt, zu dem die zweite Signalwellenform beginnt, und dem Zeitpunkt, zu dem die zweite Signalwellenform 102 den größten Wert erreicht, der kleiner als der errechnete Mittelwert s1_M ist. Die Zeitspanne T_τ wird als der Mittelwert der vier Zeitspannen berechnet, sodass:
Von dieser Zeitspanne T_τ kann die Zeitkonstante wie folgt berechnet werden:
Es kann gezeigt werden, dass die durch dieses Verfahren erhaltene Zeitkonstante τ (tau) unabhängig von einem Offset- oder Verstärkungsfehler des ADW ist. Die Division von T_T durch In(0,5) in Gleichung (3) kann leicht mittels der Gleichungen (1) und (2) erklärt werden. In beiden Fällen, in dem Fall der ersten Signalwellenform und in dem Fall der zweiten Signalwellenform, ist In(0,5)·τ die Zeitspanne zwischen dem Anfang der entsprechenden Signalwellenform und dem Zeitpunkt, zu dem die entsprechende Signalwellenform gleich 0,5·Uref ist, d.h.
0,5·Uref ist der Mittelwert der Summe der Signalwerte der ersten Signalwellenform gemäß Gleichung (1) und der Signalwerte der zweiten Signalwellenform gemäß Gleichung (2). Dieser Mittelwert wird durch den errechneten Mittelwert s1_M und durch Kurve 104 in 5 repräsentiert. In Gleichung (5) bezeichnet u_OFFSET einen Offset-Fehler und g bezeichnet eine Verstärkung des ADW. Wie aus Gleichung (5) hervorgeht, ist die Berechnung der Zeitkonstante τ unabhängig von Offset und Verstärkung.
6 gezeigt eine erste Ausführungsform eines digitalen Signalgenerators 2, welcher von dem Steuerschaltkreis 4 gesteuert wird, um ein digitales Ausgangssignal s2(k) in Übereinstimmung mit der Zeitkonstante τ des analogen Signalgenerators 1 zu erzeugen. Bezugnehmend auf 6 umfasst der digitale Signalgenerator 2 ein Register 21, einen Multiplikator 22 und einen Addierer 23. Ein Ausgangswert des Addierers 23 wird an einen Eingang des Registers 21 rückgekoppelt. Ein Ausgang des Registers 21 wird an den Multiplikator 22 gekoppelt, welcher den Ausgang des Registers 21 mit einem konstanten Signalwert r multipliziert. Der Addierer 23 addiert einen konstanten Wert 2·u_STOP/(1 + a) zu dem Ausgangssignal des Registers. Ein Startwert u_START des Registers 21, der konstante Wert r und der zum Ausgangssignal des Multiplikators 22 addierte konstante Wert 2·u_STOP/(1 + a) werden aus dem Steuerschaltkreis 4 empfangen, wie in 6 gezeigt. In 6 stellen die Signale S42₁, S42₂, S43₃ Subsignale des Steuersignals S42 des Steuerschaltkreises 4 dar, wobei diese Subsignale die Signalparameter umfassen.
Der digitale Signalgenerator 2 aus 6 wird mit folgender Taktung betrieben: In einem ersten Taktzyklus, welcher als Anfangszyklus bezeichnet werden kann, wird der Startwert u_START in das Register 21 gespeist. In einem zweiten Taktzyklus wird der in dem Register 21 gespeicherte Wert mit dem konstanten Wert r multipliziert, der konstante Wert 2·u_STOP/(1 + a) wird zu dem nach der Multiplikation erhaltenen Wert addiert und das Ergebnis wird in dem Register 21 gespeichert. Die in dem zweiten Taktzyklus durchgeführten Operationen werden in jedem nachfolgenden Taktzyklus wiederholt, das heißt, der Prozess der Multiplikation der Konstante aus dem Register 21 mit r, die Addition des konstanten Werts 2·u_STOP/(1 + a) zum Ergebnis des Multiplikationsprozesses und das Rückkoppeln des Ausgangssignals des Addierers 23 an das Register 21 wird in jedem der auf den zweiten Taktzyklus folgenden Taktzyklen wiederholt.
Die dem digitalen Signalgenerator 2 von dem Steuerschaltkreis 4 bereitgestellten Parameter sind wie folgt:
wobei τ die errechnete Zeitkonstante und T₂ die Dauer einer Taktzeit des digitalen Signalgenerators bezeichnet. Die Taktzeiten des digitalen Signalgenerators 2 werden mit den Taktzeiten des ADW 3 synchronisiert. Dazu erhalten, bezugnehmend auf 1, der ADW und der digitale Signalgenerator dasselbe Taktsignal CLK von einem Taktgenerator (in 1 nicht gezeigt).
Der Startwert u_START und der Stoppwert u_STOP sind unterschiedlich, abhängig davon, ob eine ansteigende Flanke des digitalen Ausganssignals s2(k) erzeugt werden muss oder eine fallende Flanke des digitalen Ausgangssignals s2(k) erzeugt werden muss. In dem Fall einer ansteigenden Flanke:
In dem Fall einer fallenden Flanke: u_START = 1 u_STOP = 1
Nach dem Kalibrierungsprozess wird der Steuerschaltkreis 4 dazu konfiguriert, den analogen Signalgenerator 1 und den digitalen Signalgenerator 2 synchron zu steuern, um Ausgangssignale mit entsprechenden Wellenformen zu erzeugen, z.B. steuert der Steuerschaltkreis 4 den analogen Signalgenerator 1 und den digitalen Signalgenerator 2, um die analogen und digitalen Ausgangssignale s1(t), s2(k) mit entsprechenden Wellenformen zu erzeugen. Z.B. steuert der Steuerschaltkreis 4 den analogen Signalgenerator 1, um das analoge Ausgangssignal s1(t) mit der ersten Signalwellenform mit einer ansteigenden Flanke zu erzeugen, und steuert gleichzeitig den digitalen Signalgenerator 2, um das digitale Ausgangssignal s2(k) mit einer ansteigenden Flanke zu erzeugen. Der analoge Signalgenerator 1 und der digitale Signalgenerator 2 können, wie hierin bereits erklärt, durch die von dem Steuerschaltkreis 4 bereitgestellten Steuersignale S41, S42 gesteuert werden. Das analoge Ausgangssignal s1(t) des analogen Signalgenerators 1 und das digitale Ausgangssignal s2(k) haben dasselbe Zeitverhalten, weil der digitale Signalgenerator 2 kalibriert wurde, die Zeitkonstante des analogen Signalgenerators 1 zu verwenden. Wenn der ADW 3 ein idealer ADW ist, der keinen Offset- und keinen Verstärkungsfehler umfasst, entspricht das digitale Ausgangssignal s1(k) des ADW 3 dem digitalen Ausgangssignal s2(k) des digitalen Signalgenerators. Wenn der ADW 3 jedoch nicht ideal ist und einen Offset- und einen Verstärkungsfehler umfasst, kann das digitale Ausgangssignal s2(k) des digitalen Signalgenerators 2 verwendet werden, um den in dem ADW auftretenden Fehler zu bestimmen und kann verwendet werden, um den ADW 3 zu kalibrieren.
Der signalerzeugende Schaltkreis aus 1 kann auf viele verschiedene Arten umgesetzt werden. Gemäß einer Ausführungsform werden der analoge Signalgenerator 1, der digitale Signalgenerator 2, der Steuerschaltkreis 4 und der ADW 3 auf einem gemeinsamen Halbleiter-Chip implementiert. Gemäß einer weiteren Ausführungsform wird der Steuerschaltkreis 4 auf einem Halbleiterchip und die anderen Bestandteile des signalerzeugenden Schaltkreises werden auf einem weiteren Halbleiter-Chip implementiert. Der Steuerschaltkreis 4 kann mit einem Mikroprozessor, einer CPU oder sogar als ein ASIC (anwendungsspezifische integrierte Schaltung) ausgeführt werden.
Die Blockdiagramme des analogen Signalgenerators aus 2 und des digitalen Signalgenerators aus 6 zeigen vielmehr die Funktionalität dieser Signalgeneratoren, als ihre spezifische Implementierung. Diese Signalgeneratoren können auf viele verschiedene Arten unter Verwendung konventioneller integrierter oder separater Schaltkreisbausteine ausgeführt werden.
7 zeigt eine Ausführungsform eines Testschaltkreises für das Prüfen eines Analog-Digital-Wandlers (ADW). Der Testschaltkreis umfasst einen analogen Signalgenerator 5, welcher einen Ausgang umfasst und zur Erzeugung eines Ausgangssignals s5(t) in Übereinstimmung mit einem Taktparameter am Ausgang konfiguriert ist. Der Testschaltkreis umfasst zudem einen zu prüfenden ADW 7. Der ADW 7 umfasst einen mit dem Ausgang des analogen Signalgenerators 5 verbundenen Eingang und einen Ausgang. Der ADW 7 ist dazu konfiguriert, ein erstes digitales Ausgangssignal s7(k) in Abhängigkeit von dem analogen Eingangssignal s5(t) zu erzeugen. Der Testschaltkreis umfasst zudem einen konfigurierbaren digitalen Signalgenerator 6, welcher einen Ausgang umfasst und zur Erzeugung eines zweiten digitalen Ausgangssignals in Übereinstimmung mit dem Taktparameter des analogen Ausgangssignals S5(t) konfiguriert ist. Der digitale Signalgenerator ist dazu konfiguriert, zumindest ein Einstellungssignal S83 zu empfangen, und ist dazu konfiguriert, zumindest eines aus einem Offset und einer Amplitude des digitalen Ausgangssignals s6(k) in Abhängigkeit von dem zumindest einem Einstellungssignal einzustellen. Ein Evaluierungsschaltkreis 8 empfängt das erste digitale Ausgangssignal s7(k) von dem ADW und das zweite digitale Ausgangssignal s6(k) von dem digitalen Signalgenerator 6. Der Evaluierungsschaltkreis 8 ist dazu konfiguriert, das erste digitale Signal s7(k) und das zweite digitale Signal s6(k) zu vergleichen, und ist dazu konfiguriert, basierend auf dem Vergleich zumindest einen Fehlerparameter des ADWs 7 zu bestimmen.
Der analoge Signalgenerator 5, welcher dazu konfiguriert ist, das analoge Ausgangssignal s5(t) in Übereinstimmung mit einem Taktparameter zu erzeugen, kann wie der mit Bezug auf 1 und 2 beschriebene, analoge Signalgenerator 1 ausgeführt werden. Der analoge Signalgenerator 5 empfängt ein Steuersignal S81 von dem Evaluierungsschaltkreis 8. Dieses Steuersignal S81 kann dem mit Bezug auf 1 und 2 beschriebenen Steuersignal S41 entsprechen, und dient zum Steuern des analogen Signalgenerators 5, um das Ausgangssignal s5(t) mit entweder einer ersten Signalwellenform mit einer ansteigenden Flanke oder einer zweiten Signalwellenform mit einer abfallenden Flanke zu erzeugen. Der Taktparameter, mit welchem in Übereinstimmung der digitale Signalgenerator 6 das zweite digitale Signal s6(k) erzeugt, ist von den von dem Evaluierungsschaltkreis 8 empfangenen Signalparametern S82 abhängig. Der Evaluierungsschaltkreis 8 kann einen Steuerschaltkreis umfassen, welcher dem mit Bezug auf 1 bis 6 hierin zuvor beschriebenen Steuerschaltkreis 4 entspricht. Der in dem Evaluierungsschaltkreis 8 umfasste Steuerschaltkreis wird in einer Kalibrierungsroutine dazu konfiguriert, den Taktparameter des analogen Ausgangssignals s5(t) basierend auf dem ersten digitalen Signal s7(k) zu bestimmen und die Signalparameter S82 in Übereinstimmung mit dem hierin zuvor mit Bezug auf 1 bis 6 beschriebenen Verfahren einzustellen. Bezugnehmend auf die hierin zuvor bereitgestellte Erklärung kann der Signalparameter S82 in Abhängigkeit davon variieren, ob ein analoges Signal s5(t) und ein entsprechendes zweites digitales Signal s6(k) mit einer ersten Signalwellenform oder mit einer zweiten Signalwellenform erzeugt werden.
8 zeigt eine Ausführungsform des digitalen Signalgenerators 6. Der Signalgenerator umfasst eine Signalerzeugungseinheit 60, die wie der Signalgenerator 2 aus 6 ausgeführt ist und ein Register 61, einen Multiplikator 62, der mit dem Register 61 nachgelagert verbunden ist, und einen Addierer 63, der mit dem Multiplikator 62 nachgelagert verbunden ist, umfasst. Ein Ausgangswert des Addierers 63 wird an den Eingang des Registers 61 rückgekoppelt. Der Signalgenerator 6 empfängt drei Signalparameter S82₁, S82₂, S82₃, die den Signalparametern S42₁, S42₂, bzw. S42₃ entsprechen, die mit Bezug auf 6 erklärt wurden. Der erste und der dritte Signalparameter S821, S82₃ können auf eine hierin unten stehend im Detail beschriebene Art modifiziert werden können. Ein modifizierter erster Signalparameter S82₁‘, welcher von dem ersten Signalparameter S82₁ abhängt, wird von dem Register 61 empfangen und ein modifizierter Signalparameter S82₃‘, welcher von dem dritten Signalparameter S82₃ abhängt, wird von dem Addierer 63 empfangen.
Die signalerzeugende Einheit 60 erzeugt ein digitales Ausgangssignal s61(k) in Abhängigkeit von dem ersten, zweiten und dritten Signalparameter S82₁, S82₂, S82₃. Dieses Ausgangssignal s6₁(k) ist wie das hierin zuvor beschriebene digitale Signal s2(k) ein getaktetes Signal, das den Signalwert mit jedem Taktzyklus verändert. Der Taktzyklus wird von einem externen Taktsignal CLK (schematisch in 7 gezeigt) definiert und von dem digitalen Signalgenerator 6 und dem ADW 7 empfangen.
Der analoge Signalgenerator 5 und der digitale Signalgenerator 6 können synchronisiert werden, um das analoge Ausgangssignal s5(t) und das digitale Signal s6₁(k) mit entweder der ersten Signalwellenform oder der zweiten Signalwellenform zu erzeugen, sodass ein analoges Signal s5(t) und ein digitales Signal s6₁(k) mit demselben Zeitverhalten und derselben Beginnzeit erzeugt werden. Der digitale Signalgenerator 6 aus 8 erzeugt zwei digitale Ausgangssignale, nämlich das digitale Signal s6₁(k) (im Folgenden als erstes digitales Signal bezeichnet), wie von der signalerzeugenden Einheit 60 erzeugt, und ein zweites digitales s6₂(k), welches eine modifizierte (eingestellte) Version des ersten digitalen Signals s6₁(k) ist. Für die Erzeugung des zweiten digitalen Ausgangssignals s6₂(k) aus dem ersten digitalen Ausgangsignal S6₁(k) umfasst der digitale Signalgenerator 6 einen Einstellungsschaltkreis. Der Einstellungsschaltkreis ist dazu konfiguriert zumindest eines aus einer Amplitude und eines Offsets des zweiten digitalen Ausgangssignals s6₂(k) einzustellen.
Bezugnehmend auf 8 empfängt eine erste Einstellungseinheit 64 das erste digitale Signal S6₁(k). Diese erste Einstellungseinheit 64 dient zur Einstellung der Amplitude des zweiten Ausgangssignals s6₂(k) auf die Amplitude des ADW-Ausgangssignals s7(k). Das Funktionsprinzip dieser ersten Einstellungseinheit 64 wird mit Bezug auf 9 unten erklärt.
Zur Erklärung wird angenommen, dass die Signalerzeugungseinheit 60 das erste Ausgangssignal s6₁(k) als eine Sequenz von digitalen Wörtern (Codes) mit einer Länge von q Bit erzeugt, wobei die Werte der einzelnen digitalen Wörter zwischen 0 und 1, insbesondere zwischen 0 und 1–2^–q, liegen. Zur Erklärung wird zudem angenommen, dass der ADW 7 ein p-bit ADW ist, sodass das erste digitale Ausgangssignal s7(k) eine Sequenz von digitalen Wörtern (Codes) mit jeweils p-bit umfasst, wobei p ≤ q. Die Signalwerte der einzelnen digitalen Wörter des ersten Ausgangssignals s7(k) liegen zwischen 0 und 2^p – 1. Um die Amplitude des digitalen Signals s6₁(k), die zwischen 0 und 1 beträgt, an die Amplitude des digitalen ADW-Ausgangssignals s7(k), welches zwischen 0 und 2^p – 1 beträgt, einzustellen, kann die erste Einstellungseinheit 64, wie in 9 gezeigt, einfach eine Bit-Shift-Operation durchführen. In 9 bezeichnet s6₁(i) ein beliebiges digitales Wort der von dem digitalen Signal s6₁(k) repräsentierten Sequenz von digitalen Wörtern. In der in 9 gezeigten Ausführungsform ist q = 8. Das in 9 gezeigte binäre digitale Wort ist 0,11011001₂, was dem Dezimalwert von 0,84765625₁₀ (= 1·2^–1 + 1·2^–2 + 0·2^–3 + 1·2^–4 + 1·2^–5 + 0·2^–6 + 0·2^–7 + 1·2^–8) entspricht.
Der entsprechende digitale Code des zweiten Ausgangssignals s6₂(i) wird durch eine einfache Kommaverschiebung um q Stellen nach Rechts erhalten, wobei in der in 9 gezeigten Ausführungsform q = 4. Das resultierende digitale Wort ist 1101.1001₂, was dem Dezimalwert von 13,5625 (1·2³ + 1·2² + 0·2¹ + 1·2⁰ + 1·2^–1 + 0·2^–2 + 0·2^–3 + 1·2^–4) entspricht. Die Bit-Shift-Operation, die mit Bezug auf 9 erklärt wurde, wird von der ersten Einstellungseinheit 64 durchgeführt. Der Parameter p wird durch einen ersten Einstellungsparameter S83₁ definiert, den die erste Einstellungseinheit 64 von der Evaluierungseinheit 8 empfängt. Dieser Parameter p ist abhängig von der spezifischen Art von zu prüfendem ADW 7.
Bezugnehmend auf 8 umfasst der Einstellungsschaltkreis zudem eine zweite Einstellungseinheit 65, welche dazu konfiguriert ist, einen Offset des zweiten Ausgangssignals s6₂(k) einzustellen. Die zweite Einstellungseinheit 65 ist der ersten Einstellungseinheit 64 nachgelagert und dazu konfiguriert, einen zweiten Einstellungsparameter S83₂ zum Ausgangssignal der ersten Einstellungseinheit 64 zu addieren. Der zweite Einstellungsparameter S83₂ repräsentiert einen Offset des ADW 7.
Bezugnehmend auf 8 umfasst der Einstellungsschaltkreis zudem eine optionale dritte Einstellungseinheit 66 (dargestellt durch gestrichelte Linien), welche einen dritten Einstellungsparameter S83₃ von dem Evaluierungsschaltkreis 8 empfängt. Der dritte Einstellungsparameter S83₃ kann einen von zwei verschiedenen Parameterwerte, nämlich 0 oder 0,5, annehmen. Dieser Wert hängt von der Art des zu prüfenden ADW 7 ab. Wenn der ADW 7 ein ADW des Typs „True Zero Riser“ ist, beträgt der dritte Einstellungsparameter S82₃ 0,5·LSB, wohingegen der dritte Einstellungsparameter S82₃ gleich 0 ist, wenn der ADW 7 ein ADW des Typs „Non True Zero Riser“ ist.
Während in der Ausführungsform von 8 die dritte Einstellungseinheit 66 der zweiten Einstellungseinheit 65 nachgelagert ist, könnten die Positionen der zweiten und dritten Einstellungseinheit 65, 66 auch verändert werden, sodass die zweite Einstellungseinheit 65 der dritten Einstellungseinheit 66 nachgelagert ist.
Bezugnehmend auf 8 empfängt eine vierte Einstellungseinheit 67 einen vierten Einstellungsparameter S83₄ von dem Evaluierungsschaltkreis 8. Der vierte Einstellungsparameter 82 ₄ stellt einen Verstärkungsfehler des ADW 7 dar und multipliziert das erste Parametersignal S82₁, welches einen Startwert des Registers 61 darstellt, und das zweite Parametersignal S82₃ mit dem vierten Einstellungsparameter S83₄. Die vierte Einstellungseinheit 67 umfasst einen ersten Multiplikator 67 ₁, welcher das erste Parametersignal S82₁ mit dem vierten Einstellungsparameter S83₄ multipliziert, und einen zweiten Multiplikator 67 ₂, welcher das dritte Parametersignal S82₃ mit dem vierten Einstellungsparameter S82₄ multipliziert.
10 zeigt eine Ausführungsform des Evaluierungsschaltkreises 8. Der Evaluierungsschaltkreis von 8 umfasst einen Steuerschaltkreis 81, der dem Steuerschaltkreis 4 aus 1 entsprechen kann, und der das digitale ADW-Ausgangssignal s7(k) und das erste digitale Ausgangssignal s6₁(k) des digitalen Signalgenerators 6 empfängt und der das von dem analogen Signalgenerator 5 empfangene Steuersignal S81 erzeugt und die Signalparameter S82 (die die Subparameter S82₁, S82₂, S82₃ beinhalten), um den analogen Signalgenerator 5 und den digitalen Signalgenerator 6 zu steuern.
Der Evaluierungsschaltkreis 8 umfasst zudem einen Einstellungsschaltkreis 812, welcher das ADW-Ausgangssignal S7(k) und das erste digitale Ausgangssignal S6₁(k) (wie dargestellt) oder das zweite digitale Ausgangssignal S6₂(k) (nicht dargestellt) empfängt und der dazu konfiguriert ist, das Einstellungssignal S83 (mit den in 8 dargestellten Subsignalen S83₁ bis S83₄) zu erzeugen.
Neben einem Offset- und einem Verstärkungsfehler kann ein ADW wie der ADW 7 aus 7 Nichtlinearitäten umfassen. Die Nichtlinearitäten, die auftreten können, sind in 11 gezeigt. 11 zeigt die Übertragungskennlinie eines idealen ADW, welcher keinen Nichtlinearitäten unterworfen ist, und die Übertragungskennlinie eines ADW, welcher Nichtlinearitäten unterworfen ist. Die Übertragungskennlinie des idealen ADW ist in 11 durch durchgehende Linien dargestellt, während die Übertragungskennlinie eines nichtidealen ADW in 11 durch gepunktete Linien dargestellt ist. Bezugnehmend auf 11 zeigt die Übertragungskennlinie eines ADW das Ausgangssignal des ADW, wie etwa das Ausgangssignal s7(k) des ADW 7 aus 7, abhängig von dem Eingangssignal, wie etwa dem analogen Eingangssignal s5(t) aus 7. Die Übertragungskennlinie umfasst eine Vielzahl von Stufen, wobei die einzelnen Stufen dieselbe Höhe haben. Bei einem idealen ADW haben die einzelnen Stufen dieselbe Breite, wobei die Breite abhängig von der Auflösung des ADW ist. Allgemein betrachtet ist die Stufenbreite durch das maximale Ausgangssignal geteilt durch 2^p festgelegt, wobei p die Länge der digitalen Wörter des ADW-Ausgangssignals s7(k) bezeichnet. In einem Nichtlinearitäten unterworfenen ADW kann die Breite der einzelnen Stufen variieren. Diese Variation der Stufenbreite führt zu zwei unterschiedlichen Fehlern, welche als differenzielle Nichtlinearitäts-(DNL-)Fehler oder als integrale Nichtlinearitäts-(INL-)Fehler bekannt ist. Jede Stufe der Übertragungskennlinie weist einen INL-Fehler und einen DNL auf, der dieser zugeordnet ist. Der INL-Fehler ist die Differenz zwischen dem Eingangssignalwert, bei dem die Umwandlung der idealen Übertragungskennlinie auftritt, und dem Eingangssignalwert, bei dem die entsprechende Umwandlung der nichtidealen Übertragungskennlinie auftritt. Der maximale INL-Fehler, welcher in der Übertragungskennlinie auftritt, ist der INL-Fehler des ADW. Der DNL-Fehler ist die Differenz zwischen der Breite einer Stufe der idealen Übertragungskennlinie und der Breite der entsprechenden Stufe der nicht-idealen Übertragungskennlinie. Der maximale DNL-Fehler, welcher in der Übertragungskennlinie auftritt, ist der DNL-Fehler des ADW.
Bezugnehmend auf obige Erklärung kann der Evaluierungsschaltkreis 8 dazu konfiguriert werden, den analogen Signalgenerator 5 ein analoges Signal s5(t) mit einem gegebenen Taktparameter und mit entweder einer fallenden oder einer ansteigenden Flanke erzeugen zu lassen und den digitalen Signalgenerator 6 das entsprechende digitale Ausgangssignal s6₁(k), s6₂(k) mit einem entsprechenden Taktparameter erzeugen zu lassen. Insbesondere ist das zweite Ausgangssignal s6₂(k) nicht nur vom Taktparameter abhängig, sondern der digitale Signalgenerator 6 berücksichtigt bei der Erzeugung des zweiten Ausgangssignals s6₂(k) bereits die Auflösung des ADW 7 in der ersten Einstellungseinheit 64, den Offset des ADW 7 in der zweiten Einstellungseinheit 65, den Typ des ADW 7 (True Zero Riser oder Non True Zero Riser) in der optionalen dritten Einstellungseinheit 66 und die Verstärkung des ADW 7 in der vierten Einstellungseinheit 67 ₁, 67 ₂. Das zweite Ausgangssignal s6₂(k) entspricht daher dem Ausgangssignal s7(k) des ADW in jenen Fällen, in welchen der ADW einen Offset- und einen Verstärkungsfehler, aber keinen INL- und DNL-Fehler aufweist. Daher können durch eine geeignete Evaluation des zweiten Ausgangssignals s6₂(k) des digitalen Signalgenerators und des Ausgangssignals s7(k) des ADW 7 die INL- und DNL-Fehler des ADW bestimmt werden. Dafür umfasst der Evaluierungsschaltkreis 8 eine Testeinheit 83. Die Testeinheit 83 empfängt das ADW-Ausgangssignal s7(k), das erste und zweite Ausgangssignal s6₁(k), s6₂(k) des digitalen Signalgenerators 6 und ein Stufensignal T[s6(k)].
Das Stufensignal wird von einem Stufendetektor im digitalen Signalgenerator 6 bereitgestellt. Der Stufendetektor empfängt das erste Ausgangssignal s6₁(k) und das zweite Ausgangssignal s6₂(k) und detektiert, ob der durch s6₂(k) repräsentierte Signalwert um 1 inkrementiert wird. Bezugnehmend auf 9 umfasst jedes durch s6₂(k) repräsentierte Datenwort einen Integer-Teil (der Teil vor dem Komma) und einen Nicht-Integer-Teil (der Teil nach dem Komma). Der Stufendetektor 68 detektiert Veränderungen des LSB des Integer-Teils, was Veränderungen des 2⁰ repräsentierenden Bits bedeutet. Angenommen, s6₂(j) sei ein Datenwort, bei welchem das LSB sich verändert, dann wäre das Ausgangssignal des Stufendetektors 68 der entsprechende Signalwert des ersten Ausgangssignals s6₁(k), welcher s6₁(j) beträgt. Wenn z.B. s6₂(j) = 1011.0000 wäre, dann wäre das entsprechende vom Stufendetektor 68 ausgegebene Datenwort 0.10110000. Die Ausgabe T(k) des Stufendetektors 68 ist eine Konstante, bis zu einer nächsten Änderung des LSB des Integer-Teils von s6₂(k).
In diesem Modus erzeugt der analoge Signalgenerator das analoge Signal s5(t) mit entweder einer ansteigenden Flanke oder einer abfallenden Flanke. Zur Erklärung wird angenommen, dass das analoge Signal s5(t) eine ansteigende Flanke hat. In diesem Fall ist das ADW-Ausgangssignal s7(k) eine Sequenz von Datenwörtern, die jeweils eine Länge von p Bit aufweisen. Gemäß einer Ausführungsform wird mit jedem Taktzyklus des Taktsignals CLK ein neues Datenwort vom ADW ausgegeben. Da das analoge Signal s5(k) ansteigt, wird der von den Datenwörtern repräsentierte Signalwert inkrementiert. Die Geschwindigkeit, mit der der Wert inkrementiert wird, was der Geschwindigkeit mit der sich das LSB der Datenwörter verändert entspricht, ist abhängig von dem Anstieg des analogen Signals s5(t).
Der Testschaltkreis 83 empfängt das ADW-Ausgangssignal s7(k) und detektiert wie oft sich das LSB der Datenwörter verändert, was passiert, wenn das Datenwort inkrementiert wird. Der Testschaltkreis 83 empfängt zudem das erste Ausgangssignal s6₁(k) und das Stufensignal T(k). Angenommen, j sei ein Zeitpunkt, zu dem das LSB des Datenwortes s7(k) sich verändert, dann würde s6₁(j) das Eingangssignal des ADW zu diesem Zeitpunkt repräsentieren und T(j) würde das korrekte (ideale) Eingangssignal des ADW, bei welchem die Änderung des LSB hätte auftreten sollen, repräsentieren. Anhand dieser drei Werte können der INL-Fehler und/oder der DNL-Fehler bestimmt werden.
Es sollte angemerkt werden, dass Merkmale, welche in Zusammenhang mit einer der Figuren erklärt wurden, mit Merkmalen aus anderen Figuren kombiniert werden können, sofern diese Merkmale einander nicht ausschließen, auch wenn dies hierin zuvor nicht ausdrücklich offenbart wurde.

Claims

Testschaltkreis, umfassend: einen analogen Signalgenerator (5), welcher dazu konfiguriert ist, ein analoges Ausgangssignal (s5(t)) gemäß einem Taktparameter zu erzeugen; einen Analog-Digital-Wandler (7), welcher dazu konfiguriert ist, das analoge Ausgangssignal zu empfangen und ein erstes digitales Ausgangssignal (s7(k)) in Abhängigkeit von dem analogen Signal (s₁(t)) zu erzeugen; einen konfigurierbaren digitalen Signalgenerator (6), welcher dazu konfiguriert ist, zumindest ein zweites digitales Ausgangssignal (s6(k); s6₁(k), s6₂(k)) gemäß dem Taktparameter zu erzeugen, wobei der digitale Signalgenerator (6) zudem dazu konfiguriert ist, zumindest ein Einstellungssignal (S83) zu empfangen und zumindest ein Offset und/oder eine Amplitude des digitalen Signals (s6(k)) abhängig von dem zumindest einen Einstellungssignal (S83) einzustellen; ein Evaluierungsschaltkreis (8), welcher dazu konfiguriert ist, das erste digitale Ausgangssignal (s7(k)) von dem Analog-Digital-Wandler (7) und das zweite digitale Ausgangssignal (s6(k)) vo dem digitalen Signalgenerator (6) zu empfangen, das erste digitale Ausgangssignal (s7(k)) und das zweite digitale Ausgangssignal (s6(k)) zu vergleichen und basierend auf dem Vergleich zumindest einen Fehlerparameter des Analog-Digital-Wandlers (7) zu bestimmen.
Testschaltkreis nach Anspruch 1, wobei der analoge Signalgenerator (5) außerdem dazu konfiguriert ist, ein erstes Steuersignal (S81) zu empfangen, wobei der digitale Steuerschaltkreis (6) außerdem dazu konfiguriert ist, ein zweites Steuersignal (S82) zu empfangen, wobei der Evaluierungsschaltkreis (8) einen Steuerschaltkreis (81) umfasst, der dazu konfiguriert ist, das digitale Ausgangssignal (s7(k)) zu empfangen und das erste Steuersignal (S81) auszugeben, und wobei der Steuerschaltkreis (81) außerdem dazu konfiguriert ist, in einer Kalibrierungsroutine den analogen Signalgenerator (5) das analoge Ausgangssignal (s5(t)) generieren zu lassen, den Taktparameter des analogen Ausgangssignals (s5(t)) basierend auf dem Ausgangssignal des Analog-Digital-Wandlers (7) zu bestimmen und das zweite Steuersignal (S82) abhängig von dem bestimmten Taktparameter zu setzen.
Testschaltkreis nach Anspruch 2, wobei der analoge Signalgenerator (5) dazu konfiguriert ist, das Ausgangssignal (s5(t)) mit einer ersten Signalwellenform oder mit einer zweiten Signalwellenform zu generieren, jeweils in Übereinstimmung mit dem Taktparameter und abhängig vom ersten Steuersignal (S81), wobei der Steuerschaltkreis (81) in einer Kalibrierungsroutine dazu konfiguriert ist, den analogen Signalgenerator (5) das Ausgangssignal (s5(t)) mit der ersten Signalwellenform zumindest einmal erzeugen zu lassen und den analogen Signalgenerator (5) das Ausgangssignal (s5(t)) mit der zweiten Signalwellenform zumindest einmal erzeugen zu lassen.
Testschaltkreis nach Anspruch 2, wobei der Steuerschaltkreis (81) dazu konfiguriert ist, in der Kalibrierungsroutine: einen Mittelwert des Ausgangssignals (s7(k)) des ADW (7) während zumindest eines ersten Zeitabschnittes, in dem der analoge Signalgenerator (5) die erste Signalwellenform erzeugt, und während zumindest eines zweiten Zeitabschnittes, in dem der analoge Signalgenerator die zweite Signalwellenform erzeugt, zu berechnen, zumindest eine aus der ersten und zweiten Signalwellenform zu erzeugen und eine Zeitspanne zwischen dem Beginn der zumindest einen ersten und zweiten Signalwellenform und einer Zeit, in der zumindest eine der ersten und zweiten Signalwellenform den Mittelwert erreicht, zu ermitteln, den Taktparameter abhängig von dem Zeitabschnitt zu erzeugen.
Testschaltkreis nach Anspruch 2, wobei der analoge Signalgenerator (5) umfasst: ein RC-Glied mit einem Widerstand (11 ₁) und einem kapazitiven Element (11 ₂), die in Serie geschaltet sind, wobei das Ausgangssignal des analogen Signalgenerators (5) abhängig ist von der Spannung an dem kapazitiven Element (11 ₂); einen ersten Versorgungsanschluss, der dazu konfiguriert ist, ein erstes Versorgungspotential zu empfangen, und einen zweiten Versorgungsanschluss, der dazu konfiguriert ist, ein zweites Versorgungspotential zu empfangen; einen Kopplungsschaltkreis (16 ₁, 16 ₂), der an den Steuereingang des analogen Signalgenerators gekoppelt und dazu konfiguriert ist, abhängig von einem an dem Steuereingang empfangenen Steuersignal (S41₁, S41₂) den ersten Versorgungsanschluss oder den zweiten Versorgungsanschluss an das RC-Glied zu koppeln.
Testschaltkreis nach Anspruch 5, wobei der Kopplungsschaltkreis (16 ₁, 16 ₂) weiter dazu konfiguriert ist, das kapazitive Element des RC-Gliedes durch den Kopplungsschaltkreis abhängig von dem Steuersignal (S41₁, S41₂) vorladen zu lassen.
Testschaltkreis nach Anspruch 5, wobei der Steuerschaltkreis (81) dazu konfiguriert ist, den Kopplungsschaltkreis (16 ₁, 16 ₂) das kapazitive Element (11 ₂) auf das erste Versorgungspotential vorladen zu lassen.
Testschaltkreis nach Anspruch 5, wobei der Kopplungsschaltkreis umfasst: einen ersten Multiplexer (16 ₁), der einen ersten an den ersten Versorgungsanschluss gekoppelten Eingang, einen zweiten an den zweiten Versorgungsanschluss gekoppelten Eingang und einen Ausgang umfasst; einen zweiten Multiplexer (16 ₂), der einen an den Ausgang des ersten Multiplexers gekoppelten Eingang, einen ersten an den Eingang des RC-Gliedes gekoppelten Ausgang und einen zweiten an das kapazitive Element (11 ₂) des RC-Gliedes gekoppelten Ausgang umfasst.
Testschaltkreis nach Anspruch 2, wobei der konfigurierbare digitale Signalgenerator (6) umfasst: einen Signalgenerator (60), welcher dazu konfiguriert ist, das zumindest ein Parametersignal (S82₁–S82₃) umfassende zweite Steuersignal (S82) zu empfangen und ein erstes digitales Signal (s6₁(k)) abhängig von dem zweiten Steuersignal (S82) zu erzeugen, und zumindest eine Einstellungseinheit (64), welche dazu konfiguriert ist, das erste digitale Signal (s6₁(k)) zu empfangen, und wobei das Einstellungssignal (S83) zumindest einen Einstellungsparameter umfasst und zur Ausgabe eines zweiten digitalen Signales (s6₂(k)) konfiguriert ist, wobei das erste digitale Signal (s6₁(k)) und das zweite digitale Signal (s6₂(k)) das zweite digitale Ausgangssignal (s6(k)) bilden.
Testschaltkreis nach Anspruch 9, wobei der konfigurierbare digitale Signalgenerator (6) eine erste Einstellungseinheit (64) umfasst, welche dazu konfiguriert ist, einen ersten Einstellungsparameter (S83₁) zu empfangen, und dazu konfiguriert ist, die Amplitude des zweiten digitalen Signals (s6₂(k)) einzustellen.
Testschaltkreis nach Anspruch 9, wobei der konfigurierbare digitale Signalgenerator (6) eine zweite Einstellungseinheit (65) umfasst, welche dazu konfiguriert ist, das erste Ausgangssignal (s6₁(k)) oder ein vom ersten Ausgangssignal (s6₁(k)) abhängiges Signal und einen zweiten Einstellungsparameter (S83₂) zu empfangen, und dazu konfiguriert ist, einen Offset des zweiten digitalen Signals (s6₂(k)) einzustellen.
Testschaltkreis nach Anspruch 10, wobei die zweite Einstellungseinheit (65) dazu konfiguriert ist, den zweiten Einstellungsparameter (S83₂) zu dem ersten Ausgangssignal (s6₁(k)) oder dem vom ersten Ausgangssignal (s6₁(k)) abhängigen Signal hinzuzufügen.
Testschaltkreis nach Anspruch 9, wobei der konfigurierbare digitale Signalgenerator (6) eine dritte Einstellungseinheit (66) umfasst, welche dazu konfiguriert ist, das erste digitale Signal (s6₁(k)) oder ein vom ersten digitalen Signal (s6₁(k)) abhängiges Signal und einen dritten Einstellungsparameter (S83₃) zu empfangen, und dazu konfiguriert ist, den dritten Einstellungsparameter (S83₃) zu dem ersten digitalen Signal (s6₁(k)) oder dem vom ersten digitalen signal (s6₁(k)) abhängigen Signal hinzuzufügen.
Testschaltkreis nach Anspruch 9, wobei der konfigurierbare digitale Signalgenerator (6) eine vierte Einstellungseinheit (67 ₁, 67 ₂) umfasst, welche dazu konfiguriert ist, einen vierten Einstellungsparameter (S83₄) zu empfangen und das erste digitale Signal (s6₁(k)) einzustellen.
Testschaltkreis nach Anspruch 14, wobei die vierte Einstellungseinheit (67 ₁, 67 ₂) dazu konfiguriert ist, den vierten Einstellungsparameter (S83₄) mit dem zumindest einen Parametersignal (S82₁, S82₃) zu multiplizieren, und wobei der Signalgenerator (60) dazu konfiguriert ist, das zweite digitale Ausgangssignal (s6(k)) abhängig vom Ergebnis dieser Multiplikation zu erzeugen.
Testschaltkreis nach Anspruch 9, wobei der konfigurierbare digitale Signalgenerator (6) einen Stufendetektor (68) umfasst, wobei der Stufendetektor (68) dazu konfiguriert ist, das erste digitale Signal (s6₁(k)) und das zweite digitale Signal (s6₂(k)) zu empfangen, Veränderungen eines LSB des zweiten digitalen Signals (s6₂(k)) zu detektieren und ein Stufensignal auszugeben.
Testschaltkreis nach Anspruch 9, wobei der Evaluierungsschaltkreis (8) außerdem einen Einstellungsschaltkreis (82) umfasst, welcher dazu konfiguriert ist, das erste digitale Ausgangssignal (s7(k)) und eines von dem ersten digitalen Signal (s6₁(k)) und dem zweiten digitalen Signal (s6₂(k)) von dem konfigurierbaren digitalen Signalgenerator (6) zu empfangen, und dazu konfiguriert ist, davon das Einstellungssignal (S83) zu erzeugen.
Testschaltkreis nach Anspruch 16, wobei der Evaluierungsschaltkreis (8) zudem eine Testeinheit (83) umfasst, welche dazu konfiguriert ist, das Stufensignal, das erste digitale Ausgangssignal (s7(k)) von dem Analog-Digital-Wandler (7) und das erste digitale Signal (s6₁(k)) und das zweite digitale Signal (s6₂(k)) von dem digitalen Signalgenerator (6) zu empfangen und davon zumindest eines von einem INL-Fehler und einem DNL-Fehler des Analog-Digital-Wandlers (7) zu bestimmen.
Verfahren, umfassend: das Erzeugen eines analogen Ausgangssignals (s5(t)) in Übereinstimmung mit einem Taktparameter durch einen analogen Signalgenerator (5); das Empfangen des analogen Ausgangssignals und das Erzeugen eines ersten digitalen Ausgangssignals (s7(k)) abhängig von dem analogen Signal (s₁(t)) durch einen Analog-Digital-Wandler (7); das Erzeugen zumindest eines zweiten digitalen Ausgangssignals (s6(k)) in Übereinstimmung mit dem Taktparameter und das Einstellen zumindest eines Offsets und einer Amplitude des digitalen Signals (s6(k)) abhängig von zumindest einem Einstellungssignal (S83) durch einen konfigurierbaren digitalen Signalgenerator (6); das Vergleichen des ersten digitalen Ausgangssignals (s7(k)) mit dem zumindest einen zweiten digitalen Ausgangssignal (s6(k)) und das Bestimmen von zumindest einem Fehlerparameter des Analog-Digital-Wandler (7) basierend auf dem Vergleich durch einen Evaluierungsschaltkreis (8).