DE102011000913A1

DE102011000913A1 - Analog/Digital-Wandler

Info

Publication number: DE102011000913A1
Application number: DE102011000913A
Authority: DE
Inventors: Simon Hainz
Original assignee: Intel Mobile Communications Technology GmbH
Current assignee: Intel Deutschland GmbH
Priority date: 2010-02-27
Filing date: 2011-02-24
Publication date: 2011-12-15
Also published as: US8085179B2; US20110210880A1

Abstract

Verschiedene Implementierungen, welche sich auf Analog/Digital-Wandlung beziehen, sind bereitgestellt. Ein Komparator (11) einer derartigen Schaltung wird zum Wandeln von unterschiedlichen analogen Eingangssignalen benutzt, während eine Analog/Digital-Wandlungsschaltung für diese Wandlungen zumindest teilweise getrennt implementiert ist. Bei anderen Implementierungen wird ein Komparator sowohl für eine Analog/Digital-Wandlung und zum Vergleichen eines Eingangssignals mit einem konstanten oder nicht konstanten Wert benutzt.

Description

Gebiet der Erfindung
Die vorliegende Anmeldung bezieht sich auf Analog/Digital-Wandler und entsprechende Schaltungen, Vorrichtungen und Verfahren.
Hintergrund
Analog/Digital-Wandler sind generell Einrichtungen zum Wandeln eines analogen Eingangssignals in ein digitales Ausgangssignal. Verschiedene Arten von Analog/Digital-Wandlern existieren, wobei eine von diesen Arten sogenannte nachverfolgende Analog/Digital-Wandler (englisch: „Tracking Analogto-Digital Converter”) sind.
In derartigen nachverfolgenden Analog/Digital-Wandlern (A/D-Wandlern) wird ein digitales Ausgangssignal des A/D-Wandlers mit einem analogen Eingangssignal (beispielsweise unter Benutzung eines Digital/Analog-Wandlers) verglichen, und in Abhängigkeit von diesem Vergleich wird das digitale Ausgangssignal verandert. Mit einem derartigen nachverfolgenden Analog/Digital-Wandler folgt das digitale Ausgangssignal Veränderungen des analogen Eingangssignals nach, daher der Name.
Bei manchen Anwendungen muss mehr als ein analoges Signal in ein digitales Signal umgewandelt werden. Ein Bereitstellen einer entsprechenden Anzahl von separaten A/D-Wandlern, beispielsweise nachverfolgenden A/D-Wandlern, benötigt eine entsprechende Chipfläche. Auf der anderen Seite führt ein einfaches Multiplexen von Eingangssignalen in einen nachverfolgenden A/D-Wandler und ein Demultiplexen der entsprechenden Ausgangssignale zu dem Problem, dass bei deutlich verschiedenen Eingangssignalen die jedem Eingangssignal zur Verarbeitung zugewiesene Zeit ggf. nicht ausreichend ist, das Signal vollstandig nachzuverfolgen, was zu inkorrekten digitalen Ausgangssignalen führt.
Es ist daher eine Aufgabe der vorliegenden Erfindung, Vorrichtungen und Verfahren bereitzustellen, welche eine Verarbeitung mehrerer analoger Eingangssignale ermöglichen.
Weiterhin werden bei manchen Anwendungen nachverfolgende Analog/Digital-Wandler zusammen mit einem Komparator implementiert, beispielsweise einer Komparatoranordnung zum Vergleichen eines Signals mit einem konstanten Amplitudenwert, beispielsweise einem Nullwert, um einen Nulldurchgang zu detektieren, beispielsweise zum Zwecke der Offset-Kompensation. Auch in diesem Fall kann eine beträchtliche Chipfläche benötigt werden, und weiterhin kann es auftreten, dass inhärente Offsets des Komparators oder des nachverfolgenden Analog/Digital-Wandlers in derartigen Anordnungen nicht kompensierbar sind.
Es ist daher eine weitere Aufgabe der vorliegenden Erfindung, Vorrichtungen und entsprechende Verfahren zu schaffen, welche weniger Chipfläche benötigen und gegebenenfalls eine Offset-Kompensation verbessern.
Zusammenfassung
Es wird eine Vorrichtung nach Anspruch 1, eine Vorrichtung nach Anspruch 8, eine Vorrichtung nach Anspruch 17, ein Verfahren nach Anspruch 20 sowie ein Verfahren gemäß Anspruch 24 bereitgestellt. Die abhängigen Ansprüche definieren weitere Ausführungsbeispiele.
Kurzbeschreibung der Zeichnung
1 zeigt ein Diagramm einer nachverfolgenden Analog/Digital-Wandleranordnung gemäß einem Ausführungsbeispiel.
2 zeigt Beispiele für Signale in dem Ausführungsbeispiel der 1.
3 zeigt ein Diagramm einer nachverfolgenden Analog/Digital-Wandleranordnung gemäß einem weiteren Ausführungsbeispiel.
4 zeigt ein Flussdiagramm zur Veranschaulichung eines Verfahrens gemaß einem Ausführungsbeispiel.
5 zeigt ein Flussdiagramm zur Veranschaulichung eines Verfahrens gemäß einem anderen Ausführungsbeispiel.
6 zeigt ein Diagramm einer nachverfolgenden Analog/Digital-Wandleranordnung gemaß einem weiteren Ausführungsbeispiel.
7 zeigt ein Blockdiagramm eines Abschnittes einer Sensoranordnung gemäß einem Ausführungsbeispiel.
8 zeigt ein Flussdiagramm eines Verfahrens gemäß einem weiteren Ausführungsbeispiel.
9 zeigt ein Blockdiagramm einer nachverfolgenden Analog/Digital-Wandleranordnung gemäß einem weiteren Ausführungsbeispiel.
Im Folgenden werden einige Ausführungsbeispiele der vorliegenden Erfindung detailliert erläutert. Es ist zu bemerken, dass die folgende Beschreibung nur zur Veranschaulichung der Erfindung dient und nicht als einschränkend auszulegen ist. Der Bereich der Erfindung ist nicht auf die folgenden unter Bezugnahme auf die Zeichnung beschriebenen Ausführungsbeispiele beschränkt.
Es ist zudem zu bemerken, dass in der folgenden Beschreibung von Ausführungsbeispielen jede direkte Verbindung oder Kopplung zwischen funktionellen Blöcken, Einrichtungen, Komponenten, Schaltungselementen oder anderen physikalischen oder funktionellen in der Zeichnung dargestellten oder im Folgenden beschriebenen Einheiten auch durch eine indirekte Verbindung oder Kopplung implementiert sein könnte, d. h. eine Verbindung und Kopplung, welche ein oder mehrere dazwischen liegende Elemente umfasst. Es ist weiter zu bemerken, dass in den Figuren dargestellte funktionelle Blöcke oder Einheiten bei manchen Ausführungsbeispielen als getrennte Schaltungen implementiert sein können, aber bei anderen Ausführungsbeispielen auch vollständig oder teilweise in einer gemeinsamen Schaltung implementiert sein können. In anderen Worten dient die Beschreibung verschiedener funktioneller Blöcke dazu, ein klares Verständnis von verschiedenen in einer Einrichtung durchgeführten Funktionen zu geben, und ist nicht dahingehend auszulegen, dass diese funktionellen Blöcke notwendigerweise als getrennte physikalische Einheiten implementiert sein müssen. Beispielsweise können ein oder mehrere funktionelle Blöcke implementiert werden, indem ein Prozessor wie ein einziger digitaler Signalprozessor entsprechend programmiert wird.
Es ist weiter zu bemerken, dass jede in der folgenden Beschreibung als drahtgebunden beschriebene Verbindung auch durch eine drahtlose Verbindung implementiert werden kann und umgekehrt, sofern nichts anderes angegeben ist.
Es ist zu bemerken, dass die Figuren bereitgestellt sind, um eine Veranschaulichung mancher Aspekte von Ausführungsbeispielen der vorliegenden Erfindung zu geben, und daher als nur schematisch anzusehen sind. Insbesondere sind die in den Figuren dargestellten Elemente nicht notwendigerweise maßstabsgerecht zueinander, und die Platzierung von verschiedenen Elementen der Figuren dient dazu, ein klares Verständnis des jeweiligen Ausführungsbeispiels zu geben, und ist nicht dahingehend auszulegen, notwendigerweise eine Repräsentation der tatsächlichen relativen Anordnung der verschiedenen Komponenten in Implementierungen von Ausführungsbeispielen der Erfindung zu sein.
Die Merkmale der verschiedenen hier beschriebenen Ausführungsbeispiele können miteinander kombiniert werden, sofern nichts anderes angegeben ist. Auf der anderen Seite ist die Beschreibung eines Ausführungsbeispiels mit einer Vielzahl von Merkmalen nicht dahingehend auszulegen, dass alle diese Merkmale notwendig zur Ausführung der vorliegenden Erfindung sind, da andere Ausführungsbeispiele weniger Merkmale und/oder alternative Merkmale aufweisen können.
Im Folgenden werden verschiedene Ausführungsbeispiele, welche sich auf nachverfolgende Analog/Digital-Wandler (A/D-Wandler) beziehen, beschrieben. A/D-Wandler sind allgemein Einrichtungen, welche ein analoges Eingangssignal in ein digitales Ausgangssignal wandeln. Umgekehrt sind Digital/Analog-Wandler (D/A-Wandler) Einrichtungen zum Wandeln eines digitalen Eingangssignals in ein analoges Ausgangssignal.
In manchen der nun beschriebenen Ausführungsbeispiele wird ein Komparator eines nachverfolgenden A/D-Wandlers benutzt, verschiedene unterschiedliche Eingangssignale alternierend zu empfangen, und/oder um sein Ausgangssignal alternierend an verschiedene Einheiten auszugeben, beispielsweise zur Analog/Digital-Wandlung verschiedener Eingangssignale in einer quasiparallelen Art und Weise unter Benutzung des gleichen Komparators oder zum Benutzen eines Komparators sowohl als ein Komparator zum Vergleichen eines Signals mit einem konstanten oder nicht konstanten Wert und als ein Komparator zur Analog/Digital-Wandlung. Ein derartiges alternierendes Zuführen von Signalen oder Ausgeben von Signalen kann unter Benutzung von (De)Multiplexern realisiert werden. Die Begriffe Multiplexer und Demultiplexer, wie sie in der vorliegenden Anmeldung benutzt werden, sind nicht auf hardwareimplementierte Multiplexer und Demultiplexer beschränkt, sondern beinhalten beispielsweise auch in Software programmierte (De)Multiplexerfunktionen durch Programmieren eines Prozessors.
In 1 ist eine nachverfolgende Analog/Digital-Wandleranordnung gemäß einem Ausführungsbeispiel dargestellt. Die nachverfolgende A/D-Wandleranordnung der 1 dient zur quasiparallelen Wandlung von zwei analogen Eingangssignalen, welche einem Multiplexer 10 zugeführt werden, in zwei digitale Ausgangssignale. Quasiparallel bedeutet in diesem Zusammenhang, dass durch ein Umschalten zwischen den involvierten Signalen beide digitalen Ausgangssignale mit einer Zeitauflösung, welche durch das Umschalten bestimmt wird, erhalten werden können.
In 1 sind Signale, welche sich auf ein erstes analoges Eingangssignal und ein entsprechendes erstes digitales Ausgangssignal oder in anderen Worten auf einen ersten Signalpfad, welcher dem ersten Eingangssignal und dem ersten Ausgangssignal zugeordnet sind, beziehen, allgemein mit U bezeichnet, während Signale, welche sich auf ein zweites analoges Eingangssignal und ein entsprechendes zweites digitales Ausgangssignal oder in anderen Worten auf einen zweiten Signalpfad, welcher dem zweiten Eingangssignal und dem zweiten Ausgangssignal zugeordnet ist, beziehen, allgemein mit V bezeichnet sind.
In dem Ausführungsbeispiel der 1 werden das erste analoge Eingangssignal und das zweite analoge Eingangssignal einem ersten Multiplexer 10 zugeführt. Der erste Multiplexer 10 führt das erste analoge Eingangssignal und das zweite analoge Eingangssignal alternierend mit einer vorgegebenen Umschaltfrequenz einem ersten Eingang eines Komparators 11 zu. Ein zweiter Eingang des Komparators 11 empfängt ein analoges Ausgangssignal von einem Digital/Analog-Wandler 12. Ein Ausgang des Komparators 11 ist mit einem Demultiplexer 13 gekoppelt, welcher bei dem Ausführungsbeispiel der 1 entsprechend dem Umschalten des ersten Multiplexers 10 umschalten kann und welcher ein Vergleichsergebnis, welches sich auf das erste analoge Eingangssignal bezieht, einem ersten Nachverfolgungsalgorithmuskanal 15 zuführt, und ein Vergleichsergebnis, welches sich auf das zweite analoge Eingangssignal bezieht, einem zweiten Nachverfolgungsalgorithmuskanal 16 zuführt. Der Nachverfolgungsalgorithmuskanal 15 gibt ein digitales Ausgangssignal, welches eine Breite von n Bits aufweisen kann, sowohl an einen Ausgang als auch einen zweiten Multiplexer 14 aus, und der zweite Nachverfolgungsalgorithmuskanal 16 gibt ein digitales Ausgangssignal, welches sich auf das zweite analoge Eingangssignal bezieht, auch an einen Ausgang und an den zweiten Multiplexer 14 aus. Das zweite digitale Ausgangssignal kann eine Breite von n Bits aufweisen, wobei n gleich oder ungleich m sein kann.
Mit einem Umschalten entsprechend dem Umschalten des ersten Multiplexers 10 und des Demultiplexers 13 führt der zweite Multiplexer 14 dem Digital/Analog-Wandler 12 alternierend das Ausgangssignal des ersten Nachverfolgungsalgorithmuskanals 15 und das Ausgangssignal des zweiten Nachverfolgungsalgorithmuskanals 16 zu.
Die Funktionsweise der Anordnung der 1 ist wie folgt:
Wenn der erste Multiplexer 10, der Demultiplexer 13 und der zweite Multiplexer 14 geschaltet sind, die Signale entsprechend dem ersten analogen Eingangssignal weiterzuleiten, d. h. der in 1 mit U bezeichnete Signalpfad aktiv ist, vergleicht der Komparator 11 das erste analoge Eingangssignal mit einer analogen Version (gewandelt durch den D/A-Wandler 12) des ersten digitalen Ausgangssignals. In Abhängigkeit von dem Vergleich ändert der erste Nachverfolgungsalgorithmuskanal 15 das erste digitale Ausgangssignal. Beispielsweise wird, wenn das erste analoge Eingangssignal größer als die analoge Version des ersten digitalen Ausgangssignals ist, das erste digitale Ausgangssignal vergrößert, beispielsweise um eine vorgegebene Schrittgröße, wobei dies durch den ersten Nachverfolgungsalgorithmuskanal 15 vorgenommen wird. Auf der anderen Seite vergleicht der Komparator 11, wenn der erste Multiplexer 10, der Demultiplexer 13 und der zweite Multiplexer 14 geschaltet sind, die mit dem zweiten analogen Eingangssignal verknüpften Signale weiterzuleiten oder, in anderen Worten, der mit V bezeichnete Signalpfad aktiv ist, das zweite analoge Eingangssignal mit einer analogen Version des zweiten digitalen Ausgangssignals, und der zweite Nachverfolgungsalgorithmuskanal 16 andert das zweite digitale Ausgangssignal in Abhängigkeit von dem Vergleich. Daher können der erste Nachverfolgungsalgorithmuskanal 15 und der zweite Nachverfolgungsalgorithmuskanal 16 als Teile einer Nachverfolgungsschaltung zum Wandeln des ersten analogen Eingangssignals und des zweiten analogen Eingangssignals in ein digitales Ausgangssignal angesehen werden, wobei der erste Nachverfolgungsalgorithmuskanal 15 dem ersten analogen Eingangssignal zugeordnet ist und der Nachverfolgungsalgorithmuskanal 16 dem zweiten analogen Eingangssignal zugeordnet ist.
Bei dem Ausführungsbeispiel der 1 ist die erforderliche Chipfläche verglichen mit einer Implementierung mit zwei getrennten nachverfolgenden A/D-Wandlern reduziert, da ein einziger Komparator und ein einziger Digital/Analog-Wandler zum Wandeln des ersten analogen Eingangssignals und des zweiten analogen Eingangssignals benutzt werden. Auf der anderen Seite können durch die Benutzung von separaten Nachverfolgungsalgorithmuskanälen 15, 16 für die zwei Signalpfade, selbst wenn das erste analoge Eingangssignal und das zweite analoge Eingangssignal auseinander driften, nach wie vor beide Signale akkurat nachverfolgt und konvertiert werden.
Um die Funktionsweise des Ausführungsbeispiels der 1 weiter zu erläutern, sind in 2 Beispiele für einige beteiligte Signale gezeigt.
Eine durchgezogene Kurve 21 zeigt ein Beispiel für ein erstes analoges Eingangssignal in Abhängigkeit von der Zeit, und eine gepunktete Kurve 22 zeigt ein Beispiel für ein zweites analoges Eingangssignal in Abhängigkeit von der Zeit. Durchgezogene Abschnitte der Kurve 23 zeigen das Nachverfolgen des ersten analogen Ausgangssignals, wobei die horizontalen Abschnitte hiervon die entsprechenden digitalen Ausgangswerte repräsentieren, und gepunktete Abschnitte der Kurve 23 entsprechen einem Nachverfolgen des zweiten analogen Eingangssignals, wobei horizontale Abschnitte wiederum den digitalen Ausgangswerten des zweiten digitalen Ausgangssignals entsprechen. Wie zu sehen ist, werden, sobald die korrekten Werte erreicht wurden, die Signale akkurat nachverfolgt, und aufgrund der Benutzung von getrennten Nachverfolgungsalgorithmuskanälen ist ein gleichsam instantanes Umschalten zwischen dem Nachverfolgen des ersten analogen Eingangssignals und dem Nachverfolgen des zweiten analogen Eingangssignals möglich.
Es ist zu bemerken, dass, während der ersten Nachverfolgungsalgorithmuskanal 15 und der zweite Nachverfolgungsalgorithmuskanal 16 in dem Ausführungsbeispiel der 1 als separate Einheiten dargestellt sind, sie beispielsweise durch Programmieren eines einzigen Prozessors implementiert werden können, beispielsweise durch Benutzung von Multitasking zum Ausführen beider Nachverfolgungsalgorithmen. In einem derartigen Fall kann auch die Funktion des Demultiplexers 13 und des zweiten Multiplexers 14 durch entsprechende Programmierung implementiert sein. In anderen Worten müssen der Demultiplexer 13 und der zweite Multiplexer 14 keine Hardwaremultiplexer sein, sondern können auch softwareimplementierte Multiplexer sein.
Bei anderen Ausführungsbeispielen kann der gleiche Nachverfolgungsalgorithmus sowohl zum Nachverfolgen des ersten analogen Eingangssignals als auch zum Nachverfolgen des zweiten analogen Eingangssignals benutzt werden, aber die digitalen Ausgangssignale können dann getrennt gespeichert werden. Ein Beispiel für ein derartiges Ausführungsbeispiel ist in 3 dargestellt.
Bei der nachverfolgenden A/D-Wandleranordnung der 3 sind wiederum Signale, welche einem ersten analogen Eingangssignal zugeordnet sind, mit U bezeichnet, und Signale, welche einem zweiten analogen Eingangssignal zugeordnet sind, sind mit V bezeichnet. Ein erstes analoges Eingangssignal und ein zweites analoges Eingangssignal werden einem ersten Multiplexer 30 zugeführt, und ein Ausgang des ersten Multiplexers 30 ist mit einem ersten Eingang eines Komparators 31 gekoppelt. Ein zweiter Eingang des Komparators 31 ist mit einem Ausgang eines Digital/Analog-Wandlers 32 gekoppelt.
Ein Ausgang des Komparators 31 ist mit einem Eingang eines Nachverfolgungsalgorithmus 33 gekoppelt. Der Nachverfolgungsalgorithmus 33 verändert ein digitales Ausgangssignal in Abhängigkeit von dem Ergebnis einer von dem Komparator 31 durchgeführten Vergleichsoperation. Der digitale Ausgangswert des digitalen Ausgangssignals wird sowohl dem Digital/Analog-Wandler 32 als auch einem Demultiplexer 34 zugeführt. Die Ausgänge des Demultiplexers 34 sind auf der einen Seite mit Ausgängen der Nachverfolgungs-A/D-Wandleranordnung der 3 zum Ausgeben von ersten und zweiten digitalen Ausgangssignalen und auf der anderen Seite mit einem ersten Speicher 36 und einem zweiten Speicher 37 gekoppelt. Der erste Speicher 36 und der zweite Speicher 37 sind zudem mit einem zweiten Multiplexer 35 gekoppelt. Ein Ausgang des zweiten Multiplexers 35 ist mit einem Eingang des Nachverfolgungsalgorithmus 33 gekoppelt.
Die Funktionsweise des Ausführungsbeispiels der 3 ist wie folgt:
Der Multiplexer 30 schaltet zwischen einem Zuführen des ersten analogen Eingangssignals und einem Zuführen des zweiten analogen Eingangssignals an den Komparator 31 um.
Der Demultiplexer 34 und der zweite Multiplexer 35 schalten entsprechend dem Umschalten des ersten Multiplexers 30 derart um, dass alternierend der sich auf das erste analoge Eingangssignal beziehende Signalpfad (mit U bezeichnet) und der sich auf das zweite analoge Eingangssignal beziehende Signalpfad (mit V bezeichnet) aktiv ist. Wenn der mit U bezeichnete Signalpfad, welcher sich auf das erste analoge Eingangssignal bezieht, aktiv ist, liest der Nachverfolgungsalgorithmus 33 einen letzten digitalen Ausgangswert aus dem ersten Speicher 36 über den zweiten Multiplexer 35 aus und gibt diesen Wert an den Digital-Analog-Wandler 32 aus, so dass eine analoge Version dieses letzten Wertes mit dem momentanen ersten analogen Eingangssignal verglichen wird. Dann verändert der Nachverfolgungsalgorithmus 33 den letzten Wert entsprechend dem Vergleich, beispielsweise durch Vergrößern des digitalen Wertes, wenn das analoge Eingangssignal größer ist als die analoge Version des letzten Wertes, oder durch Verkleinern des digitalen Wertes, wenn das derzeitige analoge Eingangssignal kleiner ist als die analoge Version des letzten Wertes. Dieser angepasste digitale Wert wird dann als derzeitiger Wert ausgegeben und über den Demultiplexer 34 in den ersten Speicher 36 geschrieben.
Auf der anderen Seite wird, wenn der erste Multiplexer 30, der Demultiplexer 34 und der zweite Multiplexer 35 auf den mit V bezeichneten Signalpfad, welcher sich auf das zweite analoge Eingangssignal bezieht, geschaltet sind, ein Nachverfolgen entsprechend dem oben für das erste analoge Eingangssignal nun unter Benutzung des zweiten analogen Eingangssignals, welches dem Komparator 31 zugeführt wird, und dem im Speicher 37 gespeicherten Wert durchgeführt.
Somit können der Nachverfolgungsalgorithmus 33, der erste Speicher 36 und der zweite Speicher 37 als Teile einer Nachverfolgungsschaltung gesehen werden, wobei der Nachverfolgungsalgorithmus 33 sowohl dem ersten analogen Eingangssignal als auch dem zweiten analogen Eingangssignal zugeordnet ist, wahrend der erste Speicher 36 nur dem ersten analogen Eingangssignal zugeordnet ist und der zweite Speicher 37 nur dem zweiten analogen Eingangssignal zugeordnet ist.
Bei dem Ausführungsbeispiel der 3 wird durch das separate Speichern der Digitalwerte, welche sich auf das erste analoge Eingangssignal und auf das zweite analoge Eingangssignal beziehen, in diesem Fall im ersten Speicher 36 und im zweiten Speicher 37, auch in diesem Fall das Nachverfolgen im Wesentlichen instantan vom Nachverfolgen des ersten analogen Eingangssignals auf das Nachverfolgen des zweiten analogen Eingangssignals und umgekehrt umgeschaltet, wenn von einem analogen Eingangssignal auf das andere analoge Eingangssignal umgeschaltet wird. Daher kann auch in diesem Fall ein Nachverfolgungsverhalten wie beispielsweise unter Bezugnahme auf 2 erlautert auftreten.
Es ist zu bemerken, dass, während bei dem Ausführungsbeispiel der 3 ein erster Speicher 36 und ein zweiter Speicher 37 dargestellt sind, diese bei manchen Implementierungen von unterschiedlichen Speicherbereichen, beispielsweise unterschiedlichen Teilen eines Adressraums, einer einzigen Speicheranordnung gebildet sein können. Die Funktionen des Demultiplexers 34 und des Multiplexers 35 können dann implementiert werden, indem die Speicherordnung entsprechend adressiert wird. Bei noch anderen Ausführungsbeispielen können der erste Speicher 36 und der zweite Speicher 37 interne Speicherabschnitte oder Register eines Prozessors wie einem digitalen Signalprozessor, auf welchem der Nachverfolgungsalgorithmus 33 implementiert ist, sein, und die Funktionen des Demultiplexers 34 und des zweiten Multiplexers 35 können wiederum durch eine entsprechende Adressierung dieses internen Speichers oder der Register gebildet sein. In anderen Worten kann jegliche Speichermöglichkeit benutzt werden, welche eingerichtet ist, die zwei unterschiedlichen digitalen Ausgangswerte für die zwei unterschiedlichen Signalpfade separat zu speichern.
In 4 ist ein Verfahren gemäß einem Ausfuhrungsbeispiel dargestellt. Das in 4 dargestellte Verfahren kann in der in 1 dargestellten Anordnung implementiert sein, kann jedoch auch unabhangig hiervon implementiert sein.
Bei 41 werden analoge Signale, beispielsweise zwei unterschiedliche analoge Eingangssignale, einem Komparator bereitgestellt. Bei 42 wird eine Ausgabe des Komparators alternierend unterschiedlichen Nachverfolgungsalgorithmen bereitgestellt. Das Alternieren bei 41 und bei 42 kann synchron durchgeführt werden.
In 5 ist ein Flussdiagramm zur Veranschaulichung eines Verfahrens gemäß einem weiteren Ausführungsbeispiel dargestellt. Das in 5 dargestellte Verfahren kann beispielsweise in der Anordnung der 3 implementiert werden, aber kann auch unabhängig hiervon benutzt werden.
Bei 51 werden einem Komparator analoge Signale, beispielsweise zwei oder mehr analoge Eingangssignale, alternierend bereitgestellt.
Bei 52 wird eine Ausgabe des Komparators einem einzigen Nachverfolgungsalgorithmus bereitgestellt. Bei 53 wird eine Ausgabe des Nachverfolgungsalgorithmus alternierend verschiedenen Speichern bereitgestellt, beispielsweise verschiedenen Speicherabschnitten einer einzigen Speicheranordnung oder auch physikalisch getrennten Speicheranordnungen.
In 6 ist ein weiteres Ausführungsbeispiel einer nachverfolgenden A/D-Wandleranordnung dargestellt. In der nachverfolgenden A/D-Wandleranordnung der 6 wird ein Komparator 61 auf der einen Seite für die Analog/Digital-Wandlung, d. h. die Nachverfolgung, benutzt, und zusätzlich als ein Komparator zum Vergleichen eines Eingangssignals mit einem vorgegebenen Wert, zum Beispiel 0, und zum Ausgeben des Ergebnisses verwendet. In 6 sind Signale, welche dem Vergleich mit einem vorgegebenen Wert zugeordnet sind, allgemein mit U bezeichnet, während Signale, welche einer Analog/Digital-Wandlung zugeordnet sind, allgemein mit V bezeichnet sind.
Bei dem Ausführungsbeispiel der 6 werden ein erstes analoges Eingangssignal, welches mit einem vorgegebenen Wert zu vergleichen ist, und ein zweites analoges Eingangssignal, welches in ein digitales Signal zu wandeln ist, einem ersten Multiplexer 60 zugeführt. Ein Ausgang des ersten Multiplexers 60 ist mit einem ersten Eingang des Komparators 61 gekoppelt. Ein zweiter Eingang des Komparators 61 ist mit einem Ausgang eines Digital/Analog-Wandlers 62 gekoppelt.
Ein Ausgang des Komparators 61 ist mit einem Eingang eines Demultiplexers 63 gekoppelt. Der Demultiplexer 63 stellt das Ausgangssignal des Komparators 61 alternierend entweder einer Komparatoreinheit 65 oder einem Nachverfolgungsalgorithmus 66 bereit. Ein Ausgang der Komparatoreinheit 65 wird als Komparatorausgabe der Anordnung der 6 ausgegeben.
Die Komparatoreinheit 65 umfasst einen weiteren Ausgang, welcher einen konstanten digitalen m-Bit-Wert, beispielsweise eine 0, ausgibt und diesen Wert einem ersten Eingang eines zweiten Multiplexers 64 zuführt. Eine Ausgabe des Nachverfolgungsalgorithmus 66 ist mit einer digitalen Ausgabe, welche in 6 mit „Nachverfolgungs-A/D-Wandlerwert” bezeichnet ist, zum Ausgeben der gewandelten digitalen Version des zweiten analogen Eingangssignals gekoppelt. Diese Ausgabe des Nachverfolgungsalgorithmus 66, welche ein n-Bit-Wert sein kann, wobei n gleich oder ungleich m sein kann, wird zudem einem zweiten Eingang des zweiten Multiplexers 64 zugeführt. Der zweite Multiplexer 64 führt alternierend die konstante digitale Ausgabe der Komparatoreinheit 65 und die Ausgabe des Nachverfolgungsalgorithmus 66 einem Eingang des Digital/Analog-Wandlers 62 zu.
Die Funktionsweise der in 6 dargestellten Anordnung ist wie folgt:
Der erste Multiplexer 60, der Demultiplexer 63 und der zweite Multiplexer 64 schalten synchron alternierend zwischen den jeweiligen Eingängen oder Ausgängen um. In anderen Worten werden alternierend der mit U bezeichnete Signalpfad und der V bezeichnete Signalpfad aktiviert.
Wenn der U bezeichnete Signalpfad, d. h. der dem ersten analogen Eingangssignal zugeordnete Signalpfad, aktiviert ist, wird das erste analoge Eingangssignal mit der analogen Version des von der Komparatoreinheit 65 ausgegebenen konstanten digitalen Werts (beispielsweise 0) im Komparator 61 verglichen, und das Ergebnis wird ausgegeben. Wenn der erste Multiplexer 60, der Demultiplexer 63 und der zweite Multiplexer 64 auf den zweiten mit V bezeichneten Signalpfad umgeschaltet werden, arbeiten der Komparator 61, der Nachverfolgungsalgorithmus 66 und der Digital/Analog-Wandler 62 als nachverfolgender A/D-Wandler zum Wandeln des zweiten analogen Eingangssignals in ein entsprechendes digitales Ausgangssignal.
Es ist zu bemerken, dass es bei manchen Anwendungen wünschenswert sein kann, das gleiche Signal mit einem festen Wert zu vergleichen und dieses Signal auch in ein digitales Signal zu wandeln. In anderen Worten können bei manchen Anwendungen das erste analoge Eingangssignal und das zweite analoge Eingangssignal gleich sein. Bei derartigen Anwendungen kann der erste Multiplexer 60 weggelassen werden. Weiterhin können die Komparatoreinheit 65 und der Nachverfolgungsalgorithmus 66 durch Programmieren eines einzigen Prozessors wie einem digitalen Signalprozessor oder einem Vielzweckprozessor implementiert werden, und die Multiplexfunktion und Demultiplexfunktion beispielsweise des Demultiplexers 63 und/oder des zweiten Multiplexers 64 konnen ebenso durch eine derartige Programmierung implementiert sein.
Eine Anordnung wie die unter Bezugnahme auf 6 diskutierte kann beispielsweise in Steuerschaltungen für Sensoren wie magnetische Beschleunigungs/Geschwindigkeitssensoren, welche beispielsweise in Automobilanwendungen verwendet werden, benutzt werden. 7 zeigt ein Beispiel für ein derartiges Ausführungsbeispiel.
Die in 7 dargestellte Sensorsteuerschaltung umfasst eine Versorgungsspannungserzeugungsschaltung 70 zum Erzeugen einer Versorgungsspannung für die Steuerschaltung. Weiterhin umfasst die Schaltung eine Bandlückenschaltung 76 zum Erzeugen einer konstanten Referenzspannung, einen Oszillator 78 zum Erzeugen eines Taktsignals clk, einen Versorgungskomparator 710 zum Überwachen der Versorgungsspannung und eine ESD-Schutzschaltung 711 (Schutzschaltung vor elektrostatischen Entladungen, vom Englischen „Electrostatic Discharge”).
Ein Sensoreingang 71 empfängt Signale B₁ beispielsweise entsprechend einer Sensoranzeige „links” und B₂ entsprechend beispielsweise einer Sensoranzeige „rechts” und führt diese Signale einem Differenzverstärker 72 zu. Wie schematisch in 7 dargestellt verstärkt der Differenzverstärker 72 eine Differenz zwischen den Signalen B₂ und B₁ mit einem Verstärkungsfaktor g_s1. Das so verstärkte Signal wird eine Subtrahierer 3 zugeführt, in welchem ein Offset, d. h. ein Versatz, dessen Erzeugung später beschrieben wird, von dem Signal subtrahiert wird. Das so erzeugte Offset-kompensierte Signal wird durch einen Verstärker 74 mit einer Verstärkung g_s2 weiter verstärkt und durch ein Tiefpassfilter 77 tiefpassgefiltert. Ein Ausgang des Tiefpassfilters 77 ist mit einem Eingang einer Komparator/Nachverfolgungs-A/D-Wandlereinrichtung 79 gekoppelt, wobei die Einrichtung 79 zusammen mit einer Offset-Berechnung 712 implementiert ist. Die Komparator/Nachverfolgungs-A/D-Wandlereinrichtung 79 kann beispielsweise im Wesentlichen wie in 6 dargestellt implementiert sein. In diesem Fall wird beispielsweise der Anordnung der 6 nur ein Eingangssignal zugeführt, so dass der erste Multiplexer 60 der 6 weggelassen werden kann, derart, dass das Ausgangssignal des Tiefpassfilters 77 alternierend in ein digitales Signal gewandelt wird und mit einem vorgegebenen Wert verglichen wird, in diesem Fall 0 zum Detektieren eines Nulldurchgangs, wobei diese Wandlung und dieser Vergleich durch die Komparator/Nachverfolgungs-A/D-Wandlereinrichtung 79 durchgefuhrt wird. Das Umschalten zwischen dieser Komparatorfunktion und der nachverfolgenden A/D-Wandlung, beispielsweise das Umschalten des Demultiplexers 63 und des zweiten Multiplexers 64 in 6, kann basierend auf dem vom Oszillator 78 empfangenen Taktsignal durchgeführt werden. Basierend auf der Detektion eines Nulldurchgangs und dem von der Komparator/Nachverfolgungs-A/D-Wandlereinrichtung 79 erzeugten Digitalwert berechnet die Offset-Berechnung 712 einen Offset, welches einem Offset-Digital/Analog-Wandler 75 zugeführt wird, welcher eine dem Subtrahierer 73 zuzuführende analoge Version dieses Offsets erzeugt. In Abhängigkeit von einer Detektion einer Komparatoreinheit der Komparator/Nachverfolgungs-A/D-Wandlereinrichtung 79, z. B. der Komparatoreinheit 65 der 6, wird die Stromquelle 713 ein- oder ausgeschaltet, was ein zwischen V_DD und Masse GND fließendes Stromausgangsprotokoll erzeugt.
Da in der dargestellten Komparator/Nachverfolgungs-A/D-Wandlereinrichtung der gleiche Komparator, beispielsweise der Komparator 61 der 6, zum Detektieren des Nulldurchgangs und zum für die nachverfolgende A/D-Wandlerfunktion benutzt wird, hebt sich ein Offset dieses Komparators auf und beeinflusst den berechneten Offset im Wesentlichen nicht.
In 8 ist ein Verfahren gemäß einem weiteren Ausführungsbeispiels schematisch dargestellt. Das in 8 dargestellte Verfahren kann beispielsweise in der Anordnung der 6 implementiert sein, ist jedoch nicht hierauf beschränkt.
Bei 80 werden ein oder mehrere Signale einem Komparator zugeführt, falls mehr als ein Signal vorliegt, geschieht dies alternierend.
Bei 81 wird die Ausgabe des Komparators alternierend einer Komparatoreinheit und einem Nachverfolgungsalgorithmus zugeführt.
Ein weiteres Ausführungsbeispiel einer nachverfolgenden A/D-Wandleranordnung ist in 9 dargestellt. Das Ausführungsbeispiel der 9 ist eine Abwandlung des Ausführungsbeispiels der 6. Die Elemente 90–94 und 96 des Ausführungsbeispiels der 9 entsprechen den Elementen 60–64 bzw. 66 des Ausführungsbeispiels der 6 und werden daher nicht nochmals detailliert beschrieben. Im Gegensatz zu der Komparatoreinheit 65 des Ausführungsbeispiels der 6, welche eingerichtet ist, einen konstanten Wert, z. B. 0, auszugeben, ist eine Komparatoreinheit 95 der 9 eingerichtet, einen variablen Vergleichswert C auszugeben. Dieser variable Vergleichswert kann eine Funktion des Nachverfolgungs-A/D-Wandlerwertes sein, welchen die Komparatoreinheit 65 in 9 empfangt. Bei einer Anwendung kann der variable Vergleichswert C eine Funktion des Nachverfolgungs-A/D-Wandlerwertes sein. Wenn beispielsweise das analoge Eingangssignal eine sinusförmige Wellenform ist, kann der variable Vergleichswert C beispielsweise auf 70% der Gesamtamplitude, d. h. der Amplitude von Maximum zu Minimum (im Englischen als „Peak-Peak Amplitude” bezeichnet), sein. Bei manchen Ausführungsbeispielen kann ein derartiger Prozentwert variabel sein und beispielsweise von der Gesamtamplitude der Sinuswelle abhängen. Ein derartiges Ausführungsbeispiel kann beispielsweise benutzt werden, wenn das erste analoge Eingangssignal und das zweite analoge Eingangssignal gleich sein können.
Es ist zu betonen, dass die oben beschriebenen Ausführungsbeispiele nur als Beispiele dienen und eine Vielzahl von Variationen und Abwandlungen möglich sind, ohne den Bereich der vorliegenden Erfindung zu verlassen. Einige Abwandlungen und Alternativen wurden bereits diskutiert, und noch mehr werden im Folgenden beschrieben.
Wahrend bei den unter Bezugnahme auf 1–5 beschriebenen Ausführungsbeispielen zwei analoge Eingangssignale alternierend einem Komparator zugeführt werden, um in digitale Signale gewandelt zu werden, können bei anderen Ausführungsbeispielen drei oder mehr Signale benutzt werden. In einem derartigen Fall können beispielsweise in den Ausführungsbeispielen der 1 und 3 Multiplexer mit einer entsprechenden größeren Anzahl von Eingängen und Demultiplexer mit einer entsprechenden größeren Anzahl von Ausgängen benutzt werden, und bei dem Ausfuhrungsbeispiel von 1 können eine entsprechende Anzahl von Nachverfolgungsalgorithmuskanälen bzw. in dem Ausführungsbeispiel der 3 eine entsprechende Anzahl von Speichern benutzt werden. Gleichermaßen können die Ausführungsbeispiele der 1 und 3 kombiniert werden, beispielsweise um eine Wandlung für insgesamt vier analoge Eingangssignale beispielsweise mit zwei unterschiedlichen Nachverfolgungsalgorithmen bereitzustellen, wobei jeder der zwei unterschiedlichen Nachverfolgungsalgorithmen auf zwei unterschiedliche Speicher oder Speicherabschnitte zugreift.
Zudem können die Ausführungsbeispiele der 1 und 3 auf der einen Seite und der 6 auf der anderen Seite kombiniert werden. Beispielsweise können durch Benutzung entsprechender Multiplexer mehr als ein Nachverfolgungsalgorithmuskanal oder mehr als ein Speicher bereitgestellt sein, um in der Lage zu sein, mehr als ein analoges Eingangssignal in ein digitales Ausgangssignal in paralleler Weise zu wandeln, und mit der gleichen Anordnung kann ein Eingangssignal mit festen oder variablen Wert verglichen werden.
Während bei dem Ausführungsbeispiel der 6 und bei 81 der 8 ein Ausgangssignal eines Komparators einer Komparatoreinheit bereitgestellt wird, kann bei anderen Ausführungsbeispielen die Komparatoreinheit weggelassen und das entsprechende Ausgangssignal direkt einem Komparatorausgang der Anordnung bereitgestellt werden. Im Falle der 6 kann beispielsweise nur eine Einheit bereitgestellt werden, um einen konstanten Wert, beispielsweise 0, für den zweiten Multiplexer 64 bereitzustellen. Bei anderen Ausführungsbeispielen kann die Komparatoreinheit 65 Schaltungen und/oder Algorithmen umfassen, um die von dem Demultiplexer 63 empfangene Ausgabe zu modifizieren. Beispielsweise kann die Komparatoreinheit 65 einen Hysteresealgorithmus umfassen, um ein Hystereseverhalten für das Komparatorausgangssignal der Anordnung bereitzustellen (dieses Signal ist in 6 mit „Komparator” bezeichnet).
Die verschiedenen unter Bezugnahme auf 4, 5 und/oder 8 beschriebenen Vorgänge oder Operationen müssen nicht notwendigerweise in der beschriebenen Reihenfolge durchgeführt werden. Insbesondere können verschiedene Operationen in paralleler Weise durchgeführt werden, beispielsweise im Wesentlichen gleichzeitig durch verschiedene Abschnitte einer das Verfahren implementierenden Vorrichtung.
Während bei den oben beschriebenen Ausführungsbeispielen für die Analog/Digital-Wandlung Nachverfolgungsalgorithmen benutzt wurden, können bei anderen Ausführungsbeispielen andere Arten von Analog/Digital-Wandlungsalgorithmen benutzt werden, und entsprechend statt einer Nachverfolgungsschaltung andere Arten von Analog/Digital-Wandlerschaltungen benutzt werden. Beispielsweise kann bei einem weiteren Ausführungsbeispielen die sogenannte Herangehensweise der sukzessiven Approximation (SAR-ADC, vom Englischen „Successive Approximation Register Analog/Digital Converter”) oder ein ähnlicher Algorithmus benutzt werden.
Wie ersichtlich sind eine Vielzahl von Varianten oder Abwandlungen möglich, und daher ist der Bereich der vorliegenden Erfindung nicht auf die oben beschriebenen Ausführungsbeispiele begrenzt.

Claims

Vorrichtung, umfassend: einen ersten analogen Eingang, einen zweiten analogen Eingang, einen Komparator (11; 31), wobei ein erster Eingang des Komparators (11; 31) mit dem ersten analogen Eingang und dem zweiten analogen Eingang gekoppelt ist, eine mit einem Ausgang des Komparators (11; 31) und einem zweiten Eingang des Komparators (11; 31) gekoppelten Analog/Digital-Wandlungsschaltung (15, 16; 33, 36, 37), wobei ein erster Abschnitt (15; 33, 36) der Analog/Digital-Wandlungsschaltung (15, 16; 33, 36, 37), welche der Wandlung eines an den ersten analogen Eingang angelegten Signals zugeordnet ist, zumindest teilweise getrennt von einem zweiten Abschnitt (16; 33, 37) der Analog/Digital-Wandlungsschaltung (15, 16; 33, 36, 37), welcher einer Wandlung eines an den zweiten analogen Eingang angelegten Signals zugeordnet ist, implementiert ist.
Vorrichtung nach Anspruch 1, wobei der erste Abschnitt einen ersten Analog/Digital-Wandlungsalgorithmuskanal (15) umfasst, und der zweite Abschnitt einen von dem ersten Analog/Digital-Wandlungsalgorithmuskanal (15) unterschiedlichen zweiten Analog/Digital-Wandlungsalgorithmuskanal (16) umfasst.
Vorrichtung nach Anspruch 2, weiter umfassend einen Demultiplexer (13), wobei ein Eingang des Demultiplexers (13) mit dem Ausgang des Komparators (11) gekoppelt ist, wobei ein erster Ausgang des Demultiplexers (13) mit dem ersten Analog/Digital-Wandlungsalgorithmuskanal (15) gekoppelt ist und wobei ein zweiter Ausgang des Demultiplexers (13) mit dem zweiten Analog/Digital-Wandlungsalgorithmuskanal (16) gekoppelt ist.
Vorrichtung nach Anspruch 1, wobei der erste und der zweite Abschnitt einen gemeinsamen Analog/Digital-Wandlungsalgorithmus (33) umfassen, wobei der erste Abschnitt einen ersten Speicherabschnitt (36) zum Speichern von Werten, welche der Wandlung des ersten Signals zugeordnet sind, umfasst, und wobei der zweite Abschnitt einen von dem ersten Abschnitt (36) unterschiedlichen zweiten Speicherabschnitt (37) zum Speichern eines Wertes, welcher der Wandlung des zweiten Signals zugeordnet ist, umfasst.
Vorrichtung nach Anspruch 4, weiter umfassend einen Demultiplexer (34), wobei ein Eingang des Demultiplexers (34) mit einem Ausgang des Analog/Digital-Wandlungsalgorithmus (33) gekoppelt ist, wobei ein erster Ausgang des Demultiplexers (34) mit dem ersten Speicherabschnitt (36) gekoppelt ist und ein zweiter Ausgang des Demultiplexers (34) mit dem zweiten Speicherabschnitt (37) gekoppelt ist.
Vorrichtung nach einem der Anspruche 1–5, wobei die Analog/Digital-Wandlungsschaltung (15, 16; 33, 36, 37) eine Nachverfolgungsschaltung (15, 16; 33, 36, 37) umfasst.
Vorrichtung nach einem der Ansprüche 1–6, weiter umfassend einen Multiplexer (10; 30), wobei ein erster Eingang des Multiplexers (10; 30) mit dem ersten analogen Signaleingang gekoppelt ist, wobei ein zweiter Eingang des Multiplexers (10; 30) mit dem zweiten analogen Signaleingang gekoppelt ist und wobei ein Ausgang des Multiplexers (10; 30) mit dem ersten Eingang des Komparators (11; 31) gekoppelt ist.
Vorrichtung, umfassend: einen Komparator (11; 31; 61; 91), einen Demultiplexer (13; 63; 93), wobei ein Eingang des Demultiplexers (13; 63; 93) mit einem Ausgang des Komparators (11; 61; 91) gekoppelt ist, mindestens einen analogen Signaleingang, wobei der mindestens eine analoge Signaleingang mit einem ersten Eingang des Komparators (11; 61; 91) gekoppelt ist, und einen Digital/Analog-Wandler (12; 62; 92), wobei ein Ausgang des Digital/Analog-Wandlers (12; 62; 92) mit einem zweiten Eingang des Komparators (11; 61; 91) gekoppelt ist.
Vorrichtung nach Anspruch 8, weiter umfassend einen ersten Analog/Digital-Wandlungsalgorithmuskanal (15), welcher mit einem ersten Ausgang des Demultiplexers (13) gekoppelt ist, und einen zweiten Analog/Digital-Wandlungsalgorithmuskanal (16), welcher mit einem zweiten Ausgang des Demultiplexers (13) gekoppelt ist.
Vorrichtung nach Anspruch 9, wobei der mindestens eine analoge Signaleingang einen ersten analogen Signaleingang und einen zweiten analogen Signaleingang umfasst, wobei die Vorrichtung weiter umfasst: einen ersten Multiplexer (10), wobei ein erster Eingang des ersten Multiplexers mit dem ersten analogen Signaleingang gekoppelt ist, wobei ein zweiter Eingang des ersten Multiplexers (10) mit dem zweiten analogen Signaleingang gekoppelt ist und wobei ein Ausgang des ersten Multiplexers (10) mit dem ersten Eingang des Komparators (11) gekoppelt ist, und einen zweiten Multiplexer (14), wobei ein erster Eingang des zweiten Multiplexers (14) mit dem ersten Analog/Digital-Wandlungsalgorithmuskanal (15) gekoppelt ist, wobei ein zweiter Eingang des Multiplexers (14) mit dem zweiten Analog/Digital-Wandlungsalgorithmuskanal (16) gekoppelt ist und wobei ein Ausgang des zweiten Multiplexers (14) mit einem Eingang des Digital/Analog-Wandlers (12) gekoppelt ist.
Vorrichtung nach Anspruch 10, wobei der erste Multiplexer (10), der zweite Multiplexer (14) und der Demultiplexer (13) eingerichtet sind, synchron zu schalten.
Vorrichtung nach Anspruch 8, wobei ein erster Ausgang des Demultiplexers (63; 93) mit einem Komparatorausgang der Vorrichtung gekoppelt ist, und wobei ein zweiter Ausgang des Demultiplexers (63; 93) mit einem Analog/Digital-Wandlungsalgorithmus (66; 96) gekoppelt ist.
Vorrichtung nach Anspruch 12, weiter umfassend einen Multiplexer (64; 94) und einen Digitalwerterzeuger (65; 95), welcher eingerichtet ist, einen Digitalwert zu erzeugen, wobei ein Ausgang des Digitalwerterzeugers (65; 95) mit einem ersten Eingang des Multiplexers (64; 94) gekoppelt ist, wobei ein Ausgang des Analog/Digital-Wandlungsalgorithmus (66; 96) mit einem zweiten Eingang des Multiplexers (64; 94) gekoppelt ist, und wobei ein Ausgang des Multiplexers (64; 94) mit einem Eingang des Digital/Analog-Wandlers (62; 92) gekoppelt ist.
Vorrichtung nach Anspruch 13, wobei der Digitalwerterzeuger (95) eingerichtet ist, den Digitalwert basierend auf einer Ausgabe des Analog/Digital-Wandlungsalgorithmus (96) zu erzeugen.
Vorrichtung nach Anspruch 13, wobei der Digitalwerterzeuger (65) eingerichtet ist, einen konstanten digitalen Wert zu erzeugen.
Vorrichtung nach einem der Ansprüche 12–15, weiter umfassend eine Offset-Berechnungsschaltung (712), welche mit dem Komparatorsignalausgang und mit einem Ausgang des Analog/Digital-Wandlungsalgorithmus (66; 96) gekoppelt ist.
Vorrichtung, umfassend: einen ersten analogen Signaleingang, einen zweiten analogen Signaleingang, einen Multiplexer (30), wobei ein erster Eingang des Multiplexers (30) mit dem ersten analogen Signaleingang gekoppelt ist und ein zweiter Eingang des Multiplexers (30) mit dem zweiten analogen Signaleingang gekoppelt ist, einen Komparator (31), wobei ein erster Eingang des Komparators (31) mit einem Ausgang des Multiplexers (30) gekoppelt ist, einen Analog/Digital-Wandlungsalgorithmus (33), wobei ein Eingang des Analog/Digital-Wandlungsalgorithmus (33) mit einem Ausgang des Komparators (31) gekoppelt ist, ein Digital/Analog-Wandler (32), wobei ein Eingang des Digital/Analog-Wandlers mit einem Ausgang des Analog/Digital-Wandlungsalgorithmus (33) gekoppelt ist und wobei ein Ausgang des Digital/Analog-Wandlers (32) mit einem zweiten Eingang des Komparators (31) gekoppelt ist, einen mit dem Analog/Digital-Wandlungsalgorithmus (33) gekoppelten ersten Speicherabschnitt (36), wobei der erste Speicherabschnitt (36) eingerichtet ist, einen Ausgangswert des Analog/Digital-Wandlungsalgorithmus (33), welcher sich auf eine Analog/Digital-Wandlung eines an dem ersten Signaleingang angelegten Signals bezieht, zu speichern, und einen von dem ersten Speicherabschnitt (36) unterschiedlichen zweiten Speicherabschnitt (37), wobei der zweite Speicherabschnitt (37) eingerichtet ist, einen Ausgangswert des Analog/Digital-Wandlungsalgorithmus (33) zu speichern, welcher sich auf eine Analog/Digital-Wandlung eines an dem zweiten Signaleingang angelegten Signals bezieht.
Vorrichtung nach Anspruch 17, weiter umfassend einen Demultiplexer (34), wobei ein Eingang des Demultiplexers mit einem Ausgang des Analog/Digital-Wandlungsalgorithmus (33) gekoppelt ist, wobei ein erster Ausgang des Demultiplexers mit dem ersten Speicherabschnitt (36) gekoppelt ist und ein zweiter Ausgang des Demultiplexers (34) mit dem zweiten Speicherabschnitt (37) gekoppelt ist, und einen weiteren Multiplexer (35), wobei ein erster Eingang des weiteren Multiplexers (35) mit dem ersten Speicherabschnitt (36) gekoppelt ist, ein zweiter Eingang des weiteren Multiplexers (35) mit dem zweiten Speicherabschnitt (37) gekoppelt ist und ein Ausgang des zweiten Multiplexers (35) mit einem weiteren Eingang des Analog/Digital-Wandlungsalgorithmus (33) gekoppelt ist.
Vorrichtung nach Anspruch 18, wobei der Multiplexer (30), der weitere Multiplexer (35) und der Demultiplexer (34) eingerichtet sind, synchron geschaltet zu werden.
Verfahren, umfassend: alternierendes Bereitstellen von analogen Signalen an einem Komparator (11; 31), Bereitstellen einer Ausgabe des Komparators (11; 31) an eine Analog/Digital-Wandlungsschaltung (15, 16; 33, 36, 37), wobei die Analog/Digital-Wandlungsschaltung (15, 16; 33, 36, 37) einen ersten Abschnitt (15; 33, 36) umfasst, welcher der Wandlung eines ersten der analogen Signale zugeordnet ist, und einen zweiten Abschnitt (16; 33, 37) umfasst, welcher der Wandlung eines zweiten der analogen Signale zugeordnet ist, wobei der erste Abschnitt und der zweite Abschnitt zumindest teilweise getrennt implementiert sind.
Verfahren nach Anspruch 20, wobei das alternierende Bereitstellen der Ausgabe des Komparators (11) ein alternierendes Bereitstellen der Ausgabe des Komparators (11) an einen ersten Analog/Digital-Wandlungsalgorithmuskanal (15) des ersten Abschnittes und einen zweiten Analog/Digital-Wandlungsalgorithmuskanal (16) des zweiten Abschnittes umfasst.
Verfahren nach Anspruch 20, wobei das alternierende Bereitstellen der Ausgabe des Komparators (31) ein Bereitstellen der Ausgabe des Komparators (31) an einen gemeinsamen Analog/Digital-Wandlungsalgorithmus (33) des ersten Abschnitts und des zweiten Abschnitts umfasst, wobei das Verfahren weiter umfasst: alternierendes Bereitstellen einer Ausgabe des Analog/Digital-Wandlungsalgorithmus (33) an einen ersten Speicherabschnitt (36) des ersten Abschnitts und einen zweiten Speicherabschnitt (37) des zweiten Abschnitts.
Verfahren nach einem der Ansprüche 20–22, weiter umfassend: Bereitstellen einer analogen Version einer Ausgabe der Analog/Digital-Wandlungsschaltung (15, 16; 33, 36, 37) für den Komparator (11; 31).
Verfahren, umfassend: Bereitstellen von einem oder mehreren Signalen an einem Komparator (61; 91), und alternierendes Bereitstellen einer Ausgabe des Komparators (61; 91) an eine Analog/Digital-Wandlung (66; 96) und einen Komparatorsignalausgang.
Verfahren nach Anspruch 24, wobei das Bereitstellen der Ausgabe des Komparators (61; 91) an den Komparatorsignalausgang eine Durchführung eines Hysteresealogrithmus auf die Ausgabe des Komparators (61; 91) umfasst.