DE102013220157A1

DE102013220157A1 - Signalerzeugungsschaltung

Info

Publication number: DE102013220157A1
Application number: DE102013220157.5A
Authority: DE
Inventors: Ralf Arnold; Heinz Mattes; Hermann Obermeir
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2012-10-05
Filing date: 2013-10-04
Publication date: 2014-04-24
Anticipated expiration: 2033-10-05
Also published as: US8860592B2; US20140097976A1; DE102013220157B4

Abstract

Offenbart sind eine Signalerzeugungsschaltung und ein Signalerzeugungsverfahren. Die Signalerzeugungsschaltung umfasst: einen Analogsignalgenerator (1), der so konfiguriert ist, um ein Analogausgangssignal (s1(t)) in Übereinstimmung mit einem Taktgebungsparameter zu erzeugen; einen Analog-zu-Digital-Wandler (ADW) (3) umfassend einen Eingang, der so konfiguriert ist, um das Analogausgangssignal (s1(t)) zu empfangen, den ADW, der so konfiguriert ist, um an einem Ausgang eine Sequenz von Signalwerten in Abhängigkeit von dem am Eingang empfangenen Analogausgangssignal (s1(t)) zu erzeugen; einen konfigurierbaren Digitalsignalgenerator (2), der so konfiguriert ist, dass er ein Digitalausgangssignal (s2(k)) in Übereinstimmung mit an einem Steuereingang empfangenen Signalparametern erzeugt; eine Steuerschaltung (4) umfassend einen Eingang, der mit dem Ausgang des ADW verbunden ist, einen ersten Steuerausgang, der mit dem Steuereingang des Analogsignalgenerators (1) verbunden ist und einen zweiten Steuerausgang, der mit einem Steuereingang des Digitalsignalgenerators (2) verbunden ist, wobei die Steuerschaltung (4) in einem Kalibrierungsablauf so konfiguriert ist, dass der Analogsignalgenerator (1) ein Analogausgangssignal (s1(t)) erzeugt, dass er den Taktgebungsparameter des Analogausgangssignals (s1(t)) basierend auf dem Ausgangssignal des ADW (3), welches am Eingang der Steuerschaltung (4) empfangen wurde, bestimmt und, dass er die Signalparameter des Digitalsignalgenerators (2) in Abhängigkeit von dem bestimmten Taktgebungsparameter des Analogsignalgenerators (1) festlegt.

Description

Ausführungsformen der vorliegenden Erfindung betreffen eine Signalerzeugungsschaltung.
Analog-zu-Digital-Wandler (A/D-Wandler, ADW) werden in einer Vielzahl von unterschiedlichen elektronischen Schaltungsanwendungen, wie Mikrosteuereinheiten, verwendet. ADW dienen dazu, ein Analogeingangssignal in ein diskretes oder Digitalausgangssignal, das dem Analogeingangssignal entspricht, umzuwandeln. Aufgrund von unvermeidbaren Variationen im Herstellungsverfahren von ADW, können ADW, die über dasselbe Verfahren hergestellt wurden, verschiedene Parameter wie Offset oder Verstärkung aufweisen. Somit ist vor der Verwendung eine Kalibrierung eines ADW erforderlich.
ADW können unter Verwendung von speziellen Test- oder Kalibrierungsvorrichtungen kalibriert werden. Solche Testvorrichtungen sind jedoch kostspielig und erfordern am Ende des Herstellungsverfahrens eine Kalibrierung in der Fertigungsstätte. Eine On-Chip-Kalibrierung, d.h. eine Kalibrierung des ADW einzig unter Verwendung der Schaltung, in der er verwendet wird oder eine erneute Kalibrierung einige Zeit nach dem Herstellungsverfahren ist nicht möglich.
Das Problem, welches der vorliegenden Erfindung zugrunde liegt, ist es, eine verbesserte Signalerzeugungsschaltung und ein Signalerzeugungsverfahren bereitzustellen.
Das Problem wird durch eine Signalerzeugungsschaltung nach Anspruch 1 gelöst und durch ein Verfahren nach Anspruch 8. Spezifische Ausführungsformen und Modifikationen sind in den Unteransprüchen offenbart.
Eine erste Ausführungsform betrifft eine Signalerzeugungsschaltung. Die Signalerzeugungsschaltung umfasst einen Analogsignalgenerator, der so konfiguriert ist, dass er ein Analogausgangssignal in Übereinstimmung mit einem Taktgebungsparameter erzeugt, einen Analog-zu-Digital-Wandler (ADW) einschließlich eines Eingangs, der so konfiguriert ist, dass er das Analogausgangssignal empfängt. Der ADW ist so konfiguriert, dass er am Ausgang eine Sequenz von Signalwerten abhängig von dem am Eingang empfangenen Analogausgangssignal erzeugt. Weiters umfasst die Signalerzeugungsschaltung einen konfigurierbaren Digitalsignalgenerator, der so konfiguriert ist, dass er ein Digitalausgangssignal in Übereinstimmung mit den an einem Steuereingang empfangenen Signalparametern erzeugt und eine Steuerschaltung mit einem Eingang, der mit dem Ausgang des ADW verbunden ist, einen ersten Steuerausgang, der mit dem Steuereingang des Analogsignalgenerators verbunden ist, und einen zweiten Steuerausgang, der mit einem Steuereingang des Digitalsignalgenerators verbunden ist. Die Steuerschaltung wird während eines Kalibrierungsablaufs so konfiguriert, dass der Analogsignalgenerator ein Analogausgangssignal erzeugt, um den Taktgebungsparameter des Analogausgangssignals basierend auf dem Ausgangssignal des ADW, das an dem Eingang der Steuerschaltung empfangen wurde, zu bestimmen und um Signalparameter des Digitalsignalgenerators in Abhängigkeit von dem bestimmten Taktgebungsparameter des Analogsignalgenerators festzulegen.
Eine zweite Ausführungsform betrifft ein Verfahren. Das Verfahren umfasst Erzeugen eines Analogausgangssignals in Übereinstimmung mit einem Taktgebungsparameter durch einen Analogsignalgenerator, ein Erzeugen einer Sequenz von Signalwerten an einem Ausgang in Abhängigkeit von dem Analogausgangssignal durch einen Analog-zu-Digital-Wandler, Erzeugen eines Digitalausgangssignals in Übereinstimmung mit Signalparametern, die an einem Steuereingang über einen konfigurierbaren Digitalsignalgenerator empfangen werden. Das Verfahren umfasst weiters, während eines Kalibrierungsablaufs, dass der Analogsignalgenerator ein Analogausgangssignal erzeugt, Bestimmen des Taktgebungsparameters des Analogausgangssignals basierend auf dem Ausgangssignal des ADW und Festlegen der Signalparameter des Digitalsignalgenerators in Abhängigkeit von dem bestimmten Taktgebungsparameter des Analogsignalgenerators.
Unter Bezugnahme auf die Zeichnungen werden nun Beispiele erklärt. Die Zeichnungen dienen zur Veranschaulichung des zugrunde liegenden Prinzips, sodass nur Aspekte gezeigt sind, die zum Verstehen des zugrunde liegenden Prinzips notwendig sind. Die Zeichnungen sind nicht maßstabsgetreu. In den Zeichnungen kennzeichnen dieselben Bezugszeichen ähnliche Eigenschaften.
1 zeigt ein Blockdiagramm einer Signalerzeugungsschaltung mit einem Analogsignalgenerator, einem Analog-zu-Digital-Wandler (ADW), einem Digitalsignalgenerator und einer Steuerschaltung.
2 zeigt eine erste Ausführungsform des Analogsignalgenerators.
3 umfasst auch 3A und 3B, zeigt das Betriebsprinzip des Analogsignalgenerators.
4 zeigt ein Ausgangssignal des Analogsignalgenerators während eines Kalibrierungsablaufs.
5 zeigt Ausgangssignale des Analog-zu-Digital-Wandlers während des Kalibrierungsablaufs.
6 zeigt einen Digitalsignalgenerator gemäß einer ersten Ausführungsform.
7 zeigt ein Blockdiagramm einer Testschaltung einschließlich eines Analogsignalgenerators, eines ADW, eines konfigurierbaren Digitalsignalgenerators und einer Evaluierungseinheit.
8 zeigt eine Ausführungsform des Digitalsignalgenerators.
9 zeigt das Betriebsprinzip einer ersten Einstelleinheit, die der Digitalsignalgenerator umfasst.
10 zeigt eine Ausführungsform der Evaluierungseinheit.
11 zeigt charakteristische Kurven eines idealen und eines nichtidealen ADW.
In der folgenden detaillierten Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, in denen zur Veranschaulichung spezifische Ausführungsformen dargestellt sind, in denen die Erfindung umgesetzt werden kann. Es ist zu verstehen, dass die Merkmale der verschiedenen beispielhaften Ausführungsformen, die hierin beschrieben sind, solange nicht anders angegeben, miteinander kombiniert werden können.
1 zeigt eine erste Ausführungsform einer Signalerzeugungsschaltung. Die Signalerzeugungsschaltung umfasst einen Analogsignalgenerator 1 mit einem Ausgang und einem Steuereingang. Der Analogsignalgenerator 1 ist so konfiguriert, um an dem Ausgang ein Analogausgangssignal s1(t) in Übereinstimmung mit einem Taktgebungsparameter zu erzeugen und um ein Steuersignal S41 an dem Steuereingang zu empfangen. Die Signalerzeugungsschaltung umfasst weiters einen Analog-zu-Digital-Wandler (ADW) 3 mit einem Eingang, der mit dem Ausgang des Analogsignalgenerators 1 verbunden ist, um das Analogausgangssignal s1(t) von dem Analogsignalgenerator 1 zu empfangen. Der ADW 3 umfasst weiters einen Ausgang und ist so konfiguriert, um ein (diskretes) Digitalausgangssignal s1(k) zu erzeugen. Das Digitalausgangssignal s1(k) umfasst eine Sequenz von Signalwerten, die von dem an dem Eingang des ADW 3 empfangenen Analogsignal s1(t) abhängig sind.
Die Signalerzeugungsschaltung umfasst weiters einen konfigurierbaren Digitalsignalgenerator 2 umfassend einen Steuereingang und einen Ausgang und ist so konfiguriert, um ein (diskretes) Digitalausgangssignal s2(k) an dem Ausgang in Übereinstimmung mit an dem Steuereingang empfangenen Signalparametern S42 zu erzeugen. Eine Steuerschaltung 4 umfasst einen Eingang, der mit dem Ausgang des ADW 3 verbunden ist, einen ersten Steuerausgang, der mit dem Steuereingang des Analogsignalgenerators 1 verbunden ist und einen zweiten Steuerausgang, der mit dem Steuereingang des Digitalsignalgenerators 2 verbunden ist. Die Steuerschaltung 4 erzeugt ein erstes Steuersignal S41 für den Analogsignalgenerator 1 an dem ersten Ausgang und ein zweites Steuersignal S42 für den Digitalsignalgenerator 2 an dem zweiten Ausgang. Die Steuerschaltung 4 wird während eines Kalibrierungsablaufs so konfiguriert, dass der Analogsignalgenerator 1 ein Ausgangssignal erzeugt, dass er den Taktgebungsparameter des Analogausgangssignals s1(t) basierend auf einem Ausgangssignal s1(k) des ADW 3, das an dem Eingang der Steuerschaltung empfangen wird, bestimmt und dass er die Signalparameter S42 des Digitalsignalgenerators 2 in Abhängigkeit von dem bestimmten Taktgebungsparameter des Analogsignalgenerators 1 festlegt.
Die Signalerzeugungsschaltung aus 1 ist eine selbstkalibrierendere Schaltung, in der der Digitalsignalgenerator 2 ein Digitalausgangssignal s2(k) mit demselben Taktgebungsparameter oder demselben Zeitverhalten wie das Analogausgangssignal s1(t) des Analogsignalgenerators 1 erzeugt. Wie aus der untenstehenden Erklärung hervorgeht, ist die Steuerschaltung 4 so konfiguriert, dass sie den Taktgebungsparameter des Analogausgangssignals s1(t) unabhängig von möglicherweise variierenden Parametern des ADW 3, wie Offset oder Verstärkung, evaluiert. Somit beeinflussen Variationen dieser Parameter die Evaluierung des Taktgebungsparameters nicht. Die Signalerzeugungsschaltung aus 1 ist deshalb für eine Verwendung in einer Testschaltung zum Testen eines ADW, wie dem ADW aus 1, geeignet. In solch einer Testschaltung kann das Ausgangssignal s1(k) des ADW 3 mit dem Ausgangssignal s2(k) des Digitalsignalgenerators 2 verglichen werden, um den ADW 3 zu kalibrieren.
Gemäß einer Ausführungsform ist der Analogsignalgenerator 1 so konfiguriert, dass er das Analogausgangssignal s1(t) mit einer ersten Signalwellenform oder mit einer zweiten Signalwellenform in Abhängikeit von dem Steuersignal S41, das von der Steuerschaltung 4 empfangen wurde, erzeugt. Eine der ersten und zweiten Signalwellenformen umfasst eine ansteigende Flanke des Ausgangssignals s1(t) und die andere der ersten und zweiten Signalwellenformen umfasst eine abfallende Flanke des Ausgangssignals s1(t). Sowohl die erste als auch die zweite Signalwellenform werden in Übereinstimmung mit dem Taktgebungsparameter erzeugt.
2 zeigt eine erste Ausführungsform des Analogsignalgenerators 1. Unter Bezugnahme auf 2 umfasst der Analogsignalgenerator 1 ein RC-Glied 11 mit einem Widerstand 11 ₁ und einem kapazitiven Speicherelement 11 ₂, die zwischen einem Eingang 12 des RC-Glieds 11 und einem Anschluss für ein Bezugspotential GND in Serie geschaltet sind. Das RC-Glied 11 umfasst weiters einen Ausgang 13, der mit dem Ausgang des Analogsignalgenerators 1 zur Bereitstellung des Analogausgangssignals s1(t) verbunden ist. Der Ausgang des RC-Glieds 13 ist ein gemeinsamer Schaltungsknoten für den Widerstand 11 ₁ und das kapazitive Speicherelement 11 ₂. Das Ausgangssignal s1(t) entspricht in dieser Ausführungsform einer Spannung an dem kapazitiven Speicherelement 11 ₂.
Bezugnehmend auf 2 umfasst der Analogsignalgenerator 1 ferner einen ersten Versorgungsanschluss 18, der konfiguriert ist, um ein erstes Versorgungspotential zu empfangen, und einen zweiten Versorgungsanschluss 19, der konfiguriert ist, um ein zweites Versorgungspotential zu empfangen. In der in 2 dargestellten Ausführungsform ist das erste Versorgungspotential Uref an dem ersten Versorgungsanschluss 18 durch eine Versorgungsspannungsquelle 14, die zwischen den ersten Versorgungsanschluss 18 und den Anschluss für das Bezugspotential GND geschaltet ist, bereitgestellt. Der zweite Versorgungsanschluss 19 ist in dieser Ausführungsform mit dem Anschluss für das Bezugspotential GND verbunden. Zu Erklärungszwecken wird angenommen, dass das erste Versorgungspotential verglichen mit dem Bezugspotential GND ein positives Potential ist. Gegebenenfalls ist ein Verstärker oder Puffer 17 mit dem ersten Versorgungsanschluss 18 verbunden. Die Verstärkung des optionalen Verstärkers oder Puffers 17 ist gemäß einer Ausführungsform 1 (eins).
Der Analogsignalgenerator 1 umfasst außerdem einen ersten Multiplexer 16 ₁ mit einem ersten Eingangsanschluss, der mit dem ersten Versorgungsanschluss 18 verbunden ist, mit einem zweiten Eingangsanschluss, der mit dem zweiten Versorgungsanschluss 19 verbunden ist, und mit einem Ausgang. Der optionale Puffer 17 ist mit dem ersten Versorgungsanschluss 18 und dem ersten Eingang des ersten Multiplexers 16 ₁ verbunden. Ein zweiter Multiplexer 16 ₂ weist einen Eingangsanschluss, der mit dem Ausgangsanschluss des ersten Multiplexers 16 ₁ verbunden ist, einen ersten Ausgangsanschluss, der mit dem Eingang 12 des RC-Glieds 11 verbunden ist, und einen zweiten Ausgangsanschluss, der mit dem kapazitiven Speicherelement 11 ₂ durch den Ausgang 13 des RC-Glieds 11 verbunden ist, auf. Ein optionaler Widerstand 15 mit einem Widerstand, der kleiner ist, als ein Widerstand des Widerstands 11 ₁ des RC-Glieds 11, ist mit dem zweiten Ausgang des zweiten Multiplexers 16 ₂ und dem kapazitiven Speicherelement 11 ₂ verbunden. Dieser weitere Widerstand 15 dient nur dazu, die Amplitude eines Stroms zu begrenzen, der während eines bestimmten Bedienmodus des Analogsignalgenerators 1 in das kapazitive Speicherelement 11 ₂ fließt.
Der erste und der zweite Multiplexer 16 ₁, 16 ₂ werden von der Steuerschaltung (4 in 1) durch das Steuersignal S41 gesteuert. In dieser Ausführungsform umfasst das Steuersignal S41 zwei Untersignale, nämlich ein erstes Untersignal S41₁, das den ersten Multiplexer 16 ₁ steuert und ein zweites Untersignal S41₂, das den zweiten Multiplexer 16 ₂ steuert.
Durch Steuerung der Steuerschaltung 4 wird der Analogsignalgenerator 1 konfiguriert, um das Analogausgangssignal s1(t) mit einer ersten Signalwellenform mit einer ansteigenden Flanke oder mit einer zweiten Signalwellenform mit einer abfallenden Flanke zu erzeugen. Für ein Erzeugen der ersten Signalwellenform wird das kapazitive Speicherelement 11 ₂ des RC-Glieds 11 voraufgeladen, um über eine erste Startspannung zu verfügen, und danach aufgeladen, sodass die Spannung durch das kapazitive Speicherelement 11 ₂ ansteigt und deshalb auch das Ausgangssignal s1(t) ansteigt. Für ein Erzeugen der zweiten Signalwellenform wird das kapazitive Speicherelement 11 ₂ voraufgeladen, um über eine zweite Startspannung zu verfügen, und danach entladen, sodass die Spannung an dem kapazitiven Speicherelement 11 ₂ und daher das Ausgangssignal s1(t) abnimmt. Die erste Startspannung ist geringer als die zweite Startspannung. Gemäß einer Ausführungsform ist die erste Startspannung Null, während die zweite Startspannung der Versorgungsspannung Uref entspricht.
Das Betriebsprinzip des Analogsignalgenerators 1 ist unter Bezugnahme auf die 3A und 3B unten erklärt. Die 3A und 3B zeigen Blockdiagramme, die dem Blockdiagramm aus 2 entsprechen und zeigen ferner Signalpfade durch den ersten und den zweiten Multiplexer 16 ₁, 16 ₂ in unterschiedlichen Betriebsmodi des Analogsignalgenerators 1.
3A zeigt das Betriebsprinzip des Analogsignalgenerators 1 für das Erzeugen der ersten Signalwellenform (mit einer ansteigenden Flanke). Vor Erzeugen der ersten Signalwellenform mit der ansteigenden Flanke wird das kapazitive Speicherelement 11 ₂ während eines ersten Vorauflademodus auf den ersten Startwert durch Verbinden des kapazitiven Speicherelements 11 ₂ mit dem zweiten Versorgungsanschluss 19 über den ersten und den zweiten Multiplexer 16 ₁, 16 ₂ und den optionalen weiteren Widerstand 15 voraufgeladen. In diesem Fall ist die erste Startspannung Null (0). Während des ersten Vorauflademodus steuert die Steuerschaltung 4 den ersten Multiplexer 16 ₁, um den zweiten Eingangsanschluss mit dem Ausgang zu verbinden, und steuert den zweiten Multiplexer 16 ₂, um den Eingang mit den zweiten Ausgang zu verbinden. Die Signalpfade durch die Multiplexer 16 ₁, 16 ₂ während des ersten Vorauflademodus sind in 3A als gepunktete Linien dargestellt.
Nachdem das kapazitive Speicherelement 11 ₂ voraufgeladen wurde, wird die erste Signalwellenform in einem Auflademodus des Analogsignalgenerators 1 durch Verbinden des Eingangs 12 des RC-Glieds 11 mit dem ersten Versorgungsanschluss 18 durch den ersten und den zweiten Multiplexer 16 ₁, 16 ₂ erzeugt. In diesem Betriebsmodus steuert die Steuerschaltung 4 den ersten Multiplexer 16 ₁, um den ersten Eingangsanschluss mit dem Ausgang zu verbinden, und steuert den zweiten Multiplexer 16 ₂, um den Eingang mit dem ersten Ausgang zu verbinden. Die Strompfade durch den ersten und den zweiten Multiplexer 16 ₁, 16 ₂ in diesem Betriebsmodus sind in 3A als gestrichelte Linien dargestellt. In diesem Betriebsmodus wird das kapazitive Speicherelement 11 ₂ durch die Versorgungsspannungsquelle 14 durch den Widerstand 11 ₁ aufgeladen. In diesem Betriebsmodus, in dem das kapazitive Speicherelement 11 ₂ aufgeladen wird, um die erste Signalwellenform zu erzeugen, kann das Ausgangssignal s1(t) wie folgt ausgedrückt werden:
wobei Uref die Versorgungsspannung darstellt, die von der Versorgungsspannungsquelle 14 bereitgestellt ist, t0 die Zeit ist, bei der das RC-Glied 11 mit dem ersten Versorgungsanschluss 18 verbunden wird, R der Widerstandswert des Widerstands 11 ₁ ist, C der Kapazitätswert des kapazitiven Speicherelements 11 ₂ ist und t die Zeitvariable ist.
Unter Bezugnahme auf 1 hängt die Steigung der ansteigenden Flanke von einem Zeitparameter, nämlich der Zeitkonstante τ = RC des RC-Glieds 11 ab. In den Zeichnungen kennzeichnet Tau die Zeitkonstante τ.
3B zeigt das Betriebsprinzip des Analogsignalgenerators 1 für die Erzeugung der zweiten Signalwellenform (mit einer abfallenden Flanke). Bevor die zweite Signalwellenform mit der abfallenden Flanke erzeugt wird, wird das kapazitive Speicherelement 11 ₂ in einem zweiten Vorauflademodus auf die zweite Startspannung durch Verbinden des kapazitiven Speicherelements 11 ₂ mit dem ersten Versorgungsanschluss 18 über den ersten und den zweiten Multiplexer 16 ₁, 16 ₂ und den optionalen weiteren Widerstand 15 voraufgeladen. In diesem Fall entspricht die zweite Startspannung der Versorgungsspannung Uref. In diesem Betriebsmodus steuert die Steuerschaltung den ersten Multiplexer 16 ₁, um den ersten Eingangsanschluss mit dem Ausgang zu verbinden, und steuert den zweiten Multiplexer 16 ₂, um den Eingang mit dem zweiten Ausgang zu verbinden. Die Signalpfade durch die Multiplexer 16 ₁, 16 ₂ während der Voraufladephase sind in 3B als gepunktete Linien dargestellt.
Nachdem das kapazitive Speicherelement 11 ₂ voraufgeladen wurde, wird die zweite Signalwellenform in einem Entladungsmodus des Analogsignalgenerators durch Verbinden des Eingangs 12 des RC-Glieds 11 mit dem zweiten Versorgungsanschluss 19 durch den ersten und den zweiten Multiplexer 16 ₁, 16 ₂ erzeugt. In diesem Betriebsmodus steuert die Steuerschaltung 4 den ersten Multiplexer 16 ₁, um den zweiten Eingangsanschluss mit dem Ausgang zu verbinden, und steuert den zweiten Multiplexer 16 ₂, um den Eingangsanschluss mit dem ersten Ausgang zu verbinden. Die Strompfade durch den ersten und den zweiten Multiplexer 16 ₁, 16 ₂ in diesem Betriebsmodus sind in 3B als gestrichelte Linien dargestellt. In diesem Betriebsmodus wird das kapazitive Speicherelement durch den Widerstand 11 ₁ entladen. In diesem Betriebsmodus, in dem das kapazitive Speicherelement 11 ₂ entladen wird, um die zweite Signalwellenform zu erzeugen, kann das Ausgangssignal s1(t) wie folgt ausgedrückt werden:
wobei Uref die Versorgungsspannung ist, die durch die Versorgungsspannungsquelle 14 bereitgestellt ist, t1 die Zeit ist, bei der das RC-Glied 11 mit dem ersten Versorgungsanschluss 18 verbunden wird, R der Widerstandswert des Widerstands 11 ₁ ist, C der Kapazitätswert des kapazitiven Speicherelements 11 ₂ ist und t die Zeitvariable ist.
4 ist eine schematische Darstellung eines Taktdiagramms des Ausgangssignals s1(t) über die Zeit t. Die Amplitude des Ausgangsignals s1(t) wird auf Uref normalisiert, und die Zeit t wird auf die Zeitkonstante τ normalisiert. In 4 ist eine Sequenz mit einer zweiten Voraufladephase, in der das kapazitive Speicherelement auf die Versorgungsspannung Uref aufgeladen wird, eine zweite Signalwellenform mit einer abfallenden Flanke, die zum Zeitpunkt t1 beginnt, eine erste Vorladephase, in der das kapazitive Speicherelement 11 ₂ entladen wird, und eine erste Signalwellenform mit einer ansteigenden Flanke dargestellt. In der Ausführungsform, die in 4 dargestellt ist, endet die zweite Signalwellenform (mit der abfallenden Flanke), wenn das Ausgangssignal s1(t) auf einen ersten Wert abgefallen ist, der unter 0,5·Uref liegt. Dieser erste Wert liegt zum Beispiel zwischen 0,4·Uref und 0,49·Uref. Die erste Signalwellenform endet, wenn das Ausgangssignal s1(t) einen zweiten Wert erreicht hat, der über 0,5·Uref liegt. Dieser zweite Wert liegt zum Beispiel zwischen 0,51·Uref und 0,6·Uref. Wie aus der untenstehenden Erklärung hervorgeht, ist die erste Signalwellenform mit einer Amplitude von zwischen 0 und etwa 0,5·Uref und die zweite Signalwellenform mit einer Amplitude von zwischen Uref und etwa 0,5·Uref ausreichend, um den Taktgebungsparameter des Analogausgangssignals s1(t) zu bestimmen. Dieser Taktgebungsparameter ist die Zeitkonstante τ (Tau) des RC-Glieds in dieser Ausführungsform. Unter Bezugnahme auf 4 beträgt die Zeit, die erforderlich ist, um eine erste Signalwellenform und eine zweite Signalwellenform zu erzeugen, weniger als 2·τ (zweimal Tau).
In der Ausführungsform, die in 4 dargestellt ist, wird die zweite Signalwellenform vor der ersten Signalwellenform erzeugt. Jedoch stellt dies nur eine Ausführungsform dar. Die Reihenfolge, in der diese zwei Wellenformen erzeugt werden, könnte ebenfalls verändert werden.
5 ist eine schematische Darstellung des Ausgangssignals s1(k) des ADW 3 resultierend aus einer ersten Signalwellenform und aus einer zweiten Signalwellenform des Analogausgangssignals s1(t), das am Eingang des ADW empfangen wurde. In 5 zeigt die Kurve 101 das ADW-Ausgangssignal s1(k), das aus der ersten Signalwellenform mit der ansteigenden Flanke hervorgeht, und die Kurve 102 zeigt das ADW-Ausgangssignal s1(k) des ADW 3, das aus der zweiten Signalwellenform mit der abfallenden Flanke resultiert. Diese Wellenformen werden jeweils als erste ADW-Signalwellenform und als zweite ADW-Signalwellenform bezeichnet. Der ADW ist ein m-bit-ADW, sodass die Signalwerte des ADW-Ausgangssignals zwischen 0 und 2^m – 1 variieren können. Gemäß einer Ausführungsform ist m = 6. In diesem Fall schwanken die Signalwerte zwischen 0 und 63.
Die Zeitskalen der ersten und zweiten ADW-Signalwellenformen aus 5 sind auf τ (Tau) normalisiert und sind so gezeichnet, dass jede bei 0 beginnt (während in dem Analogsignal s1(t) die erste und zweite Wellenform natürlich nacheinander erzeugt werden). Betreffend 5, beginnt die erste ADW-Signalwellenform 101 bei s1(0) = 0 und steigt in Übereinstimmung mit einer exponentiellen Kurve an. Im Fall eines ADW ohne Offset- und Verstärkungsfehler, beginnt die zweite ADW-Signalwellenform bei s1(0) = 2^m – 1 und fällt in Übereinstimmung mit einer exponentiellen Wellenform ab. Im Fall eines nichtidealen ADW, also im Fall eines ADW mit zumindest einem von einem Offset-Fehler und einem Verstärkungsfehler, beginnt die zweite Signalwellenform bei einem Wert s1(0), der im Idealfall nahe dem Startwert s1(0) liegt.
Die Steuerschaltung 4 ist so konfiguriert, dass sie die Zeitkonstante τ = RC ausgehend von Signalwerten des ADW-Ausgangssignals s1(k) in der ersten AC-Signalwellenform und der zweiten AC-Signalwellenform bestimmt. Dafür steuert die Steuerschaltung 4 zuerst den Analogsignalgenerator 1, damit dieser eine Signalsequenz mit einer ersten Signalwellenform und einer zweiten Signalwellenform, wie in 4 dargestellt, erzeugt. Zu Erklärungszwecken wird angenommen, dass die Zeitdauer, über die die erste Signalwellenform erzeugt wird, gleich die Zeit ist, während der die zweite Signalwellenform erzeugt wird, sodass das Erzeugen der ersten Signalwellenform dann beginnt, wenn der Kondensator 11 ₂ vollständig auf 0 entladen wurde und dass das Erzeugen der zweiten Signalwellenform dann beginnt, wenn der Kondensator 11 ₂ vollständig auf eine Spannung aufgeladen wurde, die der Versorgungsspannung Uref entspricht. Die Steuerschaltung berechnet dann einen Mittelwert s1_m basierend auf dem Ausgangssignal s1(k) des ADW 3 während der ersten Zeitspanne, wenn die erste Signalwellenform erzeugt wird und während der zweiten Zeitspanne, wenn die zweite Signalwellenform erzeugt wird. Das heißt, dass die Steuerschaltung den Mittelwert basierend auf den Signalwerten des Ausgangssignals s1(k) errechnet, das eine Sequenz mit der ersten Signalwellenform und der zweiten Signalwellenform, wie in 4 dargestellt, umfasst.
Wird ein ADW 3 ohne Offset- und Verstärkungsfehler verwendet, ist das Ergebnis dieser Berechnung ein Digitalwert, der einem Digitalwert entspricht, der dann erhalten wird, wenn ein Eingangssignal von 0,5·Uref an den Eingang des ADW angelegt wird. Wenn zum Beispiel ein 6-Bit-ADW mit einem maximalen Ausgangswert von 64 verwendet wird, wäre der berechnete Mittelwert 32. Dieser Mittelwert ist in 5 als Kurve 103 dargestellt. Wenn jedoch der ADW einen Offset- und/oder einen Verstärkungsfehler umfasst, wird der berechnete Mittelwert gegenüber dem idealen Mittelwert, wie z.B. durch Kurve 104 in 4 dargestellt, verschoben. Dieser Offset beeinflusst jedoch nicht die Berechnung der Zeitkonstante τ (Tau), wie nachfolgend erklärt wird.
Wurde der Mittelwert s1_M berechnet, berechnet die Steuerschaltung 4 die Zeitspanne T_τ zwischen dem Anfang einer der ersten und der zweiten ADW-Signalwellenform und dem Zeitpunkt, an dem die entsprechende Wellenform den berechneten Mittelwert s1_M erreicht.
Gemäß einer Ausführungsform umfasst ein Berechnen der Zeitspanne T_τ ein Berechnen von vier Zeitspannen. In der ersten Signalwellenform 101 wird eine erste Zeitspanne und eine zweite Zeitspanne berechnet. Die erste Zeitspanne T_τ1 ist die Zeitspanne zwischen dem Zeitpunkt, ab dem die erste Signalwellenform beginnt (dies ist in der vorangegangenen Erklärung der
Zeitpunkt t0) und einem Zeitpunkt, wenn die erste Signalwellenform 101 den Höchstwert erreicht, der kleiner ist, als der berechnete Mittelwert s1_M. Die zweite Zeitspanne T_τ2 ist die Zeitspanne zwischen dem Zeitpunkt, ab dem die erste Signalwellenform beginnt und einem Zeitpunkt wenn die erste Signalwellenform 101 den kleinsten Wert erreicht, der größer ist als der berechnete Mittelwert s1_M. In der zweiten Signalwellenform 102 wird eine dritte Zeitspanne und eine vierte Zeitspanne berechnet. Die dritte Zeitspanne T_τ3 ist die Zeit zwischen dem Zeitpunkt, ab dem die zweite Signalwellenform beginnt (dies ist in der vorangegangenen Erklärung der Zeitpunkt t1), und einem Zeitpunkt, wenn die zweite Signalwellenform 102 den kleinsten Signalwert erreicht, der größer ist als der berechnete Mittelwert s1_M. Die vierte Zeitspanne T_τ4 ist die Zeitspanne zwischen dem Zeitpunkt, ab dem die zweite Signalwellenform beginnt, und einem Zeitpunkt, wenn die zweite Signalwellenform 102 den höchsten Signalwert erreicht, der kleiner ist als der berechnete Mittelwert s1_M. Die Zeitspanne T_τ ist als Mittelwert der vier Zeitspannen berechnet, sodass:
Ausgehend von dieser Zeitspanne T_τ kann die Zeitkonstante wie folgt berechnet werden:
Es kann gezeigt werden, dass die durch dieses Verfahren erhaltene Zeitkonstante τ (Tau) von einem Offset- oder Verstärkungsfehler des ADW unabhängig ist. Die Division von T_τ durch In(0,5) in der Gleichung (3) kann auf einfache Art durch Heranziehen der Gleichungen (1) und (2) erklärt werden. In beiden Fällen, im Fall der ersten Signalwellenform und im Fall der zweiten Signalwellenform, ist In(0,5)·τ die Zeitspanne zwischen dem Beginn der entsprechenden Signalwellenform und dem Zeitpunkt wenn die entsprechende Signalwellenform 0,5·Uref beträgt, d.h.
0,5·Uref ist der Mittelwert der Summe der Signalwerte der ersten Signalwellenform nach Gleichung (1) und der Signalwerte der zweiten Signalwellenform nach Gleichung (2). Dieser Mittelwert wird durch den berechneten Mittelwert s1_M, der in 5 als Kurve 104 dargestellt ist, wiedergegeben. In Gleichung (5) bezeichnet u_OFFSET einen Offset-Fehler und g bezeichnet eine Verstärkung des ADW. Wie aus Gleichung (5) hervorgeht, ist die Berechnung der Zeitkonstante τ unabhängig von Offset und Verstärkung.
6 stellt eine erste Ausführungsform eines Digitalsignalgenerators 2 dar, der durch die Steuerschaltung 4 gesteuert wird, um ein Digitalausgangssignal s2(k) in Übereinstimmung mit der Zeitkonstante τ des Analogsignalgenerators 1 zu erzeugen. Bezugnehmend auf 6 umfasst der Digitalsignalgenerator 2 ein Register 21, einen Multiplikator 22 und einen Addierer 23. Ein Ausgang des Addierers 23 wird an den Eingang des Registers 21 rückgekoppelt. Ein Ausgang des Registers 21 ist mit dem Multiplikator 22 verbunden, der den Ausgang des Registers 21 mit einem konstanten Signalwert r multipliziert. Der Addierer 23 addiert einen konstanten Wert 2·u_STOP/(1 + a) mit dem Ausgangssignal des Registers. Ein Startwert u_START des Registers 21, der konstante Wert r und der konstante Wert 2·u_STOP/(1 + a), die zu dem Ausgangssignal des Multiplikators 22 addiert wurden, werden von der Steuerschaltung 4 in 6 empfangen. In 6 stellen die Signale S42₁, S42₂, S42₃ Untersignale des Steuersignals S42 der Steuerschaltung 4 dar, wobei diese Untersignale die Signalparameter umfassen.
Ein Digitalsignalgenerator 2 aus 6 wird wie folgt getaktet betrieben: In einem ersten Taktzyklus, der als Initiationszyklus bezeichnet werden kann, wird der Startwert u_START in das Register 21 gespeist. In einem zweiten Taktzyklus wird der in dem Register 21 gespeicherte Wert mit dem konstanten Wert r multipliziert, der konstante Wert 2·u_STOP/(1 + a) wird zu dem durch die Multiplikation erhaltenen Wert addiert, und das Ergebnis wird in dem Register 21 gespeichert. Die Operationen, die in dem zweiten Taktzyklus ausgeführt werden, werden in jedem der darauffolgenden Taktzyklen wiederholt, d.h. das Verfahren der Multiplikation der Konstante des Registers 21 mit r, das Addieren des konstanten Werts 2·u_STOP/1 + a mit dem Ergebnis des Multiplikationsvorgangs und ein Rückkoppeln des Ausgangssignals des Addierers 23 in das Register 21 wird in jedem der Taktzyklen nach dem zweiten Taktzyklus wiederholt.
Die Parameter, die dem Digitalsignalgenerator 2 seitens der Steuerschaltung 4 bereitgestellt werden, sind wie folgt:
wobei τ die berechnete Zeitkonstante ist und T2 die Dauer einer Taktzeitperiode des Digitalsignalgenerators ist. Die Taktzeitperioden des Digitalsignalgenerators 2 sind mit den Taktzeitperioden des ADW 3 synchronisiert. Dafür erhalten, unter Bezugnahme auf 1, der ADW und der Digitalsignalgenerator dasselbe Taktsignal CLK von einem Taktgenerator (nicht in 1 dargestellt).
Der Startwert u_START und der Stoppwert u_STOP sind unterschiedlich, abhängig davon, ob eine ansteigende Flanke des Digitalausgangssignals s2(k) oder eine abfallende Flanke des Digitalausgangssignals s2(k) erzeugt werden soll. Im Fall einer ansteigenden Flanke:
Im Fall einer abfallenden Flanke: u_START = 1 u_STOP = 0
Nachdem das Kalibrierungsverfahren durchgeführt wurde, ist die Steuerschaltung 4 so konfiguriert, dass sie den Analogsignalgenerator 1 und den Digitalsignalgenerator 2 synchron steuert, um Ausgangssignale mit entsprechenden Wellenformen zu erzeugen, z.B. steuert die Steuerschaltung 4 den Analogsignalgenerator 1 und den Digitalsignalgenerator, um die Analog- und Digitalausgangssignale s1(t), s2(k) mit entsprechenden Wellenformen zu erzeugen. Beispielsweise steuert die Steuerschaltung 4 den Analogsignalgenerator 1, um das Analogausgangssignal s1(t) mit der ersten Signalwellenform mit einer ansteigenden Flanke zu erzeugen, und steuert synchron dazu den Digitalsignalgenerator 2, um das Digitalausgangssignal s2(k) mit einer ansteigenden Flanke zu erzeugen. Der Analogsignalgenerator 1 und der Digitalsignalgenerator 2 können wie hierin zuvor erklärt durch die Steuersignale S41, S42, die von der Steuerschaltung 4 bereitgestellt werden, gesteuert werden. Das Analogausgangssignal s1(t) des Analogsignalgenerators 1 und das Digitalausgangssignal s2(k) weisen dasselbe Zeitverhalten auf, da der Digitalsignalgenerator 2 unter Verwendung der Zeitkonstante des Analogsignalgenerators 1 kalibriert wurde. Wenn der ADW 3 ein idealer ADW ist, der keinen Offset- und der keinen Verstärkungsfehler beinhaltet, entspricht das Digitalausgangssignal s1(k) des ADW 3 dem Digitalausgangssignal s2(k) des Digitalsignalgenerators. Wenn jedoch der ADW 3 nichtideal ist und entweder einen Offset- oder einen Verstärkungsfehler umfasst, kann das Digitalausgangssignal s2(k) des Digitalsignalgenerators 2 dazu verwendet werden, um den in dem ADW auftretenden Fehler zu bestimmen und kann dazu verwendet werden, um den ADW 3 zu kalibrieren.
Die Signalerzeugungsschaltung aus 1 kann auf viele verschiedene Arten ausgeführt werden. Gemäß einer Ausführungsform werden der Analogsignalgenerator 1, der Digitalsignalgenerator 2, die Steuerschaltung 4 und der ADW 3 in einem gemeinsamen Halbleiterchip implementiert. Gemäß einer weiteren Ausführungsform wird die Steuerschaltung 4 in einem Halbleiterchip ausgeführt, und die anderen Komponenten der Signalerzeugungsschaltung werden in einem weiteren Halbleiterchip ausgeführt. Die Steuerschaltung 4 kann mit einem Mikroprozessor, einer CPU oder sogar als eine ASIC (anwendungsspezifische integrierte Schaltung) ausgeführt werden.
Die Blockdiagramme des Analogsignalgenerators aus 2 und des Digitalsignalgenerators aus 6 stellen die Funktionalität dieser Signalgeneratoren dar und nicht ihre spezifische Implementierung. Diese Signalgeneratoren können auf viele verschiedene Arten unter Verwendung von konventionellen integrierten oder diskreten Schaltungsvorrichtungen ausgeführt werden.
7 stellt eine Ausführungsform einer Testschaltung zum Testen eines Analog-zu-Digital-Wandlers (ADW) dar. Die Testschaltung umfasst einen Analogsignalgenerator 5 mit einem Ausgang und ist konfiguriert, um ein Ausgangssignal s5(t) in Übereinstimmung mit einem Taktgebungsparameter an dem Ausgang zu erzeugen. Die Testschaltung umfasst ferner einen zu testenden ADW 7. Der ADW 7 umfasst einen Eingang, der mit dem Ausgang des Analogsignalgenerators 5 verbunden ist, und einen Ausgang. Der ADW 7 ist konfiguriert, um ein erstes Digitalausgangssignal S7(k) in Abhängigkeit von dem Analogeingangssignal s5(t) zu erzeugen. Die Testschaltung umfasst weiters einen konfigurierbaren Digitalsignalgenerator 6 mit einem Ausgang und ist konfiguriert, um ein zweites Digitalausgangssignal in Übereinstimmung mit dem Taktgebungsparameter des Analogausgangssignals S5(t) zu erzeugen. Der Digitalsignalgenerator ist so konfiguriert, dass er zumindest ein Abgleichsignal S83 empfängt, und ist so konfiguriert, dass er zumindest eines von einem Offset oder einer Amplitude des Digitalausgangssignals s6(k) in Abhängigkeit von dem zumindest einen Abgleichsignal abgleicht. Eine Evaluierungsschaltung 8 empfängt das erste Digitalausgangssignal s7(k) von dem ADW und das zweite Digitalausgangssignal s6(k) von dem Digitalsignalgenerator 6. Die Evaluierungsschaltung 8 ist so konfiguriert, dass sie das erste Digitalsignal s7(k) und das zweite Digitalsignal s6(k) vergleicht, und ist so konfiguriert, dass sie zumindest einen Fehlerparameter des ADW 7 basierend auf dem Vergleich bestimmt.
Der Analogsignalgenerator 5, der so konfiguriert ist, um das Analogausgangssignal s5(t) in Übereinstimmung mit einem Taktgebungsparameter zu erzeugen, kann wie der Analogsignalgenerator 1 ausgeführt werden, was unter Bezugnahme auf 1 und 2 erklärt ist. Der Analogsignalgenerator 5 empfängt ein Steuersignal S81 von der Evaluierungsschaltung 8. Dieses Steuersignal S81 kann dem Steuersignal S41, das in Anlehnung auf 1 und 2 erklärt ist, entsprechen und dient der Steuerung des Analogsignalgenerators 5 zur Erzeugung des Ausgangssignals s5(t) entweder mit einer ersten Signalwellenform mit einer ansteigenden Flanke oder einer zweiten Signalwellenform mit einer abfallenden Flanke.
Der Taktgebungsparameter in Übereinstimmung zu der der Digitalsignalgenerator 6 das zweite Digitalsignal s6(k) erzeugt, ist von Signalparametern S82 abhängig, die von der Evaluierungsschaltung 8 empfangen werden. Die Evaluierungsschaltung 8 kann eine Steuerschaltung entsprechend der Steuerschaltung 4, die hierin zuvor unter Bezugnahme auf 1 bis 6 erklärt ist, umfassen. Diese Steuerschaltung, die in der Evaluierungsschaltung 8 inkludiert ist, ist in einem Kalibrierungsablauf so konfiguriert, dass sie den Taktgebungsparameter des Analogausgangssignals s5(t) basierend auf dem ersten Digitalsignal s7(k) bestimmt und dass sie die Signalparameter S82 in Übereinstimmung mit dem Verfahren, das hierin zuvor bezugnehmend auf 1 bis 6 erklärt wurde, einstellt. Betreffend die hierin zuvor bereitgestellte Erklärung, kann der Signalparameter S82 variieren, abhängig davon, ob ein Analogsignal s5(t) und ein entsprechendes zweites Digitalsignal s6(k) mit einer ersten Signalwellenform oder mit einer zweiten Signalwellenform erzeugt werden.
8 stellt eine Ausführungsform des Digitalsignalgenerators 6 dar. Der Signalgenerator umfasst eine Signalerzeugungseinheit 60, die wie der Signalgenerator 2 aus 6 ausgeführt wird und ein Register 61, einen mit dem Register 61 nachgelagert verbundenen Multiplikator 62 und einen mit dem Multiplikator 62 nachgelagert verbundenen Addierer 63. Ein Ausgang des Addierers 63 wird an den Eingang des Registers 61 rückgekoppelt. Der Signalgenerator 6 empfängt drei Signalparameter S82₁, S82₂, S82₃, die jeweils den Signalparametern S42₁, S42₂, S42₃ entsprechen, welche mit Bezugnahme auf 6 erklärt sind. Der erste und dritte Signalparameter S82₁, S82₃ können auf eine Weise modifiziert werden, die in größerem Detail hierin nachfolgend erklärt ist. Ein modifizierter erster Signalparameter S82₁', der von dem ersten Signalparameter S82₁ abhängt, wird von dem Register 61 empfangen, und ein modifizierter dritter Signalparameter S82₃', der von dem dritten Signalparameter S82₃ abhängt, wird von dem Addierer 63 empfangen.
Die Signalerzeugungseinheit 60 erzeugt ein Digitalausgangssignal s6₁(k), in Abhängigkeit von dem ersten, zweiten und dritten Signalparameter S82₁, S82₂, S82₃. Dieses Ausgangssignal s6₁(k), ist wie das hierin zuvor erklärte Digitalsignal s2(k) ein Taktsignal, das seinen Signalwert mit jedem Taktzyklus ändert. Der Taktzyklus wird von einem externen Taktsignal CLK (schematisch in 7 dargestellt) definiert, das von dem Digitalsignalgenerator 6 und dem ADW 7 empfangen wird.
Der Analogsignalgenerator 5 und der Digitalsignalgenerator 6 können synchronisiert werden, um das Analogausgangssignal s5(t) und das Digitalsignal s6₁(k) entweder mit der ersten Signalwellenform oder mit der zweiten Signalwellenform zu erzeugen, sodass ein Analogsignal s5(t) und ein Digitalsignal s6₁(k) mit demselben Taktverhalten erzeugt werden, die zum selben Zeitpunkt beginnen. Der Digitalsignalgenerator 6 aus 8 sendet zwei Digitalsignale aus, nämlich das Digitalsignal s6₁(k) (im Folgenden als erstes Digitalsignal bezeichnet) wie von der Signalerzeugungseinheit 60 erzeugt und ein zweites Digitalsignal s6₂(k), das eine modifizierte (eingestellte) Version des ersten Digitalausgangssignals s6₁(k) ist. Zur Erzeugung des zweiten Digitalausgangssignals s6₂(k) von dem ersten Digitalausgangssignal s6₁(k), umfasst der Digitalsignalgenerator 6 eine Einstellschaltung. Die Einstellschaltung ist so konfiguriert, dass sie zumindest eines von einer Amplitude und von einem Offset des zweiten Digitalausgangssignals s6₂(k) einstellt.
Bezugnehmend auf 8 empfängt eine erste Einstelleinheit 64 das erste Digitalsignal S6₁(k). Diese erste Einstelleinheit 64 dient dazu, die Amplitude des zweiten Ausgangssignals s6₂(k) auf die Amplitude des ADW-Ausgangssignals s7(k) einzustellen. Das Betriebsprinzip dieser ersten Einstelleinheit 64 ist unter Bezugnahme auf 9 unten erklärt.
Zu Erklärungszwecken wird angenommen, dass die Signalerzeugungseinheit 60 das erste Ausgangssignal s6₁(k) als eine Sequenz von digitalen Worten (Codes) mit einer Länge von q Bits erzeugt, worin die Werte der einzelnen digitalen Worte zwischen 0 und 1 betragen, spezifisch zwischen 0 und 1 – 2^–q. Zu Erklärungszwecken wird ferner angenommen, dass der ADW 7 ein p-Bit-ADW ist, sodass das erste Digitalausgangssignal s7(k) eine Sequenz von digitalen Worten (Codes) umfasst, von denen jedes ein p-Bit aufweist, worin p ≤ q ist. Die Signalwerte der einzelnen digitalen Worte des ersten Ausgangssignals s7(k) liegen zwischen 0 und 2^p – 1. Um die Amplitude des Digitalsignals s6₁(k), die zwischen 0 und 1 liegt, an die Amplitude des ADW-Digitalausgangssignals s7(k), das zwischen 0 und 2^p – 1 liegt, anzupassen, kann die erste Einstelleinheit 64 einfach eine Bit-Verschiebungsoperation wie in 9 dargestellt, durchführen. In 9 bezeichnet s61(i) ein willkürliches digitales Wort der Sequenz von digitalen Worten, die von dem Digitalsignal s6₁(k) repräsentiert werden. In der in 9 dargestellten Ausführungsform, ist q = 8. Das in 9 dargestellte binäre digitale Wort ist 0,110110012, was einem Dezimalwert von 0,84765625₁₀ (= 1·2^–1 + 1·2^–2 + 0·2^–3 + 1·2^–4 + 1·2^–5 + 0·2^–6 + 0·2^–7 + 1·2^–8) entspricht.
Der entsprechende Digitalcode des zweiten Ausgangssignals s62(i) wird einfach durch Verschieben der Kommastelle für q-Positionen nach rechts erhalten, wobei in der in 9 dargestellten Ausführungsform q = 4 ist. Das resultierende digitale Wort ist 1101, 10012, was dem Dezimalwert 13,5625 (= 1·2³ + 1·2² + 0·2¹ + 1·2⁰ + 1·2^–1 + 0·2^–2 + 0·2^–3 + 1·2^–4) entspricht. Die Bit-Verschiebungsoperation, die in Anlehnung an 9 erklärt ist, wird von der ersten Einstelleinheit 64 durchgeführt. Der Parameter p wird von einem ersten Einstellparameter S83₁ definiert, den die erste Einstelleinheit 64 von der Evaluierungseinheit 8 empfängt. Dieser Parameter p ist von dem spezifischen ADW-Typ 7, der getestet werden soll, abhängig.
Bezugnehmend auf 8 umfasst die Einstellschaltung ferner eine zweite Einstelleinheit 65, die so konfiguriert ist, dass sie ein Offset des zweiten Ausgangssignals s6₂(k) einstellt. Die zweite Einstelleinheit 65 ist mit der ersten Einstelleinheit 64 nachgelagert verbunden und so konfiguriert, dass sie einen zweiten Einstellparameter S83₂ zu dem Ausgangssignal der ersten Einstelleinheit 64 hinzufügt. Der zweite Einstellparameter S83₂ stellt einen Offset des ADW 7 dar.
Bezugnehmend auf 8 umfasst die Einstellschaltung ferner eine optionale dritte Einstelleinheit 66 (als gestrichelte Linien dargestellt), die einen dritten Einstellparameter S83₃ von der Evaluierungsschaltung 8 empfängt. Der dritte Einstellparameter S83₃ kann einen oder zwei verschiedene Parameterwerte annehmen, nämlich 0 oder 0,5. Dieser Wert ist von dem ADW-Typ 7, der getestet werden soll, abhängig. Wenn der ADW 7 ein ADW vom Typ eines „Riser mit tatsächlicher Null“ ist, ist der dritte Einstellparameter S82₃ 0,5·LSB, während der dritte Einstellparameter S82₃ gleich 0 ist, wenn der ADW 7 ein ADW vom Typ eines „Riser ohne tatsächliche Null“ ist.
Während in der Ausführungsform aus 8 die dritte Einstelleinheit 66 der zweiten Einstelleinheit 65 nachgelagert ist, können die Positionen der zweiten und dritten Einstelleinheiten 65, 66 ebenfalls verändert werden, sodass die zweite Einstelleinheit 65 der dritten Anpassungseinheit 66 nachgelagert wäre.
Unter Bezugnahme auf 8 empfängt eine vierte Einstelleinheit 67 einen vierten Einstellparameter S83₄ von der Evaluierungsschaltung 8. Der vierte Einstellparameter 82 ₄ stellt einen Verstärkungsfehler des ADW 7 dar und multipliziert das erste Parametersignal S82₁, das einen Startwert des Registers 61 darstellt und das zweite Parametersignal S82₃ mit dem vierten Einstellparameter S83₄. Die vierte Einstelleinheit 67 umfasst einen ersten Multiplikator 67 ₁, der das erste Parametersignal S82₁ mit dem vierten Einstellparameter S83₄ multipliziert und einen zweiten Multiplikator 67 ₂, der das dritte Parametersignal S82₃ mit dem vierten Einstellparameter S82₄ multipliziert.
10 stellt eine Ausführungsform der Evaluierungsschaltung 8 dar. Die Evaluierungsschaltung aus 8 umfasst eine Steuereinheit 81, die der Steuereinheit 4 aus 1 entsprechen kann und die das ADW-Digitalausgangssignal s7(k) und das erste Digitalausgangssignal s6₁(k) des Digitalsignalgenerators 6 empfängt und die das Steuersignal S81, das von dem Analogsignalgenerator 5 empfangen wird und die Signalparameter S82 (dies umfasst auch Subparameter S82₁, S82₂, S82₃) erzeugt, um den Analogsignalgenerator 5 und den Digitalsignalgenerator 6 zu steuern.
Die Evaluierungsschaltung 8 umfasst ferner eine Einstellschaltung 812, die das ADW-Ausgangssignal S7(k) und das erste Digitalausgangssignal S6₁(k) (wie dargestellt) oder das zweite Digitalausgangssignal S6₂(k) (nicht dargestellt) empfängt und die so konfiguriert ist, dass sie das Abgleichsignal S83 (mit dem Subsignal S83₁–S83₄, dargestellt in 8) erzeugt.
Neben einem Offset- und einem Verstärkungsfehler kann ein ADW, wie ein ADW 7 aus 7, Nichtlinearitäten umfassen. Die Nichtlinearitäten, die auftreten können, sind in 11 dargestellt. 11 stellt die Übertragungskennlinie eines idealen ADW, welcher ein ADW ist, der keinen Nichtlinearitäten ausgesetzt ist und die Übertragungskennlinie eines ADW, der Nichtlinearitäten ausgesetzt ist, dar. Die Übertragungskennlinie des idealen ADW ist als durchgehende Linie in 11 dargestellt, während die Übertragungskennlinie des nichtidealen ADW als gepunktete Linie in 11 dargestellt ist. Bezüglich 11 zeigt die Übertragungskennlinie eines ADW das Ausgangssignal des ADW, wie das Ausgangssignal s7(k) des ADW 7 aus 7, in Abhängigkeit von dem Eingangssignal, wie dem Analogeingangssignal s5(t) aus 7. Die Übertragungskennlinie umfasst eine Vielzahl von Stufen, wobei die einzelnen Stufen dieselbe Höhe aufweisen. In einem idealen ADW weisen die einzelnen Stufen dieselbe Breite auf, wobei die Breite von der Auflösung des ADW abhängt. Im Allgemeinen ist die Stufenbreite von dem maximalen Ausgangssignal geteilt durch 2^p vorgegeben, wobei p die Länge der digitalen Worte des ADW-Ausgangssignals s7(k) ist. In einem ADW, der Nichtlinearitäten ausgesetzt ist, kann die Breite der einzelnen Stufen variieren. Diese Variation in der Stufenbreite resultiert in zwei unterschiedlichen Fehlern, bekannt als differenzieller Nichtlinearitäts-(DNL)-Fehler und integraler Nichtlinearitäts-(INL)-Fehler. Jede Stufe der Übertragungskennlinie hat einen mit ihr verbundenen INL- und DNL-Fehler. Der INL-Fehler ist die Differenz zwischen dem Eingangssignalwert, bei dem die Umwandlung der idealen Übertragungskennlinie auftritt und dem Eingangssignalwert, bei dem die entsprechende Transition der nichtidealen Übertragungskennlinie auftritt. Der maximale INL-Fehler, der in der Übertragungskennlinie auftritt, ist der INL-Fehler des ADW. Der DNL-Fehler ist die Differenz zwischen der Breite einer Stufe der idealen Übertragungskennlinie und der Breite der entsprechenden Stufe der nichtidealen Übertragungskennlinie. Der maximale DNL-Fehler, der in der Übertragungskennlinie auftreten kann, ist der DNL-Fehler des ADW.
Bezüglich der obigen Erklärung kann die Evaluierungsschaltung 8 so konfiguriert werden, dass der Analogsignalgenerator 5 ein Analogsignal s5(t) mit einem vorgegebenen Taktgebungsparameter und mit entweder einer abfallenden oder ansteigenden Flanke erzeugt und, dass der Digitalsignalgenerator 6 das entsprechende Digitalausgangssignal s6₁(k), s6₂(k) mit einem entsprechenden Taktgebungsparameter erzeugt. Insbesondere das zweite Ausgangssignal s6₂(k) ist nicht nur von dem Taktgebungsparameter abhängig, sondern beim Erzeugen des zweiten Ausgangssignals s6₂(k) berücksichtigt der Digitalsignalgenerator 6 bereits die Auflösung des ADW 7 in der ersten Einstelleinheit 64, den Offset des ADW 7 in der zweiten Einstelleinheit 65, den ADW-Typ 7 (Riser mit tatsächlicher Null oder Riser ohne tatsächliche Null) in der optionalen dritten Einstelleinheit 66 und die Verstärkung des ADW 7 in der vierten Einstelleinheit 67 ₁, 67 ₂. Das zweite Ausgangssignal s6₂(k) entspricht deshalb dem Ausgangssignal s7(k) des ADW in jenen Fällen, in denen der ADW einen Offset- und einen Verstärkungsfehler aufweist, jedoch frei von INL- und DNL-Fehlern ist. Somit können durch ein angemessenes Evaluieren des zweiten Ausgangssignals s6₂(k) des Digitalsignalgenerators und des Ausgangssignals s7(k) des ADW 7 die INL- und DNL-Fehler des ADW bestimmt werden. Dafür umfasst die Evaluierungsschaltung 8 eine Testeinheit 83. Die Testeinheit 83 empfängt das ADW-Ausgangssignal s7(k), die ersten und zweiten Ausgangssignale s6₁(k), S6₂(k) des Digitalsignalgenerators 6 und ein Stufensignal T[s6(k)].
Das Stufensignal wird von einem Stufendetektor in dem Digitalsignalgenerator 6 bereitgestellt. Der Stufendetektor empfängt das erste Ausgangssignal s6₁(k) und das zweite Ausgangssignal s6₂(k) und detektiert, wann immer der Signalwert, der von s6₂(k) dargestellt wird, um 1 erhöht wird. Bezüglich 9 umfasst jedes Datenwort, das von s6₂(k) dargestellt wird, einen Integer-Teil (der Teil vor der Kommastelle) und einen Non-Integer-Teil (der Teil hinter der Kommastelle). Der Stufendetektor 68 detektiert Veränderungen des LSB des Integer-Teils, was bedeutet, dass das Bit, das 2⁰ repräsentiert, verändert wird. s6₂(j) sei ein Datenwort, bei dem sich der LSB ändert, dann ist das Ausgangssignal des Stufendetektors 68 der entsprechende Signalwert des ersten Ausgangssignals s6₁(k), das s6₁(j) ist. Beispielsweise wenn s6₂(j) = 1011,0000 ist, dann ist der entsprechende Datenwortausgang seitens des Stufendetektors 68 0,10110000. Der Ausgang T(k) des Stufendetektors 68 ist so lange konstant, bis eine nächste Veränderung des LSB des Integer-Teils von s6₂(k) auftritt.
In diesem Modus erzeugt der Analogsignalgenerator das Analogsignal s5(t) entweder mit einer ansteigenden oder einer abfallenden Flanke. Nur für Erklärungszwecke wird angenommen, dass das Analogsignal s5(t) eine ansteigende Flanke hat. In diesem Fall ist das ADW-Ausgangssignal s7[k] eine Sequenz von Datenworten, die jeweils eine Länge von p-Bit aufweisen. Gemäß einer Ausführungsform wird mit jedem Taktzyklus des Taktsignals CLK ein neues Datenwort von dem ADW ausgegeben. Da sich das Analogsignal s5(k) erhöht, erhöht sich auch der durch die Datenworte ausgedrückte Signalwert. Die Geschwindigkeit, mit der der Wert ansteigt, die die Geschwindigkeit ist, mit der sich das LSB der Datenworte ändert, ist von der Steigung des Analogsignals s5(t) abhängig.
Die Testschaltung 83 empfängt das ADW-Ausgangssignal s7(k) und detektiert die Zeitpunkte, wenn sich das LSB der Datenworte ändert, was immer dann geschieht, wenn das Datenwort erhöht wird. Die Testschaltung 83 empfängt außerdem das erste Ausgangssignal s6₁(k) und das Stufensignal T(k). j sei der Zeitpunkt, an dem sich das LSB des Datenworts s7(k) ändert, dann stellt s6₁(j) das Eingangssignal des ADW zu diesem Zeitpunkt dar und T(j) ist das korrekte (ideale) Eingangssignal des ADW, bei dem die Änderung des LSB hätte auftreten sollen. Ausgehend von diesen drei Werten kann der INL-Fehler und/oder der DNL-Fehler bestimmt werden.
Es ist anzumerken, dass Merkmale, die in Verbindung mit einer der Figuren erklärt wurden, mit Merkmale aus anderen Figuren kombiniert werden können, solange einander diese Merkmale nicht gegenseitig ausschließen, sogar wenn dies hierin zuvor nicht ausdrücklich offenbart wurde.

Claims

Signalerzeugungsschaltung, umfassend: einen Analogsignalgenerator (1), der konfiguriert ist, um ein Analogausgangssignal (s1(t)) in Übereinstimmung mit einem Taktgebungsparameter zu erzeugen; einen Analog-zu-Digital-Wandler (ADW) (3), umfassend einen Eingang, der konfiguriert ist, um das Analogausgangssignal (s1(t)) zu empfangen, wobei der ADW konfiguriert ist, um an einem Ausgang eine Sequenz von Signalwerten in Abhängigkeit vom am Eingang empfangenen Analogausgangssignal (s1(t)) zu erzeugen; konfigurierbarer Digitalsignalgenerator (2), der konfiguriert ist, um ein Digitalausgangssignal (s2(k)) in Übereinstimmung mit an einem Steuereingang empfangenen Signalparametern zu erzeugen; eine Steuerschaltung (4), umfassend einen Eingang, der mit dem Ausgang des ADW verbunden ist, einen ersten Steuerausgang, der mit einem Steuereingang des Analogsignalgenerators (1) verbunden ist, und einen zweiten Steuerausgang, der mit einem Steuereingang des Digitalsignalgenerators (2) verbunden ist, wobei die Steuerschaltung (4) in einem Kalibrierungsablauf konfiguriert ist, sodass der Analogsignalgenerator (1) ein Analogausgangssignal (s1(t)) erzeugt, um den Taktgebungsparameter des Analogausgangssignals (s1(t)) basierend auf dem am Eingang der Steuerschaltung (4) empfangenen Ausgangssignal des ADW (3) zu bestimmen und Signalparameter des Digitalsignalgenerators (2) in Abhängigkeit vom bestimmten Taktgebungsparameter des Analogsignalgenerators (1) einzustellen.
Signalerzeugungsschaltung nach Anspruch 1, worin der Analogsignalgenerator (1) konfiguriert ist, um das Ausgangssignal (s1(t)) mit einer ersten Signalwellenform oder mit einer zweiten Signalwellenform, jeweils in Übereinstimmung mit dem Taktgebungsparameter und in Abhängigkeit von einem von der Steuerschaltung (4) am Steuereingang empfangenen Steuersignal, zu erzeugen, worin die Steuerschaltung (4) im Kalibrierungsablauf konfiguriert ist, damit der Analogsignalgenerator (1) das Ausgangssignal (s1(t)) mit der ersten Signalwellenform zumindest einmal erzeugt und der Signalgenerator (1) das Ausgangssignal (s1(t)) mit der zweiten Signalwellenform zumindest einmal erzeugt.
Signalerzeugungsschaltung nach Anspruch 2, worin die Steuerschaltung (4) in dem Kalibrierungsablauf konfiguriert ist, um einen Durchschnittswert der Ausgangswerte des ADW (3) während zumindest einer Zeitspanne, wenn der Analogsignalgenerator (1) die erste Signalwellenform erzeugt, und während zumindest einer zweiten Zeitspanne, wenn der Analogsignalgenerator (1) die zweite Signalwellenform erzeugt, zu berechnen, ferner zumindest eine der ersten Signalwellenform und der zweiten Signalwellenform zu erzeugen und eine Zeitspanne zwischen dem Beginn der zumindest einen ersten oder zweiten Signalwellenform und einem Zeitpunkt, wenn die zumindest eine erste oder zweite Signalwellenform den Durchschnittswert erreicht, zu bewerten, den Taktgebungsparameter abhängig von der Zeitspanne zu erzeugen.
Signalerzeugungsschaltung nach einem der vorhergehenden Ansprüche, worin der Analogsignalgenerator (1) Folgendes umfasst: ein RC-Glied mit einem Widerstand (11 ₁) und einem Kondensator (11 ₂), die in Serie geschaltet sind, worin das Ausgangssignal des Analogsignalgenerators (s1(t)) von einer Spannung an dem Kondensator (11 ₂) abhängig ist; einen ersten Versorgungsanschluss, der konfiguriert ist, um ein erstes Versorgungspotential zu empfangen, und einen zweiten Versorgungsanschluss, der konfiguriert ist, um ein zweites Versorgungspotential zu empfangen; eine Verbindungsschaltung (16 ₁, 16 ₂), die mit dem Steuereingang des Analogsignalgenerators (1) verbunden und konfiguriert ist, um in Abhängigkeit vom am Steuereingang empfangenen Steuersignal den ersten Versorgungsanschluss oder den zweiten Versorgungsanschluss mit dem RC-Glied zu verbinden.
Signalerzeugungsschaltung nach Anspruch 4, worin die Steuerschaltung (4) ferner konfiguriert ist, damit die Verbindungsschaltung (16 ₁, 16 ₂) den Kondensator (11 ₂) des RC-Glieds in Abhängigkeit vom Steuersignal vorauflädt.
Signalerzeugungsschaltung nach Anspruch 5, worin die Steuerschaltung (4) ferner konfiguriert ist, damit die Verbindungsschaltung (16 ₁, 16 ₂) den Kondensator (11 ₂) mit dem ersten Versorgungspotential vorauflädt.
Signalerzeugungsschaltung nach einem der Ansprüche 4 bis 6, worin die Verbindungsschaltung (16 ₁, 16 ₂) Folgendes umfasst: einen ersten Multiplexer (16 ₁) mit einem ersten Eingang, der mit dem ersten Versorgungsanschluss verbunden ist, einen zweiten Eingang, der mit dem zweiten Versorgungsanschluss verbunden ist, und einem Ausgang; einen zweiten Multiplexer (16 ₂) mit einem Eingang, der mit dem Ausgang des ersten Multiplexers verbunden ist, einen ersten Ausgang, der mit einem Eingang des RC-Glieds verbunden ist, und einen zweiten Ausgang, der mit dem Kondensator des RC-Glieds verbunden ist.
Verfahren, umfassend: Erzeugen eines Analogausgangssignals (s1(t)) in Übereinstimmung mit einem Taktgebungsparameter durch einen Analogsignalgenerator (1); Erzeugen einer Sequenz von Signalwerten an einem Ausgang durch einen Analog-zu-Digital-Wandler (ADW) (3) in Abhängigkeit vom Analogausgangssignal (s1(t)); Erzeugen eines Digitalausgangssignals (s2(k)) in Übereinstimmung mit an einem Steuereingang durch einen konfigurierbaren Digitalsignalgenerator (2) empfangenen Signalparametern; in dem Kalibrierungsablauf, Erzeugen eines Analogausgangssignals (s1(t)) durch den Analogsignalgenerator (1), Bestimmen des Taktgebungsparameters des Analogausgangssignals (s1(t)) basierend auf dem Ausgangssignal des ADW (3) und Festlegen von Signalparametern des Digitalsignalgenerators (2) in Abhängigkeit vom bestimmten Taktgebungsparameter des Analogsignalgenerators (1).