KR101879393B1 - 디지털 시그마-델타 변조기 - Google Patents

디지털 시그마-델타 변조기 Download PDF

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Abstract

본 발명에 의한 디지털 시그마-델타 변조기가 개시된다. 본 발명의 일 실시예에 따른 디지털 시그마-델타 변조기는 M개의 입력단 각각으로부터 N-비트 입력 데이터를 입력 받아 순차적으로 출력하는 멀티플렉서; 출력된 상기 N-비트 입력 데이터와 이전 주기에 출력된 N-비트 출력 데이터를 합산한 N-비트 출력 데이터와 캐리 데이터를 출력하는 가산기; 상기 가산기로부터 출력된 상기 N-비트 합산 데이터 중 A-비트 합산 데이터와 (N-A)-비트 합산 데이터를 분할하여 저장하는 메모리부; 및 출력된 상기 캐리 데이터를 입력 받아 M개의 출력단 각각으로 출력하는 디멀티플렉서를 포함한다.

Description

디지털 시그마-델타 변조기{DIGITAL SIGMA-DELTA MODULATOR}
본 발명은 디지털 시그마-델타 변조기에 관한 것으로서, 보다 상세하게는 복수의 입출력을 처리하기 위한 디지털 시그마-델타 변조기에 관한 것이다.
일반적으로 시그마-델타 변조 방식은 델타 변조 방식으로부터 파생된 아날로그 신호를 디지털 신호로 변환하는 방법들 중 하나이며, 높은 분해능을 얻을 수 있다.
이러한 시그마-델타 변조 방식은 유무선 통신 시스템에 널리 사용되는데, 공개특허공보 제10-2005-0010954호에서는 주파수 합성기 내의 3차 시그마 델타 변조기를 제안하고 있다.
도 1은 종래의 하나의 입출력을 처리하는 디지털 시그마-델타 변조기를 나타내는 도면이다.
도 1을 참조하면, 종래의 디지털 시그마-델타 변조기(Sigma-Delta Modulator; SDM)는 하나의 가산기(adder)(10)와 하나의 메모리(memory)(20)로 구현되고, N-비트의 입력 데이터를 오버샘플링된 1-비트의 출력 데이터로 변환시켜 출력한다.
이렇게 변환된 1 비트의 출력 데이터를 소정의 디지털 필터로 통과시키면, N 비트의 입력 데이터의 특정 주파수 성분이 매우 정확하게 획득된다.
도 2a 내지 도 2b는 종래의 복수의 입출력을 처리하는 디지털 시그마-델타 변조기를 나타내는 도면이다.
도 2a를 참조하면, 입출력이 M개인 경우 M개의 디지털 시그마-델타 변조기가 동시에 사용될 수 있는데, 처리해야 하는 입출력의 개수만큼 디지털 시그마-델타 변조기가 사용되기 때문에 하드웨어가 커지는 단점이 있다.
도 2b를 참조하면, 종래의 디지털 시그마-델타 변조기는 복수의 입출력을 처리하기 위해 멀티플렉서(Multiplexer; MUX)를 이용하여 하나의 SDM을 동작시킨다.
M개의 입출력을 처리하기 위해 멀티플렉서를 이용하는 경우 M개의 가산기를 사용하지 않고 하나의 가산기를 사용하기 때문에 전체 하드웨어의 크기는 작아질 수 있다.
하지만, M개의 메모리가 여전히 사용되기 때문에, 하드웨어 감소량은 제한적일 수 밖에 없다.
공개특허공보 제10-2005-0010954호, 공개일자 2005년1월28일
이러한 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 복수의 입출력을 처리하는 디지털 시그마-델타 변조기를 구현하되, 복수의 N-비트 메모리를 복수의 A-비트 메모리와 하나의 (N-A)-비트 메모리로 구현한 디지털 시그마-델타 변조기를 제공하는데 있다.
다만, 본 발명의 목적은 상기 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상기 본 발명의 목적을 달성하기 위하여, 본 발명의 한 관점에 따른 디지털 시그마-델타 변조기는 M개의 입력단 각각으로부터 N-비트 입력 데이터를 입력 받아 순차적으로 출력하는 멀티플렉서; 출력된 상기 N-비트 입력 데이터와 이전 주기에 출력된 N-비트 출력 데이터를 합산한 N-비트 합산 데이터와 캐리 데이터를 출력하는 가산기; 상기 가산기로부터 출력된 상기 N-비트 합산 데이터 중 A-비트 합산 데이터와 (N-A)-비트 합산 데이터를 분할하여 저장하는 메모리부; 및 출력된 상기 캐리 데이터를 입력 받아 M개의 출력단 각각으로 출력하는 디멀티플렉서를 포함할 수 있다.
또한, 상기 가산기는 출력된 상기 N-비트 입력 데이터를 입력 받는 제1 입력단; 상기 이전 주기에 출력된 N-비트 합산 데이터를 입력 받는 제2 입력단; 출력된 상기 N-비트 입력 데이터와 이전 주기에 출력된 N-비트 합산 데이터를 합산한 N-비트 합산 데이터를 출력하여 상기 제2 입력단으로 피드백하는 제1 출력단; 및 상기 캐리 데이터를 출력하는 제2 출력단을 포함할 수 있다.
또한, 상기 메모리부는 상기 가산기의 제1 출력단으로부터 입력 받은 N-비트 합산 데이터 중 A-비트 합산 데이터를 M개의 출력단으로 출력하는 입력측 디멀티플렉서; 상기 입력측 디멀티플렉서의 M개의 출력단 각각으로부터 입력 받은 A-비트 합산 데이터를 저장하는 M개의 개별 메모리; 상기 M개의 개별 메모리 각각으로부터 입력받은 A-비트 합산 데이터를 상기 가산기의 제2 입력단으로 순차적으로 출력하는 출력측 멀티플렉서를 포함할 수 있다.
또한, 상기 메모리부는 상기 가산기의 제1 출력단으로부터 입력 받은 N-비트 합산 데이터 중 (N-A)-비트 합산 데이터를 저장하는 1개의 공용 메모리를 더 포함할 수 있다.
또한, 상기 A-비트는 상기 N-비트 이하로 미리 설정된 값일 수 있다.
또한, 상기 A-비트는 상기 N-비트 입력 데이터에 대한 오버샘플링 비율이 클수록 작은 값으로 설정되고, 상기 오버샘플링 비율이 작을수록 큰 값으로 설정될 수 있다.
본 발명의 다른 한 관점에 따른 디지털 시그마-델타 변조기는 M개의 N-비트 입력 데이터를 순차적으로 입력 받아 입력 받은 상기 N-비트 입력 데이터와 이전 주기에 출력된 N-비트 합산 데이터를 합산한 N-비트 합산 데이터와 캐리 데이터를 출력하는 가산기; 및 상기 가산기로부터 출력된 상기 N-비트 합산 데이터 중 A-비트 합산 데이터와 (N-A)-비트 합산 데이터를 분할하여 저장하는 메모리부를 포함할 수 있다.
본 발명의 또 다른 한 관점에 따른 디지털 시그마-델타 변조기는 N-비트 입력 데이터를 입력 받아 입력 받은 상기 N-비트 입력 데이터와 이전 주기에 출력된 N-비트 합산 데이터를 합산한 N-비트 합산 데이터를 출력하는 가산기; 및 상기 가산기로부터 출력된 상기 N-비트 합산 데이터 중 A-비트 합산출력 데이터와 (N-A)-비트 합산 데이터를 분할하여 저장하는 메모리부를 포함할 수 있다.
또한, 상기 메모리부는 상기 가산기로부터 입력 받은 N-비트 합산 데이터 중 A-비트 합산 데이터를 출력하는 입력측 디멀티플렉서; 상기 입력측 디멀티플렉서로부터 입력 받은 A-비트 합산 데이터를 저장하는 M개의 개별 메모리; 상기 M개의 개별 메모리 각각으로부터 입력받은 A-비트 합산 데이터를 순차적으로 출력하는 출력측 멀티플렉서를 포함할 수 있다.
또한, 상기 메모리부는 상기 가산기로부터 입력 받은 N-비트 합산 데이터 중 A-비트 합산 데이터를 M개의 출력단으로 출력하는 입력측 디멀티플렉서; 상기 입력측 디멀티플렉서의 M개의 출력단 각각으로부터 입력 받은 A-비트 합산 데이터를 저장하는 M개의 개별 메모리; 상기 M개의 개별 메모리 각각으로부터 입력받은 A-비트 합산 데이터를 순차적으로 출력하는 출력측 멀티플렉서를 포함할 수 있다.
또한, 상기 메모리부는 상기 가산기로부터 입력 받은 N-비트 합산 데이터 중 (N-A)-비트 합산 데이터를 저장하는 1개의 공용 메모리를 더 포함할 수 있다.
이처럼, 본 발명은 복수의 입출력을 처리하는 디지털 시그마-델타 변조기를 구현하되, 복수의 N-비트 메모리를 복수의 A-비트 메모리와 하나의 (N-A)-비트 메모리로 구현함으로써, 디지털 SDM의 구현에 필요한 성능 열화를 피하면서 메모리의 용량을 효과적으로 줄일 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 종래의 하나의 입출력을 처리하는 디지털 시그마-델타 변조기를 나타내는 도면이다.
도 2a 내지 도 2b는 종래의 복수의 입출력을 처리하는 디지털 시그마-델타 변조기를 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 L차 디지털 시그마-델타 변조기를 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 디지털 시그마-델타 변조기를 나타내는 도면이다.
도 4는 도 3에 도시된 디지털 시그마-델타 변조기의 동작 원리를 나타내는 도면이다.
도 5는 도 3에 도시된 디지털 시그마-델타 변조기의 메모리 감소량을 나타내는 도면이다.
도 6은 도 3에 도시된 디지털 시그마-델타 변조기의 타이밍도를 나타내는 도면이다.
도 7은 본 발명의 다른 실시예에 따른 디지털 시그마-델타 변조기를 나타내는 도면이다.
도 9a 내지 도 9b는 본 발명의 다른 실시예에 따른 L차 디지털 시그마-델타 변조기를 나타내는 도면이다.
도 10a 내지 도 10b는 본 발명의 일 실시예에 따른 디지털 누산기를 나타내는 도면이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하, 첨부되는 도면을 참조하여 본 발명의 예시적인 실시형태에 따른 디지털 시그마-델타 변조기를 설명한다.
특히, 본 발명에서는 복수의 입출력을 처리하는 디지털 시그마-델타 변조기를 구현하되, 복수의 N-비트 메모리를 복수의 A-비트 메모리와 하나의 (N-A)-비트 메모리로 구현한 새로운 디지털 시그마-델타 변조기의 구조를 제안한다.
도 3은 본 발명의 일 실시예에 따른 L차 디지털 시그마-델타 변조기를 나타내는 도면이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 L차 디지털 시그마-델타 변조기는 캐스케이드(cascade)된 다수의 1차 디지털 시그마-델타 변조기들(300)로 구성될 수 있다.
도 4는 본 발명의 일 실시예에 따른 1차 디지털 시그마-델타 변조기를 나타내는 도면이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 1차 디지털 시그마-델타 변조기(300)는 멀티플렉서(Multiplexer; MUX)(310), 가산기(320), 메모리부(330), 디멀티플렉서(Demultiplexer; DMUX)(340)를 포함할 수 있다.
멀티플렉서(310)는 M개의 입력단 각각으로부터 N-비트 입력 데이터(IN1, IN2, IN3, ..., INM)를 병렬로 입력 받고, 입력 받은 N-비트 입력 데이터를 순차적으로 출력할 수 있다.
가산기(320)는 멀티플렉서(100)로부터 N-비트 입력 데이터를 입력 받을 수 있다. 가산기(320)는 입력 받은 N-비트 입력 데이터와 이전 주기에 출력된 N-비트 합산 데이터를 합산한 N-비트 합산 데이터와 1-비트 캐리 데이터(Carry Out; CO)를 출력할 수 있다.
가산기(320)는 N-비트 입력 데이터를 입력 받는 제1 입력단, 이전 주기에 출력된 N-비트 합산 데이터를 피드백 받는 제2 입력단, N-비트 입력 데이터와 이전 주기에 출력된 N-비트 합산 데이터를 합산한 N-비트 합산 데이터를 출력하고 제2 입력부로 피드백하는 제1 출력단, 1-비트 캐리 데이터를 출력하는 제2 출력단을 포함할 수 있다.
여기서, 1-비트 캐리 데이터는 디지털 시그마-델타 변조기의 출력일 수 있다.
메모리부(330)는 가산기로부터 출력된 N-비트 합산 데이터 중 A-비트 합산 데이터와 (N-A)-비트 합산 데이터를 분할하여 저장할 수 있다.
이때, 디지털 시그마-델타 변조기의 구조적 특징을 설명하면 다음과 같다. 즉, 도 2b에서 SDM_IN=IN1일 때, SDM의 궤환 루프에서 동작하는 메모리는 N-비트 D1뿐이고, 나머지 N-비트 D2~DM은 기존의 데이터를 유지하는 기능만 수행한다.
만약, N-비트 D1에서 N-비트 데이터를 모두 유지하지 않고 중요한 상위비트(Most Significant Bit; MSB)의 일부만 유지한다면 작은 에러 신호가 유입된 것으로 생각할 수 있다.
그리고 이러한 에러의 크기가 SDM 전체 성능을 열화시키지 않을 정도로 충분히 작다면 N-비트 데이터 중 일부만 저장하여 메모리 크기를 줄일 수 있다.
본 발명에서는 이러한 원리를 이용하여 메모리부를 구성하고자 하며, 이러한 메모리부(330)는 입력측 디멀티플렉서(331), M개의 A-비트 개별 메모리(332), 출력측 멀티플렉서(333), 1개의 (N-A)-비트 공용 메모리(334)로 구현될 수 있다.
여기서, A-비트는 N-비트 이하로 미리 설정된 값일 수 있다.
입력측 디멀티플렉서(331)는 가산기로부터 출력된 N-비트 합산 데이터 중 A-비트 합산 데이터를 입력 받아 해당 궤환 루프 상의 개별 메모리(D1, D2, D3, ..., DM)로 출력할 수 있다.
개별 메모리(332)는 M개 구비되고, 입력측 디멀티플렉서로부터 입력 받은 A-비트 출력 데이터를 저장할 수 있다.
출력측 멀티플렉서(333)는 M개의 개별 메모리(D1, D2, D3, ..., DM) 각각으로부터 입력받은 A-비트 합산 데이터를 순차적으로 출력하여 피드백할 수 있다.
공용 메모리(334)는 1개가 구비되고, 가산기로부터 출력된 N-비트 합산 데이터 중 (N-A)-비트 합산 데이터를 저장할 수 있다. 공용 메모리(334)는 모든 출력 데이터에 공통으로 사용될 수 있다.
디멀티플렉서(340)는 가산기로부터 출력된 1-비트 캐리 데이터를 입력 받아 입력 받은 1-비트 캐리 데이터를 M개의 출력단 각각으로 출력할 수 있다.
도 5는 도 4에 도시된 디지털 시그마-델타 변조기의 동작 원리를 나타내는 도면이다.
도 5에 도시한 바와 같이, 본 발명의 일 실시예에 따른 디지털 시그마-델타 변조기(300)는 SDM_IN=IN1일 때, 궤환 루프 상의 개별 메모리 N-비트 D1과 공용 메모리 (N-A)-비트 D를 사용할 수 있다.
이런 방식으로, 본 발명의 디지털 시그마-델타 변조기는 SDM_IN=INM일 때까지, 궤환 루프 상의 개별 메모리 N-비트 DM과 공용 메모리 (N-A)-비트 D를 바꿔주면서 사용할 수 있다.
이렇게 구성된 본 발명의 메모리부의 전체 메모리 크기 MEM2는 ((M×A)+(N-A)) bit가 되어, 도 2b의 SDM의 메모리 크기 MEM1 = (M×N) bit보다 줄일 수 있다. 따라서 도 2b의 SDM의 메모리 크기와 비교하였을 때, 본 발명의 SDM의 메모리 크기 감소량은 (MEM1-MEM2)/MEM1×100[%]로 정의할 수 있다.
도 6은 도 4에 도시된 디지털 시그마-델타 변조기의 메모리 감소량을 나타내는 도면이다.
도 6을 참조하면, N=10인 경우, M의 입출력 개수별로 A의 개수에 따른 메모리 감소량을 보여주고 있는데, SDM의 전체 메모리 감소량은 M이 커질수록 커짐을 알 수 있다.
또한, M개의 메모리 D1~DM 각각의 메모리 크기 A를 작게 할수록 SDM의 전체 메모리 크기는 작아지지만, 유입되는 에러의 크기 또한 커지게 된다.
또한, 실제 SDM의 각 입력에 대해 궤환 루프 상의 메모리 크기는 오버샘플링 비율(Oversampling ratio; OSR) 번의 클럭 중 (OSR-1)번은 N-비트이고 1번만 A-비트이기 때문에, OSR이 커질수록 유입되는 에러의 크기는 상대적으로 작아지게 된다.
따라서 OSR이 클수록 A-비트를 작은 값, OSR이 작을수록 A-비트를 큰 값으로 설정하면 전체 성능에 큰 영향을 주지 않으면서 메모리 크기를 줄일 수 있다.
도 7은 도 4에 도시된 디지털 시그마-델타 변조기의 타이밍도를 나타내는 도면이다.
도 7을 참조하면, N-비트 입력 데이터 IN1~INM는 시간 T 동안 유지되기 때문에, 멀티플렉서를 통해 SDM_IN으로 가산기에 순차적으로 인가된다. 이때, 각각의 입력에 맞도록 내부 메모리(개별 메모리와 공용 메모리의 쌍)도 {D1, D}~{DM, D}로 바뀌게 된다.
N-비트 입력 데이터 IN은 시간 T에 한번씩 변하고, N-비트 입력 데이터 SDM_IN은 시간 T/M에 한번씩 변하며, 1-비트 출력 데이터 SDM_OUT은 T/M/OSR에 한번씩 값이 변한다.
이때, OSR은 미리 정해진 오버샘플링 비율을 의미하고, 정수값을 갖는다.
이처럼 본 발명의 SDM은 T/M/OSR에 한번씩 1-비트 캐리 데이터 SDM_OUT가 변하는데 반해, 도 2a의 SDM은 T/OSR에 한번씩 1-비트 캐리 데이터 SDM_OUT가 변하기 때문에, 도 2a의 SDM과 비교하면 M배 고속으로 동작할 수 있다.
게다가, 본 발명의 SDM은 메모리부를 M개의 A-비트 개별 메모리와 1개의 (N-A)-비트 공용 메모리로 구현하기 때문에, 전체 메모리의 용량을 줄일 수 있다.
도 8은 본 발명의 다른 실시예에 따른 1차 디지털 시그마-델타 변조기를 나타내는 도면이다.
도 8을 참조하면, 본 발명의 다른 실시예에 따른 1차 디지털 시그마-델타 변조기는 가산기(720), 메모리부(730)를 포함하고, 메모리부(730)는 디멀티플렉서(731), M개의 A-비트 개별 메모리(732), 멀티플렉서(733), 1개의 (N-A)-비트 공용 메모리(734)로 구현될 수 있다.
이렇게 구성된 본 발명의 다른 실시예에 따른 SDM의 구성은 도 3에서 설명한 SDM의 구성과 그 기능이 동일하기 때문에 이에 대한 설명은 생략한다. 다만, 디지털 시그마-델타 변조기는 데이터를 직렬로 입력 받고 직렬로 출력하는 경우 멀티플렉서와 디멀티플렉서를 사용하지 않는다.
즉, 가산기(720)는 M개의 N-비트 입력 데이터를 직렬로 입력 받을 수 있다. 가산기(720)는 입력 받은 N-비트 입력 데이터와 이전 주기에 출력된 N-비트 출력 데이터를 합산한 N-비트 출력 데이터와 1-비트 캐리 데이터를 출력할 수 있다.
도 9a 내지 도 9b는 본 발명의 다른 실시예에 따른 L차 디지털 시그마-델타 변조기를 나타내는 도면이다.
도 9a 내지 도 9b를 참조하면, 본 발명의 다른 실시예에 따른 L차 디지털 시그마-델타 변조기는 디지털 누산기들(digital accumulator)(900)을 이용하여 구성될 수 있다.
도 10a 내지 도 10b는 본 발명의 일 실시예에 따른 디지털 누산기를 나타내는 도면이다.
도 10a를 참조하면, 본 발명의 일 실시예에 따른 디지털 누산기(900)는 지연이 있는 피드 포워드 경로를 갖는 누산기로 가산기(920a), 메모리부(930a)를 포함하고, 메모리부(930a)는 입력측 디멀티플렉서(931a), M개의 A-비트 개별 메모리(932a), 출력측 멀티플렉서(933a), 1개의 (N-A)-비트 공용 메모리(934a)로 구현될 수 있다.
도 10b를 참조하면, 본 발명의 일 실시예에 따른 디지털 누산기(900)는 지연이 없는 피드 포워드 경로를 갖는 누산기로 가산기(920b), 메모리부(930b)를 포함하고, 메모리부(930b)는 입력측 디멀티플렉서(931b), M개의 A-비트 개별 메모리(932b), 출력측 멀티플렉서(933b), 1개의 (N-A)-비트 공용 메모리(934b)로 구현될 수 있다.
이렇게 구성된 메모리부(930a, 930b)의 동작 원리는 도 4에서 설명한 메모리부(330)의 동작 원리와 동일하기 때문에 이에 대한 구체적인 설명은 생략한다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
310: 멀티플렉서
320: 가산기
330: 메모리부
331: 입력측 디멀티플렉서
332: 개별 메모리
333: 출력측 멀티플렉서
334: 공용 메모리
340: 디멀티플렉서

Claims (13)

  1. M개의 입력단 각각으로부터 N-비트 입력 데이터를 입력 받아 순차적으로 출력하는 멀티플렉서;
    출력된 상기 N-비트 입력 데이터와 이전 주기에 출력된 N-비트 합산 데이터를 합산한 N-비트 합산 데이터와 캐리 데이터를 출력하는 가산기;
    상기 가산기로부터 출력된 상기 N-비트 합산 데이터 중 A-비트 합산 데이터와 (N-A)-비트 합산 데이터를 분할하여 저장하는 메모리부; 및
    출력된 상기 캐리 데이터를 입력 받아 M개의 출력단 각각으로 출력하는 디멀티플렉서;
    를 포함하는, 디지털 시그마-델타 변조기.
  2. 제1 항에 있어서,
    상기 가산기는,
    출력된 상기 N-비트 입력 데이터를 입력 받는 제1 입력단;
    상기 이전 주기에 출력된 N-비트 합산 데이터를 입력 받는 제2 입력단;
    출력된 상기 N-비트 입력 데이터와 이전 주기에 출력된 N-비트 합산 데이터를 합산한 N-비트 합산 데이터를 출력하여 상기 제2 입력단으로 피드백하는 제1 출력단; 및
    상기 캐리 데이터를 출력하는 제2 출력단;을 포함하는, 디지털 시그마-델타 변조기.
  3. 제2 항에 있어서,
    상기 메모리부는,
    상기 가산기의 제1 출력단으로부터 입력 받은 N-비트 합산 데이터 중 A-비트 합산 데이터를 M개의 출력단으로 출력하는 입력측 디멀티플렉서;
    상기 입력측 디멀티플렉서의 M개의 출력단 각각으로부터 입력 받은 A-비트 합산 데이터를 저장하는 M개의 개별 메모리;
    상기 M개의 개별 메모리 각각으로부터 입력받은 A-비트 합산 데이터를 상기 가산기의 제2 입력단으로 순차적으로 출력하는 출력측 멀티플렉서;를 포함하는, 디지털 시그마-델타 변조기.
  4. 제3 항에 있어서,
    상기 메모리부는,
    상기 가산기의 제1 출력단으로부터 입력 받은 N-비트 합산 데이터 중 (N-A)-비트 합산 데이터를 저장하는 1개의 공용 메모리;를 더 포함하는, 디지털 시그마-델타 변조기.
  5. 제1 항에 있어서,
    상기 A-비트는 상기 N-비트 이하로 미리 설정된 값인, 디지털 시그마-델타 변조기.
  6. 제5 항에 있어서,
    상기 A-비트는 상기 N-비트 입력 데이터에 대한 오버샘플링 비율이 클수록 작은 값으로 설정되고, 상기 오버샘플링 비율이 작을수록 큰 값으로 설정되는, 디지털 시그마-델타 변조기.
  7. M개의 N-비트 입력 데이터를 순차적으로 입력 받아 입력 받은 상기 N-비트 입력 데이터와 이전 주기에 출력된 N-비트 합산 데이터를 합산한 N-비트 합산 데이터와 캐리 데이터를 출력하는 가산기; 및
    상기 가산기로부터 출력된 상기 N-비트 합산 데이터 중 A-비트 합산 데이터와 (N-A)-비트 합산 데이터를 분할하여 저장하는 메모리부;
    를 포함하는, 디지털 시그마-델타 변조기.
  8. 제7 항에 있어서,
    상기 메모리부는,
    상기 가산기로부터 입력 받은 N-비트 합산 데이터 중 A-비트 합산 데이터를 M개의 출력단으로 출력하는 입력측 디멀티플렉서;
    상기 입력측 디멀티플렉서의 M개의 출력단 각각으로부터 입력 받은 A-비트 합산 데이터를 저장하는 M개의 개별 메모리;
    상기 M개의 개별 메모리 각각으로부터 입력받은 A-비트 합산 데이터를 순차적으로 출력하는 출력측 멀티플렉서;를 포함하는, 디지털 시그마-델타 변조기.
  9. 제8 항에 있어서,
    상기 메모리부는,
    상기 가산기로부터 입력 받은 N-비트 합산 데이터 중 (N-A)-비트 합산 데이터를 저장하는 1개의 공용 메모리;를 더 포함하는, 디지털 시그마-델타 변조기.
  10. N-비트 입력 데이터를 입력 받아 입력 받은 상기 N-비트 입력 데이터와 이전 주기에 출력된 N-비트 합산 데이터를 합산한 N-비트 합산 데이터를 출력하는 가산기; 및
    상기 가산기로부터 출력된 상기 N-비트 합산 데이터 중 A-비트 합산출력 데이터와 (N-A)-비트 합산 데이터를 분할하여 저장하는 메모리부;
    를 포함하는, 디지털 시그마-델타 변조기.
  11. 제10 항에 있어서,
    상기 메모리부는,
    상기 가산기로부터 입력 받은 N-비트 합산 데이터 중 A-비트 합산 데이터를 출력하는 입력측 디멀티플렉서;
    상기 입력측 디멀티플렉서로부터 입력 받은 A-비트 합산 데이터를 저장하는 M개의 개별 메모리;
    상기 M개의 개별 메모리 각각으로부터 입력받은 A-비트 합산 데이터를 순차적으로 출력하는 출력측 멀티플렉서;를 포함하는, 디지털 시그마-델타 변조기.
  12. 제10 항에 있어서,
    상기 메모리부는,
    상기 가산기로부터 입력 받은 N-비트 합산 데이터 중 A-비트 합산 데이터를 M개의 출력단으로 출력하는 입력측 디멀티플렉서;
    상기 입력측 디멀티플렉서의 M개의 출력단 각각으로부터 입력 받은 A-비트 합산 데이터를 저장하는 M개의 개별 메모리;
    상기 M개의 개별 메모리 각각으로부터 입력받은 A-비트 합산 데이터를 순차적으로 출력하는 출력측 멀티플렉서;를 포함하는, 디지털 시그마-델타 변조기.
  13. 제11항 또는 제12항에 있어서,
    상기 메모리부는,
    상기 가산기로부터 입력 받은 N-비트 합산 데이터 중 (N-A)-비트 합산 데이터를 저장하는 1개의 공용 메모리;를 더 포함하는, 디지털 시그마-델타 변조기.
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