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Die vorliegende Erfindung betrifft das Gebiet der Halbleiterverarbeitung und insbesondere Kontaktbereiche von planaren Transistoren mit flachen Dotierstoffprofilen für Drain und Source.
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Halbleitervorrichtungen, wie z. B. fortgeschrittene integrierte Schaltungen, weisen typischerweise eine große Anzahl von Schaltungselementen auf, wie z. B. Transistoren, Kondensatoren und dergleichen, die auf einem geeigneten Substrat mit einer darauf gebildeten kristallinen Halbleiterschicht gebildet sind. Aufgrund der großen Anzahl von Schaltungselementen und des erforderlichen komplexen Layouts moderner integrierter Schaltungen können die elektrischen Verbindungen einzelner Schaltungselemente im Allgemeinen nicht innerhalb der gleichen Ebene ausgebildet sein, in der die Schaltungselemente hergestellt werden, sondern erfordern eine oder mehrere zusätzliche „Verdrahtungs”-Schichten (wiring layers), die auch als Metallisierungsschichten bezeichnet werden. Diese Metallisierungsschichten umfassen im Allgemeinen Metall aufweisende Leitungen, die die innere Ebene (inner-level) der elektrischen Verbindung bereitstellen. Die Metallisierungsschichten weisen auch eine Vielzahl von Zwischenebenen-Verbindungen auf, die auch als „Vias” oder „Durchkontaktierungen” bezeichnet werden und mit einem geeigneten Metall gefüllt sind. Die Durchkontaktierungen stellen die elektrische Verbindung zwischen zwei benachbarten Metallisierungsschichtstapeln bereit.
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Um eine Verbindung der Schaltungselemente mit der ersten Metallisierungsschicht zu etablieren wird eine geeignete Kontaktstruktur als Verbindung zu einem entsprechenden Kontaktbereich eines Schaltungselements, wie z. B. zu einer Gateelektrode und zu Drain-/Sourcebereiche von Feldeffekttransistoren, und zu einer entsprechenden Metallleitung in der ersten Metallisierungsschicht vorgesehen. Die vertikale Kontaktstruktur, die eine Vielzahl von Kontakte oder Kontakt-Plugs aufweist, ist in einem Zwischenschicht-Dielektrikumsmaterial gebildet, das die Schaltungselemente einschließt und passiviert.
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Die fortwährende Verkleinerung der Dimensionen von Schaltungselemente, wie z. B. von Transistoren, war und wird ein Hauptziel in der Halbleiterherstellung bleiben, da hinsichtlich Betriebsgeschwindigkeit, Produktionskosten und dergleichen ein bedeutender Zuwachs im Leistungsvermögen von Halbleitervorrichtungen erreicht werden kann. Die Gatelänge von Feldeffekttransistoren hat z. B. derzeitig 0,05 μm und weniger erreicht und folglich können schnelle und leistungsstarke Logikschaltungen, wie z. B. Mikroprozessoren, Speichervorrichtungen und dergleichen, auf Grundlage dieser Transistoren gebildet werden, da die Packungsdichte zunimmt, wodurch auch die Möglichkeit des Einbaus von mehr und mehr Funktionen in einen einzelnen Bereich einer Die bereitgestellt wird. Zum Beispiel hat die in moderne CPUs eingebaute Speichermenge fortwährend zugenommen, wodurch das gesamte Leistungsvermögen von Mikroprozessoren verbessert wird. In anderen Fällen können auf dem gleichen Halbleiterchip komplexe analoge und digitale Schaltungen vorgesehen werden, wodurch für eine Vielzahl elektronischer Vorrichtungen eine bessere Steuerfunktionalität angeboten wird. Durch eine Verringerung von Merkmalsgrößen der Halbleiterschaltungselemente auf der Vorrichtungsebene müssen jedoch auch die Dimensionen von Metallleitungen und Durchkontaktierungen auf der Verdrahtungsebene der Halbleitervorrichtungen verringert werden, da die Kontaktflächen der Schaltungselemente mit der Metallisierungsebene zu verbinden sind, so dass wenigstens auch die Kontaktstruktur und die niedrig liegenden Metallisierungsschichten eine bedeutende Größenverringerung einzelner Metallleitungen und Durchkontaktierungen erfordern können.
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Es wird angemerkt, dass das elektrische Leistungsvermögen der Metallisierungssysteme mit den Kontaktebenen für hoch skalierte Halbleitervorrichtungen typischerweise aufgrund von parasitären Kapazitäten und dem parasitären Widerstand der Metallmerkmale einen bedeutenden Einfluss auf das gesamte Leistungsvermögen der Halbleitervorrichtung hat. Demzufolge können häufig in modernen Halbleitervorrichtungen sehr gut leitende Metalle, wie z. B. Kupfer und dergleichen, in Kombination mit Dielektrikumsmaterialien mit verringerter Permittivität verwendet werden, um einen Verzug in der Signalausbreitung zu unterbinden, der durch das Metallisierungssystem hervorgerufen wird. Angesichts einer Verringerung des gesamten Reihenwiderstands einzelner Schaltungselemente kann auf der anderen Seite auf der Ebene der Vorrichtung eine Verringerung der Kanallänge von Feldeffekttransistoren in Kombination mit sehr großen Dotierstoffkonzentrationen in den Drain- und Sourcebereichen und den Gateelektroden eingesetzt werden. Jedoch wird typischerweise der Widerstand von stark dotierten, siliziumbasierten Halbleiterflächen durch den Einbau einer geeigneten Metallsorte, z. B. in Form eines Metallsilizids, verringert, um den Reihenwiderstand von Transistorvorrichtungen und anderen Schaltungselementen auf Ebene der Vorrichtung weiter zu verringern. Das entsprechende Metallsilizid kann im Vergleich zu sogar sehr hoch dotierten Halbleitermaterialien einen verringerten Flächenwiderstand aufweisen und demzufolge wird in komplexen Prozesstechniken typischerweise eine entsprechende Bearbeitungssequenz eingebaut, um geeignete Metallsilizidbereiche in den Drain- und Sourcebereichen oder anderen Kontaktbereichen von Schaltungselementen zu bilden, möglicherweise in Kombination mit einer Bereitstellung entsprechender Metallsilizide in den Gateelektroden.
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Seit kurzem werden erprobte Metallsilizide in Form von Kobaltdisiliziden zunehmend durch Metallsilizidkomponenten mit verbessertem Leitfähigkeitsvermögen ersetzt, wie z. B. Nickelsilizid. Obwohl mit dem Einbau eines Nickelsilizids in die Drain- und Sourcebereiche von Transistoren bedeutende Vorteile hinsichtlich des Leistungsvermögens verbunden werden können, hat sich jedoch herausgestellt, dass in der Bearbeitungssequenz zur Bildung von Metallsiliziden im Leistungsvermögen ein bedeutender Ausbeuteverlust und hinsichtlich Vorrichtungsausfällen ein geringerer Zuwachs als erwartet beobachtet werden können, die häufig durch Kurzschlüsse hervorgerufen werden, die die PN-Übergänge der Transistoren in den Drain- und Sourcebereichen „kurzschließen”.
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Diese Vorrichtungsausfälle treten häufig mit ausgesprochenen Oberflächentopografien aktiver Halbleiterbereiche auf, die wiederum durch eine komplexe Bearbeitungssequenz zur Bildung komplexer Transistorvorrichtungen erzeugt werden, insbesondere von P-Kanaltransistoren. Zum Beispiel kann ein beachtlicher Zuwachs im Leistungsvermögen durch Hervorrufen bestimmter Verformungsbedingungen (strain conditions) in aktiven Bereichen von Transistoren erreicht werden, da ein verformtes Siliziummaterial in beachtlichem Maße veränderte elektronische Eigenschaften aufweisen kann, insbesondere hinsichtlich der Ladungsträgerbeweglichkeit, die hinsichtlich einer Erhöhung des gesamten Leitfähigkeitsvermögens und demzufolge der Schaltgeschwindigkeit der Transistoren ausgenutzt werden können. Hierzu werden häufig geeignete Halbleiterlegierungen, wie z. B. Silizium/Germanium und dergleichen, in einem Bereich des aktiven Gebiets durch selektive epitaktische Aufwachstechniken eingebaut, um aufgrund einer Fehlanpassung der natürlichen Gitterkonstanten dieser Materialien hinsichtlich der Gitterkonstanten des Silizium-Basismaterials einen verformten Zustand der gewachsenen Halbleiterlegierung zu erhalten.
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In anderen fortgeschrittenen Vorgehensweisen können die elektronischen Eigenschaften von wenigstens einem Bereich des aktiven Gebiets z. B. hinsichtlich der Schwellenspannung von Transistoren durch Einbauen einer geeigneten Halbleiterlegierung, wie z. B. einer Silizium/Germanium-Legierung, angepasst werden, was eine Modifizierung der Bandlückenenergie in der Nähe einer durch ein Gateelektrikumsmaterial und das aktive Gebiet gebildeten Grenzfläche ergeben kann. In fortgeschrittenen Vorgehensweisen können z. B. die Gateelektrodenstrukturen der Feldeffekttransistoren auf Grundlage eines High-k-Dielektrikumsmaterials in Verbindung mit einem Metall aufweisenden Elektrodenmaterial bereitgestellt werden, das in der Nähe des Gatedielektrikumsmaterials wenigstens für einige Transistorvorrichtungen geeignete Anpassungen der elektronischen Eigenschaften des aktiven Gebiets erfordern kann. Auch in diesem Fall werden für gewöhnlich komplexe selektive epitaktische Aufwachstechniken angewendet, die auch in einer modifizierten Oberflächentopografie, resultieren können, wodurch beachtliche Unregelmäßigkeiten durch Bilden der Metallsilizidbereiche, insbesondere der von P-Kanaltransistoren, hervorgerufen werden können, wie auch mit Bezug auf die 1a bis 1f detaillierter beschrieben wird.
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1a stellt schematisch eine Aufsicht auf eine planare Halbleitervorrichtung 100 dar, in der ein Transistor 150, insbesondere ein Feldeffekttransistor, in Form eines P-Kanaltransistors bereitgestellt ist. Der Transistor 150 umfasst darstellungsgemäß ein Halbleitergebiet 103, das hierin auch als ein aktives Gebiet bezeichnet wird, das wenigstens einen in und über dem entsprechenden Halbleitergebiet gebildeten Transistor bezeichnet. Das aktive Gebiet 103 ist typischerweise aus einer siliziumbasierten Halbleiterschicht gebildet, die seitlich mittels eines Isolationsbereichs 102 in eine Vielzahl aktiver Gebiete geeignet unterteilt sein kann, z. B. durch einen flachen Grabenisolationsbereich, der Siliziumdioxid, Siliziumnitrid und dergleichen aufweisen kann. Darüber hinaus ist eine Gateelektrodenstruktur 160 in dem aktiven Gebiet 103 gebildet und erstreckt sich auch in den Isolationsbereich 102, wie auch gemäß der vorangehenden Beschreibung zur Verbindung mit anderen Transistoren und/oder zum Ermöglichen der zuverlässigen Kontaktierung der Gateelektrodenstruktur 160 durch geeignete Kontaktelemente erforderlich ist. Wie vorangehend bezeichnet kann der Isolationsbereich 102 das aktive Gebiet 103 seitlich begrenzen, wodurch entsprechende Seitenwände 103S festgelegt werden, die folglich die Grenzen des aktiven Gebiets 103 in einer Breitenrichtung darstellen, die mit W bezeichnet ist. In einer Längsrichtung L stellen Seitenwände 103T in ähnlicher Weise Grenzen des aktiven Gebiets 103 dar, das in diesem Anschauungsbeispiel auch eine im Wesentlichen rechteckige Form aufweisen kann.
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1b zeigt schematisch eine Querschnittsansicht, die entlang der Linie Ib in 1a erhalten wird. Der Isolationsbereich 102, der in einer Halbleiterschicht 103H gebildet ist, kann darstellungsgemäß hinsichtlich des aktiven Gebiets 103 bedeutend ausgenommen (recessed) sein, wie durch 102R gekennzeichnet ist. Der Grad an Ausnehmung 102R kann im beachtlichen Maße von der Prozessgeschichte des Transistors 150 abhängen, wobei die entsprechenden Seitenwände 103T in komplexen Anwendungen eher durch steile Seitenwände dargestellt werden, die einen bedeutenden Einfluss auf das letztendlich erhaltene Dotierstoffprofil von Drain- und Sourcebereiche 151 haben kann. In der dargestellten Herstellungsphase ist darüber hinaus die Gateleektrodenstruktur 160 auf dem aktiven Gebiet 103 gebildet und umfasst eine Seitenwandabstandshalterstruktur 165, die typischerweise als eine Implantationsmaske verwendet wird, wenn das Konzentrationsprofil der Drain- und Sourcebereiche 151 angepasst wird. Die Seitenwandabstandshalterstruktur 165 kann auch in den nachfolgenden Bearbeitungen wenigstens teilweise als eine Maske zur Bildung von Metallsilizidbereiche im aktiven Gebiet 103 verwendet werden. Die Gateelektrodenstruktur 160 umfasst darüber hinaus ein Elektrodenmaterial 161, wie z. B. ein Polysiliziummaterial und dergleichen, möglicherweise in Kombination mit einem Metall aufweisenden Elektrodenmaterial 162, wie z. B. Titannitrid und dergleichen. Ferner kann in komplexen Anwendungen eine Gatedielektrikumsschicht 164, möglicherweise in Kombination mit einem High-k-Dielektrikumsmaterial 163, vorgesehen sein. Darüber hinaus kann eine verformungs- oder verspannungsinduzierende Halbleiterlegierung 103A z. B. darstellungsgemäß in Form einer Silizium/Germanium-Legierung und dergleichen vorgesehen sein, um spezielle Verformungs- oder Verspannungsbedingungen hervorzurufen, so dass das gesamte Transistorleistungsvermögen verbessert wird. Durch Einbauen einer Silizium/Germanium-Legierung als Material 103A wird z. B. eine kompressive Verformung hervorgerufen, die wiederum ein überdurchschnittliches Leistungsvermögen für Löcher ergeben kann, wodurch das Leistungsvermögen von P-Kanaltransistoren verbessert wird. Ferner kann eine Halbleiterlegierung 103B, wie z. B. eine Silizium/Germanium-Legierung, als Teil des aktiven Gebiets 103 vorgesehen sein, um die Schwellenspannung des Transistors 150 zusammen mit der Gateelektrodenstruktur 160 anzupassen, die ein darin eingebautes High-k-Dielektrikumsmaterial und das Elektrodenmaterial 162 aufweisen kann.
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Es wird angemerkt, dass in einigen komplexen Transistorarchitekturen eine vergrabene isolierende Schicht (nicht dargestellt) unter der Halbleiterschicht 103H gebildet sein kann, wenn eine Silizium-auf-Isolator-Konfiguration oder SOI-Konfiguration verwendet wird. In diesem Fall kann sich die beachtliche Ausnehmung 102R fast bis hinunter zur vergrabenen isolierenden Schicht erstrecken.
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1c stellt schematisch eine Querschnittsansicht der Vorrichtung 100 entlang der Linie Ic in 1a dar. Auch in diesem Fall können die Seitenwände 103S eine eher steile Konfiguration aufweisen, insbesondere die Seitenwände, die das aktive Gebiet 103 in der Längsrichtung begrenzen (vgl. 1a). Darüber hinaus können sich die Drain- und Sourcebereiche 151, wie dargestellt ist, innerhalb des aktiven Gebiets 103 bis zu einer bestimmten Tiefe erstrecken, wobei die Erstreckung von den zum Einbauen der Source- und Draindotierstoffsorten verwendeten Implantationsparametern abhängt, wie weiter unten in größerem Detail beschrieben wird. In einer SOI-Architektur kann die Tiefe der Drain- und Sourcebereiche ausgewählt sein, so dass sich diese zu der vergrabenen isolierenden Schicht erstrecken, wobei typischerweise die Dotierstoffkonzentration am Boden der tiefen Drain- und Sourcebereiche 151D geringer ist als in einem darüber liegenden Bereich davon.
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Es wird angemerkt, dass die Gateelektrodenstruktur 160 um einer übersichtlichen Darstellung willen durch gestrichelte Linien angedeutet ist, da diese in diesem Schnitt tatsächlich nicht sichtbar ist.
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Die in den 1a bis 1c dargestellte Halbleitervorrichtung 100 kann auf Basis der folgenden Prozessstrategien gebildet werden. Die Größe, Anordnung und Gestalt der aktiven Gebiete 103 wird durch die Bildung der Isolationsbereiche 102 bestimmt, was durch Anwenden bekannter Lithografie-, Ätz-, Abscheidungs-, Planarisierungs- und Ausheiztechniken erreicht werden kann, in denen in der Halbleiterschicht 103H geeignete Gräben gebildet werden, wodurch eine Vielzahl aktiver Gebieten, wie z. B. das Gebiet 103, erhalten wird. Vor oder nach dem Bilden des Isolationsgebiets 102 kann die grundlegende Dotierstoffkonzentration in den verschiedenen aktiven Gebieten 103 z. B. durch Ionenimplantation zusammen mit einem geeigneten Maskierungsregime ausgebildet werden, so dass die aktiven Gebiete für P-Kanaltransistoren und N-Kanaltransistoren möglicherweise mit unterschiedlichen Schwellenspannungswerten bereitgestellt werden, wie durch die gesamten Entwurfsregeln erforderlich ist. Daraufhin werden geeignete Materialien abgeschieden oder gebildet und auf Basis höchst komplexer Lithografietechniken und Ätzprozesse geeignet strukturiert, um die Gateelektrodenmaterialien 161, 162 und die Dielektrikumsmaterialien 163, 164 zu bilden. Eine entsprechende Prozesssequenz kann eine Mehrzahl komplexer Strukturierungsprozesse umfassen, um geeignete Austrittsarbeitsmetallsorten für die entsprechenden betrachteten Transistortypen einzubauen.
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Darüber hinaus wird der komplexe Gatestrukturierungsprozess durch eine Prozesssequenz fortgeführt, in der eine geeignete Halbleiterlegierung auf diesen aktiven Gebieten gewachsen wird, die eine entsprechende Anpassung der elektronischen Eigenschaften erfordern, wenn die Halbleiterlegierung 103B, wie vorangehend erläutert, z. B. bei einer entsprechenden erforderlichen Anpassung der elektronischen Eigenschaften, z. B. beim Bereitstellen komplexer Gatematerialien, bereitzustellen ist. Während der entsprechenden Prozesssequenz müssen Hartmaskenmaterialien bereitgestellt und strukturiert werden, gefolgt durch Reinigungsprozesse und den selektiven epitaktischen Aufwachsprozess, wobei diese Sequenz im Allgemeinen in den Isolationsbereichen 102 einen mehr oder weniger ausgeprägten Materialverlust zur Folge haben kann, z. B. hervorgerufen durch eine Strukturierung der Hartmaskenmaterialien, ein Durchführen von Reinigungsprozessen und ein Entfernen der Hartmaskenmaterialien. Nach dem Strukturieren der Gateelektrodenmaterialien 161, 162 kann die Verarbeitung im aktiven Gebiet 103 durch Bilden von Ausnehmungen fortgesetzt werden, um das Halbleitermaterial 103A, falls erforderlich, einzubauen, wobei auch eine komplexe Prozesssequenz anzuwenden ist, insbesondere das Ätzen des aktiven Gebiets 103, während andere aktive Gebiete maskiert werden, die keinen Einbau des verspannungsinduzierenden Halbleitermaterials erfordern, wie z. B. aktive Gebiete für N-Kanaltransistoren. Der komplexe Prozess kann ferner ein Durchführen eines Reinigungsprozesses und ein abschließendes Abscheiden des Materials 103A umfassen, gefolgt durch das Entfernen eines Hartmaskenmaterials, das auch zu einer bedeutenden Materialerosion in den Isolationsgebieten 102 führen kann. Daraufhin werden, falls erforderlich, typischerweise Implantationsprozesse zur Bildung eines Bereichs der Drain- und Sourcebereiche 151 angewendet.
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Es wird angemerkt, dass bei einer Verringerung der gesamten Transistordimensionen und insbesondere der Gatelänge, besonders in 1b, die horizontale Erstreckung der Elektrodenmaterialien 161, 162 im Allgemeinen in geeignetem Maße an die Konzentrationsprofile von Drain- und Source anzupassen sind, um die gewünschten Transistoreigenschaften zu erhalten, wie z. B. eine Steuerbarkeit des Kanals, Leckströme und dergleichen. Angesichts der Verringerung des gesamten Reihenwiderstands der Transistoren ist in den Drain- und Sourcebereichen 151 eine relativ hohe Dotierstoffkonzentration bereitzustellen. In der Nähe eines Kanalbereichs 155 wird die Tiefe des Konzentrationsprofils häufig im Vergleich zu der Tiefe des Konzentrationsprofils von „tiefen” Drain- und Sourcebereichen 151D geringer gewählt. Dazu können typischerweise Drain- und Sourceerweiterungsbereiche 151E z. B. durch Bereitstellen eines geeigneten Versatzabstandshalterelements (nicht dargestellt) und Einbauen von Drain- und Sourcedotierstoffsorten mit einer geeigneten Implantationsenergie und -dosis gebildet werden. Daraufhin kann die Abstandshalterstruktur 165 gebildet werden und es werden typischerweise weitere Implantationsprozesse angewendet, um zur Bildung der Bereiche 151D weitere Drain- und Sourcedotierstoffsorten einzubauen, die die Erweiterungsbereiche 151E geeignet verbinden. Die Tiefe des Konzentrationsprofils der Bereiche 151D ist in ähnlicher Weise durch Verkleinern der gesamten Transistordimensionen zu verringern. Die Tiefe der Bereiche 151D kann folglich vergleichbar zum Grad an Ausnehmung 102R sein oder sogar geringer.
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1d stellt schematisch die Vorrichtung 100 in einer weiter fortgeschrittenen Herstellungsphase dar. In der Gateelektrodenstruktur 160 ist, wie dargestellt, ein Metallsilizid 166 gebildet und auch im aktiven Gebiet 103 ist ein Metallsilizid 156 gebildet. Die Metallsilizidbereiche 156 sind, wie vorangehend erläutert, typischerweise vorgesehen, um den gesamten Kontaktwiderstand zwischen Kontaktelementen (nicht dargestellt) zu verringern, die in einer späteren Herstellungsphase auszubilden sind und die wiederum den Transistor 150 mit einem noch zu bildenden Metallisierungssystem verbinden. Hinsichtlich des gesamten Leistungsvermögens des Transistors 150 gewinnt der Beitrag des Kontaktwiderstands in hoch skalierten Halbleitervorrichtungen zunehmend an Bedeutung, so dass angesichts eines höheren Vorrichtungsleistungsvermögens typischerweise komplexe Materialien im aktiven Gebiet 103 bereitgestellt werden. Z. B. wird häufig Nickel möglicherweise in Kombination mit einer bestimmten Menge an Platin verwendet, um Nickelsilizid zu bilden. Es hat sich jedoch herausgestellt, dass Nickelsilizid mit einem Halbleitermaterial eine Schottkybarriere bildet, wobei die Höhe der Barriere durch eine Verringerung der Dotierstoffkonzentration des benachbarten Halbleitermaterials bedeutend verringert werden kann. Folglich sollten angesichts der Bereitstellung einer maximalen Oberfläche des Metallsilizids 156 durch das Silizidmaterial 156 und das Halbleitermaterial gebildete Grenzflächen in stark dotierten Gebieten der Source- und Drainbereiche 151 bereitgestellt werden, das für den Ladungsträgeraustausch mit den Drain- und Sourcebereichen 151 verfügbar ist. Wenn zwischen einem moderat dotierten Halbleitermaterial und dem Nickelsilizid 156 eine relativ hohe Schottkybarriere vorhanden ist, können in Vollsubstratkonfigurationen, aufgrund bedeutend erhöhter Leckströme und anderer parasitärer Effekte, Erweiterungen des Metallsilizids 156 in das verbleibende aktive Gebiet 103 nachteilig sein, da ein Kurzschluss bei Betriebsspannungen induziert werden kann, die zu der relativ hohen Schottkybarriere vergleichbar sind, wobei die Erweiterung des Metallsilizids 156 in das verbleibende aktive Gebiet 103 insbesondere die entsprechenden PN-Übergänge „kurzschließen”. Ferner kann ein „Kurzschluss” der PN-Übergänge auch in einer SOI-Architektur trotz Tolerierbarkeit nachteilig sein, da die relativ hohe Schottkybarriere, die durch die moderate Dotierstoffkonzentration im Wannenbereich zu einem größeren Reihenwiderstand des Transistors führen kann, obwohl der Transistor sogar im Wesentlichen funktionstüchtig bleibt. Auf der anderen Seite kann die verringerte Dotierstoffkonzentration in den tieferen Gebieten der Drain- und Sourcebereiche 151 auch ein verringertes Transistorleistungsvermögen bewirken, sogar wenn die Metallsilizidbereiche 156 in die Drain- und Sourcebereiche eingebettet sein können, da ein Stromfluss von Kontaktelementen zum Transistor vorzugsweise über das Metallsilizid auftritt. In diesem Fall können jedoch die tiefen Bereiche des Metallsilizids 156 aufgrund der relativ ausgeprägten Schottkybarriere zu einer bedeutenden Zunahme des Gesamtwiderstands beitragen.
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Dies bedeutet, dass während des Silizidierungsprozesses typischerweise ein geeignetes Refractory-Metall abgeschieden und im Wesentlichen wärmebehandelt wird, um eine Diffusion von Silizium und Metall in Gang zu setzen. Auf der anderen Seite wird im Wesentlichen eine chemische Reaktion auf die elektrischen Oberflächenbereiche unterdrückt. Demzufolge können die Abstandshalterstruktur 165 und der Isolationsbereich 102 als effiziente Silizidierungsmasken dienen, während auf der anderen Seite die Seitenwände 103T und 103S (vgl. 1c) effizient silizidiert werden, wodurch das Metallsilizid 156 gebildet wird, das demzufolge außerhalb der tiefen Drain- und Sourcebereiche 151D angeordnet oder in einem Bereich der Drain- und Sourcebereiche angeordnet sein kann, die eine verringerte Dotierstoffkonzentration aufweisen, wodurch eine erhöhte Schottkybarriere auftritt.
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1e stellt schematisch die Situation in der Querschnittsansicht dar, die in 1a als Schnitt Ic gekennzeichnet ist, wobei sich auch an den Seitenwänden 103S das Metallsilizid 156D tief in das aktive Gebiet 103 erstreckt.
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1f stellt schematisch eine Aufsicht auf die Vorrichtung 100 dar, in der periphere Bereiche 103P an oder in der Nähe der Seitenwände 103T, 103S dargestellt sind, in denen sich das Metallsilizid tief in das aktive Gebiet 103 erstrecken kann, wodurch möglicherweise bedeutende Vorrichtungsausfälle bewirkt werden und im Allgemeinen das gesamte Leistungsvermögen der Transistorvorrichtungen verringert wird.
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Demzufolge können insbesondere komplexe P-Kanaltransistoren von zunehmenden Ausbeuteverlusten und verringertem Leistungsvermögen betroffen sein, wenn die Gatelänge in Transistorarchitekturen 40 nm oder weniger beträgt, bei welchen Einbau einer verspannungsinduzierenden Silizium/Germanium-Legierung erforderlich ist. Dadurch wird grundsätzlich eine sehr vielversprechende Vorgehensweise bezüglich Großproduktionsumgebungen in ihrer Attraktivität reduziert. Es wurden also eine Vielzahl von Vorgehensweisen diskutiert. Beispielsweise wurde eine Vermeidung bedeutender Ausnehmungen in den Isolationsstrukturen 102 während der Bildung komplexer P-Kanaltransistoren vorgeschlagen, ohne jedoch in diesem Zusammenhang Details zur praktischen Implementierung einer besseren Strategie anzugeben. Eine andere Alternative stellt die Vergrößerung der Dotierstoffkonzentration von Drain- und Source durch Implantieren mit einer hohen Dotierstoffdosis dar. Jedoch kann eine bedeutende Modifizierung der Dotierstoffkonzentration in hoch skalierten Transistoren mit einer Vielzahl zusätzlicher Effekte einhergehen, wie vorangehend diskutiert wurde, die wiederum nicht mit den gesamten Vorrichtungsanforderungen kompatibel sind. Diesbezüglich hat sich ergeben, dass die Dotierstoffkonzentration für eine Technologie von 40 nm oder weniger stark begrenzt ist, da ansonsten die Drain- und Sourcebereiche in den Kanalbereich übermäßig eindringen würden und die Vorrichtungsleckströme vergrößern würden. Das bedeutet, dass ein Implantationsprozess mit hoher Dosis ohne zusätzliche laterale Dotierstoffdiffusion in den Kanalbereich eine größere Breite der entsprechenden Abstandshalterelemente erfordern würde, was im Allgemeinen nicht mit komplexen Vorrichtungsarchitekturen vereinbar ist, da ein begrenzter Pitch von Gateelektrodenstrukturen in dicht gepackten Vorrichtungsbereichen vorhanden ist. Demzufolge stellt eine Erhöhung der Implantationsdosis keinen zufriedenstellenden Lösungsansatz dar.
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Anstatt die Implantationsdosis zu erhöhen könnte die Implantationsenergie erhöht werden, um ein homogeneres Dotierstoffprofil über die Tiefe der Drain- und Sourcebereiche hinweg zu erzeugen. Es hat sich jedoch herausgestellt, dass eine bedeutende Vergrößerung der Implantationsenergie nicht unbedingt mit der gesamten Gatekonfiguration kompatibel ist. Dies bedeutet, dass bei einer Zunahme der Implantationsenergie ein übermäßiger Einbau von Dotierstoffen in den Kanalbereich auftreten kann.
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Eine versprechende Vorgehensweise ist in der
US 2012/0 241864 A1 gegeben, die vom Anmelder des vorliegenden Patents eingereicht wurde und den Titel „Shallow Source and Drain Architecture in an Active Region of a Semiconductor Device Having a Pronounced Surface Topography by Tilled Implantation” trägt. Entsprechend dieses Konzepts kann in einem Versuch zum Einbauen zusätzlicher Dotierstoffsorten in die tieferen Drain- und Sourcebereiche ein geneigter Implantationsprozess mit Neigungswinkeln von 30° oder größer durch freiliegende Seitenwandoberfläche angewendet werden, um die sich ergebenden tiefen Metallsilizidbereiche in ein Halbleitermaterial mit erhöhter Dotierstoffkonzentration einzubetten. Bei Anwendung dieses Konzepts wurde jedoch beobachtet, dass der sich ergebende Zuwachs im Leistungsvermögen von Transistoren geringer ausgeprägt ist als erwartet, was darauf hinweist, dass die bedeutende Oberflächentopographie des aktiven Gebiets, insbesondere von P-Kanaltransistoren, noch das Verhalten komplexer Halbleitervorrichtungen bedeutend beeinflusst. Das in dieser Patentanmeldung offenbarte Konzept kann demzufolge noch zusätzliche Verbesserung erfordern, um angesichts von Halbleitervorrichtungen mit P-Kanaltransistoren eine für Großproduktionstechniken geeignete Strategie bereitzustellen, die eine Gatelänge von 40 nm und weniger zusammen mit komplexen Gateelektrodenstrukturen aufweisen.
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Aus der Druckschrift
US 2012/0 007 185 A1 ist eine planare Transistorvorrichtung mit einem Halbleitersubstrat und Source- und Draingebieten bekannt, die bezüglich eines umgebenden STI-Bereichs erhöht sind. Eine Implantation von Source- und Draindotierstoffen erfolgt entlang einer Implantationsrichtung senkrecht zur Oberfläche des Halbleitersubstrats. Halo-Gebiete werden mittels einer relativ zur Halbleitersubstratoberfläche schrägen Implantation gebildet.
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Die Druckschrift
US 2012/0 100 674 A1 zeigt eine FinFET-Vorrichtung mit einem Fin, in den Source- und Draindotierstoffe implantiert werden.
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Angesichts der vorangehend beschriebenen Situation betrifft die vorliegende Erfindung Herstellungstechniken und Halbleitervorrichtungen, in denen geeignete Kontaktflächen, wie z. B. Metallsilizidbereiche, in aktiven Gebieten bereitgestellt werden können, die ein komplexes Dotierstoffprofil und eine übermäßige Oberflächentopographie aufweisen, während die Effekte von einem oder mehreren der vorangehend identifizierten Probleme vermieden oder wenigstens reduziert werden.
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Die vorangehenden Probleme werden gelöst durch ein Verfahren gemäß Anspruch 1, wobei weitere vorteilhafte Ausgestaltungen davon in den abhängigen Ansprüchen 2 bis 11 definiert sind, ein Verfahren nach Anspruch 12, wobei weitere vorteilhafte Ausgestaltungen davon in den abhängigen Ansprüchen 13 bis 19 definiert sind, und eine planare Halbleitervorrichtung nach Anspruch 20.
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Im Allgemeinen werden Herstellungstechniken und planare Halbleitervorrichtungen bereitgestellt, in denen bei Bildung von Kontaktbereichen, wie z. B. von Metallsilizidbereiche, durch eine geeignete Anpassung des Dotierstoffprofils an die ausgeprägte Oberflächentopographie in komplexen Halbleitervorrichtungen weniger Vorrichtungsausfälle auftreten. Es wurde erkannt, dass die Implementierung der Drain- und Sourcedotierstoffsorten unter einem geeignet ausgewählten Neigungswinkel bezüglich der Breitenrichtung des aktiven Gebiets in einem besseren Transistorleistungsvermögen von P-Kanaltransistoren resultieren kann, während ein übermäßiges seitliches Eindringen in den Kanalbereich durch Drain- und Sourcedotierstoffe unter Vermeidung der Verwendung eines Neigungswinkels entlang der Längsrichtung des aktiven Gebiets unterdrückt wird.
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In einigen anschaulichen Ausführungsformen der vorliegenden Erfindung kann der Neigungswinkel auf einen Bereich von 20° und weniger begrenzt sein, wodurch für komplexe P-Kanaltransistoren mit einer Gatelänge von 40 nm und weniger ein besseres Leistungsvermögen erreicht wird. Demzufolge können noch geeignete Abstandshaltertechnologien angewendet werden, um das laterale Dotierstoffprofil in der Nähe des Kanalbereichs anzupassen, während an peripheren Bereichen des aktiven Gebiets trotzdem eine erhöhte durchschnittliche Dotierstoffkonzentration erreicht wird, so dass entlang der vollen Breite des Transistors bessere Widerstandskonditionen erreicht werden können. Das sich ergebende Metallsilizid kann demzufolge in hochdotierte Halbleitermaterialien zuverlässig eingebettet werden, ohne jedoch das laterale Dotierstoffprofil in der Nähe des Kanalbereichs übermäßig zu beeinflussen, da die Steigung oder Neigung, unter der die Implantation in einer Ebene auftritt, normal zu der oberseitigen Oberfläche des aktiven Gebiets und im Wesentlichen parallel zu der Gateelektrodenstruktur ist.
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Ein hierin offenbartes anschauliches Verfahren umfasst ein Durchführen eines Implantationsprozesses in Gegenwart einer Gateelektrodenstruktur, um Drain- und Sourcedotierstoffsorten durch eine erste Seitenwand und eine zweite Seitenwand eines aktiven Gebiets eines P-Kanaltransistors einer planaren Halbleitervorrichtung einzubringen, wobei das aktive Gebiet seitlich durch einen Isolationsbereich umgeben ist, der hinsichtlich des aktiven Gebiets ausgenommen ist. Dabei legen die ersten und zweiten Seitenwände eine Breite des aktiven Gebiets fest. Das Verfahren umfasst ferner ein Bilden eines Metallsilizids im aktiven Gebiet.
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Eine weitere anschauliche Ausführungsform umfasst ein Bilden einer Gateelektrodenstruktur auf einem aktiven Gebiet einer planare Halbleitervorrichtung, wobei das aktive Gebiet eine Länge und eine Breite aufweist und seitlich durch einen hinsichtlich des aktiven Gebiets ausgenommenen Isolationsbereich begegrenzt ist. Das Verfahren umfasst ferner ein Einbringen von Drain- und Sourcedotierstoffsorten in das aktive Gebiet unter Durchführen eines Implantationsprozesses, der wenigstens zwei unterschiedliche Neigungswinkel bezüglich einer Normalen einer oberseitigen Oberfläche des aktiven Gebiets umfasst und die in einer ersten Ebene definiert sind, die normal zu der oberseitigen Oberfläche des aktiven Gebiets und parallel zu einer Breitenrichtung ist. Der Implantationsprozess umfasst ferner einen nicht variierenden oder konstanten Implantationswinkel, der in einer zweiten Ebene festgelegt ist, die normal zu der oberseitigen Oberfläche und senkrecht zu der Breitenrichtung ist. Das Verfahren umfasst zusätzlich dazu ein Bilden eines Metallsilizids in einem Bereich des aktiven Gebiets.
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Eine anschauliche planare Halbleitervorrichtung umfasst einen über einem Substrat gebildeten Isolationsbereich. Die planare Halbleitervorrichtung umfasst darüber hinaus ein Silizium aufweisendes aktives Gebiet eines P-Kanaltransistors, das seitlich durch den Isolationsbereich umgeben ist, und der hinsichtlich des Silizium aufweisenden aktiven Gebiets eine Ausnehmung aufweist. Das Silizium aufweisende aktive Gebiet weist eine durch ein Paar von Seitenwänden begegrenzte Länge und eine durch ein Paar von zweiten Seitenwänden begegrenzte Breite auf. Die Halbleitervorrichtung umfasst eine auf dem Silizium aufweisenden aktiven Gebiet und den Drain- und Sourcebereichen gebildete Gateelektrodenstruktur. Die Drain- und Sourcebereiche umfassen an den ersten Seitenwänden eine erste durchschnittliche Dotierstoffkonzentration, die kleiner ist als eine zweite durchschnittliche Dotierstoffkonzentration an den zweiten Seitenwänden. Darüber hinaus umfasst die Halbleitervorrichtung ein in einem Bereich des Silizium aufweisenden Halbleiterbereichs gebildetes Metallsilizid, wobei das Metallsilizid innerhalb der Drain- und Sourcebereiche angeordnet ist.
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Die vorliegende Beschreibung ist mit Bezug auf die folgenden Figuren zu lesen, in denen ähnliche Bezugszeichen ähnliche Elemente bezeichnen und wobei:
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1a schematisch eine Aufsicht auf eine gemäß herkömmlicher Prozessstrategien gebildete planare Halbleitervorrichtung zeigt;
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1b und 1c schematisch Querschnittsansichten der in 1a dargestellten planaren Halbleitervorrichtung darstellen;
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1d bis 1f schematisch Querschnittsansichten beziehungsweise eine Aufsicht der planaren Halbleitervorrichtung in einer weiter fortgeschrittenen Herstellungsphase darstellen, in welcher Metallsilizidbereiche in flachen Drain- und Sourcebereiche auf Grundlage herkömmlicher Prozessstrategien gebildet werden;
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2a schematisch eine Aufsicht einer planaren Halbleitervorrichtung gemäß anschaulicher Ausführungsformen darstellt, in welchen Implantationsstrategien zum Einbau einer Drain- und Sourcedotierstoffsorte durch freiliegende Seitenwandbereiche eines aktiven Gebiets in einer im Wesentlichen parallelen Weise bezüglich der Gateelektrodenstruktur entsprechend anschaulicher Ausführungsformen dargestellt ist;
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2b und 2c schematisch Querschnittsansichten der planaren Halbleitervorrichtung darstellt, in denen ein geneigter Implantationsprozess mit paralleler Orientierung bezüglich der Gateelektrodenstruktur entsprechend anschaulicher Ausführungsformen dargestellt ist;
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2d und 2e schematisch Aufsichten der planaren Halbleitervorrichtung gemäß anschaulicher Ausführungsformen darstellen, in welchen P-Kanaltransistoren mit unterschiedlicher Orientierung eine geneigte Implantation parallel zu den entsprechenden Gateelektrodenstrukturen auf Basis eines geeigneten Maskierungsbereichs gemäß anschaulicher Ausführungsformen aufnehmen können; und
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2f schematisch Querschnittsansichten der planaren Halbleitervorrichtung in weiter fortgeschrittenen Herstellungsphasen darstellt, in denen ein Zwischenschicht-Dielektrikumsmaterial einer Kontaktebene Kontaktelemente umfassen kann, die aufgrund der erhöhten durchschnittlichen Dotierstoffkonzentration gemäß weiterer anschaulicher Ausführungsformen verringerte Kontaktwiderstände zu Drain- und Sorcebereiche aufweisen können.
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Die vorliegende Erfindung betrifft im Allgemeinen das Problem eines verringerten Transistorleistungsvermögens in komplexen P-Kanaltransistoren aufgrund einer ausgeprägten Oberflächentopographie in Verbindung mit Metallsilizidbereiche, wobei die in der vorangehend genannten Anmeldung vorgeschlagene Lösung einen Zuwachs des Leistungsvermögens ergeben kann, der geringer ist als erwartet, obwohl eine bestimmte Menge an Dotierstoffen durch freiliegende Seitenwandoberflächenbereiche der aktiven Gebiete eingebaut werden kann. Es wird angemerkt, dass ein besseres Transistorleistungsvermögen für P-Kanaltransistoren ohne einen übermäßigen Beitrag zur gesamten Prozesskomplexität dadurch erreicht werden kann, dass der Einbau von Drain- und Sourcedotierstoffsorten in freiliegende Seitenwandoberflächenbereiche beschränkt wird, welche die Breite des P-Kanaltransistors festlegen. Auf diese Art können hoch komplexe seitliche Dotierstoffprofile an den Kanalbereichen noch auf Basis geeigneter Abstandshaltertechniken erhalten werden, da die verwendeten Winkel das seitliche Dotierstoffprofil in diesen empfindlichen Bereichen im Wesentlichen nicht beeinflussen. Auf der anderen Seite wird bezüglich der Transistorbreite an der Peripherie eine bedeutend erhöhte durchschnittliche Dotierstoffkonzentration erhalten, wodurch zu einem besseren Vermögen hinsichtlich des Betriebsstroms (drive current capability) beigetragen wird, da sogar an peripheren Bereichen aufgrund der erhöhten durchschnittlichen Dotierstoffkonzentration ein verringerter Übergangswiderstand von Metallsilizid in das Halbleitermaterial erreicht werden kann. Insbesondere in SOI-Vorrichtungen, in welchen ein „Kurzschluss” der PN-Übergänge nicht zu einer Fehlfunktion von Transistoren führen kann, ist eine bedeutende Zunahme des gesamten Leistungsvermögens von P-Kanaltransistoren beobachtbar.
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Ferner wurde erkannt, dass die geneigte Implantation parallel zur Gateelektrodenstruktur auf Neigungswinkel in der Größe von 20° oder weniger begrenzt werden kann, wodurch ein verbessertes Leistungsvermögen im Vergleich zu größeren Neigungswinkeln erreicht wird. Ohne die vorliegende Beschreibung auf die folgenden Erklärungen beschränken zu wollen wird angenommen, dass ein moderater Neigungswinkel parallel zur Gateelektrodenstruktur andererseits in einer erhöhten durchschnittlichen Dotierstoffkonzentration an den peripheren Bereichen führen kann, die die Breite des Transistors festlegen. Auf der anderen Seite erlaubt eine erhöhte durchschnittliche Dotierstoffkonzentration an den peripheren Bereichen eine homogenere Dotierstoffverteilung in den verbleibenden Bereichen der Drain- und Sourcebereiche. Bei Auswahl eines moderaten Neigungswinkels im oben spezifizierten Bereich kann z. B. die Implantationsenergie geeignet angepasst werden, so dass weiterhin eine gewünschte Eindringtiefe erhalten bleibt, ohne dass übermäßige Modifizierungen oder Beschädigungen empfindlicher Vorrichtungsbereiche, z. B. an Endbereichen der Gateelektrodenstruktur, hervorgerufen werden. Folglich können in einigen anschaulichen Ausführungsformen die Drain- und Sourcebereiche, insbesondere die tiefen Bereiche davon, in einem moderaten Bereich mit einer geeignet angepassten Implantationsenergie auf Grundlage des Neigungswinkels gebildet werden, ohne dass weitere Anpassungen des gesamten Prozessflusses erforderlich sind. Das seitliche Dotierstoffprofil in der Nähe des Kanalbereichs wird andererseits nicht wesentlich beeinflusst, so dass das Dotierstoffprofil in diesem Bereich noch auf Grundlage von Seitenwandabstandshaltern und dergleichen effizient angepasst werden kann.
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In einigen anschaulichen Ausführungsformen können die Gateelektrodenstrukturen der P-Kanaltransistoren über die gesamte Halbleitervorrichtung hinweg die gleiche Orientierung aufweisen, so dass ein einzelner Implantationsprozess ohne zusätzliche Maskierungsschritte angewendet werden kann. Das bedeutet, dass während des Implantationsprozesses die Halbleitervorrichtung um 180° gedreht werden kann, um wenigstens zwei unterschiedliche Neigungswinkel zu realisieren, die die gleiche Größe oder unterschiedliche Größen aufweisen können, so dass Dotierstoffsorten in einer 0°-Position und einer 180°-Position in die peripheren Bereiche des aktiven Gebiets effizient eingebaut werden können.
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In anderen anschaulichen Ausführungsformen weisen Transistoren unterschiedlich orientierte Gateelektrodenstrukturen auf oder aktive Gebiete können durch eine geeignete Implantationsmaske bedeckt sein, um das seitliche Dotierstoffprofil in der Nähe des Kanalbereichs dieser Transistoren nicht übermäßig zu beeinflussen. Daraufhin kann z. B. unter Verwendung der gleichen Prozessparameter ein weiterer Implantationsprozess nach einem Entfernen der Implantationsmaske und einem Bedecken der vorangehend implantierten Transistoren mit einer weiteren Implantationsmaske angewendet werden.
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Mit Bezug auf die 2a bis 2f werden nun weitere anschauliche Ausführungsformen im Detail beschrieben, wobei auch Bezug auf die 1a bis 1f genommen wird, falls erforderlich.
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2a stellt schematisch eine Aufsicht einer planaren Halbleitervorrichtung 200 dar, die ein Halbleitergebiet oder aktives Gebiet 203 umfasst, in und über welchem ein P-Kanaltransistor 250 gebildet ist. Das Halbleitergebiet oder aktive Gebiet 203 kann ein Silizium aufweisendes Halbleitermaterial umfassen, das die Bildung eines Metallsilizids in einer späteren Herstellungsphase ermöglichen kann. Das aktive Gebiet 203 kann darstellungsgemäß eine Breite 203W aufweisen, insbesondere die seitliche Dimension entlang einer Breitenrichtung (vgl. 1a), wobei angemerkt wird, dass die Breite 203W entlang einer Länge 203L des aktiven Gebiets 203 variieren kann, falls eine nicht-rechteckige geometrische Konfiguration in Betracht gezogen wird. Die Größe, Gestalt und Position des aktiven Gebiets 203 wird durch einen Isolationsbereich 202 bestimmt, wie auch vorangehend mit Bezug auf die Halbleitervorrichtung 100 beschrieben ist. In der dargestellten Herstellungsphase ist darüber hinaus eine Gateelektrodenstruktur 260 auf dem aktiven Gebiet 203 gebildet und erstreckt sich auch abhängig von der gesamten Vorrichtungskonfiguration in den Isolationsbereich 203.
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Im Allgemeinen kann der Transistor 250 eine geeignete Konfiguration aufweisen, z. B. kann der Transistor 250 eine Konfiguration aufweisen, wie in den 1b und 1c dargestellt ist, wenn auf den Transistor 150 beispielsweise hinsichtlich der Konfiguration des aktiven Gebiets 203 und hinsichtlich der Breite auf die Gateelektrodenstruktur 260 Bezug genommen wird. In anderen Fällen können diese Komponenten eine andere geeignete Konfiguration aufweisen, falls dies erforderlich ist. In der dargestellten Herstellungsphase kann ferner der Transistor 250 eine Drain- und Sourcedotierstoffsorte aufnehmen, um eine erhöhte durchschnittliche Konzentration auszubilden, die bei Bildung geeigneter Kontaktbereiche am peripheren Bereich 203P bessere Prozessbedingungen bereitstellen kann, wie z. B. Metallsilizidbereiche in einer späteren Herstellungsphase. Wie vorangehend mit Bezug auf die in 1f dargestellte Halbleitervorrichtung 100 beschrieben ist, kann die Peripherie 203P z. B. an den die Breite 203W festlegenden Seitenwänden 203T sehr kritisch sein und aufgrund der Ausnehmungskonfiguration des Isolationsbereichs 202 frei liegen. Es wird jedoch angemerkt, dass die peripheren Bereiche 203Q an Seitenwänden 203S, die eine Länge 203L festlegen, weniger kritisch sein kann, z. B. mit Bezug auf SOI-Architekturen und hinsichtlich Konfigurationen, in welchen andere Komponenten die peripheren Bereiche 203Q bedecken, z. B. wenn Dummygateelektrodenstrukturen und dergleichen gebildet sind. Die Breite der peripheren Bereiche 203P, 203Q kann 20 nm oder weniger betragen. In einigen anschaulichen Ausführungsformen kann folglich wenigstens ein Bereich der Drain- und Sourcedotierstoffsorten durch die freiliegenden Seitenwandoberflächenbereiche 203T mittels Implantatiorisprozesse unter Verwendung geeigneter Neigungswinkel eingebaut werden. In einigen anschaulichen Ausführungsformen kann ein Implantationsprozess, wie z. B. in 2a dargestellt ist, einen ersten Implantationsschritt 205A umfassen, in welchem geeignete Neigungswinkel verwendet werden, um die Drain- und Sourcedotierstoffsorten durch eine der Seitenwände 203T einzubauen. Der Implantationsprozess kann einen zweiten Implantationsschritt 205B aufweisen, der angewendet sein kann, um die Dotierstoffsorten durch die einander gegenüberliegend angeordneten Seitenwände 203T einzubauen. Hierzu kann für jeden der Implantationsschritte 205A, 205B ein entsprechender Neigungswinkel in der Größe von 20° oder weniger in einer Ebene 206 ausgewählt sein, die parallel zur Breitenrichtung, insbesondere in 2a der vertikalen Richtung, ausgerichtet sein kann. Für eine im Wesentlichen nicht geneigte Implantationsrichtung, die einer Richtung senkrecht zu der Zeichnungsebene in 2a entspricht, kann z. B. eine Neigung der Implantationsrichtung in eine Ebene, die senkrecht zu der Zeichenebene in 2a ist und insbesondere in der Breitenrichtung parallel ausgerichtet ist, in geeigneten Neigungswinkeln für die entsprechenden Implantationsschritte 205A, 205B resultieren.
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Wie vorangehend erläutert wurde kann das seitliche Dotierstoffprofil in der Nähe der Gateelektrodenstruktur 260 durch Auswählen der Größe der Neigungswinkel für die Implantationsschritte 205A, 205B entsprechend der vorangehend spezifizierten Bereiche noch durch darauf ausgebildete Seitenwandabstandshalter angepasst werden, die die Ausbildung verringerter Gatelängen von 40 nm und weniger, wie z. B. 32 nm und weniger, ermöglichen. In einigen anschaulichen Ausführungsformen wird die Größe der entsprechenden Neigungswinkel während der Implantationsschritte 205A, 205B zu 15° oder weniger ausgewählt, während in anderen Fällen ein Neigungswinkel in einer Größe von 8,5 bis 12,5° ausgewählt wird.
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2b stellt schematisch eine Querschnittsansicht dar, die entlang der Breitenrichtung genommen ist, insbesondere entlang des Schnitts IIb in 2a. Die Halbleitervorrichtung 200 kann darstellungsgemäß ein Substrat 201 umfassen, über welchem das aktive Gebiet 203 gebildet sein kann, das eine entsprechende Halbleiterinsel einer Halbleiterschicht darstellt, wie auch vorangehend mit Bezug auf die Halbleitervorrichtung 100 erläutert ist. In der dargestellten Ausführungsform kann eine vergrabene isolierende Schicht 201A unter dem aktiven Gebiet 203 vorgesehen sein, wodurch eine SOI-Architektur gebildet wird. Der Isolationsbereich 202 kann im Vergleich zu einer oberseitigen Oberfläche 203G des aktiven Gebiets 203 ferner bedeutend ausgenommen sein, wie auch vorangehend erläutert ist, z. B. aufgrund einer vorangehend durchgeführten Prozesssequenz zum Einbauen einer verspannungsinduzierenden Halbleiterlegierung 203A, wie z. B. einer Silizium/Germanium-Legierung, wie auch vorangehend erläutert ist. Es wird angemerkt, dass mit Bezug auf die insoweit beschriebenen Komponenten die gleichen Kriterien anwendbar sind, wie vorangehend mit Bezug auf die Halbleitervorrichtung 100 beschrieben ist. Demzufolge kann eine entsprechend detaillierte Beschreibung dieser Komponenten und Techniken zur Bildung selbiger unterdrückt werden.
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Der die Schritte 205A, 205B umfassende Implantationsprozess kann, wie dargestellt, auf Grundlage entsprechender Neigungswinkel α, β durchgeführt werden, die in der Ebene 206 festgelegt sind. Die Ebene 206 kann hinsichtlich der oberseitigen Oberfläche 203G orthogonal oder normal ausgerichtet sein und kann parallel zur Breitenrichtung 203W orientiert sein, wodurch hinsichtlich der freiliegenden Seitenwandoberflächen 203T eine Variation des Implantationswinkels erlaubt wird, ohne das seitliche Dotierstoffprofil in der Nähe der Gateelektrodenstruktur 260 zu beeinflussen, was mit gestrichelten Linien angedeutet ist, jedoch in der Querschnittsansicht in 2b nicht sichtbar wäre. Es wird angemerkt, dass die Neigungswinkel α, β als zwei unterschiedliche Neigungswinkel angesehen werden können, da sogar, wenn diese Winkel die gleiche Größe aufweisen, die Orientierung hinsichtlich einer Normalen zur oberseitigen Oberfläche 203G verschieden ist. Bei Auswahl der Neigungswinkel α, β zu 20° oder weniger kann demzufolge eine geeignete Implantationsenergie ausgewählt werden, so dass eine gewünschte relativ homogene Dotierstoffverteilung innerhalb des aktiven Gebiets 203 mit einer geeigneten Eindringtiefe erreicht wird, während im Vergleich zu herkömmlichen Strategien in den peripheren Bereichen 203P (2a) zusätzlich eine erhöhte Dotierstoffkonzentration erhalten werden kann. Die durchschnittliche Dotierstoffkonzentration im peripheren Bereich 203P kann z. B. im Vergleich zu Strategien höher sein, in denen eine im Wesentlichen nicht geneigte Implantation angewendet wird, um die tiefen Drain- und Sourcebereiche im aktiven Gebiet 203 zu bilden. Die durchschnittliche Dotierstoffkonzentration im peripheren Bereich 203P kann im Vergleich zu der durchschnittlichen Dotierstoffkonzentration an den peripheren Bereichen 203Q (vgl. 2a) größer sein, wenigstens bei einer Tiefe in der Nähe der vergrabenen isolierenden Schicht 201A.
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Es wird angemerkt, dass eine entsprechende Anpassung der Implantationsenergien aufgrund der moderaten Größe der Neigungswinkel im Wesentlichen keine weiteren Vorrichtungskomponenten oder nachfolgende Prozesse beeinflusst. Das bedeutet, dass im Vergleich zu einem Neigungswinkel von 30° und bedeutend größer in den vorliegenden Ausführungsformen nur eine moderate Energiezunahme erforderlich sein kann, um im Wesentlichen die Zieleindringtiefe zu erreichen. Die zusätzliche Eindringlänge in die Gateelektrodenstruktur 260 am Ende (vgl. 2a) während der geneigten Implantationsschritte 205A, 205B ändert nicht unbedingt die gewünschten Transistoreigenschaften, da typischerweise die Länge der Endbereiche der Gateelektrodenstrukturen 260, die sich über dem Isolationsbereich 202 erstrecken, im Vergleich zu der zusätzlichen Eindringlänge größer ist, die durch die moderaten Neigungswinkel α, β bewirkt wird.
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2c stellt schematisch eine Querschnittsansicht entlang einer Längsrichtung dar, insbesondere entlang des Schnitts IIc in 2a. Der Transistor 250 kann darstellungsgemäß Drain- und Sourcebereiche 251 umfassen, wobei tiefe Bereiche 251D davon während der Implantationsschritte 205A/205B gebildet werden können, wie vorangehend erläutert ist. Die Drain- und Sourcebereiche 251 können ferner Erweiterungsbereiche 251E umfassen, die das seitliche Dotierstoffprofil in einem Kanalbereich 255 wesentlich bestimmen. In einigen anschaulichen Ausführungsformen kann ferner eine die Schwellenspannung anpassende Halbleiterlegierung 203B als Teil des Kanalbereichs 255 unter der Gateelektrodenstruktur 260 gebildet sein. Die Gateelektrodenstruktur 260 kann Gatedielektrikumsmaterialien 264, 263 z. B. in Form herkömmlicher Dielektrikumsmaterialien, High-k-Dielektrikumsmaterialien und dergleichen, umfassen, wie auch vorangehend erläutert ist. Zusätzlich dazu können Elektrodenmaterialien 262 und 261 vorgesehen sein und diese Materialien können durch eine Abstandshalterstruktur 265 seitlich eingekapselt sein, welche eine geeignete Breite aufweist, um das seitliche Profil der Drain- und Sourcebereiche 251 zu bestimmen, wie auch vorangehend beschrieben ist. Diese soweit beschriebenen Komponenten können auf Grundlage von Herstellungstechniken ausgebildet sein, wie auch vorangehend beschrieben ist.
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Bei Durchführung der Implantationsprozesse, die die Schritte 205A, 205B aufweisen, können Drain- und Sourcedotierstoffsorten im Wesentlichen vertikal mit Bezug auf die oberseitige Oberfläche des aktiven Gebiets 203 eingebaut werden, um das vorangehend ausgebildete seitliche Dotierstoffprofil der Erweiterungsbereiche 251E nicht bei Bildung der tiefen Drain- und Sourcebereiche 251D bedeutend zu beeinflussen. Da die Eindringung der Dotierstoffe durch die freiliegenden Bereiche der Seitenwände 203S (vgl. 2b) im Wesentlichen unterdrückt werden, kann ferner in den peripheren Bereichen 203Q eine im Vergleich zu den peripheren Bereichen 203P (vgl. 2a) verringerte durchschnittliche Dotierstoffkonzentration erhalten werden, insbesondere in der Nähe der vergrabenen isolierenden Schicht 201A.
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2d stellt gemäß weiterer anschaulicher Ausführungsformen schematisch eine Aufsichtsansicht der planaren Halbleitervorrichtung 200 dar, in denen ein zweiter P-Kanaltransistor 250B mit einer Orientierung bereitgestellt werden kann, die im Vergleich zu der Orientierung des Transistors 250 verschieden ist. Die Gateelektrodenstruktur 260 des Transistors 250B kann z. B. hinsichtlich der Gateelektrodenstruktur 260 des Transistors 250 senkrecht orientiert sein. Während des Implantationsprozesses 205, der die Schritte 205A, 205B aufweist, wie vorangehend beschrieben ist, kann in diesem Fall der Transistor 250B auf Basis einer geeigneten Implantationsmaske 206 maskiert sein, wie z. B. einer Lackmaske. Folglich kann ein übermäßiges Eindringen von Drain- und Sourcedotierstoffsorten in Bereiche des Transistors 250B verhindert werden, die durch die Gateelektrodenstruktur 260 bedeckt sind.
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2e stellt schematisch die planare Halbleitervorrichtung 200 in einer weiter fortgeschrittenen Herstellungsphase dar, in der der Transistor 250 durch eine geeignete Implantationsmaske 208 maskiert ist, wie z. B. durch eine Lackmaske, während der Transistor 250B dem Implantationsprozess 205 mit den Schritten 205A/205B ausgesetzt ist, wie vorangehend beschrieben ist. Im Allgemeinen wird jedoch hierbei die Vorrichtung 200 geeignet an den entsprechenden Ionenstrahl des Prozesses 205 angepasst, um einen Neigungswinkel zu erreichen, der hinsichtlich der Gateelektrodenstruktur parallel ausgerichtet ist, wie auch vorangehend beschrieben wurde. Demzufolge kann das vorangehend ausgebildete Dotierstoffprofil im Transistor 250 durch die Maske 208 zuverlässig erhalten werden, während die Prozessparameter des Prozesses 205 für den Transistor 250B geeignet ausgewählt werden können. Z. B. können die gleichen Implantationsparameter und Neigungswinkel ausgewählt werden, während in anderen Fällen wenigstens ein Prozessparameter, wie z. B. die Größe der Neigungswinkel, die Implantationsenergie und dergleichen, unterschiedlich ausgewählt sein können, um die resultierenden Transistoreigenschaften geeignet abzustimmen. Es wird angemerkt, dass die entsprechenden Implantationsmasken schon auf Basis erprobter Lithographietechniken gebildet werden können.
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2f stellt schematisch eine Querschnittsansicht der planaren Halbleitervorrichtung 200 in einer weiter fortgeschrittenen Herstellungsphase dar. Der Querschnitt ist entlang der Breitenrichtung, insbesondere entlang des Schnittes IIb in 2a gebildet. Darstellungsgemäß kann eine Kontaktebene 220 gebildet sein, um den Transistor 250 einzuschließen und folglich zu passivieren. Hierzu können geeignete Dielektrikumsmaterialien, wie z. B. eine Schicht 221 und eine Schicht 222, z. B. in Form von Siliziumnitrid, Siliziumdioxid und dergleichen, über dem aktiven Gebiet 203 gebildet sein, wobei ein oder mehrere Kontaktelemente 223 vorgesehen sein können, um Verbindungen mit den Drain- und Sourcebereichen 251 zu bilden. Ferner kann im aktiven Gebiet 203 ein Metallsilizid 256 gebildet sein und kann im Wesentlichen vollständig in die tiefen Drain- und Sourcebereiche 251D eingebettet sein, um für den Transistor 250 einen verringerten Reihenwiderstand sicherzustellen. Dies bedeutet, dass die entsprechende Schottkybarriere relativ niedrig ist, da das Metallsilizid 256, das in Form eines Nickel aufweisenden Silizidmaterials bereitgestellt sein kann, in ein Halbleitermaterial mit moderat hoher Dotierstoffkonzentration eingebettet ist. Durch die geringe Schottkybarriere wird ein verbessertes Betriebsstromvermögen (drive current capability) bereitgestellt. Aufgrund des vorangehenden Prozesses zum Bilden der tiefen Source- und Drainbereiche 251 kann in den peripheren Bereichen 203P eine erhöhte durchschnittliche Dotierstoffkonzentration erhalten werden, die folglich einen Strompfad bereitstellen, der sich entlang der gesamten Breite des aktiven Gebiets 203 erstreckt, was sich wiederum in ein verbessertes Leistungsvermögen des Transistors 250 übersetzt.
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Die Kontaktebene 220 und die Kontaktelemente 223 können auf Basis erprobter Prozesstechniken gebildet werden. Es wird angemerkt, dass das Metallsilizid 256 entsprechend Prozessstrategien gebildet sein kann, wie vorangehend mit Bezug auf die Halbleitervorrichtung 100 beschrieben ist, wodurch an den peripheren Bereichen 203P verbesserte Prozessbedingungen bereitgestellt werden. In anderen Fällen kann jedoch abhängig von der gesamten Prozessstrategie das Metallsilizid 256 lokal an den Kontaktelementen 223 gebildet sein. In diesem Fall können auch die erhöhte durchschnittliche Dotierstoffkonzentration und die peripheren Bereiche 203P zu einem verbesserten Transistorleistungsvermögen beitragen. In diesem Fall kann ferner ein verringerter Kontaktwiderstand erhalten werden, falls ein oder mehrere der Kontaktelemente 223 in nächster Nähe zum peripheren Bereich 203P angeordnet sind.
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Die vorliegende Beschreibung stellt zusammenfassend Herstellungstechniken und Halbleitervorrichtungen bereit, in denen das gesamte Betriebsstromvermögen und demzufolge im Allgemeinen das Leistungsvermögen von P-Kanaltransistoren insbesondere durch Einbau einer erhöhten durchschnittlichen Dotierstoffkonzentration an den peripheren Bereichen 203P verbessert werden kann, die die effektive Breite der P-Kanaltransistoren festlegen. Es wurde erkannt, dass die tiefen Drain- und Sourcebereiche durch eine geneigte Implantation parallel zu den Gateelektrodenstrukturen derart gebildet werden können, dass verbesserte Dotierstoffkonzentrationen erhalten werden, während auf der anderen Seite ein übermäßiges seitliches Eindringen der Kanalbereiche während des geneigten Implantationsprozesses verhindert werden kann. Eine Größe des Neigungswinkels von 20° oder weniger wurde ferner als ein höchst effizienter Neigungswinkel für P-Kanaltransistoren mit einer Gatelänge von 40 nm und weniger erkannt. Es wurden z. B. hinsichtlich P-Kanaltransistoren der 32 nm-Technologie Verbesserungen des Transistorleistungsvermögens um einige Prozent hinsichtlich eines Ein-Widerstands (On-Resistance) und eines linearen Ein-Stroms für Neigungswinkel von 10° während der Bildung der tiefen Drain- und Sourcebereiche im Vergleich zu P-Kanaltransistoren beobachtet, die auf Grundlage nicht geneigter Implantationssequenzen gebildet werden. Es wird angemerkt, dass die vorangehend beschriebnen Ausführungsformen eine SOI-Architektur betreffen, in der ein „Kurzschluss” von PN-Übergängen nicht zu einem kompletten Ausfall der Vorrichtung führt. In anderen anschaulichen Ausführungsformen (nicht dargestellt), kann eine Vollsubstratkonfiguration verwendet werden, insbesondere eine Konfiguration, in der das aktive Gebiet direkt mit einem kristallinen Halbleitermaterial des Substrats verbunden ist, wodurch zusätzlich zum Erreichen eines verbesserten Leistungsvermögens, wie vorangehend beschrieben ist, eine bedeutende Verringerung der Wahrscheinlichkeit des Auftretens von Kurzschlüssen der PN-Übergänge in der Nähe der peripheren Bereiche verhindert werden, die die effektive Breite der Transistoren festlegen.
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In komplexen P-Kanaltransistoren, die in planaren Halbleitervorrichtungen häufig unter ausgeprägten Oberflächentopographien der aktiven Gebiete bezüglich umgebender Isolationsbereiche leiden, kann ein besseres Leistungsvermögen durch Verwenden einer geneigten Implantation bei Bildung tiefer Drain- und Sourcebereiche erreicht werden, vorzugsweise mit einem Neigungswinkel von 20° oder weniger, wodurch im Wesentlichen ein übermäßiges seitliches Dotierstoffeindringen in empfindliche Kanalbereiche verhindert wird.
