DE102012109354B4 - Verfahren zur Trennung von Halbleiterbauelementen von einem Waferträger - Google Patents

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Abstract

Verfahren zum Herstellen von Halbleiterbauelementen (100), wobei das Verfahren Folgendes aufweist: • Anordnen einer Mehrzahl von Halbleiterbauelementen (100) auf einem Rahmen (31) mit einer Klebefolie (32), wobei die Mehrzahl von Halbleiterbauelementen (100) an der Klebefolie (32) angebracht ist; und • Entfernen der Mehrzahl von Halbleiterbauelementen (100) von dem Rahmen (31) mit der Klebefolie (32) unter Verwendung eines Kohlendioxidschnee-Jets (60).

Description

  • Die vorliegende Erfindung betrifft allgemein ein Verfahren und insbesondere ein Verfahren zur Trennung von Halbleiterbauelementen von einem Waferträger.
  • Halbleiterbauelemente werden in vielen Elektronik- und anderen Anwendungen verwendet. Halbleiterbauelemente können integrierte Schaltungen aufweisen, die auf Halbleiterwafern gebildet sind. Als Alternative können Halbleiterbauelemente als monolithische Bauelemente, z. B. diskrete Bauelemente, gebildet werden. Halbleiterbauelemente werden auf Halbleiterwafern durch Abscheiden von vielen Arten von Dünnfilmen aus Material über den Halbleiterwafern, Strukturieren der Dünnfilme aus Material, Dotieren von selektiven Regionen der Halbleiterwafer usw. gebildet.
  • Bei einem herkömmlichen Halbleiterherstellungsprozess wird eine große Anzahl von Halbleiterbauelementen in einem einzigen Wafer hergestellt. Nach dem Abschluss von Herstellungsprozessen auf Bauelementeniveau und Verbindungsniveau werden die Halbleiterbauelemente auf dem Wafer getrennt. Zum Beispiel kann der Wafer einer Vereinzelung unterzogen werden. Während der Vereinzelung wird der Wafer mechanisch und/oder chemisch behandelt und die Halbleiterbauelemente werden physisch getrennt, so dass einzelne Chips gebildet werden. Die getrennten Chips können immer noch mit einer zum Halten des Wafers für den Vereinzelungsprozess verwendeten Klebefolie an einem Rahmen angebracht sein. Die getrennten Chips werden einzeln von dem Waferrahmen abgenommen, geprüft und die guten (nicht defekten) Einheiten werden während der Kapselung in ein Trägerband (oder ein anderes geeignetes Substrat) platziert. Ein solcher Prozess ist jedoch zeitaufwändig und kann der Engpass für die Gesamtproduktion werden.
  • Aus dem Dokument US 2007/0004171 A1 ist ein Verfahren zum Bearbeiten von Wafern bekannt, bei dem Wafer zunächst mittels einer Klebeschicht auf einem Träger befestigt werden. Zum Lösen des Wafers von dem Träger erfolgt von der Trägerseite aus ein Bestrahlen derart, dass die Klebeschicht ihre Klebeeigenschaft verliert.
  • Aus dem Dokument DE 103 42 980 B3 ist ein Verfahren zum Bilden von Chipstapeln bekannt, wobei auf Gut-Chips des Wafers Haftmaterial aufgebracht wird und auf Schlecht-Chips des Wafers kein Haftmaterial aufgebracht wird, wobei nach dem Vereinzeln der Chips durch Dünnschleifen des Wafers die Schlecht-Chips entfernt und durch Gut-Chips ersetzt werden.
  • Durch beispielhafte Ausführungsformen der vorliegenden Erfindung werden diese und andere Probleme im Allgemeinen gelöst oder umgangen und im Allgemeinen technische Vorteile erzielt.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung weist ein Verfahren zum Herstellen eines Halbleiterbauelements das Anordnen einer Mehrzahl von Halbleiterbauelementen auf einem Rahmen mit einer Klebefolie auf. Die Mehrzahl von Halbleiterbauelementen ist an der Klebefolie angebracht. Die Mehrzahl von Halbleiterbauelementen wird unter Verwendung eines Kohlendioxidschnee-Jets von dem Rahmen mit der Klebefolie entfernt.
  • In einer Ausgestaltung kann die Mehrzahl von Halbleiterbauelementen eine Mehrzahl von Kunststoffverkapselungen aufweisen.
  • In noch einer Ausgestaltung kann der Kohlendioxidschnee-Jet unter Verwendung einer Überschalldüse erzeugt werden.
  • In noch einer Ausgestaltung kann der Kohlendioxidschnee-Jet einen inneren Jet und einen den inneren Jet umgebenden äußeren Jet aufweisen, wobei beispielsweise der äußere Jet gereinigte Druckluft oder Stickstoff aufweist und wobei der innere Jet Kohlendioxidschnee und Gas aufweisen kann.
  • In noch einer Ausgestaltung kann das Entfernen der Mehrzahl von Halbleiterbauelementen aufweisen, den Kohlendioxidschnee-Jet zu verwenden, um einen zwischen dem Rahmen mit der Klebefolie und der Mehrzahl von Halbleiterbauelementen angeordneten Kleber zu entfernen.
  • In noch einer Ausgestaltung kann die Mehrzahl von Halbleiterbauelementen eine Mehrzahl von Chips aufweisen, wobei das Verfahren ferner Folgendes aufweisen kann: Bereitstellen eines Wafers, der die Mehrzahl von Chips aufweist; und Vereinzeln des Wafers zu der Mehrzahl von Chips, wobei das Anordnen einer Mehrzahl von Halbleiterbauelementen auf einem Rahmen mit einer Klebefolie aufweist, den Rahmen mit der Klebefolie zum Tragen der Mehrzahl von Chips anzubringen und wobei das Entfernen der Mehrzahl von Halbleiterbauelementen das Entfernen der Mehrzahl von Chips aufweist.
  • In noch einer Ausgestaltung kann der Wafer einen Durchmesser von etwa 10 cm bis etwa 30 cm (etwa 4 Zoll bis etwa 12 Zoll) aufweisen und die Mehrzahl von Chips kann in etwa 1 Minute bis etwa 20 Minuten von dem Rahmen mit der Klebefolie entfernt werden.
  • In noch einer Ausgestaltung kann das Vereinzeln des Wafers das Platzieren des Wafers auf einen Träger, Dünnen des Wafers und Zerteilen des Wafers aufweisen und der Rahmen mit der Klebefolie kann mit der Mehrzahl von Chips angebracht werden.
  • In noch einer Ausgestaltung kann das Vereinzeln des Wafers das Dünnen der Mehrzahl von Chips nach dem Zerteilen des Wafers aufweisen.
  • In noch einer Ausgestaltung kann das Verfahren ferner aufweisen: Identifizieren von ersten Chips der Mehrzahl von Chips, die von den übrigen Chips der Mehrzahl von Chips zu trennen sind; und Ablösen der ersten Chips von dem Rahmen mit der Klebefolie unter Verwendung eines Laserprozesses vor dem Entfernen der Mehrzahl von Chips, ohne die übrigen Chips der Mehrzahl von Chips zu entfernen.
  • In noch einer Ausgestaltung kann das Ablösen der ersten Chips das einzelne sequentielle Entfernen jedes der ersten Chips aufweisen; wobei der Laserprozess beispielsweise einen fokussierten Laserstrahl mit einem Strahldurchmesser von etwa 1 μm bis etwa 50 μm verwendet.
  • In noch einer Ausgestaltung kann das Ablösen der ersten Chips das gleichzeitige Entfernen von mehr als einem Chip der ersten Chips unter Verwendung des Laserprozesses aufweisen; wobei der Laserprozess beispielsweise einen Flat-Top-Hybrid-Laserstrahl mit einem Strahldurchmesser von etwa 0,5 mm bis etwa 10 mm verwendet.
  • In noch einer Ausgestaltung kann das Verfahren ferner aufweisen: Transferieren der Mehrzahl von Chips in eine Vibrationsförderer-Handhabungsvorrichtung nach dem Entfernen der Mehrzahl von Chips; und Anbringen der Mehrzahl von Chips in ein Trägerband.
  • In noch einer Ausgestaltung kann der Wafer einen Halbleiterwafer aufweisen, wobei das Bereitstellen des Wafers das Herstellen einer Mehrzahl von diskreten Bauelementen in dem Wafer aufweisen kann und wobei jeder Chip der Mehrzahl von Chips ein diskretes Halbleiterbauelement aufweisen kann.
  • Gemäß einer alternativen Ausführungsform der vorliegenden Erfindung weist ein Verfahren zum Herstellen eines Halbleiterbauelements das Bereitstellen eines Wafers auf, der eine Mehrzahl von Chips aufweist, und das Prüfen der Mehrzahl von Chips, um erste Chips der Mehrzahl von Chips zu identifizieren. Die ersten Chips werden dafür identifiziert, von übrigen Chips der Mehrzahl von Chips getrennt zu werden. Der Wafer wird zu der Mehrzahl von Chips vereinzelt und ein Rahmen mit einer Klebefolie wird an der Mehrzahl von Chips angebracht, um die Mehrzahl von Chips zu tragen. Unter Verwendung eines Laserprozesses werden die ersten Chips von dem Rahmen mit der Klebefolie abgelöst, ohne die übrigen Chips der Mehrzahl von Chips zu entfernen.
  • In einer Ausgestaltung kann das Ablösen der ersten Chips das einzelne sequentielle Entfernen jedes der ersten Chips aufweisen.
  • In noch einer Ausgestaltung kann der Laserprozess einen fokussierten Laserstrahl mit einem Strahldurchmesser von etwa 1 μm bis etwa 50 μm verwenden.
  • In noch einer Ausgestaltung kann der Laserprozess einen fokussierten Laserstrahl mit einem Strahldurchmesser von etwa 10 μm bis etwa 300 μm verwenden.
  • In noch einer Ausgestaltung kann ein Laserstrahl des Laserprozesses mit einer Geschwindigkeit von 10 mm/s bis zu etwa 500 mm/s relativ zu dem Rahmen mit der Klebefolie bewegt werden.
  • In noch einer Ausgestaltung kann das Ablösen der ersten Chips das gleichzeitige Entfernen von mehr als einem Chip der ersten Chips unter Verwendung des Laserprozesses aufweisen.
  • In noch einer Ausgestaltung kann der Laserprozess einen Flat-Top-Hybrid-Laserstrahl verwenden.
  • In noch einer Ausgestaltung kann der Flat-Top-Hybrid-Laserstrahl einen Strahldurchmesser von etwa 0,5 mm bis etwa 10 mm aufweisen.
  • Bei einer oder mehreren Ausführungsformen kann ein Laserprozess auch zur Entfernung der guten Chips verwendet werden. Bei verschiedenen Ausführungsformen kann ein Laserprozess auch verwendet werden, um alle Chips zu entfernen, und der Ausschuss kann in einem späteren Prozess sortiert werden.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung weist ein Verfahren zum Herstellen eines Halbleiterbauelements das Bereitstellen eines Wafers auf, der eine Mehrzahl von Chips aufweist, sowie das Identifizieren von defekten Chips aus der Mehrzahl von Chips. Der Wafer wird zu der Mehrzahl von Chips vereinzelt. Durch einen Relaminierungsprozess wird ein Rahmen mit einer Klebefolie an der Mehrzahl von Chips angebracht, so dass der Rahmen mit der Klebefolie die Mehrzahl von Chips hält. Die defekten Chips werden von dem Rahmen mit der Klebefolie entfernt. Die übrigen Chips der Mehrzahl von Chips werden unter Verwendung eines Kohlendioxidschnee-Jets von dem Rahmen mit der Klebefolie entfernt. Die entfernten Chips werden zu einer Vibrationsförderer-Handhabungsvorrichtung transferiert und in ein Trägerband angeordnet.
  • In einer Ausgestaltung können die defekten Chips unter Verwendung eines Laserprozesses entfernt werden; wobei der Laserprozess beispielsweise einen fokussierten Laserstrahl mit einem Strahldurchmesser von etwa 1 μm bis etwa 50 μm verwendet.
  • In nach einer Ausgestaltung können die verbleibenden Chips der Mehrzahl von Chips innerhalb von etwa 1 Minute bis etwa 20 Minuten von dem Rahmen mit der Klebefolie entfernt werden.
  • Im Obigen wurden die Merkmale einer Ausführungsform der vorliegenden Erfindung relativ grob umrissen, damit die folgende ausführliche Beschreibung der Erfindung besser verständlich wird. Im Folgenden werden zusätzliche Merkmale und Vorteile von Ausführungsformen der Erfindung beschrieben, die den Gegenstand der Ansprüche der Erfindung bilden. Für Fachleute ist erkennbar, dass die Konzeption und spezifischen offenbarten Ausführungsformen ohne Weiteres als Grundlage zum Modifizieren oder Entwerfen anderer Strukturen oder Prozesse zum Ausführen derselben Zwecke der vorliegenden Erfindung benutzt werden können. Außerdem ist für Fachleute erkennbar, dass solche äquivalenten Konstruktionen nicht von dem in den angefügten Ansprüchen dargelegten Gedanken und Schutzumfang der Erfindung abweichen.
  • Für ein vollständigeres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgenden Beschreibungen in Verbindung mit den beigefügten Zeichnungen verwiesen.
  • Es zeigen:
  • 1 bis 10 ein Halbleiterbauelement in verschiedenen Phasen der Verarbeitung gemäß einem Verfahren zum Herstellen des Halbleiterbauelements unter Verwendung eines Kohlendioxidschnee-Jets gemäß Ausführungsformen der Erfindung;
  • 11 einen Kohlendioxidschnee-Jet-Prozess gemäß Ausführungsformen der Erfindung;
  • 12, die 12A und 12B umfasst, eine alternative Ausführungsform der Erfindung zum Entfernen von defekten Chips unter Verwendung eines Laserprozesses;
  • 13 bis 16 ein Halbleiterbauelement in verschiedenen Phasen der Verarbeitung gemäß einem Verfahren zum Herstellen der Halbleiterkapselung unter Verwendung eines Kohlendioxidschnee-Jets oder Laserprozesses gemäß Ausführungsformen der Erfindung;
  • 17 bis 18 eine alternative Ausführungsform der Herstellung eines Halbleiterbauelements; und
  • 19 bis 21 eine alternative Ausführungsform des Herstellens eines Halbleiterbauelements.
  • Entsprechende Bezugszahlen und Symbole in verschiedenen Figuren beziehen sich im Allgemeinen auf entsprechende Teile, wenn es nicht anders angegeben wird. Die Figuren sind dafür gezeichnet, die relevanten Aspekte der Ausführungsformen deutlich darzustellen, und sind nicht unbedingt maßstabsgetreu gezeichnet.
  • Im Folgenden wird die Herstellung und Verwendung verschiedener Ausführungsformen ausführlich besprochen. Es versteht sich jedoch, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte bereitstellt, die in vielfältigen spezifischen Kontexten realisiert werden können. Die besprochenen spezifischen Ausführungsformen veranschaulichen lediglich spezifische Arten der Herstellung und Verwendung der Erfindung und begrenzen nicht den Schutzumfang der Erfindung.
  • Ein Verfahren zum schnellen Entfernen von Halbleiterchips, die an einem Waferrahmen (einem Rahmen mit einer Klebefolie) oder Träger angebracht sind, wird unter Verwendung von 1–10, 17–18, 19–21 gemäß Ausführungsformen der Erfindung beschrieben. Ein Kohlendioxidschnee-Jet so wie er von Ausführungsformen der Erfindung verwendet wird, wird unter Verwendung von 11 beschrieben. Eine Ausführungsform zum Entfernen z. B. von defekten Chips von einem Rahmen mit einer Klebefolie wird unter Verwendung von 12 beschrieben. Eine Ausführungsform der Erfindung wird zur Entfernung von gekapselten Halbleiterchips beschrieben und wird unter Verwendung von 13–16 beschrieben.
  • 1–11 zeigen ein Verfahren zum Herstellen eines Halbleiterbauelements in verschiedenen Phasen der Verarbeitung gemäß Ausführungsformen der Erfindung.
  • 1, die 1A–1E aufweist, zeigt einen Halbleiterwafer während einer Phase des Herstellungsprozesses, während 1A eine Querschnittsansicht des Wafers zeigt und 1C die vergrößerte Querschnittsansicht ist, 1B eine Draufsicht zeigt, wobei 1D eine Draufsicht eines Trägers zeigt, und 1E eine Querschnittsansicht des Trägers 30 zeigt, die einen Rahmen und eine Klebefolie zeigt.
  • Mit Bezug auf 1 ist ein Substrat 10 nach der Bildung aktiver Regionen des Bauelements dargestellt. Die aktiven Bereiche können bei einer Ausführungsform ein diskretes Bauelement aufweisen, wie etwa eine Diode oder einen Transistor. Bei anderen Ausführungsformen können die aktiven Bereiche eine Mehrzahl von Transistoren und/oder Dioden aufweisen, die eine integrierte Schaltung bilden. Bei einer Ausführungsform kann das Substrat 10 einen Halbleiterwafer, wie etwa einen Siliziumwafer, aufweisen. Bei anderen Ausführungsformen kann das Substrat 10 andere Halbleitermaterialien aufweisen, wie etwa Legierungen wie SiGe, SiC oder Verbundhalbleitermaterialien wie GaAs, InP, InAs, GaN, Saphir, Silizium-auf-Isolation als Beispiel.
  • Das Substrat 10 weist eine obere Oberfläche 11 und eine gegenüberliegende untere Oberfläche 12 auf. Bei verschiedenen Ausführungsformen werden die aktiven Bauelemente näher bei der oberen Oberfläche 11 des Substrats 10 als der unteren Oberfläche 12 gebildet.
  • Das Substrat 10 kann eine Schutzschicht 20 während der weiteren Verarbeitung aufweisen. Die Schutzschicht 20 kann ein Oxid, Nitrid, Polyimid oder andere geeignete Fachleuten bekannte Materialien aufweisen. Die Schutzschicht 20 hilft dabei, den aktiven Bereich während nachfolgender Verarbeitung zu schützen. Die einzelnen Chips, die in dem Wafer gebildet werden, können auf Funktionalität geprüft werden. Zum Beispiel kann bei einer Ausführungsform jeder Chip geprüft werden. Chips, die eine bestimmte vorbestimmte Prüfung nicht bestehen, können als defekt markiert werden. Defekte Chips können mit Bezug auf eine gewünschte Parametrik marginal sein und können mit verringerter Leistungsfähigkeit funktionieren. Als Alternative kann der Defekt den Chip völlig unbenutzbar machen. Typischerweise stellen defekte Chips (z. B. unbenutzbare Chips) etwa einige wenige Prozent oder weniger der Gesamtchips auf dem Substrat 10 dar. In dieser Phase des Herstellungsprozesses kann der Ort der defekten Chips markiert werden, so dass sie in nachfolgenden Schritten entfernt werden können.
  • Während der Verarbeitung wird der Wafer auf einem Träger 30 platziert. Bei einer oder mehreren Ausführungsformen wird der Wafer nach dem Prüfen auf dem Träger 30 platziert. Der Träger 30 weist einen Rahmen 31, der eine annulare Struktur (ringförmig) mit einer Klebefolie 32 ist, auf. Die Klebefolie 32 wird bei einer oder mehreren Ausführungsformen entlang der äußeren Ränder durch den Rahmen 31 gehalten. Bei alternativen Ausführungsformen kann der Rahmen 31 andere geeignete Formen aufweisen. 1D zeigt eine Draufsicht des Trägers 30 und 1E zeigt eine Querschnittsansicht des Trägers 30, die den Rahmen 31 und die Klebefolie 32 darstellt.
  • Als Nächstes wird wie in 2 dargestellt das Substrat 10 durch physisches Trennen der an die obere Oberfläche 11 des Substrats 10 angrenzenden Bauelemente zerteilt. Bei einer oder mehreren Ausführungsformen wird das Substrat 10 zum Beispiel unter Verwendung einer mechanischen Säge zerteilt. Bei anderen Ausführungsformen kann das Zerteilen unter Verwendung eines Ätzprozesses oder einer Kombination eines Ätzprozesses und eines mechanischen Prozesses durchgeführt werden. Ausführungsformen der Erfindung weisen außerdem die Verwendung von Bestrahlungsprozessen wie etwa Lasern zum (teilweisen) Zerteilen der Wafer auf. Bei einer oder mehreren Ausführungsformen durchschneidet die Zerteilungssäge das Substrat 10 entlang von Zerteilungskanälen 15. Die Zerteilungskanäle 15 trennen die einzelnen Chips 100 auf dem Substrat 10. Bei verschiedenen Ausführungsformen wird der Zerteilungsprozess angehalten, nachdem ein Teil des Substrats 10 zerteilt ist, wodurch ein unzerteilter Teil des Substrats 10 zurückbleibt. Bei verschiedenen Ausführungsformen beträgt die Tiefe des Zerteilungskanals etwa 5 μm bis etwa 500 μm und bei einer Ausführungsform etwa 200 μm.
  • Bei alternativen Ausführungsformen kann der Prüfprozess nach dem in 2 dargestellten Zerteilungsprozess ausgeführt werden.
  • Als Nächstes wird wie in 3 dargestellt das Substrat 10 von der Klebefolie 32 des Trägers 30 entfernt. Die obere Oberfläche 11 des Substrats 10 ist an einer Bandschicht 35 angebracht. Die Bandschicht 35 wird auf einem Träger 30 platziert, der derselbe wie der Träger 30 in 2 oder ein anderer sein kann, wodurch die untere Oberfläche 12 des Substrats 10 für weitere Verarbeitung freigelegt wird. Bei anderen Ausführungsformen kann ein anderer geeigneter Prozess verwendet werden, um das Substrat 10 während des nachfolgenden Schleifprozesses zu halten.
  • Wie als Nächstes in 4 dargestellt, wird die untere Oberfläche 12 (3) einem Schleifprozess ausgesetzt, der das Substrat 10 dünnt, wodurch eine untere Oberfläche 13 freigelegt wird. Das Schleifen zertrennt das Substrat 10 in separate Chips 100, um dadurch die Vereinzelung des Substrats 10 zu Chips 100 abzuschließen.
  • Mit Bezug auf 5 wird vor dem Entfernen der Bandschicht 35 von der oberen Oberfläche 11 ein Waferrahmen 50 mit einer Klebeschicht 40 an der freigelegten unteren Oberfläche 13 der Chips 100 in einem Relaminationsprozess angebracht, um die getrennten Chips an Ort und Stelle zu halten. Bei bestimmten Ausführungsformen kann der Prozess des Anbringens der Chips 100 an der Klebeschicht 40 und dem Waferrahmen 50 übersprungen werden, und stattdessen folgt der Prozess 6, wobei die Chips unter Verwendung von Ausführungsformen der Erfindung von der Bandschicht 35 entfernt werden. Die Chips 100 können bei einer Ausführungsform unter Verwendung einer Klebeschicht 40 an dem Waferrahmen 50 angebracht werden. Nach dem Anbringen des Waferrahmens 50 mit der Klebeschicht 40 kann die Bandschicht 35 über der oberen Oberfläche 11 entfernt werden. Als Alternative kann bei bestimmten Ausführungsformen der Waferrahmen 50 vor der Vereinzelung angebracht werden. Bei solchen Ausführungsformen dünnt ein Schleifprozess zuerst das Substrat 10, wodurch die untere Oberfläche 13 freigelegt wird. Als Nächstes kann die freigelegte untere Oberfläche 13 mit einer Klebeschicht 40 an dem Waferrahmen 50 angebracht werden und die Vereinzelung wird von der oberen Oberfläche 11 aus abgeschlossen.
  • 6, die 6A–6D aufweist, zeigt die nach der Vereinzelung gebildeten Chips 100. 6A zeigt eine Querschnittsansicht, während 6B eine Draufsicht zeigt. Ferner zeigt 6C eine Draufsicht eines Rahmens mit einer Klebeschicht und 6D eine Querschnittsansicht, die einen Rahmen mit einer Klebeschicht darstellt.
  • Die Chips 100, die sowohl gute Chips als auch defekte Chips 110 aufweisen, bleiben an dem Waferrahmen 50 mit der Klebeschicht 40 angebracht. Der Waferrahmen 50 weist eine annulare Form (ringförmig) auf. Eine Klebeschicht 40, die eine Folie mit einem Kleber ist, wird an dem Waferrahmen 50 angebracht, um die Chips 100 so zu halten. Die Klebeschicht 40 wird bei einer oder mehreren Ausführungsformen entlang der äußeren Ränder durch den Waferrahmen 50 wie in 6C und 6D dargestellt gehalten.
  • Mit Bezug auf 6A ist das Substrat 10 umgedreht, wodurch die Schutzschicht 20 an der oberen Oberfläche 11 des Substrats 10 freigelegt wird. Die getrennten Chips 100 und defekten Chips 110 (wie zuvor identifiziert) wurden wie oben beschrieben mit der Klebeschicht 40 an dem Waferrahmen 50 angebracht. Ein typischer Wafer kann abhängig von der Chipgröße und der Wafergröße tausende Chips ergeben, z. B. 10.000 bis 500.000, obwohl zur Veranschaulichung in dem Schema von 6B nur eine kleine Anzahl von Chips dargestellt ist.
  • Wie oben beschrieben, können die Chips 100 geprüft werden, um defekte Chips 110 zu identifizieren, die zu verwerfen sind. Wenn die Prüfung noch nicht durchgeführt wurde, wird die Prüfung abgeschlossen, um den Ort jeglicher solcher defekter Chips 110 zu bestimmen. Bei bestimmten Ausführungsformen könnte das Prüfen auch nach der Entfernung aller Chips durchgeführt werden.
  • Mit Bezug auf 7 werden die defekten Chips 110 von dem Waferrahmen 50 mit der Klebeschicht 40 zum Beispiel durch Ablösen der defekten Chips 110 unter Verwendung von mechanischer Kraft entfernt. Nur gute (funktionsfähige) Chips 100 bleiben auf dem Waferrahmen 50 mit der Klebeschicht 40, nachdem die defekten Chips 110 entfernt sind. Eine Ausführungsform der Entfernung der defekten Chips 110 wird mit Bezug auf 12 bereitgestellt.
  • Bei verschiedenen Ausführungsformen kann die Klebeschicht 40 einer spezifischen Behandlung unterzogen werden, um die Klebkraft der Klebeschicht 40 an den Chips 100 zu verringern. Beispielsweise kann elektromagnetische Bestrahlung durchgeführt werden, zum Beispiel kann bei einer Ausführungsform UV-Behandlung durchgeführt werden.
  • 8, die 8A und 8B aufweist, zeigt Ausführungsformen des Entfernens der guten Chips von dem Waferrahmen.
  • Bei verschiedenen Ausführungsformen können die guten Chips 100 unter Verwendung eines Kohlendioxidschnees (CO2-Schnees 60) entfernt werden. Bei verschiedenen Ausführungsformen kann der CO2-Schnee 60 entweder von der hinteren Oberfläche (8A) aus oder von der vorderen Oberfläche (8B) aus angewandt werden. Der Grund dafür besteht darin, dass der CO2-Schnee 60 inert ist und keine Verunreinigungen hinzufügt. Die aktive Oberfläche dem CO2-Schnee 60 auszusetzen, verschlechtert oder beeinträchtigt deshalb die an die aktive Oberfläche angrenzenden aktiven Bauelemente nicht. Als Alternative werden bei bestimmten Ausführungsformen alle Chips von dem Wafer entfernt und in Massenform oder während des Taping entfernt.
  • Mit Bezug auf 8A kann bei einer oder mehreren Ausführungsformen der Kohlendioxidschnee (CO2-Schnee 60) auf die hintere Oberfläche angewendet werden. Bei verschiedenen Ausführungsformen weist der CO2-Schnee 60 einen hochsupergekühlten Jet aus CO2 auf. Bei verschiedenen Ausführungsformen weist der CO2-Schnee 60 eine Mischung von Schneeflocken 61 und Eispartikeln 62 auf. Der Prozess des CO2-Schnees 60 wird nachfolgend unter Verwendung von 11 beschrieben. Die schnelle Temperaturabnahme gekoppelt mit einer Vibration des Waferrahmens 50 und der Klebeschicht 40 trennt den Waferrahmen 50 und/oder die Klebeschicht 40 von den Chips 100. Zum Beispiel kann der Wärmeausdehnungskoeffizient zwischen dem Waferrahmen 50 bzw. der Klebeschicht 40 und den Chips 100 die Chips 100 von dem Waferrahmen 50 mit der Klebeschicht 40 delaminieren, wenn sie dem CO2-Schnee 60 ausgesetzt werden. Ferner kann der CO2-Schnee 60 eine chemische Wirkung haben und kann sich wie ein Lösungsmittel verhalten und kann deshalb einen Teil der Klebeschicht 40 auflösen. Folglich werden die Chips 100 von dem Waferrahmen 50 mit der Klebeschicht 40 in einem einzigen schnellen Schritt getrennt und in einer Schüssel 70 gesammelt oder dorthin transferiert.
  • Wie bei einer alternativen Ausführungsform in 8B dargestellt, kann der CO2-Schnee 60 auf die vordere Oberfläche des Waferrahmens 50 mit der die Chips 100 haltenden Klebeschicht 40 angewendet werden. Die schnelle Temperaturabnahme gekoppelt mit der Auswirkung des Hochgeschwindigkeitsjets, der Eispartikel 62 enthält, führt zu dem Bruch des Klebers zwischen dem Waferrahmen 50 mit der Klebeschicht 40 und den Chips 100.
  • Vorteilhafterweise lässt der CO2-Schnee 60 keine Spuren oder Flecken auf den Chips 100 zurück, im Gegensatz zu Lösungsmitteln wie Wasser, die Flecken auf den Chips 100 zurücklassen. Im Gegensatz zu komprimiertem Stickstoff kann der CO2-Schnee 60 mit einem niedrigeren Druck angewendet werden. Die Verwendung von niedrigerem Druck vermeidet das Risiko, etwaige Chips zu versetzen und dadurch den Chip zu beschädigen. Zum Beispiel kann der CO2-Schnee 60 mit einem Druck von von etwa 1013 hPA bis etwa 1 MPa (etwa 1 bar bis etwa 10 bar) bereitgestellt werden. Ferner ist vorteilhafterweise im Gegensatz zu anderen chemischen Lösungsmitteln der CO2-Schnee 60 nicht toxisch und umweltfreundlich.
  • Vorteilhafterweise können unter Verwendung des Prozesses mit dem CO2-Schnee 60 die Chips 100 viel schneller als bei herkömmlichen Prozessen entfernt werden. Zum Beispiel kann ein Wafer mit etwa 250.000 Bauelementen in weniger als etwa 15 Minuten verarbeitet werden, während herkömmliche Prozesse mehr als eine Stunde brauchen, um dieselbe Anzahl von Chips 100 von dem Waferrahmen 50 mit der Klebeschicht 40 zu entfernen. Bei verschiedenen Ausführungsformen werden die Chips 100 in etwa 1 Minute bis etwa 20 Minuten von einem Waferrahmen 50 mit der Klebeschicht 40, der für 200-mm-Wafer ausgelegt ist, entfernt. Bei einer Ausführungsform kann die benötigte Zeit zwischen 5 Minuten bis etwa 10 Minuten pro Waferrahmen 50 betragen.
  • Nunmehr mit Bezug auf 9 werden die Chips 100, nachdem sie von dem Waferrahmen 50 mit der Klebeschicht 40 getrennt wurden, in einer Schüssel 70 oder einem anderen geeigneten Mittel (wie etwa einem Förderband) gesammelt. Die nachfolgende Verarbeitung wird wie bei der herkömmlichen Halbleiterverarbeitung fortgesetzt. Zum Beispiel werden die Chips 100 in eine Vibrationsförderer-Handhabungsvorrichtung geleitet. Die Vibrationsförderer-Handhabungsvorrichtung kann weitere Prüfungen (typischerweise Grundfunktionsfähigkeitsprüfungen) durchführen und kann die Chips 100 sequentiell an einem Band 120 anbringen (10).
  • 11 zeigt einen Kohlendioxidschriee-Jet-Prozess gemäß Ausführungsformen der Erfindung.
  • Mit Bezug auf 11 richtet eine Düse 63 einen CO2-Schnee 60 auf den Waferrahmen 50, der die Klebeschicht 40 aufweist. Die Düse 63 gibt einen Jet aus Kohlendioxid frei, der den CO2-Schnee 60 bildet. Der Jet aus Kohlendioxid ist superkritisch, d. h. bis unter den Gefrierpunkt, gekühlt. Bei der Freisetzung von der Düse 63 bildet das Gas deshalb schnell Schneeflocken 61. Bei verschiedenen Ausführungsformen kann die Düse 63 eine Überschalldüse aufweisen. Anders ausgedrückt, ist die Düse dafür ausgelegt, den Jet aus Kohlendioxid mit Geschwindigkeiten freizusetzen, die über der Schallgeschwindigkeit (etwa 330 m/s bei 0°C) liegen.
  • Bei verschiedenen Ausführungsformen wird der Jet aus Kohlendioxid mit etwa 250 m/s bis etwa 700 m/s freigesetzt, und bei einer Ausführungsform mit etwa 500 m/s. Die Düse 63 kann bei einer Ausführungsform eine konvergent-divergente Düse sein. Bei einer Ausführungsform einer konvergent-divergenten Düse beschleunigt der konvergente Teil das Gas bis auf Schallgeschwindigkeit und der divergente Teil beschleunigt das Gas weiter bis über die Schallgeschwindigkeit.
  • Wieder mit Bezug auf 11 erfahren die Schneeflocken 61, während sich der CO2-Schnee 60 weiter von der Düse 63 bewegt, Partikelvergröberung, Agglomeration, Sublimierung usw. und können Eispartikel 62 bilden. Die Größe der Eispartikel 62 kann sich verringern, während sich der CO2-Schnee 60 weiter von der Düse 63 wegbewegt. Somit treffen bei einer Ausführungsform Eispartikel 62, die sich mit hoher Geschwindigkeit ausbreiten, auf den Waferrahmen 50 (oder die Klebeschicht 40) auf. Bei einer alternativen Ausführungsform trifft eine Mischung von Eispartikeln 62 und Schneeflocken 61 auf den Waferrahmen 50 mit der Klebeschicht 40 auf.
  • Der CO2-Schnee 60 kann die guten Chips 100 aufgrund mehrerer Effekte von dem Waferrahmen 50 mit der Klebeschicht 40 trennen. Zum Beispiel kann wie oben beschrieben der CO2-Schnee 60 eine Phasentransformation von Schneeflocken 61 in Eispartikel 62 erfahren. Die Eispartikel 62, die sich mit hoher Geschwindigkeit ausbreiten, können die Klebeschicht 40 beim Auftreffen durch mechanische Wirkung entfernen. Ferner können die Eispartikel 62 die Temperatur des Waferrahmens 50 und der Klebeschicht 40 verringern. Die Temperatur des CO2 zum Zeitpunkt des Auftreffens auf die Oberfläche der Klebeschicht 40 oder Chips 100 beträgt etwa –20°C bis etwa –30°C. Wenn die Temperatur zu niedrig wird, erhöht sich das Risiko der Beschädigung der Chips aufgrund von thermischem Schock. Bei einer oder mehreren Ausführungsformen beträgt die Temperatur des CO2-Schnees 60 etwa –60°C bis etwa –100°C und bei einer Ausführungsform etwa –80°C. Bei einer oder mehreren Ausführungsformen beträgt die Temperatur der Oberfläche der Klebeschicht 40 etwa 0°C bis etwa –20°C und bei einer Ausführungsform etwa –10°C. Die Eispartikel 62 können sich auch in die Gasphase transformieren (sublimieren). Als Folge dieser Prozesse kann die Klebeschicht 40 brüchig werden und aufbrechen.
  • Aufgrund der Bildung von superkritischem flüssigen Kohlendioxid kann sich der CO2-Schnee 60 auch wie ein Lösungsmittel verhalten und einen Teil der Klebeschicht 40 auflösen. Superkritische Flüssigkeit lässt sich erhalten, indem Druck und Temperatur des CO2-Schnees 60 im superkritischen Regime gehalten werden, z. B. über 31°C und 73746 hPA (72,8 atm). Die superkritische Flüssigkeit weist vorteilhafterweise eine extrem niedrige Viskosität (geringe Oberflächenspannung) und bessere Lösungsmitteleigenschaften als die flüssige Phase auf. Bei bestimmten Ausführungsformen kann ein Kohlendioxid mit rein flüssiger Phase verwendet werden.
  • Bei bestimmten Ausführungsformen kann der CO2-Schnee 60 justiert werden, so dass er hauptsächlich ein Jet des Schneetyps ist, Solche Ausführungsformen benutzen den Flüssiglösungsmitteleffekt in Kombination mit dem thermomechanischen Effekt wie mit Bezug auf die Eispartikel 62 beschrieben beim Entfernen der Klebeschicht 40. Das relative Verhältnis der Schneeflocken 61, Eispartikel 62, des gasförmigen Kohlendioxids und des flüssigen Kohlendioxids kann wie Fachleuten bekannt justiert werden. Vorteilhafterweise lässt der CO2-Schnee 60 keinerlei Reste auf den Chips 100 zurück.
  • Bei verschiedenen Ausführungsformen weist der CO2-Schnee 60 einen inneren Jet 66 und einen äußeren Jet 67 auf, der den inneren Jet 66 umgibt. Der äußere Jet 67 kann bei verschiedenen Ausführungsformen gereinigte Druckluft oder Stickstoff aufweisen. Der innere Jet 66 kann eine oder mehrere Phasen von Kohlendioxid aufweisen, z. B. Schnee und/oder Gas.
  • 12, die 12A und 12B aufweist, zeigt eine alternative Ausführungsform der Erfindung zum Entfernen von defekten Chips unter Verwendung eines Laserprozesses.
  • Obwohl er nachfolgend für die Entfernung von defekten Chips beschrieben wird, kann der Laserprozess bei verschiedenen Ausführungsformen auch zum Entfernen aller Chips oder der guten Chips verwendet werden.
  • 12 zeigt eine Ausführungsform der Erfindung zum Entfernen defekter Chips 110 wie zuvor mit Bezug auf 7 beschrieben. Die Verarbeitung folgt der mit Bezug auf 1 bis 6 beschriebenenen Ausführungsform und die defekten Chips 110 werden identifiziert. In 12 werden die defekten Chips unter Verwendung eines Laserprozesses entfernt.
  • Mit Bezug auf 12A kann bei einer Ausführungsform ein lokaler Laserprozess verwendet werden, um defekte Chips 110 von dem Waferrahmen 50 mit einer Klebeschicht 40 zu entfernen. Der Waferrahmen 50 und die Klebeschicht 40 können wie oben mit Bezug auf 6 beschrieben gebildet werden. Der Laserprozess verwendet einen Laserstrahl 150, der kleiner als die Größe der Chips 100 ist. Deshalb erhitzt der Laserstrahl 150 nur einen Teil des Waferrahmens 50 mit der Klebeschicht 40 über den defekten Chips 110. Die lokale Erhitzung des Waferrahmens 50 mit der Klebeschicht 40 führt zu einer Ausdehnung des Waferrahmens 50 mit der Klebeschicht 40 und bewirkt eine lokale Sublimierung des Klebers zwischen der Klebeschicht 40 und den defekten Chips 110. Die Entfernung des Klebers, der die defekten Chips 110 an der Klebeschicht 40 anbringt, löst die defekten Chips 110. Der fokussierte Strahl des Laserstrahls 150 stellt sicher, dass nur die defekten Chips 110 entfernt werden, weil die Klebeschicht 40 lokal erhitzt wird.
  • Vorteilhafterweise muss der fokussierte Laserstrahl 150 nicht genau positioniert werden, solange er über den defekten Chips 110 positioniert ist. Die Laserleistung muss gesteuert werden, um jegliche Auswirkung auf die angrenzenden Chips 100 zu minimieren. Die Geschwindigkeit des Laserstrahls muss auf einem hohen Wert gehalten werden, um die gesamte Waferoberfläche abzudecken, ohne Kompromisse bezüglich der Notwendigkeit zusätzlicher Verarbeitungszeit. Deshalb kann die Synchronisation zwischen dem Schrittmotor und dem Laserstrahl 150 Justierungen und kontinuierliche Überwachung erfordern.
  • Bei verschiedenen Ausführungsformen kann die Laserquelle CO2- oder Festkörperlaser wie Yttrium-Aluminium-Granat-(YAG-)Laser, Halbleiterlaser usw. aufweisen. Bei verschiedenen Ausführungsformen kann die Laserquelle eine beliebige geeignete Lasereinrichtung aufweisen und kann bei einer Ausführungsform einen Galvo Head aufweisen. Der Strahldurchmesser des Laserstrahls 150 an der Oberfläche des Waferrahmens 50 mit der Klebeschicht 40 kann etwa 10 μm bis etwa 100 μm betragen und bei einer Ausführungsform etwa 30 μm. Die Wellenlänge des Lasers kann 532 nm betragen oder es können bei anderen Ausführungsformen andere geeignete Wellenlängen verwendet werden. Bei einer Ausführungsform wird der Laser mit etwa 5 kHz bis etwa 20 kHz betrieben und bei einer Ausführungsform etwa 10 kHz. Der Laser kann mit etwa 10 A bis etwa 40 A betrieben werden, und bei einer Ausführungsform mit etwa 24 A. Der Laserstrahl 150 kann mit etwa 100 mm/s bis etwa 1000 mm/s gescannt werden, und bei einer Ausführungsform mit etwa 200 mm/s. Der Laserstrahl 150 kann auf einer Ebene etwa 1 mm bis etwa 10 mm über der Oberfläche des Waferrahmens 50 mit der Klebeschicht 40 (oder dem exponierten Objekt) fokussiert werden, und bei einer Ausführungsform etwa 4 mm darüber.
  • 12B zeigt eine alternative Ausführungsform zum gleichzeitigen Entfernen einer großen Anzahl von defekten Chips. Im Gegensatz zu der vorherigen Ausführungsform wird bei dieser Ausführungsform ein Laserstrahl 150 mit einem großen Strahldurchmesser verwendet. Zum Beispiel kann der Strahldurchmesser des Laserstrahls 150 größer als ein einzelner Chip sein. Auf jeden Fall ist bei dieser Ausführungsform die Breite des Laserstrahls groß genug, um gleichzeitig eine Mehrzahl von Chips zu entfernen. Zum Beispiel können etwa 5 Chips bis etwa 100 Chips bei einer einzigen Belichtung des Laserstrahls 150 gleichzeitig entfernt werden.
  • Bei bestimmten Ausführungsformen kann der Strahldurchmesser des Laserstrahls 150 zwei- oder mehrmals die Breite eines durchschnittlichen hergestellten Chips betragen. Zum Beispiel können bei einer Ausführungsform die defekten Chips 110 und die nächsten angrenzenden Chips 100 entfernt werden. Dies kann geschehen, weil die angrenzenden Chips 100, obwohl sie die Funktionalitätsprüfung bestehen, auch anfällig sein können, defekt zu sein und/oder eine geringere Leistungsfähigkeit aufweisen können.
  • Vorteilhafterweise kann bei dieser Ausführungsform eine relativ zu der in 12A beschriebenen Ausführungsform geringere Laserleistungsintensität verwendet werden. Deshalb werden angrenzende gute Chips 100 während der Laserentfernung der defekten Chips 110 nicht beschädigt. Aufgrund des Massenentfernungsprozesses kann ferner die Entfernungsgeschwindigkeit langsamer sein, ohne die Produktionsausbeute (aufgrund einer Zunahme der Verarbeitungszeit) zu kompromittieren. Deshalb wird die Synchronisation des Laserstrahls mit dem Schrittmotor leichter sein.
  • Bei verschiedenen Ausführungsformen kann die in 12B beschriebene Laserquelle CO2-, Festkörperlaser wie Yttrium-Aluminium-Granat-(YAG-)Laser, Halbleiterlaser usw. aufweisen. Ferner kann die Laserquelle eine beliebige geeignete Lasereinrichtung aufweisen und muss bei einer Ausführungsform keinen Galvo Head aufweisen. Der Strahldurchmesser des Laserstrahls 150 an der Oberfläche des Waferrahmens 50 mit der Klebeschicht 40 (12B) kann etwa 100 μm bis etwa 10 mm betragen, und bei einer Ausführungsform etwa 5 mm. Die Wellenlänge des Lasers kann 1064 nm oder 532 nm betragen oder bei anderen Ausführungsformen können andere geeignete Wellenlängen verwendet werden. Bei einer alternativen Ausführungsform kann auch ein Kohlendioxidschneeprozess verwendet werden, um defekte Chips zu entfernen. Der Kohlendioxidschneeprozess (wie oben beschrieben) kann verwendet werden, wenn ein großer Anteil der Chips defekt ist.
  • Obwohl es nicht dargestellt ist, können die unter Verwendung von 1–11 beschriebenen Ausführungsformen bei verschiedenen Ausführungsformen mit den mit Bezug auf 12 beschriebenen Ausführungsformen kombiniert werden.
  • 13–16 zeigen eine Ausführungsform der Erfindung zum Herstellen von Halbleiterverkapselungen unter Verwendung eines Kohlendioxidsohnee-Jets oder Laserprozesses gemäß Ausführungsformen der Erfindung.
  • Obwohl es oben für die Verarbeitung auf Wafermaßstab beschrieben wurde, können Ausführungsformen der Erfindung auch auf Halbleiterchips während der Kapselung angewandt werden. Zum Beispiel können Ausführungsformen der Erfindung während der Kapselung zur Entfernung der Kapselungen von einem Rahmen mit einer Klebefolie unter Verwendung eines CO2-Schnee-Jet-Prozesses oder eines Laserprozesses angewendet werden. Eine beispielhafte Ausführungsform wird unter Verwendung von 13–16 beschrieben.
  • 13, die 13A und 13B aufweist, zeigt einen Rahmen 31 mit einer Klebefolie 32, die eine Mehrzahl von Chips 100 enthält. Die Mehrzahl von Chips 100 kann als ein Array über der Klebefolie 32 angeordnet sein. Kapselungsprozesse können mit der Mehrzahl von Chips 100 ausgeführt werden, zum Beispiel kann der Chip unter Verwendung eines Bump-Prozesses an Kontaktstellen gebondet werden. Als Alternative kann die Mehrzahl von Chips 100 nach dem Bump-Prozess an der Klebefolie 32 angeordnet und angebracht werden, wie später unter Verwendung von 15 beschrieben werden wird.
  • Als Nächstes kann wie in 14 dargestellt die Mehrzahl von Chips 100 während eines Gussprozesses mit einer Gussmasse 250 bedeckt werden. Der Gussprozess kann einen Aushärteschritt aufweisen, nach dem die Chips 100 mit der Gussmasse 250 eingekapselt sind. Ein Lasermarkierungsprozess kann verwendet werden, um die Kapselungen zu markieren.
  • Bei bestimmten Ausführungsformen wird die Kunststoffkapselung nach dem Abschluss des Gussprozesses an der Klebefolie 32 angebracht. Zum Beispiel wird wie bei der alternativen Ausführungsform von 15A dargestellt vor dem Gießen die Mehrzahl von Chips über einem Systemträger 350 platziert. Nach dem Gießen und gegebenenfalls Lasermarkieren wird der Systemträger 350 entfernt, zum Beispiel durch Ätzen (15B). Gegebenenfalls kann Elektroplattierung durchgeführt werden, um den Kontaktwiderstand des Kontakts 251 zu verringern. Die Kunststoffverkapselung wird dann über einem Rahmen 31 mit einer Klebefolie 32 wie in 15B dargestellt angeordnet. Wie in 15B dargestellt, kann die Seite 252 gegenüber dem Kontakt 251 bei einer Ausführungsform auf der Klebefolie 32 platziert werden.
  • Wie als Nächstes in 16 dargestellt, wird ein Zerteilungsprozess durchgeführt, der die Gussmasse 250 zertrennt und dadurch eine Mehrzahl von Verkapselungen 260 bildet. Der Zerteilungsprozess kann bei einer Ausführungsform mechanisch unter Verwendung einer Zerteilungssäge durchgeführt werden. Somit wird eine an der Klebefolie 32 angebrachte Mehrzahl von Verkapselungen 260 gebildet. Unter Verwendung des anhand von 1–11 beschriebenen CO2-Schnee-Jet-Prozesses und/oder des anhand von 12 beschriebenen Laserprozesses kann die Mehrzahl von Verkapselungen 260 von der Klebefolie 32 getrennt werden, um Massenmaterial zu bilden. Die getrennten Verkapselungen können geprüft werden und werden in ein Band und eine Rolle gekapselt.
  • 17–18 zeigen eine alternative Ausführungsform der Herstellung eines Halbleiterbauelements.
  • Bauelementebereiche und Verbindungsschaltkreise werden auf einem Substrat 10 (z. B. Wafer) wie bei der herkömmlichen Verarbeitung gebildet. Der Wafer wird geprüft, um gute und/oder defekte Chips zu identifizieren. Wie in 1 dargestellt, wird des die gebildete Mehrzahl von Chips umfassende Substrat 10 an einem Träger 30 angebracht. Des Substrat 10 wird wie in 2 beschrieben zerteilt. Außerdem ist die Schutzschicht 20 dargestellt. Der Wafer wird als Nächstes wie in 17 dargestellt an einem Waferrahmen 50 mit einer Klebeschicht 40 angebracht. Der Rahmen 50 und die Klebeschicht 40 werden oben mit Bezug auf 6 beschrieben. Das Substrat 10 wird zum Beispiel durch Schleifen gedünnt. Die in 18 dargestellte resultierende Struktur ist der in 6 dargestellten ähnlich. Die nachfolgende Verarbeitung folgt wie anhand von 7–11 beschrieben.
  • 19–21 zeigen eine alternative Ausführungsform der Herstellung eines Halbleiterbauelements.
  • Bauelementebereiche und Verbindungsschaltkreise werden auf einem Substrat 10 (z. B. Wafer) wie bei der herkömmlichen Verarbeitung gebildet. Der Wafer wird geprüft, um gute und/oder defekte Chips zu identifizieren. Als Nächstes wird mit Bezug auf 19 ein Substrat 10 mit einer oberen Oberfläche 11 und einer unteren Oberfläche 12 gedünnt, um ein gedünntes Substrat 25 zu bilden, das die obere Oberfläche 11 und eine untere Oberfläche 13 aufweist. Außerdem ist die Schutzschicht 20 dargestellt. Das gedünnte Substrat 25 wird wie in 20 dargestellt an einem Waferrahmen 50 mit einer Klebeschicht 40 angebracht. Der Rahmen 50 und die Klebeschicht 40 werden oben mit Bezug auf 6 beschrieben. Als Nächstes wird das gedünnte Substrat 25 wie in 21 dargestellt zerteilt. Die resultierende Struktur ist der in 6 dargestellten ähnlich. Die nachfolgende Verarbeitung folgt wie anhand von 7–11 beschrieben.

Claims (24)

  1. Verfahren zum Herstellen von Halbleiterbauelementen (100), wobei das Verfahren Folgendes aufweist: • Anordnen einer Mehrzahl von Halbleiterbauelementen (100) auf einem Rahmen (31) mit einer Klebefolie (32), wobei die Mehrzahl von Halbleiterbauelementen (100) an der Klebefolie (32) angebracht ist; und • Entfernen der Mehrzahl von Halbleiterbauelementen (100) von dem Rahmen (31) mit der Klebefolie (32) unter Verwendung eines Kohlendioxidschnee-Jets (60).
  2. Verfahren gemäß Anspruch 1, wobei die Mehrzahl von Halbleiterbauelementen (100) eine Mehrzahl von Kunststoffverkapselungen aufweist.
  3. Verfahren gemäß Anspruch 1 oder 2, wobei der Kohlendioxidschnee-Jet unter Verwendung einer Überschalldüse (63) erzeugt wird.
  4. Verfahren gemäß einem der Ansprüche 1 bis 3, • wobei der Kohlendioxidschnee-Jet (60) einen inneren Jet (66) und einen den inneren Jet (66) umgebenden äußeren Jet (67) aufweist, • wobei vorzugsweise der äußere Jet (67) gereinigte Druckluft oder Stickstoff aufweist und wobei der innere Jet (66) Kohlendioxidschnee (60) und Gas aufweist.
  5. Verfahren gemäß einem der Ansprüche 1 bis 4, wobei das Entfernen der Mehrzahl von Halbleiterbauelementen (100) aufweist, den Kohlendioxidschnee-Jet (60) zu verwenden, um einen zwischen dem Rahmen (31) mit der Klebefolie (32) und der Mehrzahl von Halbleiterbauelementen (100) angeordneten Kleber zu entfernen.
  6. Verfahren gemäß einem der Ansprüche 1 bis 5, wobei die Mehrzahl von Halbleiterbauelementen (100) eine Mehrzahl von Chips (100) aufweist, wobei das Verfahren ferner Folgendes aufweist: • Bereitstellen eines Wafers (10), der die Mehrzahl von Chips (100) aufweist; und • Vereinzeln des Wafers (10) zu der Mehrzahl von Chips (100), wobei das Anordnen einer Mehrzahl von Halbleiterbauelementen (100) auf einem Rahmen (31) mit einer Klebefolie (32) aufweist, den Rahmen (31) mit der Klebefolie (32) zum Tragen der Mehrzahl von Chips (100) anzubringen und wobei das Entfernen der Mehrzahl von Halbleiterbauelementen (100) das Entfernen der Mehrzahl von Chips (100) aufweist.
  7. Verfahren gemäß Anspruch 6, wobei der Wafer (10) einen Durchmesser von etwa 10 cm bis etwa 30 cm (etwa 4 Zoll bis etwa 12 Zoll) aufweist und wobei die Mehrzahl von Chips (100) in etwa 1 Minute bis etwa 20 Minuten von dem Rahmen (31) mit der Klebefolie (32) entfernt wird.
  8. Verfahren gemäß Anspruch 6 oder 7, wobei das Vereinzeln des Wafers (10) das Platzieren des Wafers (10) auf einen Träger, Dünnen des Wafers (10) und Zerteilen des Wafers (10) aufweist und wobei der Rahmen (31) mit der Klebefolie (32) mit der Mehrzahl von Chips (100) angebracht wird.
  9. Verfahren gemäß einem der Ansprüche 6 bis 8, wobei das Vereinzeln des Wafers (10) das Dünnen der Mehrzahl von Chips (100) nach dem Zerteilen des Wafers (10) aufweist.
  10. Verfahren gemäß einem der Ansprüche 6 bis 9, ferner aufweisend: • Identifizieren von ersten Chips (100) der Mehrzahl von Chips (100), die von den übrigen Chips (100) der Mehrzahl von Chips (100) zu trennen sind; und • Ablösen der ersten Chips (100) von dem Rahmen (31) mit der Klebefolie (32) unter Verwendung eines Laserprozesses vor dem Entfernen der Mehrzahl von Chips (100), ohne die übrigen Chips (100) der Mehrzahl von Chips (100) zu entfernen.
  11. Verfahren gemäß Anspruch 10, • wobei das Ablösen der ersten Chips (100) das einzelne sequentielle Entfernen jedes der ersten Chips (100) aufweist; • wobei der Laserprozess vorzugsweise einen fokussierten Laserstrahl mit einem Strahldurchmesser von etwa 1 μm bis etwa 50 μm verwendet.
  12. Verfahren gemäß Anspruch 10 oder 11, • wobei das Ablösen der ersten Chips (100) das gleichzeitige Entfernen von mehr als einem Chip (100) der ersten Chips (100) unter Verwendung des Laserprozesses aufweist; • wobei der Laserprozess vorzugsweise einen Flat-Top-Hybrid-Laserstrahl mit einem Strahldurchmesser von etwa 0,5 mm bis etwa 10 mm verwendet.
  13. Verfahren gemäß einem der Ansprüche 6 bis 12, ferner aufweisend: • Transferieren der Mehrzahl von Chips (100) in eine Vibrationsförderer-Handhabungsvorrichtung nach dem Entfernen der Mehrzahl von Chips (100); und • Anbringen der Mehrzahl von Chips (100) in ein Trägerband.
  14. Verfahren gemäß einem der Ansprüche 6 bis 12, wobei der Wafer (10) einen Halbleiterwafer (10) aufweist, wobei das Bereitstellen des Wafers (10) das Herstellen einer Mehrzahl von diskreten Bauelementen in dem Wafer (10) aufweist und wobei jeder Chip (100) der Mehrzahl von Chips (100) ein diskretes Halbleiterbauelement (100) aufweist.
  15. Verfahren zum Herstellen eines Halbleiterbauelements (100), wobei das Verfahren Folgendes aufweist: • Bereitstellen eines Wafers (10), der eine Mehrzahl von Chips (100) aufweist; • Prüfen der Mehrzahl von Chips (100), um erste Chips (100) der Mehrzahl von Chips (100) zu identifizieren, wobei die ersten Chips (100) identifiziert werden, um von übrigen Chips (100) der Mehrzahl von Chips (100) getrennt zu werden; • Vereinzeln des Wafers (10) zu der Mehrzahl von Chips (100); • Anbringen eines Rahmens (31) mit einer Klebefolie (32) zum Tragen der Mehrzahl von Chips (100); und • Ablösen der ersten Chips (100) von dem Rahmen (31) mit der Klebefolie (32) unter Verwendung eines Laserprozesses, ohne die übrigen Chips (100) der Mehrzahl von Chips (100) zu entfernen.
  16. Verfahren gemäß Anspruch 15, wobei das Ablösen der ersten Chips (100) das einzelne sequentielle Entfernen jedes der ersten Chips (100) aufweist.
  17. Verfahren gemäß Anspruch 15 oder 16, wobei der Laserprozess einen fokussierten Laserstrahl mit einem Strahldurchmesser von etwa 1 μm bis etwa 50 μm verwendet.
  18. Verfahren gemäß einem der Ansprüche 15 bis 17, wobei der Laserprozess einen fokussierten Laserstrahl mit einem Strahldurchmesser von etwa 10 μm bis etwa 300 μm verwendet.
  19. Verfahren gemäß einem der Ansprüche 15 bis 18, wobei ein Laserstrahl des Laserprozesses mit einer Geschwindigkeit von 10 mm/s bis zu etwa 500 mm/s relativ zu dem Rahmen (31) mit der Klebefolie (32) bewegt wird.
  20. Verfahren gemäß einem der Ansprüche 15 bis 19, wobei das Ablösen der ersten Chips (100) das gleichzeitige Entfernen von mehr als einem Chip (100) der ersten Chips (100) unter Verwendung des Laserprozesses aufweist.
  21. Verfahren gemäß einem der Ansprüche 15 bis 20, • wobei der Laserprozess einen Flat-Top-Hybrid-Laserstrahl verwendet; • wobei der Flat-Top-Hybrid-Laserstrahl vorzugsweise einen Strahldurchmesser von etwa 0,5 mm bis etwa 10 mm aufweist.
  22. Verfahren zum Herstellen eines Halbleiterbauelements (100), wobei das Verfahren Folgendes aufweist: • Bereitstellen eines Halbleiterwafers (10), der eine Mehrzahl von Chips (100) aufweist; • Identifizieren von defekten Chips (100) aus der Mehrzahl von Chips (100); • Vereinzeln des Halbleiterwafers (10) zu der Mehrzahl von Chips (100); • Anbringen eines Rahmens (31) mit einer Klebefolie (32) durch einen Relaminationsprozess, wobei der Rahmen (31) mit der Klebefolie (32) die Mehrzahl von Chips (100) hält; • Entfernen der defekten Chips (100) von dem Rahmen (31) mit der Klebefolie (32); • Entfernen von übrigen Chips (100) der Mehrzahl von Chips (100) von dem Rahmen (31) mit der Klebefolie (32) unter Verwendung eines Kohlendioxidschnee-Jets (60) nach dem Entfernen der defekten Chips (100); • Transferieren der verbleibenden Chips (100) zu einer Vibrationsförderer-Handhabungsvorrichtung; und • Anordnen der verbleibenden Chips (100) auf einem Band.
  23. Verfahren gemäß Anspruch 22, • wobei die defekten Chips (100) unter Verwendung eines Laserprozesses entfernt werden; • wobei der Laserprozess vorzugsweise einen fokussierten Laserstrahl mit einem Strahldurchmesser von etwa 1 μm bis etwa 50 μm verwendet.
  24. Verfahren gemäß Anspruch 22 oder 23, wobei die verbleibenden Chips (100) der Mehrzahl von Chips (100) innerhalb von etwa 1 Minute bis etwa 20 Minuten von dem Rahmen (31) mit der Klebefolie (32) entfernt werden.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011100255B3 (de) * 2011-05-03 2012-04-26 Danfoss Silicon Power Gmbh Verfahren zum Herstellen eines Halbleiterbauelements
DE102012111358A1 (de) * 2012-11-23 2014-05-28 Osram Opto Semiconductors Gmbh Verfahren zum Vereinzeln eines Verbundes in Halbleiterchips und Halbleiterchip
US10043701B2 (en) * 2013-05-15 2018-08-07 Infineon Technologies Ag Substrate removal from a carrier
US9196535B2 (en) * 2013-06-18 2015-11-24 Infineon Technologies Ag Method and apparatus for separating semiconductor devices from a wafer
US9455192B2 (en) 2014-03-26 2016-09-27 Infineon Technologies Ag Kerf preparation for backside metallization
US9397055B2 (en) 2014-05-29 2016-07-19 Infineon Technologies Ag Processing of thick metal pads
KR102112905B1 (ko) * 2014-06-27 2020-05-19 에리히 탈너 제1 기판을 제거하기 위한 샘플 홀더, 장치 및 방법
KR20160057966A (ko) 2014-11-14 2016-05-24 가부시끼가이샤 도시바 처리 장치, 노즐 및 다이싱 장치
US9627259B2 (en) 2014-11-14 2017-04-18 Kabushiki Kaisha Toshiba Device manufacturing method and device
JP6305355B2 (ja) * 2015-01-28 2018-04-04 株式会社東芝 デバイスの製造方法
JP6545511B2 (ja) 2015-04-10 2019-07-17 株式会社東芝 処理装置
US20180294178A1 (en) * 2015-09-23 2018-10-11 Intel Corporation Method of manufacturing ultra thin wafers
US20170140971A1 (en) * 2015-11-14 2017-05-18 Nachiket R. Raravikar Adhesive with tunable adhesion for handling ultra-thin wafer
JP6716263B2 (ja) * 2016-01-22 2020-07-01 株式会社ディスコ ウエーハの加工方法
US9842782B2 (en) * 2016-03-25 2017-12-12 Mikro Mesa Technology Co., Ltd. Intermediate structure for transfer, method for preparing micro-device for transfer, and method for processing array of semiconductor device
JP6964945B2 (ja) * 2018-01-05 2021-11-10 株式会社ディスコ 加工方法
CN110695536B (zh) * 2019-09-20 2021-09-07 中国科学院上海光学精密机械研究所 激光加工的方法
WO2021153360A1 (ja) * 2020-01-27 2021-08-05 リンテック株式会社 被着体の剥離方法
JP2022080653A (ja) * 2020-11-18 2022-05-30 株式会社ディスコ ウェーハの製造方法及び積層デバイスチップの製造方法
JP2022080658A (ja) 2020-11-18 2022-05-30 株式会社ディスコ ウェーハの製造方法及び積層デバイスチップの製造方法
JP2022080657A (ja) 2020-11-18 2022-05-30 株式会社ディスコ ウェーハの製造方法及び積層デバイスチップの製造方法
JP2022080655A (ja) * 2020-11-18 2022-05-30 株式会社ディスコ ウェーハの製造方法及び積層デバイスチップの製造方法
DE102021203911A1 (de) 2021-04-20 2022-10-20 Disco Corporation Verfahren zum bearbeiten eines substrats und ein system zum bearbeiten eines substrats

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10342980B3 (de) * 2003-09-17 2005-01-05 Disco Hi-Tec Europe Gmbh Verfahren zur Bildung von Chip-Stapeln
US20070004171A1 (en) * 2005-06-30 2007-01-04 Arana Leonel R Method of supporting microelectronic wafer during backside processing using carrier having radiation absorbing film thereon

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3757367A (en) 1971-02-08 1973-09-11 Chemetron Corp Method for carbon dioxide snow separation
US3781609A (en) * 1971-11-03 1973-12-25 Ibm A semiconductor integrated circuit chip structure protected against impact damage from other chips during chip handling
US5062898A (en) 1990-06-05 1991-11-05 Air Products And Chemicals, Inc. Surface cleaning using a cryogenic aerosol
US5442282A (en) 1992-07-02 1995-08-15 Lsi Logic Corporation Testing and exercising individual, unsingulated dies on a wafer
US5931721A (en) 1994-11-07 1999-08-03 Sumitomo Heavy Industries, Ltd. Aerosol surface processing
US5766061A (en) 1996-10-04 1998-06-16 Eco-Snow Systems, Inc. Wafer cassette cleaning using carbon dioxide jet spray
US5853962A (en) 1996-10-04 1998-12-29 Eco-Snow Systems, Inc. Photoresist and redeposition removal using carbon dioxide jet spray
US5908510A (en) 1996-10-16 1999-06-01 International Business Machines Corporation Residue removal by supercritical fluids
US6066032A (en) 1997-05-02 2000-05-23 Eco Snow Systems, Inc. Wafer cleaning using a laser and carbon dioxide snow
US5775127A (en) 1997-05-23 1998-07-07 Zito; Richard R. High dispersion carbon dioxide snow apparatus
JP3183214B2 (ja) 1997-05-26 2001-07-09 日本電気株式会社 洗浄方法および洗浄装置
US6332470B1 (en) 1997-12-30 2001-12-25 Boris Fishkin Aerosol substrate cleaner
US6235387B1 (en) * 1998-03-30 2001-05-22 3M Innovative Properties Company Semiconductor wafer processing tapes
JP2000162275A (ja) 1998-12-01 2000-06-16 Fujitsu Ltd 半導体試験方法及び半導体試験装置
US6710284B1 (en) 1999-02-26 2004-03-23 Micron Technology, Inc. Laser marking techniques for bare semiconductor die
US6719613B2 (en) * 2000-08-10 2004-04-13 Nanoclean Technologies, Inc. Methods for cleaning surfaces substantially free of contaminants utilizing filtered carbon dioxide
US6500758B1 (en) * 2000-09-12 2002-12-31 Eco-Snow Systems, Inc. Method for selective metal film layer removal using carbon dioxide jet spray
US6905891B2 (en) * 2002-02-28 2005-06-14 Frrescale Semiconductor, Inc. Method for processing multiple semiconductor devices for test
US6949145B2 (en) * 2002-04-05 2005-09-27 Boc, Inc. Vapor-assisted cryogenic cleaning
US6943139B2 (en) * 2002-10-31 2005-09-13 Advanced Technology Materials, Inc. Removal of particle contamination on patterned silicon/silicon dioxide using supercritical carbon dioxide/chemical formulations
US6744067B1 (en) 2003-01-17 2004-06-01 Micron Technology, Inc. Wafer-level testing apparatus and method
TWI240965B (en) 2003-02-28 2005-10-01 Toshiba Corp Semiconductor wafer dividing method and apparatus
JP2004288761A (ja) 2003-03-20 2004-10-14 Renesas Technology Corp 半導体素子のテスト方法
US6890836B2 (en) 2003-05-23 2005-05-10 Texas Instruments Incorporated Scribe street width reduction by deep trench and shallow saw cut
US7199330B2 (en) * 2004-01-20 2007-04-03 Coherent, Inc. Systems and methods for forming a laser beam having a flat top
KR20040101948A (ko) * 2004-05-31 2004-12-03 (주)케이.씨.텍 표면세정용 승화성 고체입자 분사용 노즐 및 이를 이용한 세정방법
US7745927B2 (en) 2004-06-29 2010-06-29 Agere Systems Inc. Heat sink formed of multiple metal layers on backside of integrated circuit die
DE102004047050B3 (de) * 2004-09-28 2005-12-15 Venjakob Maschinenbau Gmbh & Co. Kg Verfahren zur Behandlung eines Werkstückes mit CO2-Schnee, Düse zur Durchführung des Verfahrens und Karussellträger zur Aufnahme mindestens einer Düse
US20060286768A1 (en) * 2005-06-16 2006-12-21 Intel Corporation Method of supporting microelectronic wafer during backside processing
US7605451B2 (en) * 2006-06-27 2009-10-20 Hvvi Semiconductors, Inc RF power transistor having an encapsulated chip package
US20080213978A1 (en) 2007-03-03 2008-09-04 Dynatex Debris management for wafer singulation
US20110193200A1 (en) 2010-02-09 2011-08-11 Lyne Kevin P Semiconductor wafer chip scale package test flow and dicing process

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10342980B3 (de) * 2003-09-17 2005-01-05 Disco Hi-Tec Europe Gmbh Verfahren zur Bildung von Chip-Stapeln
US20070004171A1 (en) * 2005-06-30 2007-01-04 Arana Leonel R Method of supporting microelectronic wafer during backside processing using carrier having radiation absorbing film thereon

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Publication number Publication date
US20130084658A1 (en) 2013-04-04
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