DE102010003562A1 - Verringerung der mechanischen Verspannung in Metallstapel komplexer Halbleiterbauelemente während der Chip-Substrat-Lötung mittels eines verbesserten Abkühlschemas - Google Patents

Verringerung der mechanischen Verspannung in Metallstapel komplexer Halbleiterbauelemente während der Chip-Substrat-Lötung mittels eines verbesserten Abkühlschemas Download PDF

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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Abstract

In einem Wiederaufschmelzprozess zum Verbinden eines Halbleiterchips eines Gehäusesubstrats wird der Temperaturgradient und somit die thermisch hervorgerufene mechanische Spannung in einem empfindlichen Metallisierungssystem des Halbeleiterchips während der Abkühlphase verringert. Dazu werden ein oder mehrere Heizintervalle in die Abkühlphase eingeführt, wodurch die Temperaturdifferenz effizient verringert wird. In anderen Fällen wird das zentrale Gebiet zusätzlich gekühlt, indem geeignet lokal beschränkte Mechanismen vorgesehen werden, etwa ein lokal beschränkter Gasfluss und dergleichen. Folglich können gewünschte kurze Gesamtprozesszeiten erreicht werden, ohne dass zu erhöhten Ausbeuteverlusten beigetragen wird, wenn komplexe Metallisierungssysteme auf der Grundlage eines bleifreien Kontaktschemas verarbeitet werden.

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung integrierte Schaltungen und betrifft insbesondere komplexe Metallisierungssysteme mit empfindlichen dielektrischen Materialien und bleifreien Lothöckern oder Metallsäulen, um einen Chip mit einem Gehäuse zu verbinden.
  • Beschreibung des Stands der Technik
  • Halbleiterbauelemente, etwa Mikroprozessoren, ASIC’s (anwendungsspezifische IC’s), Systeme auf einem Chip (SoC) und dergleichen werden typischerweise auf geeigneten Substratmaterialien, etwa Silizium und dergleichen, hergestellt, wobei die einzelnen integrierten Schaltungen in einem Array auf einer Scheibe angeordnet sind, so dass die meisten Fertigungsschritte, die sich bis zu mehreren 100 oder mehr einzelne Prozessschritten in komplexen integrierten Schaltungen belaufen können, gleichzeitig für alle Chipbereiche auf dem Substrat ausgeführt werden, mit Ausnahme von Photolithographieprozessen, Messprozessen und das Einbringen in ein Gehäuse der einzelnen Elemente nach dem Zerteilen des Substrats. Daher zwingen ökonomische Rahmenbedingungen die Halbleiterhersteller dazu, die Substratabmessungen nicht zu vergrößern, wodurch auch die verfügbare Fläche erhöht wird, um die eigentlichen Halbleiterbauelemente herzustellen, so dass die Produktionsausbeute erhöht wird.
  • Zusätzlich zum Vergrößern der Substratfläche ist es auch wichtig, die Ausnutzung der Substratfläche bei einer vorgegebenen Substratgröße zu optimieren, um damit möglichst viel Substratfläche für Halbleiterbauelemente und/oder Teststrukturen zu verwenden, die für die Prozesssteuerung eingesetzt werden. In dem Versuch, die nutzbare Oberfläche bei einer vorgegebenen Substratgröße zu maximieren, werden die Strukturgrößen von Schaltungselementen ständig verringert. Auf Grund dieser ständigen Forderung für die Verringerung der Strukturgröße in modernsten Halbleiterbauelementen wurde Kupfer in Verbindung mit dielektrischen Materialien mit kleinem ε eine häufig verwendete Alternative für die Herstellung sogenannter Verbindungsstrukturen, die Metallleitungsschichten und dazwischen liegende Kontaktdurchführungsschichten enthalten, und die Metallleitungen als Verbindungen innerhalb einer einzelnen Ebene und Kontaktdurchführungen als Verbindungen zwischen den Ebenen aufweisen und die somit gemeinsam die einzelnen Schaltungselemente verbinden, um die erforderliche Funktion der integrierten Schaltung herzustellen. Typischerweise wird eine Vielzahl an Metallleitungsschichten und Kontaktdurchführungsschichten, die aufeinander gestapelt sind, vorgesehen, um die Verbindungen zwischen den inneren Schaltungselementen und I/O-(Eingabe/Ausgabe-)Anschlüssen, Leistungs- und Masseanschlüssen des betrachteten Schaltungsaufbaus zu implementieren.
  • Für extrem größenreduzierte integrierte Schaltungen ist die Signalausbreitungsverzögerung nicht mehr durch die Schaltungselemente, etwa durch Feldeffekttransistoren, und dergleichen, begrenzt, sondern diese ist auf Grund der erhöhten Dichte an Schaltungselementen, die wiederum eine noch höhere Anzahl an elektrischen Verbindungen erfordert, durch die unmittelbare Nähe der Metallleitungen begrenzt, da die Kapazität zwischen den Leitungen erhöht wird und zusätzlich auch eine geringere Leitfähigkeit der Leitungen auf Grund der Reduzierung der Querschnittsfläche. Aus diesem Grunde werden übliche Dielektrika, Siliziumdioxid (ε > 4) und Siliziumnitrid (ε > 7) durch dielektrische Materialien mit einer geringeren Permittivität ersetzt, die daher auch als Dielektrika mit kleinem ε mit einer relativen Permittivität von 3 oder kleiner bezeichnet werden. Die Dichte und die mechanische Stabilität der Festigkeit der Materialien mit kleinem ε ist jedoch deutlich kleiner als jene von gut etablierten Dielektrika, etwa Siliziumdioxid und Siliziumnitrid. Folglich hängt während der Herstellung des Metallisierungssystems und nachfolgender Fertigungsprozesse der integrierten Schaltungen die Produktionsausbeute von den mechanischen Eigenschaften dieser empfindlichen dielektrischen Materialien und ihrer Haftung an anderen Materialien ab.
  • Zusätzlich zu dem Problem der geringeren mechanischen Stabilität moderner dielektrischer Materialien mit einer Dielektrizitätskonstante von 3,0 oder deutlich kleiner kann die Bauteilzuverlässigkeit auch durch diese Materialien während der abschließenden Montage modernster Halbleiterbauelemente auf Grund einer Wechselwirkung zwischen dem Chip und dem Gehäuse beeinflusst sein, die durch die thermische Fehlanpassung der entsprechenden thermischen Ausdehnungskoeffizienten der unterschiedlichen Materialien hervorgerufen wird. Beispielsweise wird bei der Herstellung komplexer integrierter Schaltungen zunehmend eine Kontakttechnologie eingesetzt, um Gehäuseträger mit dem Chip zu verbinden, die als Flip-Chip-Gehäusetechnik bekannt ist. Im Gegensatz zu gut etablierten Drahtverbindungstechniken, in denen geeignete Kontaktflächen am Rand der letzten Metallschicht des Chips vorgesehen sind, und die mit entsprechenden Einflüssen des Gehäuses über einen Draht verbunden werden, wird in der Flip-Chip-Technologie eine entsprechende Höckerstruktur auf der letzten Metallisierungsschicht hergestellt, die mit entsprechenden Kontaktanschlussflächen des Gehäuses in Kontakt gebracht werden, die darauf ausgebildet ein Material besitzen. Beim Wiederaufschmelzen des Höckermaterials wird somit eine zuverlässige und mechanische Verbindung zwischen dem abschließenden Metall, das auf der letzten Metallisierungsschicht aufgebildet ist und den Kontaktanschlussflächen des Gehäuseträgers erzeugt. Auf diese Weise kann eine sehr große Anzahl elektrischer Verbindungen über die gesamte Chipfläche hinweg der Metallisierungsschicht bei geringeren Kontaktwiderstand und parasitärer Kapazität erstellt werden, wodurch die I/O-(Eingabe/Ausgabe-)Ressourcen bereitgestellt werden, die für komplexe integrierte Schaltungen, etwa CPU’s, Speicherbauelemente und dergleichen, erforderlich sind. Während der entsprechenden Prozesssequenz zum Verbinden der Höckerstruktur eines Gehäuseträgers kann ggf. ein gewisser Grad an Druck und Wärme auf das zusammengesetzte Bauelement ausgeübt werden, um damit eine zuverlässige Verbindung zwischen jedem der Höcker, die auf dem Chip ausgebildet sind, und den Höckern oder Anschlussflächen, die auf dem Gehäusesubstrat vorgesehen sind, zu erhalten. Die thermisch oder mechanisch hervorgerufene Belastung wird jedoch auf die tiefer liegende Metallisierungsschichten, die typischerweise Dielektrika mit kleinem ε oder dielektrischer Materialien mit sehr kleinem ε (ULK) aufweisen, wodurch die Wahrscheinlichkeit des Erzeugens von Defekten in Form von Rissen, Materialablösungen und dergleichen auf Grund der reduzierten mechanischen Stabilität und Haftung zu anderen Materialien deutlich erhöht wird.
  • Insbesondere wird die Phase als ein ausgeprägter Fehlermechanismus betrachtet, in der das Gehäusesubstrat tatsächlich mit dem Halbleiterchip verbunden wird, indem das Lotmaterial verflüssigt wird und sich nachfolgend das Lotmaterial wieder verfestigt, um eine intermetallische Verbindung zwischen der Höckerstruktur des Halbleiterchips und der Höckerstruktur des Gehäusesubstrats zu erzeugen. In diesem Vorgang werden der Halbleiterchip und das Gehäusesubstrat mechanisch miteinander gekoppelt und werden erwärmt über die Schmelztemperatur des Lotmaterials hinaus, wodurch das Lotmaterial schmilzt und eine intermetallische Verbindung erzeugt. Daraufhin wir das zusammengesetzt Bauelement, d. h. der Halbleiterchip und das Gehäusesubstrat abgekühlt, wobei jedoch ein ausgeprägter Ausbeuteverlust entstehen kann, wie dies detaillierter mit den 1a bis 1i erläutert ist.
  • 1a zeigt schematisch eine Draufsicht eines Halbleiterchips 150, der als ein Bauelement zu verstehen ist, das ein geeignetes Trägermaterial, etwa ein Siliziumsubstrat, ein isolierendes Substrat, und dergleichen, d. h. in und über welchem Schaltungselemente, etwa Transistoren und dergleichen vorgesehen sind. Wie zuvor erläutert ist, umfasst der Halbleiterchip 150 typischerweise ein Metallisierungssystem mit mehreren Metallisierungsschichten, wenn komplexe Halbleiterbauelemente betrachtet werden, um die Verbindung zwischen einzelnen halbleiterbasierten Schaltungselementen herzustellen. Das Metallisierungssystem (nicht gezeigt) enthält typischerweise eine letzte oder abschließende Metallisierungsstruktur oder Kontaktstruktur 151, die mehrere Kontaktelemente, etwa Lothöcker, Metallsäulen, und dergleichen aufweist, die mit einer komplementären Kontaktstruktur eines Gehäusesubstrats (nicht gezeigt) zu verbinden sind, wie dies zuvor erläutert ist. Der Halbleiterchip 150 besitzt geeignete Abmessungen, um mit eine oder mehrere funktionale Schaltungen aufzunehmen, wie dies zum Erreichen des erforderlichen Funktionsverhaltens notwendig ist. Wie zuvor erläutert ist, sind typischerweise die Kontaktelemente, etwa die Lothöcker, die Metallsäulen und dergleichen, über die gesamte Oberfläche der Kontaktstruktur 151 verteilt. Folglich werden entsprechende Kontaktelemente typischerweise auf einem Randgebiet 150p des Chips 150 und auch in einem zentralen Gebiet 150c vorgesehen.
  • 1b zeigt schematisch eine vergrößerte Ansicht des peripheren Bereichs 150p, wobei auch schematisch mehrere Kontaktelemente, Metallsäulen in Form von Kupfersäulen, Lothöcker und dergleichen dargestellt sind, die in komplexen Anwendungen in Form eines bleifreien Lotmaterials und dergleichen vorgesehen sind. In ähnliche Weise zeigt 1c eine vergrößerte Ansicht des zentralen Bereichs 150c, in welchem ebenfalls mehrere Lothöcker, Metallsäulen und dergleichen 152 in der Kontaktstruktur 151 vorgesehen sind. Beispielsweise betragen in komplexen Anwendungen die lateralen Abmessungen der Höcker oder Säulen 152 100 μm und weniger, wobei dies von den I/O-(Eingabe/Ausgabe-)Anforderungen für entsprechende Schaltungen abhängt, die in dem Halbleiterchip 150 vorgesehen sind.
  • 1d zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100, das ein zusammengesetztes Halbleiterbauelement mit dem Halbleiterchip 150 und einem komplementären Gehäusesubstrat 160 repräsentiert. In der gezeigten Fertigungsphase sind der Chip 150 und das Gehäuse 160 mechanisch mittels einer geeigneten externen Prozessanlage (nicht gezeigt) miteinander gekoppelt, wodurch die Höcker oder die Säulen 152 der Kontaktstruktur 151 mit komplementären Lothöckern 162 einer Kontaktstruktur 161 des Gehäusesubstrats 160 mechanisch gekoppelt sind. Das Gehäusesubstrat 160 umfasst eine geeignete Verbindungsstruktur 165, um die diversen Höcker 162 mit weiteren Kontaktstrukturelementen (nicht gezeigt) zu verbinden, um damit das Verbundhalbleiterelement 100 mit der Peripherie zu verbinden, beispielsweise durch Kontaktstifte und dergleichen. Dazu sind geeignete Leitungen (nicht gezeigt) zu Verbindung der diversen Lothöcker 162 über geeignet gestaltete Kontaktflächen 163 vorgesehen.
  • In ähnlicher Weise umfasst der Halbleiterchip 150 ein Substrat 156 mit einer oder mehreren Halbleiterschichten, in und über denen Schaltungselemente (nicht gezeigt) ausgebildet sind, etwa Transistoren, Widerstände, Kondensatoren und dergleichen. Ferner ist ein Metallisierungssystem 155 mit mehreren Metallisierungssystemen (nicht gezeigt) typischerweise „über” dem Substrat 156 ausgebildet und enthält Metallstrukturelemente, etwa Metallleitungen und Kontaktdurchführungen, um die elektrischen Verbindungen zwischen den einzelnen Schaltungselementen herzustellen. Wie zuvor erläutert ist, umfasst das Metallisierungssystem 155 ggf. empfindliche dielektrische Materialien mit kleinem ε oder ULK-Materialien in Verbindung mit gut leitenden Metallen, etwa Kupfer, woraus sich ein Stapel an Metallisierungsschichten ergibt, der eine geringere mechanische Festigkeit besitzt. Folglich können jegliche metallische Kräfte, die auf die Struktur 151 ausgeführt werden, auch in tiefer liegenden Metallisierungsschichten des Systems 155 übertragen werden, wodurch möglicherweise schwere Schäden darin hervorgerufen werden, wenn die mechanische Belastung eine gewisse Größe übersteigt.
  • Der Halbleiterchip 150 kann auf der Grundlage gut etablierter Prozessstrategien hergestellt werden, wobei komplexe Schaltungselemente, etwa Transistoren mit einer kritischen Abmessung von 50 nm und weniger, in Verbindung mit einem komplexen Metallisierungssystem vorgesehen werden können, das eine Vielzahl empfindlicher gestapelter Metallisierungsschichten aufweisen kann, die als eine abschließende Schicht die Kontaktstruktur 151 erhalten, die wiederum geeignetes dielektrisches Material in Verbindung mit den Lothöckern oder Metallsäulen 152 aufweist. Auf Grund der Forderung, kritische Materialien der Materialherstellung zu vermeiden, etwa Blei, wurden Lotmaterialien entwickelt, beispielsweise auf der Grundlage von Silber, Zinn, Kupfer und dergleichen, um die Verwendung von Blei zu vermeiden, wobei jedoch diese Lotmaterialien generell andere mechanische Eigenschaften besitzen und typischerweise einen höheren Schmelzpunkt im Vergleich zu Lotmaterialien auf Bleibasis aufweisen. Beispielsweise sind bleifreie Lotmaterialien typischerweise schreibbar im Vergleich zu den relativ weichen bleienthaltenden Lotmaterialien. Beim Anwenden mechanischer Kräfte auf die Kontaktstruktur 151 wird somit ein bleifreies Lotmaterial oder ein anderes Höckermaterial die resultierenden mechanischen Kräfte „effizienter” in das darunter liegende Metallisierungssystem 155 übertragen. In ähnlicher Weise werden häufig Kupfersäulen verwendet, die eine noch größere Steifigkeit besitzen, was zu einer erhöhten mechanischen Verspannung in der Nähe der Kontaktstrukturelemente 152 führt.
  • Nach dem Separieren der einzelnen Halbleiterchips 150 wird die Bearbeitung fortgesetzt, indem das Gehäusesubstrat 160 an dem Chip 150 angebracht und Wärme und eine gewisse mechanische Kraft ausgeübt wird, um eine intermetallische Verbindung zwischen den Höckern 152, dem Chip 150 und den Höckern 162 des Gehäusesubstrats 160 zu erzeugen. Dazu wird das zusammengesetzte Bauelement 150 über die Schmelztemperatur des Lotmaterials hinaus erhitzt, etwa die Lothöcker 162, wobei, wie zuvor erläutert ist, generell eine höhere Temperatur im Vergleich zu gut etablierten bleienthaltenden Lotmaterialien erforderlich ist.
  • 1e zeigt schematisch das Bauelement 100 während einer ersten Prozessphase, wenn die gewünschte intermetallische Verbindung zwischen den diversen Strukturen des Chips 150 und des Substrats 160 (siehe 1d) erzeugt wird. Zu diesem Zweck wird eine Wärmebehandlung 110 ausgeführt, in der das Bauelement 110 auf eine Temperatur T erwärmt wird, die höher ist als eine Schmelztemperatur TMELT des Lotmaterials, wobei typischerweise das Bauelement 100 in einem Gleichgewichtzustand gebracht wird, d. h. es wird im Wesentlichen die gleiche Temperatur an jeder Position des Bauelements 100 erreicht, um damit das Wiederaufschmelzen des Lotmaterials für jeden Lothöcker in dem Bauelement 100 in Gang zu setzen. Dazu wir das Bauelement 100 effizient thermisch mit einer Prozessumgebung gekoppelt, wie dies durch 110 angegeben ist, in welcher das Bauelement 100 gleichmäßig erhitzt wird, beispielsweise durch Einstellen einer Prozesstemperatur innerhalb einer Prozesskammer, die das Bauelement 100 aufnimmt. Beispielsweise können geeignete Wärmemedien, etwa Gase, und dergleichen, in geeigneter Weise dem Bauelement 100 zugeleitet werden, um damit eine gleichmäßige Temperatur über das gesamte Volumen des Bauelements 100 hinweg zu erreichen.
  • Folglich wird in diesem Aufheizschritt thermische Energie von einem externen Temperaturreservoir zu dem Bauelement 100 geleitet, wie dies durch die Pfeile in 1e gezeigt ist. Nach dem Erreichen der gewünschten Schmelztemperatur wird die Temperatur für eine gewisse Zeitdauer konstant gehalten, so dass sich geeignete Prozessbedingungen zum Aufschmelzen des Lotmaterials und zur Erzeugung der intermetallischen Verbindung für jeden der Lothöcker ergeben. Der Status der im Wesentlichen konstanten Temperatur oberhalb der Schmelztemperatur der Lothöcker ist in 1e durch die schraffierte Oberfläche des Bauelements 100 gekennzeichnet.
  • 1f zeigt schematisch ein Diagramm, in welchem die Temperatur des Bauelements 100 auf der vertikalen Achse dargestellt ist, während die Prozesszeit auf der horizontalen Achse aufgetragen ist. Somit enthält die Phase 110 ein Intervall mit ansteigender Temperatur, um schließlich die gewünschte Prozesstemperatur T zu erreichen, die dann für eine gewünschte Zeitdauer konstant gehalten wird, um damit eine Gleichgewichtstemperatur für jeden Punkt des Bauelements 100 zu erreichen und um zuverlässig die metallische Verbindung beim Aufschmelzen des Lotmaterials zu erzeugen. Es sollte beachtet werden, dass die lokale Temperatur in dem Bauelement 100 vor dem Erreichen des Gleichgewichtszustand variieren kann, da beispielsweise periphere Bereiche sich schneller erwärmen als zentrale Bereiche, wobei dies von der Wechselwirkung zwischen der Prozessumgebung und dem Bauelement 100 während der Prozessphase 110 abhängt. Anschließend an die Phase 110 wird das Bauelement 100 abgekühlt, was bewerkstelligt werden kann, indem die Prozesstemperatur des Temperaturreservoirs beendet wird, beispielsweise durch Bereitstellen eines Wärmemediums mit geringerer Temperatur, durch einfaches Deaktivieren von Heizelementen und dergleichen.
  • 1g zeigt schematisch den qualitativen Verlauf der Temperatur und einer Kühlphase 111, wobei die Geschwindigkeit der Temperaturänderung gemäß den Durchsatzkriterien und der gesamten thermischen Verspannung ausgewählt ist, die sich beim Erhitzen oder Abkühlen des Bauelements 110 mit erhöhter Geschwindigkeit ergeben kann. Es zeigt sich jedoch, dass gut etablierte Prozessstrategien zum Aufheizen und insbesondere zum Abkühlen des Bauelements 100 zu erhöhten Ausbeuteverlusten bei Anwendung bleifreier Lotmaterialien, Säulenstrukturen in dem Halbleiterchip in Verbindung mit komplexen Metallisierungssystemen auf der Grundlage dielektrischer Materialien mit kleinem ε führen. Ohne die vorliegende Anmeldung auf die folgende Erläuterung einschränken zu wollen, so wird dennoch angenommen, dass ein erhöhter innerer Temperaturgradient ausgeprägte Fehler in den Metallisierungssystemen auf Grund einer erhöhten mechanischen Verspannung hervorruft, die auf die Kontaktelemente in peripheren Bereichen des Halbleiterchips ausgeübt wird.
  • 1h zeigt schematisch das Bauelement 100 während der Abkühlphase 111, wobei das Bauelement 100 Wärmeenergie an die Prozessumgebung abgibt, wie dies durch die Pfeile in 1h gezeigt ist. Da der periphere Bereich 100p des Bauelements 100 starker an die Prozessumgebung angekoppelt sein kann, beispielsweise auf Grund der insgesamt größeren Oberfläche in einem vorgegebenen Volumen, im Vergleich zu dem zentralen Bereich 110, kann sich die Temperatur im peripheren Bereich 110p, die als Tp angegeben ist, schneller ändern und kann damit geringer sein als die Temperatur Tc des zentralen Bereichs 110c. Folglich kann das Lotmaterial im peripheren Bereich 110p früher sich verfestigen und kann damit eine stärkere mechanische Verbindung zwischen dem Halbleitergebiet und dem Gehäusesubstrat herstellen, wobei im Allgemeinen der Unterschied im thermischen Ausdehnungskoeffizienten zwischen dem Substrat und dem Halbleiterchip zusätzlich zu einer entsprechenden mechanischen Verspannung beiträgt, die somit in das empfindliche Metallisierungssystem des Halbleiterchips in dem peripheren Bereich 100p übertragen wird.
  • 1i zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Phase des Abkühlungsprozesses 1111, wobei die mittlere Temperatur des Bauelements 100 kleiner ist im Vergleich zu mittleren Temperatur, wie sie in 1h gezeigt ist, während gleichzeitig ein ausgeprägter Temperaturgradient, der als TG angegeben ist, zwischen dem zentralen Gebiet 100c und dem peripheren Gebiet 100p auftritt, wodurch die mechanische Verspannung insbesondere in dem zentralen Gebiet 100p weiter erhöht wird, in welchem die Lothöcker bereits seit einer längeren Zeit im Vergleich zu inneren Bereichen des Bauelements 100 verfestigt sind.
  • 1j zeigt schematisch eine Querschnittsansicht des Bauelements 100 in einer fortgeschrittenen Fertigungsphase der Abkühlungsphase 111 (siehe 1i), wobei eine intermetallische Verbindung 162i zwischen den Kontaktstrukturelementen 152 und den Höckern 162 erreicht ist, zumindest in dem peripheren Bereich 100p, wobei der signifikante Temperaturgradient TG zu einer ausgeprägten Verspannungskomponente 155c, 155t in Form einer kompressiven Verformung und einer Verformung in den Kontaktstrukturelementen 152 führen kann, da diese Strukturelemente weniger nachgiebig sind im Vergleich zu bleienthaltenden Lothöckern, wie dies zuvor erläutert ist. Folglich können die ausgeprägten Verspannungskomponenten 155c, 155t zu ausgeprägten Schäden in dem Metallisierungssystem 155 führen, beispielsweise zum Erzeugen von Risse und Ablösestellen 155s insbesondere in empfindlichen dielektrischen Materialien mit kleinem ε.
  • In einigen konventionellen Vorgehensweisen wird das Metallisierungssystem 155 mit besseren mechanischen Eigenschaften bereitgestellt, indem beispielsweise härtere und steifere dielektrische Materialien verwendet werden, die jedoch wiederum zu einer höheren Permittivität und somit zu höheren parasitären Kapazitätswerten führen, was daher zu einem deutlich schlechteren elektrischen Leistungsverhalten des Metallisierungssystems 155 führt. Die Verwendung von bleienthaltenden Lotmaterialien ist jedoch auch keine gangbare Lösung im Hinblick auf die Umweltaspekte. Ferner kann eine ausgeprägte Verringerung der Temperaturänderung während der Abkühlphase zu einer ausgeprägten Reduzierung des gesamten Prozessdurchsatzes führen, was für Massenproduktionsverfahren wenig wünschenswert ist.
  • Im Hinblick auf die zuvor beschriebene Situation betrifft die vorliegende Erfindung Fertigungstechniken und Systeme zur Herstellung von Verbundhalbleiterelementen auf der Grundlage eines Wiederaufschmelzprozesses, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest in der Auswirkung reduziert wird.
  • Überblick über die Erfindung
  • Im Allgemeinen stellt die vorliegende Erfindung Fertigungsstrategien und Systeme bereit, in denen ein Aufschmelzprozess zur Herstellung eines Verbundhalbleiterbauelements auf der Grundlage eines Halbleiterchips und eines Gehäusesubstrats derart ausgeführt wird, dass ein geringerer Temperaturgradient während der Abkühlphase erreicht wird, ohne dass allerdings die gesamte Prozesszeit unerwünscht beeinflusst wird. Dazu wird eine geeignete Prozesssteuerung während der Abkühlphase eingerichtet, so dass eine bessere Temperaturangleichung zwischen dem Rand und dem zentralen Bereich des Verbundhalbleiterbauelements erreicht wird, indem der Verbundhalbleiter mit einem Temperaturreservoir zusätzlich verbunden wird, das in einigen anschaulichen hierin offenbarten Ausführungsformen in globaler Weise mit dem Verbundhalbleiterbauelement für kurze Zeitintervalle gekoppelt wird, so dass die gesamte Prozesszeit nicht wesentlich beeinflusst wird, wodurch jedoch die Differenz in der eigentlichen Temperatur zwischen dem zentralen Bereich und dem peripheren Bereich ausreichend verringert wird. In anderen anschaulichen Ausführungsformen wird ein Temperaturreservoir effizient mit einem lokal beschränkten Bereich innerhalb des Verbundhalbleiterelements gekoppelt, wodurch die Möglichkeit geschaffen wird, in effizienter Weise die interne Temperaturdifferenz zu verringern, ohne dass die Gesamtprozesszeit erhöht wird oder wodurch die Gesamtprozesszeit reduziert wird. Auf Grund der aktiven Temperatursteuerung während der Abkühlphase des Wiederaufschmelzprozesses können somit komplexe Metallisierungssysteme auf der Grundlage elektrischer Materialien mit kleinem ε und bleifreier Lotmaterialien verwendet werden, ohne dass die gesamte Prozesszeit und somit der Durchsatz wesentlich beeinflusst werden, während gleichzeitig zusätzliche Ausbeuteverluste vermieden werden, die auf Grund von mechanischen Spannungen in dem empfindlichen Metallisierungssystem hervorgerufen werden.
  • Ein anschauliches hierin offenbartes Verfahren betrifft die Montage eines Halbleiterchips in einem Gehäusesubstrat. Das Verfahren umfasst das Erwärmen eines zusammengesetzten Bauelements, das den Halbleiterchip und das Gehäusesubstrat umfasst, auf eine Schmelztemperatur eines Lotmaterials, das zwischen einer Kontaktstruktur des Gehäusesubstrats und einer Kontaktstruktur des Halbleiterchips ausgebildet ist. Das Verfahren umfasst ferner das Anwenden eines ersten Abkühlintervalls, um eine Verfestigung des Lotmaterials in Gang zu setzen. Des weiteren umfasst das Verfahren das Anwenden mindestens eines zwischenliegenden Aufheizschrittes nach dem Anwenden des ersten Abkühlintervalls. Ferner umfasst das Verfahren das Anwenden eines zweiten Abkühlintervalls nach dem zumindest einen Zwischenaufheizschritt.
  • Ein weiteres anschauliches offenbartes Verfahren umfasst das Aufschmelzen eines Lotmaterials, das zwischen einer Kontaktstruktur eines Halbleiterchips und einer Kontaktstruktur eines Gehäusesubstrats ausgebildet ist, um ein zusammengesetztes Halbleiterbauelement bzw. ein Verbundhalbleiterelement zu bilden. Das Verfahren umfasst ferner das Ermöglichen eines Verfestigens eines aufgeschmolzenen Lotmaterials durch Abkühlen des Verbundhalbleiterelements auf eine Umgebungstemperatur. Das Verfahren umfasst ferner das aktive Steuern des Abkühlens derart, dass ein Temperaturunterschied zwischen einem zentralen Bereich des Verbundhalbleiterbauelements und einem peripheren Bereich reduziert wird.
  • Ein anschauliches hierin offenbartes Wiederaufschmelzsystem ist ausgebildet, einen Halbleiterchip mit einem Gehäusesubstrat zu verbinden. Das Aufschmelzsystem umfasst eine Substrathalterung, die ausgebildet ist, den Halbleiterchip und das Gehäusesubstrat aufzunehmen. Das Wiederaufschmelzsystem umfasst ferner einen Verarbeitungsbereich, der ausgebildet ist, eine Aufwärmzone zum Erwärmen eines Lotmaterials, das zwischen dem Halbleiterchip und dem Gehäusesubstrat ausgebildet ist, auf eine Temperatur über einem Schmelzpunkt des Materials, um damit ein Halbleiterbauelement zu erzeugen. Der Verarbeitungsbereich ist ferner ausgebildet, eine Abkühlungszone zum Befestigen des Lotmaterials zu erzeugen, wobei die Abkühlungszone ein steuerbares Temperaturreservoir aufweist, das ausgebildet ist, eine Temperaturdifferenz zwischen einem zentralen Bereich des Verbundhalbleiterelements und eines Randbereichs zu verringern.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a bis 1c schematisch Draufsichten eines Halbleiterchips und einer entsprechenden Höckerstruktur eines komplexen Halbleiterbauelements zeigen;
  • 1d schematisch eine Querschnittsansicht eines zusammengesetzten Halbleiterbauelements bzw. eines Verbundhalbleiterbauelements mit einem Halbleiterchip und einem Gehäusesubstrat in einer Phase vor dem Aufschmelzen eines Lotmaterials zeigt;
  • 1e und 1g schematisch das Verbundhalbleiterbauelement während einer Aufheizphase und einer Abkühlungsphase eines konventionellen Aufschmelzprozesses zeigen;
  • 1f schematisch ein Temperaturdiagramm des Wiederaufschmelzprozesses einer Abkühlphase, die auf der Grundlage konventioneller Strategien ausgeführt wird, zeigt;
  • 1h und 1i schematisch Draufsichten des Verbundhalbleiterbauelements während einer fortgeschrittenen Phase des Abkühlschrittes gemäß konventioneller Strategien zeigen;
  • 1j eine Querschnittsansicht des Verbundhalbleiterbauelements zeigt, wobei ausgeprägte mechanische Verspannungen zu einer Schädigung des empfindlichen Metallisierungssystems des Halbleiterchips führen;
  • 2a schematisch ein Temperaturdiagramm eines Aufschmelzprozesses zum Verbinden eines Halbleiterchips und eines Gehäusesubstrats mit einer verbesserten Abkühlphase, wobei eine verbesserte Angleichung von Temperaturen zwischen einem peripheren und einem zentralen Bauteilbereich gemäß anschaulicher Ausführungsformen erreicht wird;
  • 2b bis 2d schematisch Draufsichten des Verbundhalbleiterbauelements während einer Wiederaufschmelzphase und einer anfänglichen Abkühlphase gemäß anschaulicher Ausführungsformen zeigen;
  • 2e schematisch das Verbundhalbleiterbauelement während eines kurzen Aufheizschrittes zeigt, um damit eine geringere Temperaturdifferenz zwischen dem peripheren Bereich und dem zentralen Bereich zu erzeugen;
  • 2f und 2g schematisch das Verbundhalbleiterbauelement während weiter fortgeschrittener Prozesszeiten mit einem zusätzlichen optionalen Aufheizschritt zeigen, wenn die Gesamtdifferenz in den Temperaturen noch weiter gemäß anschaulicher Ausführungsformen zu reduzieren;
  • 2h schematisch Temperaturdiagramme eines zentralen Gebiets und eines peripheren Gebiets gemäß anschaulicher Ausführungsformen zeigt, wobei eine lokal beschränkte Kopplung an ein Temperaturreservoir während der Abkühlphase eingerichtet wird;
  • 2i und 2j schematisch Draufsichten des Verbundhalbleitermaterials zeigen, wobei ein zentrales Gebiet mit einem Temperaturreservoir für eine bessere kühlende Wirkung des zentralen Gebiets gekoppelt wird;
  • 2k schematisch eine Querschnittsansicht eines Verbundhalbleiterbauelements zeigt, wenn es mit seinem zentralen Bereich mit einem Temperaturreservoir, etwa einem Strom eines Wärmemediums, Strahlung, und dergleichen, in Kontakt ist;
  • 2l und 2o schematisch Draufsichten eines Verbundhalbleiterbauelements fortgeschrittener Phasen der Abkühlphase gemäß anschaulicher Ausführungsphasen zeigen; und
  • 3a bis 3c schematisch ein Wiederaufschmelzsystem mit einer Prozesszone zeigen, um Heiz- und Abkühlzonen besserer Temperaturangleichung während der Abkühlphase gemäß anschaulicher Ausführungsformen zeigen.
  • Detaillierte Beschreibung
  • Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte beachtet werden, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Erfindung auf die speziellen anschaulichen offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
  • Die vorliegende Erfindung stellt allgemein Fertigungsstrategien und Wiederaufschmelzsysteme bereit, in denen komplexe Halbleiterchips und Gehäusesubstrate mit hohem Prozessdurchsatz verbunden werden, wobei unnötige Schäden empfindlicher Metallisierungssysteme vermieden werden, die auf der Grundlage von dielektrischen Materialien mit kleinem ε in Verbindung mit bleifreiem Höcker- oder Säulenstrukturen hergestellt sind. Dazu wird die Abkühlphase des Wiederaufschmelzens wieder so gesteuert, dass die reduzierte Temperaturdifferenz zwischen peripheren Bereichen und zentralen Bereichen des Verbundhalbleiterbauelements erreicht wird, die ein unterschiedliches Wärmeableitverhalten haben können, der Peripheriebereich effizienter mit einer Prozessumgebung auf Grund des größeren Verhältnisses zwischen Oberfläche und Volumen in der Peripherie im Vergleich zum Zentrum des Verbundhalbleiterelements in Wechselwirkung treten kann. Eine Verringerung der Temperaturdifferenz und somit des schließlich erreichten Temperaturgradienten beim Verfestigen des geschmolzenen Lotmaterials kann bewerkstelligt werden, indem das Abkühlen des peripheren Bereichs lokal „verlangsamt” wird, ohne jedoch wesentlich die gesamte Prozesszeit zu beeinflussen. Dazu wird in einigen anschaulichen Ausführungsformen eine globale Wechselwirkung des Verbundhalbleiterbauelements mit einem Temperaturreservoir, etwa einer Strahlungsquelle, einem Wärmeübertragungsmedium, und dergleichen für eine kurze Zeitdauer eingerichtet, wobei auf Grund der intensiveren Wechselwirkung des Randbereichs mit dem Reservoir eine erhöhte Wirkung in der Peripherie erreicht wird, was zu einem lokalen Temperaturanstieg oder zu einem geringeren Abfall der Temperatur führt, wodurch eine gewisse Annäherung der peripheren Temperatur in Bezug auf die zentrale Temperatur erreicht wird. Andererseits kann der zusätzliche kurze Aufheizschritt während der Abkühlphase für eine sehr kurze Zeitdauer im Vergleich zur Gesamtlänge der Abkühlphase angewendet werden, wodurch im Wesentlichen zu einer insgesamt längeren Prozesszeit beigetragen wird. In einigen anschaulichen Ausführungsformen kann die Temperaturänderung während der nachfolgenden Abkühlphase erhöht werden, da die geringere Temperaturdifferenz zwischen den diversen Orten innerhalb des Verbundhalbleiterbauelements eine gewisse „Beschleunigung” der Abkühlphase zulässt, wodurch im Wesentlichen die gleiche Prozesszeit oder eine kürzere Prozesszeit im Vergleich zu konventionellen Strategien erreicht wird. In noch anderen anschaulichen Ausführungsformen werden ein oder mehrere kurze Aufheizschritte eingeführt, um weitere Temperaturdifferenzen zu reduzieren oder zu kompensieren, die während des weiteren Fortschreitens der Abkühlphase erzeugt wurden.
  • In anderen anschaulichen Ausführungsformen wird die Abkühlphase aktiv gesteuert, indem das Temperaturreservoir in einer lokal beschränkten Weise mit dem Verbundhalbleiterelement gekoppelt wird, beispielsweise durch das Lenken eines Strahls eines Wärmeübertragungsmediums auf den zentralen Bereich des Verbundhalbleiterbauelements, wobei das Wärmeübertragungsmedium eine Temperatur besitzt, die kleiner ist als die Temperatur des zentralen Bereichs. Auf diese Weise kann die kühlende Wirkung lokal in dem zentralen Bereich erhöht werden, wodurch ebenfalls zu einer geringeren Differenz der Temperaturen zwischen den peripheren Bereich und dem Zentrum des Halbleiterbauelements beigetragen wird. In anderen Fällen wird das Temperaturreservoir auf der Grundlage eines direkten mechanischen Kontakts mit dem Halbleiterbauelement eingerichtet, wobei eine geeignete Temperaturverteilung vorgesehen wird, indem beispielsweise steuerbare Heizelemente vorgesehen werden, so dass eine gewünschte geringere Temperatur im zentralen Bereich des Verbundhalbleiterbauelements angewendet wird.
  • Mit Bezug zu den 2a bis 2e und den 3a bis 3c werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, wobei auch auf die 1a bis 1j bei Bedarf verwiesen wird, beispielsweise den speziellen Aufbau von Halbleiterchips, Gehäusesubstraten und Zusammensetzung von Halbleiterbauelementen bzw. Verbundhalbleiterbauelementen Bezug genommen wird.
  • 2a zeigt schematisch ein Temperaturprofil, wie es zum Ausführen eines Aufschmelzprozesses angewendet werden kann, um ein Gehäusesubstrat mit einem Halbleiterchip zu verbinden, indem geeignete Kontaktstrukturen mit einem Lotmaterial verwendet werden. In 2a repräsentiert die horizontale Achse die Prozesszeit, während die vertikale Achse die Prozesstemperatur T zeigt, die als die Temperatur zu verstehen ist, die durch ein geeignetes Temperaturreservoir bereitgestellt wird, das global mit einem Verbundhalbleiterbauelement in Wechselwirkung tritt. In dieser Hinsicht ist eine „globale Wechselwirkung” als ein Prozesszustand zu verstehen, in welchem im Wesentlichen eine konstante Energiedichte der Oberfläche des Verbundhalbleiterelements zugeführt wird. Es sollte jedoch beachtet werden, dass die durch das Temperaturreservoir in globaler Weise bereitgestellte Prozesstemperatur zu einer lokal variierenden Temperatur innerhalb des Verbundhalbleiterbauelements auf Grund des unterschiedlichen Oberflächen-zu-Volumenverhältnisses führen kann, beispielsweise an der Peripherie im Vergleich zu dem zentralen Bereich des Verbundhalbleiterbauelements.
  • Wie gezeigt, umfasst der Wiederaufschmelzprozess, der allgemein als 215 bezeichnet ist, eine Aufheizphase 210, die als eine Phase zu verstehen ist, in der die Prozesstemperatur ansteigt oder konstant gehalten wird, um schließlich ein Aufschmelzen des Lotmaterials in jedem der Lothöcker des Verbundhalbleiterbauelements zu erreichen. In der gezeigten Ausführungsform ist ein im Wesentlichen linearer Temperaturanstieg und eine im Wesentlichen konstantere Temperaturphase zum Erreichen des Gleichgewichtszustands und zum gleichmäßigen Aufschmelzen des Lotmaterials verwendet. Es sollte jedoch beachtet werden, dass auch ein anderes Schema zum Aufschmelzen des Lotmaterials angewendet werden kann. Ferner umfasst der Prozess 215 allgemein eine Abkühlphase 211 mit einem ersten Abkühlintervall 211a, in welchem die Prozesstemperatur auf eine gewisse Temperatur abfällt, bei der eine ausgeprägte Verfestigung und ein Temperaturgradient zwischen einem zentralen Bereich und einem peripheren Bereich des Verbundhalbleiterelements nicht auftritt. Als nächstes wird ein erster Zwischenaufheizschritt 211b mit einer moderat kurzen Dauer von einer bis mehreren Sekunden eingeführt, wobei die Prozesstemperatur deutlich ansteigt, wobei jedoch, wie zuvor erläutert ist, die tatsächliche Temperatur in dem Verbundhalbleiterbauelement nicht notwendiger Weise ansteigt, wobei jedoch lokale Unterschiede verringert werden. Daraufhin wird in einigen anschaulichen Ausführungsformen ein weiteres Abkühlintervall 211 mit einem gewünschten Abfall der Prozesstemperatur verwendet. In anderen Fällen wird ein Abkühlintervall 211d mit einer größeren Änderung der Prozesstemperatur angewendet, woran sich ein weiterer Zwischenaufheizschritt 211e anschließt, nach welchem ein weiteres Abkühlintervall 211b folgen kann. Da die Temperaturänderungen der Intervalle 211b, 211d so festgelegt werden können, dass diese schneller auftreten, wie dies gezeigt ist, kann auf Grund der besseren Temperaturverteilung in den Verbundhalbleiterbauelement, insgesamt eine geringere Prozesszeit erreicht. In anderen Fällen, wie dies durch den Zwischenaufheizprozess 211f und das nachfolgende Abkühlintervall 211h angegeben ist, ergibt sich eine leicht verlängerte Prozesszeit zum Vorteil generell besserer Temperaturbedingungen in dem Verbundhalbleiterbauelement.
  • Es sollte beachtet werden, dass geeignete Geschwindigkeiten für eine Temperaturänderung während der Abkühlphase 211, d. h. geeignete Werte für die Steigung des Verlaufs der Temperatur in 2a auf der Grundlage von Experimenten und dergleichen bestimmt werden können, wobei allgemein gut etablierte Prozessrezepte als Ausgangswert verwendet werden können. Beispielsweise repräsentiert eine Kurve 211l eine konventionelle Abkühlphase und somit eine konventionelle Prozesszeit bei einer vorgegebenen Konfiguration eines Wiederaufschmelzsystems und eines Verbundhalbleiterbauelements.
  • 2b zeigt schematisch eine Draufsicht eines Verbundhalbleiterbauelements 200, das eine geeignete Konfiguration besitzt und das einen Halbleiterchip und ein Gehäusesubstrat umfasst, die über geeignete Höckerstrukturen in mechanischem Kontakt sind. Das Verbundhalbleiterbauelement 200 besitzt grundlegend den gleichen Aufbau, wie er in den 1a bis 1d gezeigt ist, wenn auf den Halbleiterchip 150, das Gehäusesubstrat 160 und das Verbundhalterbauelement 100 Bezug genommen wird. Daher wird eine detailliertere Beschreibung dieser Komponenten an dieser Stelle weggelassen. Das Verbundhalbleiterelement 200 ist thermisch in globaler Weise, d. h. in dem oben definierten Sinne, mit einem Temperaturreservoir 220 gekoppelt, wodurch die Temperatur des Verbundhalbleiterbauelements ansteigt, wie dies qualitativ in 2a gezeigt ist. Das Temperaturreservoir 220 kann beispielsweise eine Solltemperatur besitzen, die über der Schmelztemperatur des Lotmaterials liegt, etwa über der Schmelztemperatur eines bleifreien Lotmaterials, wie dies auch zuvor zusammen mit dem Bauelement 100 erläutert ist. Die Temperatur des Reservoirs 220 wird auf einer gewünschten Solltemperatur konstant gehalten, wodurch unerwünschte Temperaturen in dem Bauelement 200 beispielsweise am Randbereich vermieden werden. Es sollte jedoch beachtet werden, dass während der Phase des Ansteigens der Temperatur des Bauelements 200 auch eine deutlich höhere Temperatur angewendet werden kann, um die Steigung der Temperaturänderung gemäß den gesamten Prozesserfordernissen anzupassen. Zu beachten ist auch, dass ein Temperaturgradient, der sich beim Anstieg der Temperatur des Bauelements 200 ergibt, weniger kritisch ist, da die Höckerstrukturen des Halbleiterchips und des Gehäusesubstrats lediglich mechanisch miteinander gekoppelt sind, aber noch keine metallische Verbindung gebildet haben, wie dies beispielsweise in 1d für das Verbundbauelement 100 gezeigt ist. Wenn die Schmelztemperatur an peripheren Bereichen innerhalb des Halbleiterbauelements 200 erreicht wird, können andererseits die Lothöcker schmelzen und können im geschmolzenen Zustand gehalten werden, solange das Bauelement 200 den Gleichgewichtszustand erreicht, in welchem alle Lothöcker verflüssigt sind und somit in einem sehr „nachgiebigen” Zustand sind.
  • 2c zeigt schematisch das Verbundhalbleiterbauelement 200 in einer anfänglichen Phase der Abkühlphase 211, wie dies in 2a gezeigt ist. Beispielsweise besitzt das Temperaturreservoir 220 eine geeignete Temperatur unterhalb des Schmelzpunktes des Lotmaterials, so dass eine Wärmeübertragung von dem Bauelement 200 in das Temperatureservoir 220 während der Abkühlphase 211a (siehe 2a) in Gang gesetzt wird. Wie zuvor erläutert ist, kann die Temperatur TP in einem peripheren Gebiet 200p kleiner sein als eine Temperatur Tc im zentralen Gebiet 200c, da das periphere Gebiet 220p mit dem Reservoir 220 über einen größeren Oberflächenbereich im Vergleich zu dem zentralen Gebiet 220c gekoppelt ist.
  • 2d zeigt schematisch das Bauelement 200 in einer weiter fortgeschrittenen Phase des Abkühlintervalls 200a, wobei eine ausgeprägte Differenz in der Temperatur zwischen dem zentralen Gebiet 220c und dem peripheren Gebiet 220p auf Grund der thermischen Kopplung mit dem Temperaturreservoir 220 besteht. Beispielsweise beginnt in der in 2d gezeigten Phase das Lotmaterial in dem peripheren Gebiet 220 sich zu verfestigen und somit wird die „Nachgiebigkeit” zunehmend in dem peripheren Gebiet 220p verringert.
  • 2e zeigt schematisch das Verbundelement 200, wenn es mit einem Temperaturreservoir 221 gekoppelt ist, das ein höhere Temperatur besitzt im Vergleich zur aktuellen Temperatur TP des peripheren Bereichs 200. Das Temperaturreservoir 221 kann in Form eines beliebigen geeigneten Heizelements, einer Strahlungsquelle in Form einer Leuchte, eines Lasers, einer Quelle zum Übertragen eines Wärmeübertragungsmediums auf das Bauelement 200, beispielsweise in Form von Gasen, Flüssigkeiten und dergleichen, bereitgestellt werden. Folglich wird Energie temporär von einem Wärmereservoir 221 auf das Bauelement 200 übertragen, wodurch vorzugsweise die Temperatur TP in dem peripheren Gebiet 220p erhöht wird oder zumindest die Änderung des Temperaturabfalls in dem Gebiet 220p verringert wird, wobei dies von der tatsächlichen Temperatur des Reservoirs 221 und der Zeitdauer der Wechselwirkung mit dem Bauelement 200 abhängt. Es sollte beachtet werden, dass der Anstieg in der Temperatur während des Zwischenaufheizschrittes 211b, wie er in 2a gezeigt ist, einer Änderung in den Prozesstemperaturen entspricht und somit auch einer Differenz der Temperaturen der Reservoire 220, wie dies in 2d gezeigt ist, und des Temperaturreservoirs 221 in 2e, wobei die wirksame Temperatur TP in dem Bauelement 200 von der Prozesstemperatur und der Zeitdauer der Wechselwirkung mit dem Bauelement 200 abhängt. Beispielsweise kann der Zwischenaufheizschritt 211b für eine Zeitdauer von ungefähr 0,1 Sekunde bis mehrere Sekunden ausgeführt werden und ist daher deutlich kleiner im Vergleich zur Länge der gesamten Abkühlphase 211, wie sie in 2a gezeigt ist. Beispielsweise wird die Prozesstemperatur des Reservoirs 211 auf ungefähr 200 bis 400 Grad C eingestellt, wenn beispielsweise ein Wärmeübertragungsmedium verwendet wird. In anderen Fällen können entsprechende Strahlungsquellen eine höhere Temperatur aufweisen und können effizient über Strahlung mit dem Verbundbauelement 200 gekoppelt werden, wobei die Länge des Strahlungspulses geeignet so ausgewählt ist, dass die gewünschte thermische Reaktion des Bauelements 200 erreicht wird, so dass die Temperaturdifferenz zwischen dem zentralen Gebiet 200c und dem peripheren Gebiet 200p verringert wird.
  • 2f zeigt schematisch das Bauelement 200 in einer weiter fortgeschrittenen Phase der Abkühlphase 211, wie sie in 2a gezeigt ist. Beispielsweise wird das Abkühlintervall 211d angewendet und die führt zu einem Abfall der mittleren Temperatur des Bauelements 200 auf Grund der Wechselwirkung mit dem Temperaturreservoir 220, wobei jedoch die Differenz zwischen dem zentralen Gebiet 220 und dem peripheren Gebiet 220p weiterhin kleiner ist im Vergleich zu konventionellen Prozessschemata, wobei dies von der Wirkung des vorhergehenden Zwischenaufheizschrittes 211b abhängt, wie er in 2e gezeigt ist.
  • Es sollte beachtet werden, dass bei Bedarf die Temperatur in dem peripheren Bereich 200p so eingestellt werden kann, dass diese höher ist als die aktuelle Temperatur in dem zentralen Bereich 200c, so dass während der weiteren Abkühlung des Bauelements 200 generell eine geringere Temperaturdifferenz beibehalten wird, wenn der periphere Bereich 200p wieder beginnt, sich rascher abzukühlen im Vergleich zu dem zentralen Gebiet 200c.
  • 2g zeigt schematisch das Bauelement 200 gemäß weiterer anschaulicher Ausführungsformen, in denen ein zusätzlicher Zwischenaufheizschritt, etwa die Schritte 211e, 211f (siehe 2a) auf der Grundlage eines geeigneten Temperaturreservoirs 222 angewendet werden, die eine gewünschte Prozesstemperatur besitzen, um damit die Temperaturdifferenz zwischen dem zentralen Bereich und dem peripheren Bereich zu verringern, so dass eine Abkühlphase erreicht wird, in der generell die Temperaturverteilung des Verbundhalbleiterbauelements 200 gleichmäßig ist im Vergleich zu einer konventionellen Prozessstrategie. Wie zuvor erläutert ist, kann selbst ein Temperaturgradient eingestellt werden, der von dem peripheren Bereich 200p zu dem zentralen Bereich 200c zeigt, falls dies gewünscht ist. Es sollte beachtet werden, dass auch in dem einen oder den mehreren zusätzlichen Aufheizschritten 211e, 211f die Prozesstemperatur des Reservoirs 222 und die Dauer des Aufheizens geeignet so gewählt werden, dass die gewünschte Wärmeverteilung in dem Bauelement 200 erreicht wird. Beispielsweise ist die Prozesstemperatur des Reservoirs 222 von ungefähr 80 Grad C bis 400 Grad C oder noch höher gewählt mit einer Prozesszeit von 0,1 bis 10 Sekunden. Danach wird die Abkühlung auf der Grundlage einer reduzierten Prozesstemperatur unter Anwendung des Temperaturreservoirs 220 fortgesetzt, wie dies auch zuvor erläutert ist, so dass schließlich eine nicht-kritische Temperatur von ungefähr 50 Grad C und weniger erreicht wird. Folglich erreicht in einer abschließenden Phase das Verbundbauelement 200 einen Gleichgewichtszustand und besitzt somit die Umgebungstemperatur, beispielsweise von ungefähr 20 bis 25 Grad C, wobei dies von den Reinraumbedingungen in der Fertigungsumgebung abhängt.
  • Mit Bezug zu 2h wird die Temperatur des Verbundhalbleiterbauelements qualitativ gemäß anderer anschaulicher Ausführungsformen dargestellt, wobei das Halbleiterbauelement mit einem Temperaturreservoir in lokal beschränkter Weise in Wechselwirkung tritt, d. h. die thermische Kopplung des Temperaturreservoirs ist nicht gleichmäßig und kann somit eine allgemein nicht konstante Temperaturverteilung innerhalb des Verbundbauelements während der Abkühlphase reduzieren oder kompensieren. In der gezeigten Ausführungsform wir das Abkühlen des zentralen Gebiets beschleunigt durch lokales Bereitstellen eines Wärmetransfermediums in dem zentralen Gebiet oder durch direktes Kontaktieren des zentralen Gebiets mit einer Substrathalterung, die als ein Temperaturreservoir mit einer geeigneten Temperaturverteilung dient.
  • 2h zeigt schematisch den qualitativen Verlauf der Temperatur des zentralen Gebiets, der durch die Kurve A dargestellt ist, wobei die Temperatur einer geringeren Steigung während der Phase 210 ansteigt, wie dies zuvor erläutert ist. Andererseits kann die Temperatur des peripheren Gebiets, wie dies durch die Kurve B gezeigt ist, schneller ansteigen, wodurch die gewisse Prozesstemperatur zum Wiederaufschmelzen des Lotmaterials früher im Vergleich zu Kurve A erreicht wird. Wie zuvor erläutert ist, wird typischerweise ein Zeitintervall mit konstanter Prozesstemperatur eingehalten, um damit einen Gleichgewichtszustand zu erreichen, um somit in zuverlässiger Weise Lotmaterial in dem Verbundhalbleiterbauelement aufzuschmelzen. Daraufhin wird die die Abkühlphase 211 eingeleitet, indem in geeigneter Weise ein Temperaturreservoir angekoppelt wird, wie dies zuvor erläutert ist, wobei während einer beliebigen geeigneten Phase des Schrittes 211, beispielsweise am Beginn oder einer Zwischenphase, der zentrale Bereich des Verbundhalbleiterbauelements lokal angekoppelt, beispielsweise durch Bereitstellen eines Wärmeübertragemediums lokal in dem zentralen Gebiet, wodurch eine gewünschte Annäherung der Abkühlzeiten des zentralen Bereichs und des peripheren Bereichs erreicht wird, wobei die Größe der Temperaturdifferenz auf der Grundlage des Steuerns des lokalen Temperaturreservoirs geregelt werden kann.
  • 2i zeigt schematisch eine Draufsicht des Bauelements 200, wenn es mit dem Temperaturreservoir 220 während der Phase 210 gekoppelt wird, so dass der gewünschte Gleichgewichtszustand erreicht wird.
  • 2j zeigt schematisch das Bauelement 200 während einer geeigneten Phase des Abkühlschrittes 211, wobei das Temperaturreservoir 220 eine geeignete Temperatur besitzt, das zum Abkühlen des Bauelements 200 initiiert wird, in Verbindung mit einem Temperaturreservoir 223, das lokal beschränkt mit dem Bauelement 200 thermisch gekoppelt ist. Es sollte beachtet werden, dass ein lokal beschränkte Wechselwirkung so zu verstehen ist, dass die Wechselwirkung und somit die thermische Wirkung über das Bauelement 200 hinweg unterschiedlich ist, so dass eine stärkere Kühlwirkung in dem mittleren Gebiet im Vergleich zu dem peripheren Gebiet des Bauelements 200 erreicht wird.
  • Beispielsweise ist das Temperaturreservoir 220 durch die Umgebungsatmosphäre repräsentiert, während das lokal beschränkt wirkende Temperaturreservoir 223 durch das Wärmeübertragungsmedium repräsentiert ist, etwa durch Gas, Flüssigkeit Dampf, einen direkten mechanischen Kontakt und dergleichen, wobei auch eine thermische Wirkung in der Peripherie des Bauelements 200 erreicht wird, jedoch mit einem deutlich reduzierten Grad.
  • 2k zeigt schematisch eine Querschnittsansicht des Verbundhalbleiterbauelements 200, das einen Halbleiterchip 200 und ein Gehäusesubstrat 260 aufweist, die einen ähnlichen Aufbau aufweisen können, wie dies auch zuvor mit Bezug zu dem Bauelement 100 erläutert ist. Ferner sind verfestigte oder sich verfestigende Lotmaterialien 262 zwischen den Komponenten 250, 260 vorgesehen, wie dies auch zuvor erläutert ist. Ferner ist das Temperaturreservoir 223 schematisch dargestellt und ist durch einen Strahl aus einem geeigneten Wärmeübertragungsmedium, etwa einem Gas, einem Dampf und dergleichen mit einer geeigneten Temperatur repräsentiert, die kleiner ist als eine aktuelle Temperatur in dem zentralen Gebiet 200c. Es sollte beachtet werden, dass das Temperaturreservoir 223 auch mit dem peripheren Gebiet 200p in Wechselwirkung treten kann, wobei jedoch auf Grund des lokalen Aufbaus des Wärmeübertragungsmediums oder eines direkten mechanischen Kontakts eine Verringerung der Temperaturdifferenz zwischen dem zentralen Gebiet 200c und dem peripheren Gebiet 200p erreicht wird. Beispielsweise wird ein Gas mit geeigneter Temperatur mit einer ausgewählten Gasdurchflussrate auf das zentrale Gebiet 200c beschränkt und initiiert somit eine effiziente Wärmeübertragung, wodurch die Temperatur im zentralen Gebiet geändert, d. h. abgesenkt wird, und wodurch die Temperatur des Wärmeübertragungsmediums auch geändert, d. h. erhöht wird, das dann in den peripheren Bereich 200p abfließt, wodurch eine geringere Kühlwirkung in dem peripheren Gebiet 200p hervorgerufen wird, was schließlich zu einer gewissen Angleichung zwischen den Temperaturen im zentralen Gebiet 200c und dem Gebiet 200p führt. Es sollte beachtet werden, dass das Temperaturreservoir 223 mit dem zentralen Gebiet 200c über eine beliebige Seite des Bauelements 200 gekoppelt sein kann, die verfügbar ist und die mit dem Halten des Bauelements 200 in einem geeigneten Wiederaufschmelzsystem kompatibel ist.
  • Die 2l bis 2n zeigen schematisch das Bauelement 200 während des weiteren Voranschreitens der Abkühlphase 211, wobei allgemein die mittlere Temperatur des Bauelements 200 abnimmt, während gleichzeitig die Differenz zwischen dem zentralen Gebiet und dem peripheren Gebiet innerhalb eines gewünschten Bereiches gehalten wird, beispielsweise indem das Temperaturreservoir einmal oder mehrere Male aktiviert wird oder indem das Temperaturreservoir 222 permanent aktiviert ist. Es sollte beachtet werden, dass das Temperaturreservoir 223 gesteuert werden kann, indem beispielsweise die Temperatur und/oder die Durchflussrate gesteuert werden, wie dies auch zuvor erläutert ist, so dass die „angleichende” Wirkung des Temperaturreservoirs 223 an den aktuellen Zustand des Bauelements 200 angepasst wird. 2n zeigt schematisch das Bauelement 200 in einer abschließenden Phase der Abkühlphase 211, wobei ein geringerer Temperaturgradient TC so erhalten wird, dass dieser von dem zentralen Gebiet 200c zu dem peripheren Gebiet 200p zeigt.
  • 2o zeig schematisch das Bauelement 200 gemäß anderer anschaulicher Ausführungsformen, in denen der Temperaturgradient TC umgekehrt wird, beispielsweise indem das Temperaturreservoir 223 so gesteuert wird, dass der zentrale Bereich 200c eine tiefere Temperatur im Vergleich zu dem peripheren Bereich 200p in dieser Phase der Abkühlphase 211 besitzt.
  • Beim Verfestigen des Lothöckermaterials wird somit generell die Temperaturdifferenz zwischen dem zentralen Gebiet und dem peripheren Gebiet des Bauelements 200 während der gesamten Abkühlphase auf der Grundlage der oben angegebenen Mechanismen verringert, wodurch ebenfalls die mechanische Spannung in dem empfindlichen Metallisierungssystem des Bauelements 200 reduziert wird, so dass komplexe Materialsysteme, etwa Materialien mit kleinem ε, ULK-Materialien und dergleichen in Verbindung mit bleifreiem Lotschemata verwendet werden können. Andererseits wird eine gewünschte kurze Prozesszeit für das Wiederaufschmelzen und Verfestigen von Lotmaterial erreicht.
  • Mit Bezug zu den 3a bis 3c wird nunmehr ein Wiederaufschmelzsystem beschrieben, das ausgebildet ist, die vorbeschriebenen Wiederaufschmelzprozessstrategien auszuführen.
  • 3a zeigt schematisch ein Wiederaufschmelzsystem 380 mit einer Prozesszone 382, die in Form einer Prozesskammer und dergleichen vorgesehen ist, und die ausgebildet ist, eine oder mehrere Aufheizzonen 383 einzurichten. Eine Aufheizzone wird als eine geeignete Prozessumgebung verstanden, so dass diese mit einem Verbundhalbleiterbauelement, etwa dem Bauelement 200 oder dem Bauelement 100 mit einem Temperaturreservoir gekoppelt werden kann, um damit einen Anstieg der Temperaturen des Bauelements 200, 100 zu initiieren und um einen gewünschten Gleichgewichtszustand zum Wiederaufschmelzen des Lotmaterials in dem Bauelement 100, 200 zu erreichen. Das System 380 umfasst ferner eine Substrathalterung 381, die ausgebildet ist, das Bauelement 200, 100 aufzunehmen und das einen effizienten thermischen Kontakt innerhalb der Aufheizzone 383 ermöglicht. Die Substrathalterung 381 besitzt einen beliebigen geeigneten Aufbau und kann selbst als ein Temperaturreservoir bei Bedarf dienen. Es sollte beachtet werden, dass die Prozesszone 382 so ausgebildet sein kann, dass eine oder mehrere Aufheizzonen 383 bereitgestellt werden, ohne dass die Substrathalterung 381 bewegt wird, während in anderen Fällen eine oder mehrere Aufheizzonen vorgesehen werden können, die mittels der Substrathalterung 381 sequenziell durchlaufen werden, wobei jede der Aufheizzonen 383 eine geeignete Prozesstemperatur besitzt.
  • 3b zeigt schematisch das System 380, wobei die Prozesszone 382 darin bereitgestellt eine Abkühlzone 384 umfasst, um damit einen Abfall der Temperatur des Bauelements 100, 200 zu bewirken, wobei in der gezeigten Ausführungsform zusätzliche Mechanismen, etwa zusätzliche Temperaturreservoire in der Form von Lampen, Lasern, Gasflussquellen und dergleichen 384a so vorgesehen sind, dass ein oder mehrere kurzzeitige Aufheizschritte oder Zwischenschritte angepasst werden können, wie dies auch zuvor mit Bezug zu 2a erläutert ist. Es sollte beachtet werden, dass die Abkühlzone 384 ebenfalls in Form zweier oder mehrerer Heizzonen vorgesehen werden kann, die nacheinander mittels der Substrathalterung 381 durchlaufen werden, während in anderen Fällen eine einzelne Prozessumgebung verwendet wird, um die Abkühlzone 384 mit einem Kurzzeitaufheizmechanismus 384a bereitzustellen.
  • 3c zeigt schematisch das System 380 gemäß Ausführungsformen, in denen die Abkühlzone 384 einen lokal beschränkten Kühlmechanismus 384 aufweist, beispielsweise in Form einer Gasflussquelle, eines Wärmeverteilungssystems, das in der Substrathalterung 381 vorgesehen ist, und dergleichen, um damit vorzugsweise ein zentrales Gebiet des Bauelements 100, 200 mit einem geeigneten Temperaturreservoir zu koppeln, wie dies auch beispielsweise zuvor mit Bezug zu 2h erläutert ist.
  • Zu beachten ist, dass beliebige Gerätekomponenten des Systems 380, etwa Gasflussquellen zum Bereitstellen eines Gasflusses mit gesteuerter Durchflussrate und Temperatur, Heizelemente, die in der Substrathalterung 381 vorgesehen sind, um eine lokal variierende Temperatur bereitzustellen und dergleichen, im Stand der Technik gut bekannt sind und in dem System 380 verwendet werden können.
  • Es gilt also: Die vorliegende Erfindung stellt Fertigungsstrategien und Wiederaufschmelzsysteme bereit, in denen Halbleiterchips, die empfindliche Metallisierungssysteme aufweisen, die auf der Grundlage von dielektrischen Materialien mit kleinem ε, ULK-Materialien und dergleichen aufgebaut sein können, mit einem Gehäusesubstrat auf der Grundlage eines bleifreien Kontaktschemas verbunden werden können, indem der Temperaturgradient oder die Temperaturdifferenz zwischen einem zentralen Gebiet und einem peripheren Gebiet des Verbundhalbleiterelements verringert wird, ohne dass die Gesamtprozesszeit unnötig vergrößert wird. In anderen Fällen kann die effektive Prozesszeit verringert werden, indem beispielsweise eine lokal beschränkte Kühlwirkung für das zentrale Gebiet des Verbundhalbleiterbauelements vorgesehen wird.
  • Weitere Modifizierungen und Variationen der vorliegenden Erfindung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher dient diese Beschreibung lediglich anschaulichen Zwecken und soll dem Fachmann die allgemeine Art und Weise des Ausführens der hierin offenbarten Prinzipien vermitteln. Selbstverständlich sind die hierin gezeigten und die beschriebenen Formen der Erfindung als die bevorzugten Ausführungsformen zu betrachten.

Claims (20)

  1. Verfahren zum Zusammenfügen eines Halbleiterchips und eines Gehäusesubstrats, wobei das Verfahren umfasst: Aufheizen eines Verbundbauelements, das den Halbleiterchip und das Gehäusesubstrat umfasst, über eine Schmelztemperatur eines Lotmaterials, das zwischen einer Kontaktstruktur des Gehäusesubstrats und einer Kontaktstruktur des Halbleiterchips ausgebildet ist; Anwenden eines ersten Abkühlintervalls, so dass eine Verfestigung des Lotmaterials in Gang gesetzt wird; Anwenden mindestens eines Zwischenaufheizschrittes nach dem Anwenden des ersten Abkühlintervalls; und Anwenden eines Abkühlintervalls nach dem mindestens einen Zwischenaufheizschritt.
  2. Verfahren nach Anspruch 1, wobei das Lotmaterial ein bleifreies Lotmaterial ist.
  3. Verfahren nach Anspruch 1, wobei Anwenden mindestens eines Zwischenaufheizschrittes umfasst: Ausführen eines ersten Aufheizschrittes nach dem ersten Abkühlintervall, Anwenden eines dritten Abkühlintervalls und Ausführen eines zweiten Aufheizschrittes nach dem dritten Abkühlintervall.
  4. Verfahren nach Anspruch 1, wobei eine Prozesszeit des mindestens einen Aufheizschrittes kleiner ist als das erste und das zweite Abkühlintervall.
  5. Verfahren nach Anspruch 1, wobei eine Prozesstemperatur des mindestens einen Zwischenaufheizschrittes kleiner ist als die Schmelztemperatur.
  6. Verfahren nach Anspruch 1, wobei der Halbleiterchip ein Metallisierungssystem aufweist, das ein dielektrisches Material mit kleinem ε umfasst.
  7. Verfahren mit: Aufschmelzen eines Lotmaterials, das zwischen einer Kontaktstruktur eines Halbleiterchips und einer Kontaktstruktur eines Gehäusesubstrats ausgebildet ist, so dass ein Verbundhalbleiterbauelement gebildet wird; Ermöglichen, dass das aufgeschmolzene Lotmaterial sich verfestigt, indem das Verbundhalbleiterbauelement auf eine Umgebungstemperatur abgekühlt wird; und Aktives Steuern des Abkühlens derart, dass eine Temperaturdifferenz zwischen einem zentralen Bereich des Verbundhalbleiterbauelements und einem Randbereich verringert wird.
  8. Verfahren nach Anspruch 7, wobei aktives Steuern des Abkühlens umfasst: thermisches Koppeln des Halbleiterbauelements mit einem Wärmereservoir, das eine lokal variierende Temperatur über das Verbundhalbleiterbauelement hinweg bereitstellt.
  9. Verfahren nach Anspruch 7, wobei das aktive Steuern des Abkühlens umfasst: Lenken eines Strahles eines Wärmemediums zu einem lokal beschränkten Bereich des Verbundhalbleiterbauelements.
  10. Verfahren nach Anspruch 9, wobei Lenken eines Strahls eines Wärmemediums umfasst: Lenken des Strahls in einen zentralen Bereich des Verbundhalbleiterbauelements, wobei der Strahl eine geringere Temperatur als eine aktuelle Temperatur des zentralen Bereichs besitzt.
  11. Verfahren nach Anspruch 7, wobei aktives Steuern des Abkühlens umfasst: temporäres Koppeln mindestens eines peripheren Bereichs des Verbundhalbleiterbauelements mit einem Temperaturreservoir mit einer Temperatur, die höher ist als eine aktuelle Temperatur des peripheren Bereichs.
  12. Verfahren nach Anspruch 11, wobei temporäres Koppeln mindestens eines peripheren Bereichs mit einem Temperaturreservoir umfasst: Zuführen eines Strahls eines Wärmemediums und/oder einer Strahlung lokal zu dem peripheren Bereich.
  13. Verfahren nach Anspruch 11, wobei temporäres Koppeln mindestens eines peripheren Bereichs mit einem Temperaturreservoir umfasst: direktes Kontaktieren des peripheren Bereichs mit einem Heizelement.
  14. Verfahren nach Anspruch 11, wobei temporäres Koppeln mindestens eines peripheren Bereichs mit einem Temperaturreservoir umfasst: Koppeln des Verbundhalbleiterbauelements als Ganzes mit dem Temperaturreservoir.
  15. Verfahren nach Anspruch 11, wobei temporäres Koppeln mindestens eines peripheren Bereichs mit einem Temperaturreservoir umfasst: Koppeln des Verbundhalbleiterbauelements mit dem Temperaturreservoir für eine Zeitdauer von 10 Sekunden oder weniger.
  16. Verfahren nach Anspruch 7, wobei das Lotmaterial ein bleifreies Lotmaterial ist.
  17. Verfahren nach Anspruch 16, wobei der Halbleiterchip ein Metallisierungssystem aufweist, das auf der Grundlage von Kupfer und einem dielektrischen Material mit kleinem ε aufgebaut ist.
  18. Wiederaufschmelzsystem zum Verbinden eines Halbleiterchips mit einem Gehäusesubstrat, wobei das Wiederaufschmelzsystem umfasst: eine Substrathalterung, die ausgebildet ist, den Halbleiterchip und das Gehäusesubstrat aufzunehmen; einen Prozessbereich, der ausgebildet ist, eine Aufheizzone zum Aufheizen eines Lotmaterials, das zwischen dem Halbleiterchip und dem Gehäusesubstrat ausgebildet ist, auf eine Temperatur über einem Schmelzpunkt des Lotmaterials derart, dass ein Verbundhalbleiterbauelement gebildet wird, wobei der Prozessbereich ferner ausgebildet ist, eine Abkühlzone zum Verfestigen des Lotmaterials einzurichten, wobei die Abkühlzone ein steuerbares Temperaturreservoir aufweist, das ausgebildet ist, eine Temperaturdifferenz zwischen einem zentralen Bereich des Verbundhalbleiterbauelements und einem peripheren Bereich zu verringern.
  19. Wiederaufschmelzsystem nach Anspruch 18, wobei das Temperaturreservoir in der Abkühlzone ausgebildet ist, einen Ausheizschritt auszuführen.
  20. Wiederaufschmelzsystem nach Anspruch 18, wobei das Temperaturreservoir ein Kühlsystem aufweist, das ausgebildet ist, Strahlung und/oder einen Strahl eines Wärmemediums und/oder einen direkten mechanischen Kontakt mit einem Bereich des Verbundhalbleiterbauelements bereitzustellen.
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US12/963,134 US8501545B2 (en) 2010-03-31 2010-12-08 Reduction of mechanical stress in metal stacks of sophisticated semiconductor devices during die-substrate soldering by an enhanced cool down regime
SG2011021698A SG174717A1 (en) 2010-03-31 2011-03-28 Reduction of mechanical stress in metal stacks of sophisticated semiconductor devices during die-substrate soldering by an enhanced cool down regime
TW100110930A TWI462202B (zh) 2010-03-31 2011-03-30 在晶粒-基板之焊接期間藉由先進冷卻機制降低精密半導體裝置之金屬堆疊中之機械應力
CN201110084656.2A CN102248240B (zh) 2010-03-31 2011-03-31 用加强冷却方法在晶粒-基板焊接过程降低精密半导体装置的金属堆栈中的机械应力

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011079835A1 (de) 2011-07-26 2013-01-31 Globalfoundries Inc. Verringerung der mechanischen Verspannung in komplexen Halbleiterbauelementen während des Chip-Substrat-Verbindens mittels eines mehrstufigen Abkühlschemas

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8685833B2 (en) * 2012-04-02 2014-04-01 International Business Machines Corporation Stress reduction means for warp control of substrates through clamping
US11224927B2 (en) 2015-11-25 2022-01-18 International Business Machines Corporation Circuit card attachment for enhanced robustness of thermal performance

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6245583B1 (en) * 1998-05-06 2001-06-12 Texas Instruments Incorporated Low stress method and apparatus of underfilling flip-chip electronic devices
US6977429B2 (en) * 2003-12-05 2005-12-20 Texas Instruments Incorporated Manufacturing system and apparatus for balanced product flow with application to low-stress underfilling of flip-chip electronic devices

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1146029C (zh) * 1995-06-30 2004-04-14 株式会社东芝 电子元件及包含该电子元件的移动体通信装置
KR100643105B1 (ko) * 1998-05-06 2006-11-13 텍사스 인스트루먼츠 인코포레이티드 플립-칩 전자 디바이스를 언더필링하는 저응력 방법 및 장치
US6599775B2 (en) * 2001-05-18 2003-07-29 Advanpack Solutions Pte Ltd Method for forming a flip chip semiconductor package, a semiconductor package formed thereby, and a substrate therefor
US7053491B2 (en) * 2002-02-04 2006-05-30 Intel Corporation Electronic assembly having composite electronic contacts for attaching a package substrate to a printed circuit board
US8110438B2 (en) * 2006-08-11 2012-02-07 Texas Instruments Incorporated Thermal method to control underfill flow in semiconductor devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6245583B1 (en) * 1998-05-06 2001-06-12 Texas Instruments Incorporated Low stress method and apparatus of underfilling flip-chip electronic devices
US6977429B2 (en) * 2003-12-05 2005-12-20 Texas Instruments Incorporated Manufacturing system and apparatus for balanced product flow with application to low-stress underfilling of flip-chip electronic devices

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011079835A1 (de) 2011-07-26 2013-01-31 Globalfoundries Inc. Verringerung der mechanischen Verspannung in komplexen Halbleiterbauelementen während des Chip-Substrat-Verbindens mittels eines mehrstufigen Abkühlschemas
DE102011079835B4 (de) 2011-07-26 2018-03-22 Globalfoundries Inc. Verfahren zur Verringerung der mechanischen Verspannung in komplexen Halbleiterbauelementen während des Chip-Substrat-Verbindens mittels eines mehrstufigen Abkühlschemas

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