DE102009054204A1 - Weicher Referenzschalter für einen Phasenregelkreis - Google Patents

Weicher Referenzschalter für einen Phasenregelkreis Download PDF

Info

Publication number
DE102009054204A1
DE102009054204A1 DE102009054204A DE102009054204A DE102009054204A1 DE 102009054204 A1 DE102009054204 A1 DE 102009054204A1 DE 102009054204 A DE102009054204 A DE 102009054204A DE 102009054204 A DE102009054204 A DE 102009054204A DE 102009054204 A1 DE102009054204 A1 DE 102009054204A1
Authority
DE
Germany
Prior art keywords
phase
output
signal
locked loop
loop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102009054204A
Other languages
English (en)
Inventor
Gary Q. Kanata Jin
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Microsemi Semiconductor ULC
Original Assignee
Zarlink Semoconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zarlink Semoconductor Inc filed Critical Zarlink Semoconductor Inc
Publication of DE102009054204A1 publication Critical patent/DE102009054204A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/085Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/085Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/14Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/50All digital phase-locked loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

Ein Phasenregelkreis umfasst einen digital gesteuerten Oszillator und eine Anzahl von Phasendetektoren, die jeder einen ersten Eingang, der mit einer Referenzquelle verbunden ist, und einen zweiten Eingang, der mit dem Ausgang des digital gesteuerten Oszillators gekoppelt ist, und einen Ausgang zum Erzeugen eines Phasenfehlersignals aufweist. Jeweils ein Schleifenfilter, der mit dem Ausgang jedes Phasendetektors gekoppelt ist, hat einen Ausgang und einen Rückkopplungseingang. Eine Anpasseinheit leitet ein Anpasssignal für den digital gesteuerten Oszillator von einem oder mehreren der Schleifenfilter ab, indem Ausgangssignale der Schleifenfilter ausgewählt oder kombiniert werden, wobei die Stabilität der Referenzquellen berücksichtigt wird. Das Anpasssignal für den digital gesteuerten Oszillator, das von der Anpasseinheit erzeugt wird, wird in jeden der Rückkopplungseingänge der Schleifenfilter gekoppelt. Diese Anordnung führt zu einem stoßfreien Umschalten der Referenz.

Description

  • GEBIET DER ERFINDUNG
  • Diese Erfindung betrifft das Gebiet der Phasenregelkreise (PLLs – Phase Locked Loops) und insbesondere einen automatischen Referenzschaltmechanismus für die Phasenregelsynchronisation.
  • HINTERGRUND DER ERFINDUNG
  • Ein herkömmlicher Referenzschalter für einen PLL ist in der 1 gezeigt. Ein Phasendetektor PD bestimmt den Phasenfehler (Pref) zwischen der ausgewählten Referenz und der Ausgabe (Pdco) des lokalen digital gesteuerten Oszillators DCO (Digital Controlled Oscillator). Während des normalen Betriebs nimmt der PLL den ausgewählten Referenztakt, zum Beispiel Pref1, und passt die Ausgangsfrequenz des DCO so an, dass der DCO auf die ausgewählte Referenz gesperrt ist. Die Ausgabe des Phasendetektors PD wird daher auf Null gezwungen. Herkömmliche Phasenregeltechniken sind in F. M. Gardner „Phase-Lock Techniques", New York: Wiley, 1979, beschrieben, dessen Inhalt hierin durch Bezugnahme aufgenommen ist.
  • In 1 ist Fc die Mittenfrequenz des DCO. Die Ausgabe des Tiefpassfilters (LP – Low Pass) erzeugt die Frequenzanpassung für den DCO durch Ausfiltern des Rauschens in dem Phasenfehler. Dieser wird zu der Mittenfrequenz des DCO addiert, bevor er in den Eingang des DCO gegeben wird. Wenn die ausgewählte Referenz Dref1 nicht verfügbar oder instabil wird, wechselt die Referenzauswahleinheit die Referenz auf die andere Quelle, Prefm, und der DCO wird dann auf die neue Referenz gesperrt. Im Allgemeinen können alle Referenzen auf eine einzelne Quelle zurückgeführt werden.
  • Das Problem bei dem herkömmlichen Verfahren des Umschaltens von Referenzen ist, dass die anfängliche Phasenversatz für verschiedene Referenzen unterschiedlich sein wird und während des Umschaltbetriebes eine Phasenkorrektur vorgenommen werden muss. Jedoch kann es sein, dass die tatsächliche Phase nicht genau bekannt ist, da beide Referenzen Rauschen in ihrer Phase haben werden. Ein Phasenfehler liegt jedoch immer während des Schaltbetriebes vor, und sein Wert hängt von der Stabilität der ausgewählten Referenz ab. Dies wird zu einem Phasensprung führen, wenn das Umschalten geschieht.
  • Außerdem enthält der Tiefpassfilter nach dem Umschalten noch die Daten des Phasenfehlers zwischen den lokalen DCO und dem ersten Referenztakt. Diese Daten werden den Übergang während des Umschaltbetriebes beeinflussen.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Gemäß der vorliegenden Erfindung wird ein Phasenregelkreis zur Verfügung gestellt, der einen digital gesteuerten Oszillator mit einem Ausgang; eine Vielzahl von Phasendetektoren, wobei jeder einen ersten Eingang für den Anschluss an eine Referenzquelle und einen zweiten Eingang, der an den Ausgang des digital gesteuerten Oszillators gekoppelt ist, und einen Ausgang zum Erzeugen eines Phasenfehlersignals umfasst; jeweils einen Schleifenfilter, der an den Ausgang jedes Phasendetektors gekoppelt ist, wobei jeder Schleifenfilter einen Ausgang und einen Rückkopplungseingang hat; und eine Anpasseinheit zum Ableiten eines Anpasssignals für den digital gesteuerten Oszillator aus einem oder mehreren der Schleifenfilter durch Auswählen oder Kombinieren von Ausgangssignalen aus den Schleifenfiltern, wobei die Stabilität der Referenzquellen berücksichtigt wird, aufweist, und wobei das Anpasssignal für den digital gesteuerten Oszillator, der von der Einheit erzeugt wird, an jeden der Rückkopplungseingänge der Schleifenfilter gegeben wird.
  • Der Referenzschalter gemäß Ausführungsformen der Erfindung kann den Umschaltvorgang weicher machen, indem der Phasenfehler zwischen dem lokalen DCO und dem zweiten Referenztakt abgeschätzt wird, bevor das Umschalten geschieht. Dies wird die Kontinuität während des Umschaltens erhalten. Die Implementierung ist einfach in der Gestaltung und somit gut für die Integration geeignet.
  • Anders als herkömmliche Umschaltverfahren, welche Referenzquellen unmittelbar umschalten, schaltet das neue Schaltverfahren nach und nach von einem Referenztakt zu einem anderen, um einen stoßfreien Referenzübergang zu erreichen. Als ein Ergebnis erfährt der lokale DCO während des Übergangs keine Variation in Frequenz oder Phase.
  • Ausführungsformen der Erfindung verwenden ein weiches Schaltschema, bei dem die gesamte Referenztaktinformation kombiniert wird, um den DCO anzupassen. Diese Kombination basiert auf der Statistik jeder Referenz. Die Kombinationsgewichte werden für jedes Abtastin tervall angepasst, so dass der DCO niemals irgendwelche schnellen Änderungen der Referenzquelle erfahren wird.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die Erfindung wird nun in weiteren Einzelheiten lediglich beispielhaft beschrieben, mit Bezug auf die beigefügten Zeichnungen, wobei
  • 1 ein Blockschaubild eines PLL des Standes der Technik ist;
  • 2 ein Blockschaubild einer ersten Ausführungsform eines PLL gemäß der Erfindung ist;
  • 3 die modifizierte transponierte Struktur eines Direkt-Form/IIR-Filters 2. Ordnung zeigt;
  • 4 ein Blockschaubild eines weichen stoßfreien Referenzschalters ist;
  • 5 die Gewichtungsberechnung für den zweistufigen weichen Referenzschalter veranschaulicht;
  • 6 den zweistufigen weichen Referenzschalter veranschaulicht; und
  • 7 einen weichen Referenzschalter mit mehreren Referenzen veranschaulicht.
  • GENAUE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Mit Bezug nun auf die 2 weist der veranschaulichte Phasenregelkreis zwei Eingangs-Phasendetektoren 10, 12, zwei Schleifenfilter 14, 16, einen Multiplexierer oder eine Auswahl einheit 18, die von einem Schaltcontroller 20 gesteuert wird, einen Addierer 22 und einen digital gesteuerten Oszillator 24 auf.
  • Wenn die Phase des Taktes der Referenz 1 (Pref1) verwendet wird, um die Frequenz des DCO anzupassen, wird die Phase Pdco des DCO, die von der Rückkopplungsschleife 26 zurückgegeben wird, mittels des Phasendetektors 10 und des Tiefpass-Schleifenfilters 14 in einer herkömmlichen Weise mit Pref1 synchronisiert.
  • Währenddessen überwacht der andere Phasendetektor 12 außerdem den Phasenfehler zwischen seiner Referenzphase (Pref1) und der Phase des DCO, wobei er im Hintergrund läuft. Er verwendet die Frequenzanpassung des DCO, um die Filterausgabe vorauszusagen.
  • Bei diesem Schema verfolgt die zweite Referenz die Phase des DCO kontinuierlich, bevor die erste Referenz ausfällt. Sobald die erste Referenz ausfällt, wird die zweite Referenz die Steuerung des DCO von der ersten Referenz übernehmen, wobei die gesamte historische Information, die gesammelt worden ist, verwendet wird. Dies wird das Referenzumschalten weicher machen.
  • Wie der Phasenfehler und die Frequenzrückkopplung für den DCO verarbeitet werden, hängt von dem verwendeten Filterverfahren ab. Typischerweise wird ein Direkt-Form 2-IIR-Filter als Schleifenfilter verwendet. In diesem Fall wird der digitale Schleifenfilter abgeändert, wie es in der 3 gezeigt ist.
  • Bei dem modifizierten Direkt-Form 2-IIR-Filter zweiter Ordnung ist die Eingabe in den Filter der Phasenfehler von dem Phasendetektor 10, 12. Der Wert ad] ist der Wert des Frequenzversatzes des DCO, der von dem Multiplexierer 18 ausgegeben wird, welcher als ein Rückkopplungssignal in den Schleifenfilter eingegeben wird. Die Filterausgabe ist die geplante Frequenzanpassung des DCO (an und bn sind die Filterkoeffizienten).
  • Diese Filterstruktur unterscheidet sich von dem normalen Direkt-Form 2-IIR-Filter. Ein herkömmlicher Schleifenfilter umfasst ein Rückkopplungssignal adj, um die Ausgabe des Schleifenfilters beim Fehlen einer Änderung im Eingangssignal von dem Phasendetektor konstant zu halten. Anders als die Erfindung jedoch wird das Rückkopplungssignal adj direkt von dem Ausgang des Schleifenfilters angekoppelt, somit würde in 3 das adj direkt mit out verbunden sein.
  • Das Eingangssignal in wird als Eingaben in die Addierer 30, 32, 34 skaliert mit dem jeweiligen Filterkoeffizienten b0, b1, b2 eingegeben. Das Rückkopplungssignal adj, skaliert mit Koeffizienten –a1, –a2 wird in die Eingänge der Addierer 32, 34 gegeben.
  • Die Ausgabe des Addierers 34 wird durch die Verzögerungseinheit 36 geleitet und als eine Eingabe an den Addierer 32 gegeben. Die Ausgabe des Addierers 32 wird durch die Verzögerungseinheit 38 geführt und als eine Eingabe an den Addierer 30 gegeben, der das Ausgangssignal out zur Verfügung stellt.
  • Anders als bei einem herkömmlichen Filter, bei dem das Rückkopplungssignal adj von dem Ausgang des Filters abgenommen wird, wie es in der 2 gezeigt ist, ist der Rückkopplungswert adj der Wert, der von der aktiven Referenz abgenommen wird. Wenn somit, wie gezeigt, der Schleifenfilter 14 aktiv ist, dann ist der Wert adj, der an beide Schleifenfilter gegeben wird, die Ausgabe des Schleifenfilters 14. Auf diese Weise verfolgt der inaktive Filter die Ausgabe des aktiven Filters und ist bereit zu übernehmen, wenn die neue Referenz aktiviert wird.
  • 4 zeigt eine Struktur ähnlich der 2, mit der Ausnahme, dass die Anpassung des DCO 24 mit der gewichteten Ausgabe der beiden Tiefpassschleifenfilter 14, 16 durchgeführt wird. Bei diesem Schema werden beide Referenztakte verwendet, um die Phase des DCO anzupassen.
  • Die Ausgabe der Phasendetektoren sind mit Statistikrecheneinheiten 501 , 502 gekoppelt, die Ausgangssignale v1, v2 erzeugen, welche für die Stabilität der Referenztakte bezeichnend sind und die an die Gewichtungseinheit 44 gegeben werden, welche die sich ergebenden Gewichte W1, W2 berechnet. Bei einer Ausführungsform sind v1, v2 die Quadratwurzeln der Varianzen der Variation im Phasenfehler für jeden der Phasendetektoren.
  • Die Ausgaben der Schleifenfilter 14, 16 werden dann mit den Gewichten W1, W2 von Multiplizierern 481 , 482 in der Gewichtungseinheit 46 skaliert und von dem Addierer 49 addiert, um das Ausgangssignal adj zu erzeugen.
  • Die Gewichte W1, W2 hängen von der Stabilitätsstatistik jeden Referenztaktes ab. Wenn ein Referenztakt sehr stabil ist, sollte sein Gewicht nahe bei 1 liegen, so dass er nahezu ausschließlich zu der Ausgabe beiträgt, und wenn der Referenztakt sehr verrauscht ist und unverfügbar wird, wird sein Gewicht sehr klein oder nahe bei Null sein. Dies macht das Umschalten der Referenz nahezu stoßfrei.
  • Das Umschalten kann nach und nach und automatisch vorgenommen werden.
  • In 4 sollte das Gewicht wn die folgenden Bedingungen erfüllen:
    Alle Gewichte liegen zwischen 0 und 1:
    0 ≤ wn ≤ 1
  • Die Summe aller Gewichte ist gleich 1:
    w0 + w1 = 1
  • 5 zeigt eine geeignete Gewichtungsrecheneinheit 44 in weiteren Einzelheiten. Es sei die Eingabe (vn) die Phasenfehlervariation der individuellen Ausgabe eines Phasendetektors, dann wird das Gewicht
    Figure 00080001
  • Es gibt viele Wege, die Stabilität der Referenz durch Messen der Taktstatistik zu überprüfen.
  • 6 zeigt das Verfahren zum Berechnen der Taktstatistik, bei dem die Varianz der Phasenfehlervariation verwendet wird.
  • In 6 ist dm der mittlere Phasenfehler, der erhalten wird, indem der momentane Phasenfehler d durch einen Tiefpassfilter 60 geleitet wird. d–dm ist die momentane Phasenfehlervariation und ihr Quadrat wird durch einen weiteren Tiefpassfilter 32 geleitet. Dies ergibt die Varianz der Phasenfehlervariation. Die Ausgabe v ist die Quadratwurzel der Varianz. α und α1 sind Filterkoeffizienten.
  • 7 zeigt einen weichen Referenzschalter mit mehreren Referenzen, Pref1...M, wobei M > 2, und bevorzugt wesentlich größer als zwei. Diese sind mit jeweiligen mehreren Phasendetektoren verbunden, von denen der erste 10 und der letzte 70 in der 7 gezeigt sind.
  • Die Statistik jeder Referenz wird in einer Recheneinheit 501 bis 50M berechnet, wie es in weiteren Einzelheiten in 6 gezeigt ist. Die Gewichtung jeder Referenz wird in der Gewichtungseinheit 44 basierend auf der Stabilität jeder Referenz durch die folgende Beziehung bestimmt:
    Figure 00080002
  • Die Ausgaben der jeweiligen Schleifenfilter 10...72 werden mit den entsprechenden Gewichten W1 bis WM in der Gewichtungseinheit 46 mittels der Multiplizierer 481 ...48M gewichtet und in dem Addierer 40 addiert, um die Ausgabe adj zu erzeugen, die in dem Addierer 22 zu der Mittenfrequenz des DCO addiert wird.
  • Falls eine Referenz instabil wird, wird ihr Gewicht nach und nach verringert, und das Umschalten der Verlässlichkeit hauptsächlich auf die weitere Referenz wird fast unbemerkbar. Auch geschieht das Umschalten der Referenz vollständig automatisch ohne einen Eingriff von einem Benutzer.
  • Wenn der Benutzer die Referenz nicht umschalten möchte, ist es auch möglich, die Gewichte manuell zu steuern. Dies kann auch auf Statistik basieren, um eine gewünschte Referenz herauszusuchen, auf die weich umgeschaltet werden soll.
  • Ob das Umschalten der Referenz automatisch oder manuell geschieht, das Umschalten ist immer stoßfrei, da die historische Information in dem Speicher abgelegt worden ist, bevor der Umschaltvorgang geschieht.
  • Die oben beschriebene einfache Implementierung macht die Schaltung insbesondere für die Integration geeignet.
  • Die in der vorstehenden Beschreibung, in der Zeichnung sowie in den Ansprüchen offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebiger Kombination für die Verwirklichung der Erfindung wesentlich sein.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Nicht-Patentliteratur
    • - F. M. Gardner „Phase-Lock Techniques”, New York: Wiley, 1979 [0002]

Claims (15)

  1. Phasenregelkreis, der aufweist: einen digital gesteuerten Oszillator mit einem Ausgang; eine Vielzahl von Phasendetektoren, wobei jeder einen ersten Eingang zur Verbindung mit einer Referenzquelle und einen zweiten Eingang, der mit dem Ausgang des digital gesteuerten Oszillators gekoppelt ist, und einen Ausgang zum Erzeugen eines Phasenfehlersignals umfasst; jeweils einen Schleifenfilter, der an den Ausgang jedes Phasendetektors gekoppelt ist, wobei jeder Schleifenfilter einen Ausgang und einen Rückkopplungseingang hat; und eine Anpasseinheit zum Ableiten eines Anpasssignals für den digital gesteuerten Oszillator aus einem oder mehreren der Schleifenfilter, indem Ausgangssignale von den Schleifenfiltern ausgewählt oder kombiniert werden, wobei die Stabilität der Referenzquellen berücksichtigt wird, und wobei das Anpasssignal für den digital gesteuerten Oszillator, das von der Einheit erzeugt wird, an jeden der Rückkopplungseingänge der Schleifenfilter gekoppelt wird.
  2. Phasenregelkreis nach Anspruch 1, bei dem die Anpasseinheit einen der Filter des Phasenregelkreises basierend auf der Stabilität der Referenzquellen auswählt.
  3. Phasenregelkreis nach Anspruch 2, der zwei Phasendetektoren aufweist und bei dem Einheit von einem zu dem anderen, abhängig davon, welche Referenzquelle die stabilste ist, umschaltet.
  4. Phasenregelkreis nach einem der Ansprüche 1 bis 3, bei dem jeder der Schleifenfilter ein Direkt-Form 2-IIR-Filter ist, mit einem getrennten Eingang, der als der Rückkopplungseingang dient.
  5. Phasenregelkreis nach Anspruch 4, bei dem der Direkt-Form 2-IIR-Filter einen ersten Addierer, der eine skalierte Version eines Eingangssignals zu einer skalierten Version eines Anpasssignals addiert, einen zweiten Addierer, der eine skalierte Version des Eingangssignals zu einer skalierten Version des Anpasssignals und einer verzögerten Version der Ausgabe des ersten Addierers addiert, und einen dritten Addierer, der eine skalierte Version des Eingangssignals und eine verzögerte Version des zweiten Addierers addiert, um ein Ausgangssignal zur Verfügung zu stellen, aufweist.
  6. Phasenregelkreis nach einem der Ansprüche 1 bis 4, bei dem die Anpasseinheit eine gewichtete Summe der Ausgaben der Schleifenfilter ableitet, um das Anpasssignal zu erzeugen.
  7. Phasenregelkreis nach Anspruch 6, die weiter eine Recheneinheit, die mit jedem Phasendetektor zum Erzeugen eines Signales, das für die Stabilität der Referenzquelle repräsentativ ist, gekoppelt ist, und eine Gewichtungseinheit, die an den Ausgang der Recheneinheit zum Bestimmen der Gewichte, die an die Ausgänge des Schleifenfilters von der Anpasseinheit angelegt werden, aufweist.
  8. Phasenregelkreis nach Anspruch 7, bei dem die Recheneinheit die Varianz der Phasenfehlervariation bestimmt.
  9. Phasenregelkreis nach Anspruch 8, bei dem die Recheneinheit einen ersten Tiefpassfilter, der die Ausgabe des Phasendetektors empfängt, eine Quadriereinheit, die die Ausgabe des ersten Tiefpassfilters empfängt, und einen zweiten Tiefpassfilter, der die Ausgabe der Quadriereinheit empfängt, und eine Quadratwurzeleinheit, die die Ausgabe des zweiten Tiefpassfilters empfängt, aufweist.
  10. Phasenregelkreis nach einem der Ansprüche 6 bis 9, bei dem die Anpasseinheit eine Vielzahl von Multiplizierern zum Multiplizieren der Ausgaben der jeweiligen Schleifenfilter mit dem Gewicht, das ihren jeweiligen Eingängen zugeordnet ist, aufweist.
  11. Phasenregelkreis nach einem der Ansprüche 6 bis 10, der mehrere Phasendetektoren mit entsprechenden Referenzquellen 1...M aufweist, wobei M > 2 und wobei jeder Referenzquelle ein Gewicht zugeordnet ist.
  12. Verfahren zum Steuern eines digitalen Phasenregelkreises mit einem digital gesteuerten Oszillator und mit einer Vielzahl von Referenzquellen, das das Überwachen der Stabilität der Referenzquellen, das Erfassen eines Phasenfehlers für jede Referenzquelle, das Filtern des Phasenfehlers für jede Quelle mit einem entsprechenden Schleifenfilter, das Auswählen einer oder einer gewichteten Kombination der Ausgaben der Schleifenfilter als ein Anpasssignal für den digital gesteuerten Oszillator und das Rückkoppeln des Anpasssignals als ein Rückkopplungssignal an jeden der Schleifenfilter aufweist.
  13. Verfahren nach Anspruch 12, bei dem die Stabilität für jede Referenzquelle bestimmt wird und die Referenzquelle mit der größten Stabilität ausgewählt wird, um das Anpasssignal für den digital gesteuerten Oszillator zu erzeugen.
  14. Verfahren nach Anspruch 12, bei dem Stabilitätsstatistiken für jede Referenzquelle berechnet werden, den Referenzquellen Gewichte abhängig von ihrer Stabilität zugeordnet werden und die Gewichte auf die Ausgaben der entsprechenden Schleifenfilter angewendet werden, um ein Anpasssignal zu erzeugen, dass die gewichtete Summe der Ausgaben der Schleifenfilter ist.
  15. Verfahren nach Anspruch 14, bei dem die Stabilitätsstatistiken die Varianz der Phasenfehlervariation für jede Quelle sind.
DE102009054204A 2008-11-28 2009-11-21 Weicher Referenzschalter für einen Phasenregelkreis Withdrawn DE102009054204A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GBGB0821772.1A GB0821772D0 (en) 2008-11-28 2008-11-28 Soft reference switch for phase locked loop
GB0821772.1 2008-11-28

Publications (1)

Publication Number Publication Date
DE102009054204A1 true DE102009054204A1 (de) 2010-09-16

Family

ID=40262345

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102009054204A Withdrawn DE102009054204A1 (de) 2008-11-28 2009-11-21 Weicher Referenzschalter für einen Phasenregelkreis

Country Status (5)

Country Link
US (1) US7965115B2 (de)
CN (1) CN101753134B (de)
DE (1) DE102009054204A1 (de)
FR (1) FR2939258A1 (de)
GB (1) GB0821772D0 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103869158B (zh) * 2012-12-10 2017-12-22 北京普源精电科技有限公司 一种频谱分析仪

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8736323B2 (en) * 2007-01-11 2014-05-27 International Business Machines Corporation Method and apparatus for on-chip phase error measurement to determine jitter in phase-locked loops
GB0804337D0 (en) * 2008-03-07 2008-04-16 Cambridge Silicon Radio Ltd Dual phase detector phase-locked loop
US8222932B2 (en) * 2010-02-23 2012-07-17 Agilent Technologies, Inc. Phase-locked loop with switched phase detectors
US8416025B2 (en) * 2010-04-14 2013-04-09 Realtek Semiconductor Corp. Reference assisted control system and method thereof
US9537591B2 (en) * 2011-03-30 2017-01-03 Tejas Networks Ltd Method for zero traffic hit synchronization switchover in telecommunication network
EP2512033B1 (de) * 2011-04-13 2013-09-11 Siemens Aktiengesellschaft Takterzeugungssystem
US8957711B2 (en) * 2013-04-29 2015-02-17 Microsemi Semiconductor Ulc Phase locked loop with precise phase and frequency slope limiter
JP2015142265A (ja) * 2014-01-29 2015-08-03 セイコーエプソン株式会社 発振回路、発振器、フラクショナルn−pll回路、電子機器、移動体及びフラクショナルn−pll回路のリファレンス周波数の決定方法
FR3018971B1 (fr) * 2014-03-21 2016-03-18 Jacques Louis Marie Pontois Dispositif et procede de synthese de frequence a bas bruit de phase utilisant de multiples references
JP6393767B2 (ja) * 2014-09-29 2018-09-19 株式会社Fuji 自動制御装置
US10727848B2 (en) 2015-07-08 2020-07-28 Analog Devices Global Phase-locked loop having a multi-band oscillator and method for calibrating same
CN107872221B (zh) * 2016-09-26 2021-04-27 深圳市中兴微电子技术有限公司 一种全相位数字延迟锁相环装置及工作方法
US10295580B2 (en) * 2016-10-03 2019-05-21 Analog Devices Global On-chip measurement for phase-locked loop
CN106788853B (zh) * 2017-01-26 2018-12-07 华为技术有限公司 一种时钟同步装置及方法
CN109218237B (zh) * 2017-07-07 2021-02-19 扬智科技股份有限公司 实体层电路、时钟恢复电路与其频偏纠正方法
US10514720B1 (en) 2018-06-19 2019-12-24 Aura Semiconductor Pvt. Ltd Hitless switching when generating an output clock derived from multiple redundant input clocks
US11588489B1 (en) 2021-10-06 2023-02-21 Shaoxing Yuanfang Semiconductor Co., Ltd. Obtaining lock in a phase-locked loop (PLL) upon being out of phase-lock
US11923864B2 (en) 2021-10-18 2024-03-05 Shaoxing Yuanfang Semiconductor Co., Ltd. Fast switching of output frequency of a phase locked loop (PLL)
US11967965B2 (en) 2021-11-03 2024-04-23 Shaoxing Yuanfang Semiconductor Co., Ltd. Generating divided signals from phase-locked loop (PLL) output when reference clock is unavailable
CN114785341B (zh) * 2022-06-16 2022-10-11 成都金诺信高科技有限公司 一种用于多输入的锁相环参考源切换方法及锁相环

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4511859A (en) * 1982-08-30 1985-04-16 At&T Bell Laboratories Apparatus for generating a common output signal as a function of any of a plurality of diverse input signals
US4538120A (en) * 1983-12-19 1985-08-27 Rca Corporation Carrier recovery loop for reception of quadraphase shift keyed signals
US4835481A (en) * 1986-09-30 1989-05-30 Siemens Aktiengesellschaft Circuit arrangement for generating a clock signal which is synchronous in respect of frequency to a reference frequency
US4789996A (en) * 1988-01-28 1988-12-06 Siemens Transmission Systems, Inc. Center frequency high resolution digital phase-lock loop circuit
US5539351A (en) * 1994-11-03 1996-07-23 Gilsdorf; Ben Circuit and method for reducing a gate volage of a transmission gate within a charge pump circuit
US5666084A (en) * 1995-12-01 1997-09-09 Motorola, Inc. Multi-level demodulator and VCO circuit
EP0941580B1 (de) * 1996-11-26 2002-01-30 Siemens Aktiengesellschaft Synchronisationseinrichtung einer baugruppe
US5942949A (en) * 1997-10-14 1999-08-24 Lucent Technologies Inc. Self-calibrating phase-lock loop with auto-trim operations for selecting an appropriate oscillator operating curve
JP3605023B2 (ja) * 2000-10-05 2004-12-22 山形日本電気株式会社 クロック生成回路
JP4064338B2 (ja) * 2003-12-10 2008-03-19 松下電器産業株式会社 デルタシグマ型分数分周pllシンセサイザ
CN1815892B (zh) * 2005-01-31 2011-09-28 瑞昱半导体股份有限公司 一种检测相位误差并产生控制信号的电路
US7443250B2 (en) * 2006-09-29 2008-10-28 Silicon Laboratories Inc. Programmable phase-locked loop responsive to a selected bandwidth and a selected reference clock signal frequency to adjust circuit characteristics

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
F. M. Gardner "Phase-Lock Techniques", New York: Wiley, 1979

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103869158B (zh) * 2012-12-10 2017-12-22 北京普源精电科技有限公司 一种频谱分析仪

Also Published As

Publication number Publication date
CN101753134A (zh) 2010-06-23
US7965115B2 (en) 2011-06-21
US20100134159A1 (en) 2010-06-03
FR2939258A1 (fr) 2010-06-04
GB0821772D0 (en) 2009-01-07
CN101753134B (zh) 2013-04-10

Similar Documents

Publication Publication Date Title
DE102009054204A1 (de) Weicher Referenzschalter für einen Phasenregelkreis
DE69806700T2 (de) Diszipinierter Referenzoszillator für Raumfahrzeuge
DE69932583T2 (de) Phasenregelkreis
DE60212012T2 (de) Taktschaltung, die während einer Umschaltung von Aktivtakt auf Bereitschafstakt die Phasenverschiebung unterdrücken kann
DE3888927T2 (de) Taktwiedergewinnungsanordnung.
DE102009052053B4 (de) Schaltung mit Mehrphasenoszillator
DE102009039206B4 (de) Vorrichtung mit digital gesteuertem Oszillator
DE10253879B4 (de) Phasendetektor und Verfahren zur Taktsignal-Phasendifferenzkompensation
DE69815770T2 (de) PLL-Schaltkreis mit maskiertem Phasenfehler-Signal
DE3640692A1 (de) Digitales pll-system hoher ordnung
DE69113038T2 (de) Taktrückgewinnungsschaltung ohne anhebung des jitters.
WO2001086816A1 (de) Digitaler phasenregelkreis
DE3587141T2 (de) Zentrierschaltung eines spannungsgesteuerten oszillators.
DE102011004785A1 (de) Pulsmodulationssteuerung in einer DC-DC-Wandlerschaltung
DE102017122871A1 (de) Erzeugung einer schnell einschwingenden Sägezahnrampe in einer Phasenregelschleife
DE2428495A1 (de) Anordnung zur stoerungsunterdrueckung in synchronisierten oszillatoren
DE19852457C2 (de) Verfahren und Vorrichtung zur Phasendrehung in einem Phasenregelkreis
DE112016001357T5 (de) Hybrid-Phasenregelkreis mit breitem Einrastbereich
DE60216582T2 (de) Fraktional-n-synthesizer und verfahren zur synchronisation der ausgangsphase
DE102008062526A1 (de) Phasenregelkreis mit adaptivem Filter für die Synchronisation eines digital gesteuerten Oszillators
DE102007001148A1 (de) Phasenregelschleife zum schnellen Einregeln und darauf bezogenes Verfahren
DE102007054383A1 (de) Digitale phasenstarre Schleife
DE2216123A1 (de) Verfahren und Anordnung zur Analog Digital Umsetzung unter mehrfacher Inte gration
DE102006021821A1 (de) Einstellbarer Zeitakkumulator
DE102006024469B3 (de) Phasenregelkreis zur Erzeugung mehrerer Ausgangssignale

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R120 Application withdrawn or ip right abandoned

Effective date: 20120602