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Die
vorliegende Erfindung betrifft ein Verfahren zum Herstellen von
Halbleiter-Bauelementen, ein Verfahren zum Herstellen von Einheiten,
ein Halbleiter-Bauelement und einen Halbleiterchip.
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Zur
Herstellung von Halbleiter-Bauelementen wird eine Vielzahl von Chips
bereitgestellt, und die Chips werden in ein Einkapselungsmaterial
eingebettet, um einen eingebetteten Wafer zu bilden. Danach werden
die Halbleiterchips voneinander getrennt, um eine jeweilige Vielzahl
von Halbleiter-Bauelementen zu erhalten. Zum Trennen der Halbleiterchips
voneinander kann der eingebettete Wafer zum Beispiel so zersägt werden,
dass die Sägelinien Grenzen
der erhaltenen Halbleiter-Bauelemente
bilden.
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Es
ist Aufgabe der vorliegenden Erfindung, ein Verfahren zum Produzieren
von Halbleiter-Bauelementen anzugeben, welches eine effiziente und kostengünstige Herstellung
der Halbleiter-Bauelemente ermöglicht.
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Die
beigefügten
Zeichnungen sind vorgesehen, um ein weiteres Verständnis von
Ausführungsformen
zu geben und sind in die vorliegende Beschreibung integriert und
bilden einen Teil dieser. Die Zeichnungen zeigen Ausführungsformen
und dienen zusammen mit der Beschreibung zur Erläuterung von Prinzipien von
Ausführungsformen.
Andere Ausführungsformen
und viele der beabsichtigten Vorteile von Ausführungsformen werden ohne weiteres
ersichtlich, wenn sie durch Bezugnahme auf die folgende ausführliche
Beschreibung verständlicher
werden. Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgetreu
zueinander. Gleiche Bezugszahlen kennzeichnen entsprechende ähnliche
Teile.
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1 zeigt
ein Flussdiagramm einer Ausführungsform
eines Verfahrens zum Herstellen von mindestens zwei Halbleiter- Bauelementen.
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2A–C zeigen
schematische Darstellungen von Zwischenprodukten und Halbleiter-Bauelementen
zur Veranschaulichung einer Ausführungsform
der in 1 dargestellten Ausführungsform.
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3 zeigt
ein Flussdiagramm einer Ausführungsform
eines Verfahrens zum Herstellen von mindestens zwei Halbleiter-Bauelementen.
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4A–4D zeigen
schematische Darstellungen von Zwischenprodukten und Halbleiter-Bauelementen
zur Veranschaulichung einer Ausführungsform
der in 3 dargestellten Ausführungsform.
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5 zeigt
ein Flussdiagramm einer Ausführungsform
eines Verfahrens zum Herstellen von mindestens zwei Halbleiter-Bauelementen;
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6A–C zeigen
schematische Darstellungen von Zwischenprodukten und Einheiten zur
Veranschaulichung einer Ausführungsform
der in 3 dargestellten Ausführungsform.
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7 zeigt
eine schematische Draufsichtdarstellung eines eingebetteten Wafers
oder einer Herstellungsstruktur zur Veranschaulichung einer Ausführungsform
zum Herstellen von Halbleiter-Bauelementen oder Einheiten.
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8 zeigt
eine schematische Draufsichtdarstellung eines Diagramms zur Veranschaulichung von
Ausführungsformen
zum Herstellen von Halbleiter-Bauelementen oder Einheiten.
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9A,
B zeigen eine schematische Draufsichtdarstellung (A) und eine Seitenansichtdarstellung
(B) eines Halbleiter-Bauelements gemäß einer Ausführungsform.
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10A–D
zeigen schematische Draufsichtdarstellungen von Diagrammen zur Veranschaulichung
von Ausführungsformen
eines Verfahrens zum Herstellen von Halbleiter-Bauelementen oder
Einheiten und der jeweiligen dadurch erhaltenen Produkte.
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In
der folgenden ausführlichen
Beschreibung wird auf die beigefügten
Zeichnungen Bezug genommen, die Teil dieser bilden und in denen
zur Veranschaulichung spezifische Ausführungsformen gezeigt sind,
in denen die Erfindung ausgeübt
werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „oben”, „unten”, „vorne”, „hinten”, „vorderes”, „hinteres” usw. mit
Bezug auf die Orientierung der beschriebenen Figur(en) verwendet.
Da Komponenten von Ausführungsformen
in einer Anzahl verschiedener Orientierungen positioniert werden
können,
dient die Richtungsterminologie zur Veranschaulichung und ist auf
keinerlei Weise einschränkend.
Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle
oder logische Änderungen
vorgenommen werden können,
ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen.
Die folgende ausführliche
Beschreibung ist deshalb nicht in einschränkendem Sinne aufzufassen,
und der Schutzumfang der vorliegenden Erfindung wird durch die angefügten Ansprüche definiert.
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Es
versteht sich, dass die Merkmale der verschiedenen hier beschriebenen
beispielhaften Ausführungsformen
miteinander kombiniert werden können,
sofern es nicht spezifisch anders erwähnt wird.
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In
der vorliegenden Beschreibung sollen die Ausdrücke „gekoppelt” und/oder „elektrisch gekoppelt” nicht
bedeuten, dass die Elemente direkt aneinander gekoppelt sein müssen; es
können
dazwischentretende Elemente zwischen den „gekoppelten” oder „elektrisch
gekoppelten” Elementen
vorgesehen sein.
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Die
nachfolgend weiter beschriebenen Halbleiterchips können von
verschiedener Art sein, durch verschiedene Technologien hergestellt
werden und zum Beispiel integrierte elektrische, elektrooptische oder
elektromechanische Schaltungen und/oder passive Elemente umfassen.
Die Halbleiterchips können zum
Beispiel als Leistungshalbleiterchips ausgelegt werden, wie etwa
Leistungs-MOSFETs (Metalloxid-Halbleiter-Feldeffekttransistoren),
IGBTs (Bipolartransistoren mit isoliertem Gate), JFETs (Sperrschicht-Feldeffekttransistoren),
Leistungsbipolar-Transistoren oder Leistungsdioden. Ferner können die
Halbleiterchips Steuerschaltungen, Mikroprozessoren oder mikroelektromechanische
Komponenten umfassen. Bei einer Ausführungsform können Halbleiterchips
mit einer Vertikalstruktur vorkommen, das heißt, dass die Halbleiterchips
so hergestellt werden können,
dass elektrische Ströme
in einer zu den Hauptoberflächen
der Halbleiterchips senkrechten Richtung fließen können. Ein Halbleiterchip mit
Vertikalstruktur kann bei einer Ausführungsform Kontaktelemente
auf zum Beispiel seinen zwei Hauptoberflächen aufweisen, das heißt auf seiner
Oberseite und seiner Unterseite. Bei einer Ausführungsform können Leistungshalbleiterchips
eine Vertikalstruktur aufweisen. Beispielsweise können sich
die Source-Elektrode und Gate-Elektrode
eines Leistungs-MOSFET auf einer Hauptoberfläche befinden, während die Drain-Elektrode
des Leistungs-MOSFET auf der anderen Hauptoberfläche angeordnet ist. Ferner
können
die nachfolgend beschriebenen Anordnungen integrierte Schaltungen
zum Steuern der integrierten Schaltungen anderer Halbleiterchips,
wie zum Beispiel der integrierten Schaltungen von Leistungshalbleiterchips,
umfassen. Die Halbleiterchips müssen nicht
aus spezifischem Halbleitermaterial, wie etwa Si, SiC, SiGe, GaAs,
hergestellt werden und können ferner
anorganische und/oder organische Materialien enthalten, die nicht
Halbleiter sind, wie zum Beispiel Isolatoren, Kunststoffe oder Metalle.
Darüber
hinaus können
die Halbleiterchips gekapselt oder ungekapselt sein.
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Bei
mehreren Ausführungsformen
werden Schichten oder Schichtstapel aufeinander aufgebracht oder
es werden Materialien auf Schichten aufgebracht oder abgeschieden.
Es versteht sich, dass beliebige Ausdrücke wie „aufgebracht” oder „abgeschieden” praktisch
alle Arten und Techniken des Aufbringens von Schichten aufeinander
abdecken sollen. Sie sollen Techniken abdecken, bei denen Schichten
auf einmal als Ganzes aufgebracht werden, wie zum Beispiel Laminierungstechniken
sowie Techniken, bei denen Schichten auf sequentielle Weise abgeschieden
werden, wie etwa Sputtern, Plattieren, Gießen, CVD usw.
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Ferner
können
die nachfolgend beschriebenen Halbleiterchips Kontaktelemente oder
Kontaktstellen auf einer oder mehreren ihrer äußeren Oberflächen aufweisen,
wobei die Kontaktelemente zum elektrischen Kontaktieren der Halbleiterchips
dienen. Die Kontaktelemente können
eine beliebige gewünschte
Form oder Gestalt aufweisen. Sie können zum Beispiel die Form
von Inseln aufweisen, d. h. flachen Kontaktschichten auf einer äußeren Oberfläche der
Halbleiterkapselung. Die Kontaktelemente oder Kontaktstellen können aus
einem beliebigen elektrisch leitenden Material bestehen, z. B. aus
einem Metall wie Aluminium, Gold oder Kupfer oder einer Metalllegierung
oder einem elektrisch leitenden organischen Material oder einem
elektrisch leitenden Halbleitermaterial.
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Die
Halbleiter-Bauelemente können
eine oder mehrere elektrisch isolierende Schichten enthalten. Zum
Beispiel können
die Halbleiterchips mit einer elektrisch isolierenden Materialschicht
oder Einkapselungsschicht bedeckt werden. Die elektrisch isolierenden
Schichten können
einen beliebigen Teil einer beliebigen Anzahl von Oberflächen der
Komponenten des Bauelements, wie zum Beispiel des Trägers und
des in das Bauelement integrierten Halbleiterchips, bedecken. Die
elektrisch isolierenden Schichten können verschiedenen Funktionen
dienen. Sie können
zum Beispiel zum elektrischen Isolieren von Komponenten des Bauelements
voneinander und/oder von externen Komponenten dienen, können aber
auch als Plattformen zur Anbringung anderer Komponenten, zum Beispiel
von Verdrahtungsschichten oder Kontaktelementen, verwendet werden.
Die elektrisch isolierenden Schichten können unter Verwendung verschiedener
Techniken hergestellt werden, zum Beispiel unter Verwendung von Schablonendruck,
Siebdruck oder einer beliebigen anderen geeigneten Drucktechnik.
Ferner können die
elektrisch isolierenden Schichten aus einer Gasphase oder einer
Lösung
abgeschieden oder als Folien laminiert werden. Die elektrisch isolierenden Schichten
können
zum Beispiel aus organischen Materialien bestehen, wie etwa Imid,
Epoxid- oder einer beliebigen anderen Art von Harzmaterial oder
einer beliebigen Art von Polymermaterial oder anderen thermisch
aushärtenden
Materialien, Fotoresist, Siliziumnitrid, Metalloxiden, Halbleiteroxiden,
Keramiken oder diamantartigem Kohlenstoff. Das elektrisch isolierende
Material kann zum Beispiel durch einen Gießprozess aufgebracht werden.
Ferner kann ein Gussmaterial als das elektrisch isolierende Material verwendet
werden. Das Gussmaterial kann ein beliebiges geeignetes thermoplastisches
oder thermisch härtendes
Material sein. Es können
verschiedene Techniken verwendet werden, um die Komponenten mit
dem Gussmaterial zu bedecken, zum Beispiel Formpressen, Spritzguss,
Pulverschmelzverfahren oder Flüssigguss.
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Die
Halbleiterchips können
Elektroden (oder Kontaktstellen) aufweisen, die das Herstellen eines elektrischen
Kontakts mit den in den Halbleiterchips enthaltenen integrierten
Schaltungen erlauben. Auf die Elektroden der Halbleiterchips können eine
oder mehrere Metallschichten aufgebracht werden. Die Metallschichten
können
mit einer beliebigen gewünschten
geometrischen Form und einer beliebigen gewünschten Materialzusammensetzung
hergestellt werden. Die Metallschichten können zum Beispiel in Form einer
Schicht vorliegen, die einen Bereich überdeckt. Als das Material
kann jedes beliebige gewünschte
Metall oder jede beliebige gewünschte
Metalllegierung verwendet werden, wie zum Beispiel Aluminium, Titan,
Gold, Silber, Kupfer, Palladium, Platin, Nickel, Chrom- oder Nickelvanadium.
Die Metallschichten müssen
nicht homogen sein oder aus nur einem Material hergestellt werden,
das heißt,
es sind verschiedene Zusammensetzungen und Konzentrationen der in
den Metallschichten enthaltenen Materialien möglich. Die Elektroden können sich
auf den aktiven Hauptoberflächen
der Halbleiterchips oder auf anderen Oberflächen der Halbleiterchips befinden.
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Über dem
Halbleiterchip und/oder den elektrisch isolierenden Schichten können eine
oder mehrere Metallschichten platziert werden. Die Metallschichten
können
zum Beispiel verwendet werden, um eine Umverdrahtungsschicht zu
bilden. Die Metallschichten können
als Verdrahtungsschichten zur Herstellung eines elektrischen Kontakts
mit den Halbleiterchips von außerhalb
der Bauelemente aus und/oder zum Herstellen eines elektrischen Kontakts mit
anderen Halbleiterchips und/oder Komponenten, die in den Bauelementen
enthalten sind, verwendet werden. Die Metallschichten können mit
einer beliebigen gewünschten
geometrischen Gestalt und einer beliebigen gewünschten Materialzusammensetzung hergestellt
werden. Die Metallschichten können
zum Beispiel aus Leiterbahnen zusammengesetzt sein, können aber
auch in Form einer einen Bereich bedeckenden Schicht vorliegen.
Es kann jedes beliebige gewünschte
Metall als das Material verwendet werden, zum Beispiel Aluminium,
Nickel, Palladium, Silber, Zinn, Gold oder Kupfer oder eine Metalllegierung.
Die Metallschichten müssen
nicht homogen oder aus nur einem Material hergestellt sein, das heißt, es sind
verschiedene Zusammensetzungen und Konzentrationen der in den Metallschichten
enthaltenden Materialien möglich.
Ferner können
die Metallschichten über
oder unter oder zwischen elektrisch isolierenden Schichten angeordnet
werden.
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Die
nachfolgend beschriebenen Bauelemente enthalten externe Kontaktelemente
oder externe Kontaktstellen, die eine beliebige Gestalt und Größe aufweisen
können.
Die externen Kontaktelemente können
von außerhalb
des Bauelements aus zugänglich
sein und somit das Herstellen eines elektrischen Kontakts mit den
Halbleiterchips von außerhalb
des Bauelements aus ermöglichen.
Ferner können
die externen Kontaktelemente wärmeleitfähig sein
und als Kühlkörper zum
Abführen
der durch die Halbleiterchips erzeugten Wärme dienen. Die externen Kontaktelemente
können
aus einem beliebigen gewünschten
elektrisch leitenden Material zusammengesetzt sein, zum Beispiel
aus einem Metall wie etwa Kupfer, Aluminium oder Gold oder einer
Metalllegierung oder einem elektrisch leitenden organischen Material.
Bestimmte der externen Kontaktelemente können Anschlussleitungen eines
Systemträgers
sein.
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1 zeigt
ein Flussdiagramm eines Verfahrens zum Herstellen von mindestens
zwei Halbleiter-Bauelementen gemäß einer
Ausführungsform. Das
Verfahren umfasst das Bereitstellen von mindestens zwei Halbleiterchips
(s1), das Aufbringen eines Einkapselungsmaterials auf die mindestens
zwei Halbleiterchips, um eine Einkapselungsschicht zu bilden (s2),
und das Trennen der mindestens zwei Halbleiterchips voneinander,
um mindestens zwei getrennte Halbleiter-Bauelemente (s3) zu erhalten,
wobei der Umriss jedes Einzelnen der Halbleiter-Bauelemente insgesamt drei Ecken oder
mehr als vier Ecken enthält.
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Gemäß einer
Ausführungsform
definiert die Trennungslinie gegenüberliegende Seitenränder der durch
den Trennungsprozess erhaltenen Halbleiter-Bauelemente. Das heißt, dass
ein beliebiger Raum neben der Trennungslinie Teil von einem der Halbleiter-Bauelemente
wird und kein Zwischenraum zu Abfallmaterial wird. Folglich besteht
ein Vorteil des Verfahrens darin, dass der Raum des eingebetteten Wafers
effizient genutzt und die Menge an Abfallmaterial minimiert wird.
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Gemäß einer
Ausführungsform
umfasst das Trennen der mindestens zwei Halbleiterchips mindestens
eines der folgenden Methoden: Sägen
durch die Einkapselungsschicht, Ätzen
durch die Einkapselungsschicht, Bestrahlen der Einkapselungsschicht mit
elektromagnetischer Strahlung, Bestrahlen der Einkapselungsschicht
mit geladenen Teilchen, Stanzen der Einkapselungsschicht und Fräsen der
Einkapselungsschicht.
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Gemäß einer
Ausführungsform
umfasst das Trennen der mindestens zwei Halbleiterchips Bestrahlen
der Einkapselungsschicht mit einem Laserstrahl. Der Laserstrahl
kann für
eine direkte Ablation des Einkapselungsmaterials verwendet werden,
oder gegebenenfalls kann eine Stealth-Laserzerteilungstechnik verwendet
werden, wobei ein Laserstrahl, der den Wafer durchdringt, unter
der Oberfläche
fokussiert wird, wodurch in einer Schicht der Stealth-Zerteilung
(SD – Stealth
Dicing) in oder auf dem Wafer eine Reihe von Perforationen erzeugt
wird.
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Gemäß einer
Ausführungsform
umfasst das Verfahren ferner das Aufbringen des Einkapselungsmaterials
dergestalt, dass die Halbleiterchips gleichmäßig über die Einkapselungsschicht
verteilt werden.
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Gemäß einer
Ausführungsform
umfasst das Verfahren ferner das Bereitstellen einer Vielzahl von Halbleiterchips,
bei einer Ausführungsform
von mehr als zwei Halbleiterchips, und das Trennen der Vielzahl
von Halbleiterchips voneinander, um eine Vielzahl getrennter Halbleiter-Bauelemente
zu erhalten.
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Gemäß einer
Ausführungsform
umfasst das Verfahren ferner das Aufbringen von Kontaktelementen
auf eine erste Hauptseite jedes der Halbleiter-Bauelemente.
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Mit
Bezug auf 2A–C sind schematische Darstellungen
von Zwischenprodukten und Halbleiterchips zur Veranschaulichung
einer Ausführungsform
der in 1 dargestellten Ausführungsform dargestellt. 2A zeigt
eine Draufsicht von zwei Halbleiterchips 2. Die dargestellten
Halbleiterchips 2 besitzen einen Umriss mit insgesamt drei
Ecken. Die Halbleiterchips 2 können jedoch auch eine beliebige andere
gewünschte
Gestalt aufweisen, wie zum Beispiel eine rechteckige Gestalt mit
vier Ecken oder eine Gestalt mit fünf oder mehr Ecken. 2B zeigt die
Bildung einer Einkapselungsschicht 3, die ein Einkapselungsmaterial
enthält.
Das linke Teilbild von 2B zeigt
eine Draufsicht der Halbleiterchips 2 und der Einkapselungsschicht 3 und
das rechte Teilbild von 2B zeigt
eine Querschnitts-Seitenansicht der Halbleiterchips 2 und
der Einkapselungsschicht 3 von der gestrichelten Linie
des linken Teilbildes von 2B aus
gesehen. Es ist zu sehen, dass die Einkapselungsschicht 3 zu
einem Wafer 4 mit kreisförmiger Gestalt gebildet wird.
Der Wafer 4 kann jedoch eine beliebige andere gewünschte Gestalt
aufweisen. 2C zeigt zwei Halbleiter-Bauelemente 5,
die nach dem Trennen der zwei eingebetteten Halbleiterchips 2 voneinander
erhalten werden. Bei einer Ausführungsform
weist der Umriss jedes der Halbleiter-Bauelemente 5 drei
Ecken auf. Die Form der Halbleiter-Bauelemente 5 kann jedoch auch
dergestalt sein, dass ihr Umriss mehr als vier Ecken aufweist.
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Es
ist zu beachten, dass das Einkapselungsmaterial eine beliebige Art
von isolierendem Material wie oben bereits skizziert wurde, sein
kann. Gemäß einer
Ausführungsform
kann das Einkapselungsmaterial ein Gussmaterial sein. Gemäß einer
Ausführungsform
kann Einkapselungsmaterial aus einem Laminatmaterial gebildet werden.
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3 zeigt
ein Flussdiagramm eines Verfahrens zum Herstellen von mindestens
zwei Halbleiter-Bauelementen gemäß einer
Ausführungsform. Das
Verfahren umfasst das Bereitstellen von mindestens zwei Halbleiterchips
(s1), das Aufbringen eines Einkapselungsmaterials auf die mindestens
zwei Halbleiterchips, um eine Einkapselungsschicht zu bilden (s2)
und das Trennen der mindestens zwei Halbleiterchips voneinander
durch mindestens eine der folgenden Methoden: Ätzen durch die Einkapselungsschicht,
Bestrahlung der Einkapselungsschicht mit elektromagnetischer Strahlung,
Bestrahlen der Einkapselungsschicht mit geladenen Teilchen, Stanzen
der Einkapselungsschicht und Fräsen
der Einkapselungsschicht (s3).
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Gemäß einer
Ausführungsform
umfasst das Trennen der mindestens zwei Halbleiterchips das Bestrahlen
der Einkapselungs schicht mit einem Laserstrahl entweder in einer
Direkt-Ablationstechnik oder in einer Stealth-Zerteilungstechnik.
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Gemäß einer
Ausführungsform
umfasst das Verfahren ferner das Trennen der mindestens zwei Halbleiterchips
voneinander, um mindestens zwei getrennte Halbleiter-Bauelemente
zu erhalten, wobei der Umriss jedes einzelnen der Halbleiter-Bauelemente
insgesamt drei Ecken oder mehr als vier Ecken enthält.
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Gemäß einer
Ausführungsform
wird das Trennen der Halbleiter-Bauelemente
entlang einer Trennungslinie ausgeführt, die gegenüberliegende Seitenränder der
durch den Trennungsprozess erhaltenen Halbleiter-Bauelemente definiert.
Das heißt, dass
jeglicher Raum neben der Trennungslinie Teil eines der Halbleiter-Bauelemente
wird und kein Zwischenraum zu Abfallmaterial wird. Folglich besteht ein
Vorteil des Verfahrens darin, dass der Raum des eingebetteten Wafers
effizient benutzt und die Menge an Abfallmaterial minimiert wird.
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Gemäß einer
Ausführungsform
umfasst das Verfahren ferner das Aufbringen des Einkapselungsmaterials
dergestalt, dass die Halbleiterchips gleichmäßig über die Einkapselungsschicht
verteilt werden.
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Gemäß einer
Ausführungsform
umfasst das Verfahren ferner das Bereitstellen einer Vielzahl von Halbleiterchips,
bei einer Ausführungsform
von mehr als zwei Halbleiterchips, und das Trennen der Vielzahl
von Halbleiterchips voneinander, um eine Vielzahl von getrennten
Halbleiter-Bauelementen zu erhalten.
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Gemäß einer
Ausführungsform
umfasst das Verfahren ferner das Aufbringen von Kontaktelementen
auf eine erste Hauptseite jedes einzelnen der Halbleiter-Bauelemente.
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Mit
Bezug auf 4A–D sind schematische Darstellungen
von Zwischenprodukten und Halbleiterchips zur Veranschaulichung
der Ausführungsform der
in 3 dargestellten Ausführungs form dargestellt. 4A zeigt
eine Draufsicht von zwei Halbleiterchips 2. Die dargestellten
Halbleiterchips 2 besitzen jeweils einen Umriss mit insgesamt
vier Ecken. Die Halbleiterchips 2 können jedoch eine beliebige andere
gewünschte
Gestalt aufweisen, wie zum Beispiel eine dreieckige Gestalt mit
drei Ecken oder eine Gestalt mit 5 oder mehr Ecken. 4B zeigt
die Bildung einer Einkapselungsschicht 3, die ein Einkapselungsmaterial
enthält.
Das linke Teilbild von 4B zeigt eine Draufsicht der
Halbleiterchips 2 und der Einkapselungsschicht 3 und
das rechte Teilbild von 4B zeigt
eine Querschnitts-Seitenansicht der Halbleiterchips 2 und
der Einkapselungsschicht 3 von der gestrichelten Linie
des linken Teilbilds von 4B aus
gesehen. Es ist ersichtlich, dass die Einkapselungsschicht 3 in
einen Wafer mit einer kreisförmigen
Gestalt gebildet wird. Der Wafer 4 kann jedoch auch eine
beliebige andere gewünschte
Gestalt aufweisen. 4C zeigt einen Prozess zum Vorbereiten
der Trennung der mindestens zwei Halbleiterchips voneinander. Wenn
die Trennung durch Ätzen
ausgeführt
wird, kann eine Maske 6 über dem eingebetteten Wafer
platziert werden, wobei die Maske Öffnungen 6A enthält, durch
die ein Ätzmaterial
auf den eingebetteten Wafer aufgebracht wird, um die Halbleiter-Bauelemente
voneinander zu trennen. Die Maske 6 kann auch für eine selektive
Bestrahlung des eingebetteten Wafers 4 mit elektromagnetischer
Bestrahlung oder mit geladenen Teilchen durch Maskenöffnungen 6A hindurch
verwendet werden. Als Alternative kann die Maske 6 weggelassen und
stattdessen ein Laserstrahl zur direkten Strukturierung oder Ablation
des Einkapselungsmaterials oder Strukturieren dieses durch Verwendung
einer Stealth-Zerteilungstechnik verwendet werden. 4D zeigt
zwei nach dem Trennen der zwei eingebetteten Halbleiterchips voneinander
erhaltene Halbleiter-Bauelemente 5. Bei dieser Ausführungsform besitzt
der Umriss jedes einzelnen der Halbleiter-Bauelemente 5 vier
Ecken. Die Gestalt der Halbleiter-Bauelemente 5 kann jedoch auch
dergestalt sein, dass ihr Umriss drei Ecken bzw. mehr als vier Ecken
aufweist.
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Es
ist zu beachten, dass das Einkapselungsmaterial eine beliebige Art
von isolierendem Material sein kann, wie oben bereits skizziert
wurde. Bei einer Ausführungsform
kann das Einkapselungsmaterial ein Gussmaterial sein. Gemäß einer
Ausführungsform
kann das Einkapselungsmaterial aus einem Laminatmaterial gebildet
werden.
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5 zeigt
ein Flussdiagramm eines Verfahrens zum Herstellen von mindestens
zwei Einheiten gemäß einer
Ausführungsform.
Das Verfahren umfasst das Bereitstellen einer Produktionsstruktur
(s1), das Produzieren von mindestens zwei Einheiten auf der Produktionsstruktur
(s2), das Trennen der mindestens zwei Einheiten voneinander, um
mindestens zwei getrennte Einheiten zu erhalten (s3), wobei das Trennen
entlang einer Linie ausgeführt
wird, die gegenüberliegende
Seitenränder
der Einheit definiert.
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Die
Produktionsstruktur kann zum Beispiel eine beliebige Art von Substrat
oder Schicht sein, mit Ausnahme eines Halbleiter-Wafers. Das Substrat oder
die Schicht kann zum Beispiel ein Laminatsubstrat oder eine Laminatschicht,
eine dielektrische Schicht, eine isolierende Platte wie etwa eine
Leiterplatte (PCB) sein. Auf solch einem Substrat können Einheiten
wie zum Beispiel beliebige Arten von Bauelementen, bei einer Ausführungsform
elektrische, elektronische, elektromechanische, mikromechanische,
elektrooptische oder mikrooptische Bauelemente oder Schaltungen
hergestellt oder produziert werden.
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Gemäß einer
Ausführungsform
des Verfahrens kann ein Umriss jeder einzelnen der Einheiten nichtlinear
fortgesetzt werden, ohne eine andere Einheit der Produktionseinheit
zu zerstören.
Das heißt, dass
die Einheiten mit Bezug aufeinander auf der Produktionseinheit so
angeordnet sind, dass sie jeweils eine bestimmte Anzahl von Ecken
enthalten. Die Einheiten sind ferner so angeordnet, dass an einer
Ecke einer Einheit der Trennungsprozess der Einheit nichtlinear über die
Ecke hinaus er weitert werden kann, ohne eine angrenzende Einheit
zu zerstören.
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Gemäß einer
Ausführungsform
des Verfahrens enthält
der Umriss jeder einzelnen der Einheiten insgesamt drei Ecken oder
mehr als vier Ecken. Gemäß einer
Ausführungsform
werden die Einheiten als Sechsecke geformt.
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Gemäß einer
Ausführungsform
des Verfahrens umfasst das Trennen der mindestens zwei Einheiten
mindestens eine der folgenden Methoden: Sägen durch die Produktionsstruktur, Ätzen durch
die Produktionsstruktur, Bestrahlen der Produktionsstruktur mit
elektromagnetischer Strahlung, Bestrahlen der Produktionsstruktur
mit geladenen Teilchen, Stanzen der Produktionsstruktur und Fräsen der
Produktionsstruktur.
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Gemäß einer
Ausführungsform
des Verfahrens umfasst das Trennen der mindestens zwei Einheiten
Bestrahlung der Produktionsstruktur mit einem Laserstrahl.
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Mit
Bezug auf 6A–C sind schematische Darstellungen
von Zwischenprodukten und Einheiten zur Veranschaulichung einer
Ausführungsform
der in 5 dargestellten Ausführungsform dargestellt. 6A zeigt
eine Draufsicht einer Produktionsstruktur 1, die die Form
eines Wafers aufweist. Die Produktionsstruktur 1 kann jedoch
eine beliebige gewünschte
Form und einen beliebigen gewünschten Durchmesser
aufweisen. Auf der Produktionsstruktur 1 werden die beiden
Produktionseinheiten 11 produziert, die aus einer beliebigen
Art von Bauelementen wie oben skizziert bestehen können. 6B zeigt
die Umrisse der Produktionseinheiten. Der Trennungsprozess kann
entlang einer Linie ausgeführt
werden, die gegenüberliegende
Seitenränder 11A der
Produktionseinheiten 11 definiert. 6C zeigt
die getrennten Produktionseinheiten 11.
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Mit
Bezug auf 7 ist eine schematische Draufsichtdarstellung
eines eingebetteten Wafers oder einer Produktionsstruk tur zur Veranschaulichung
einer Ausführungsform
des Produzierens von Halbleiter-Bauelementen oder anderen Einheiten dargestellt.
Der Wafer 10 kann entweder ein eingebetteter Wafer sein,
wie zum Beispiel der in 2A–C und 4A–D abgebildete
und mit dem Bezugszeichen 4 bezeichnete, oder er kann eine Produktionsstruktur
wie die in 6A–C abgebildete sein. Gemäß einer
Ausführungsform
ist der Wafer 10 ein eingebetteter Wafer und es sind Halbleiter-Bauelemente
zu produzieren. Gemäß einer
anderen Ausführungsform
ist der Wafer 10 eine Produktionsstruktur und es sind Produktionseinheiten
zu produzieren. In jedem Fall kennzeichnen die Linien 10A die
Grenzen der zu produzierenden Halbleiter-Bauelemente oder Produktionseinheiten.
Es ist zu sehen, dass der Umriss der zu produzierenden Bauelemente
oder Einheiten insgesamt sechs Ecken und die Gestalt eines regelmäßigen Sechsecks
umfasst. Bei der Ausführungsform
von 7 sind insgesamt drei Sechsecke in dem Wafer 10 angeordnet,
mit r = 2s, wobei r der Radius des Wafers 10 und s die
Länge einer
Seitenkante eines Sechsecks ist. Außerdem ist zu sehen, dass die
Sechsecke mit angrenzenden Grenzen so angeordnet sind, dass kein
Zwischenraum zwischen den Sechsecken zu Abfallmaterial wird. Auf diese
Weise kann die Menge an Abfallmaterial wie oben skizziert minimiert
werden.
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Mit
Bezug auf 8 ist eine schematische Draufsichtdarstellung
eines Konstruktionsdiagramms zur Veranschaulichung weiterer Ausführungsformen des
Produzierens von Halbleiter-Bauelementen
oder Produktionseinheiten dargestellt. Es ist zu sehen, dass die
Anordnung von so vielen Bauelementen oder Einheiten wie möglich in
einem Wafer ein Optimierungsproblem ist. Das Diagramm von 8 zeigt eine
Anordnung regelmäßiger Sechsecke,
die mit angrenzenden Grenzen ohne Zwischenraum zwischen ihnen angeordnet
sind. In Abhängigkeit
von der Fläche
des Wafers können
verschiedene Anzahlen von Bauelementen oder Einheiten in dem Wafer
angeordnet werden. Es sind zwei verschiedene kreisförmige Wafer
(fette Linien) mit verschiedenen Radien r, nämlich r7 und r12, dargestellt.
Es ist zu sehen, dass, um 7 Bauelemente oder Einheiten in einem
Wafer K7 mit minimalem Abfall anzuordnen, die Beziehung zwischen
dem Radius r7 des Wafers und der Länge s der Sechseck-Seitenkante r7
= s × √7 betragen sollte. Um
12 Bauelemente oder Einheiten in einem Wafer K12 mit minimalem Abfall
anzuordnen, sollte die Beziehung zwischen dem Radius r12 des Wafers
und der Länge
s der Hexagon-Seitenkante r12 = s × √12 betragen.
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9A,
B zeigen Darstellungen eines Halbleiter-Bauelements gemäß einer
Ausführungsform
in schematischer Draufsicht (A) und Querschnitts-Seitenansicht (B).
Das Halbleiter-Bauelement 5 umfasst einen Halbleiterchip 2 mit
einer ersten Hauptseite 2A, eine das Halbleiter-Bauelement
einbettende Einkapselungsschicht 3, wobei die Einkapselungsschicht 3 eine
erste Hauptseite 3A aufweist, wobei der Umriss der ersten
Hauptseite 3A der Einkapselungsschicht 3 so geformt
ist, dass er insgesamt drei Ecken aufweist. Bei einer in 9A,
B dargestellten Ausführungsform
umfasst der Halbleiterchip 2 auch einen Umriss mit insgesamt
drei Ecken. Es versteht sich jedoch, dass der Umriss des Halbleiterchips 2 auch eine
beliebige andere Gestalt aufweisen kann, bei einer Ausführungsform
eine Gestalt mit vier Ecken oder mehr als vier Ecken. Ferner kann
das Halbleiter-Bauelement 5 auch einen Umriss aufweisen,
der mehr als vier Ecken umfasst.
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Gemäß einer
Ausführungsform
umfasst das Halbleiter-Bauelement 5 ferner ein Array von
Kontaktelementen, die an einer ersten Hauptseite des Halbleiter-Bauelements 5 oder
an einer zweiten Hauptseite gegenüber der ersten Hauptseite angebracht
sind. Gemäß einer
Ausführungsform
sind die Kontaktelemente Lothügel
oder Lotkugeln.
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Gemäß einer
Ausführungsform
des Halbleiter-Bauelements 5 ist die erste Hauptseite 2A des Halbleiterchips 2 koplanar
mit der ersten Hauptseite 3A der Einkapselungsschicht 3.
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Gemäß einer
Ausführungsform
des Halbleiter-Bauelements 5 ist der Umriss der ersten
Hauptseite 2A des Halbleiterchips 2 so gestaltet,
dass er insgesamt drei Ecken oder mehr als vier Ecken aufweist.
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Gemäß einer
Ausführungsform
des Halbleiter-Bauelements 5 umfasst das Halbleiter-Bauelement 5 ferner
eine auf eine Hauptseite der Einkapselungsschicht 3 aufgebrachte
Umverdrahtungsschicht.
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10A–D
zeigen schematische Draufsichtdarstellungen von Diagrammen zur Veranschaulichung
weiterer Ausführungsformen
eines Verfahrens zum Produzieren von Halbleiter-Bauelementen oder Einheiten
und die jeweiligen dadurch erhaltenen Produkte. Alle dargestellten
Strukturen können
benutzt werden, um Halbleiterchips, Halbleiter-Bauelemente oder
Einheiten der jeweiligen Gestalt zu produzieren. Die Halbleiter-Bauelemente
können
dieselbe Querschnittsstruktur wie die in 9A dargestellte
aufweisen. Es ist zu beachten, dass in allen diesen Ausführungsformen
die Chips, Bauelemente oder Einheiten mit aneinander angrenzenden
Grenzen auf dem Wafer angeordnet sind, so dass keine Zwischenräume zwischen
ihnen bleiben. Wie erwähnt
können auch
Halbleiterchips aus einem Halbleiter-Wafer wie in einer der 10A–D
dargestellt produziert werden.
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10A zeigt ein Array unregelmäßiger Sechsecke. 10B, oberes und unteres Teilbild, zeigen verschiedene
Formen von Arrays von Kreuzformen. 10C zeigt
ein Array von Ecken, die in einer Waferform angeordnet sind. 10D zeigt ein Array von Sinusfiguren.
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Obwohl
hier spezifische Ausführungsformen dargestellt
und beschrieben wurden, ist für
Durchschnittsfachleute erkennbar, dass vielfältige alternative und/oder äquivalente
Implementierungen die gezeigten und beschriebenen spezifischen Ausführungsformen
ersetzen können,
ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Die
vorliegende Anmeldung soll jegliche Anpassungen oder Varianten der
hier besprochenen spezifischen Ausführungsformen abdecken. Deshalb
ist beabsichtigt, dass die vorliegende Erfindung nur durch die Ansprüche und
ihre Äquivalente
beschränkt
wird.