DE102009010373B4 - Verfahren zur Herstellung eines Halbleiterbauelements mit einem Halbleiterkörper - Google Patents

Verfahren zur Herstellung eines Halbleiterbauelements mit einem Halbleiterkörper Download PDF

Info

Publication number
DE102009010373B4
DE102009010373B4 DE102009010373.2A DE102009010373A DE102009010373B4 DE 102009010373 B4 DE102009010373 B4 DE 102009010373B4 DE 102009010373 A DE102009010373 A DE 102009010373A DE 102009010373 B4 DE102009010373 B4 DE 102009010373B4
Authority
DE
Germany
Prior art keywords
zones
dopant
semiconductor
conductivity type
charge compensation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102009010373.2A
Other languages
English (en)
Other versions
DE102009010373A1 (de
Inventor
Franz Hirler
Armin Willmeroth
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Publication of DE102009010373A1 publication Critical patent/DE102009010373A1/de
Application granted granted Critical
Publication of DE102009010373B4 publication Critical patent/DE102009010373B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices
    • H01L29/0847Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873Drain regions
    • H01L29/0878Impurity concentration or distribution
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095Body region, i.e. base region, of DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41766Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/80Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8083Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Recrystallisation Techniques (AREA)
  • Thyristors (AREA)

Abstract

Verfahren zur Herstellung eines Halbleiterbauelements (1) mit einem Halbleiterkörper (2), der Driftzonen (3) eines ersten Leitungstyps (4) und Ladungskompensationszonen (6) eines komplementären Leitungstyps (7) aufweist, wobei das Verfahren nachfolgende Verfahrensschritte aufweist: a) Bereitstellen eines Halbleiterwafers (16) als Halbleitersubstrat (17); b) Aufbringen einer Epitaxieschicht (18) in einer ersten Epitaxiewachstumsphase, bei der das Halbleitermaterial während des epitaktischen Wachstums auf dem Halbleiterwafer (16) mit 20 Atom-% bis 80 Atom-% eines Dotierstoffes des ersten Leitungstyps (4) dotiert wird, c) Unmaskierte Ionenimplantation von Dotierstoff des ersten Leitungstyps (4) zum oberflächennahen Einbringen eines Dotierstoffrestes (9) zwischen 80 Atom-% und 20 Atom-% in die Epitaxieschicht (18); d) maskierte Ionenimplantation für eine komplementär zur Driftzone (3) dotierte Ladungskompensationszone (6); e) Wiederholen der Schritte b) bis d) bis eine vorgegebene Epitaxieschichtdicke erreicht ist; f) Eindiffusion der Dotierstoffe für die Driftzonen (3) und die Ladungskompensationszonen (6), bis zusammenhängende Ladungskompensationszonen (6) auftreten; g) Fertigstellen einer Halbleiterchipstruktur für Leistungshalbleiterbauelemente auf dem Halbleiterwafer (16), wobei das Dotieren mit 20 Atom-% bis 80 Atom-% des Dotierstoffes des ersten Leitungstyps (4) beim Aufbringen der Epitaxieschicht (18) inhomogen verteilt in der Weise in dem epitaktisch gewachsenen Halbleitermaterial erfolgt, dass ein Maximum der Dotierstoffkonzentration in einem Mittenbereich einer einzelnen Epitaxiewachstumsphase in das Halbleitermaterial eingebaut wird.

Description

  • Die Anmeldung betrifft ein Verfahren zur Herstellung eines Halbleiterbauelements mit einem Halbleiterkörper. Der Halbleiterkörper weist Driftzonen aus epitaktisch gewachsenem Halbleitermaterial mit einem ersten Leitungstyp auf. Ferner weist der Halbleiterkörper Ladungskompensationszonen mit einem zum ersten Leitungstyp komplementären zweiten Leitungstyp auf, die lateral benachbart zu den Driftzonen angeordnet sind. Die Ladungskompensationszonen weisen dazu eine lateral begrenzte Ladungskompensationszonendotierung auf, die in das epitaktisch gewachsene Halbleitermaterial eingebracht ist.
  • Bei einem derartigen Ladungskompensationsbauelement soll ein möglichst niedriger Einschaltwiderstand erreicht werden. Um einen derartigen Einschaltwiderstand weiter zu senken, ist es erforderlich, dass das Dotierstoffniveau der Driftzonen weiter angehoben wird. Dabei muss jedoch aufgrund des Kompensationsprinzips die Dotierung der Ladungskompensationszonen in gleicher Weise erhöht werden. Um trotz einer derartigen Erhöhung des Dotierstoffniveaus sowohl in den Driftzonen als auch in den Ladungskompensationszonen ein vollständiges Ausräumen von Ladungsträger aus den Driftzonen in der Sperrphase des Halbleiterbauelements zu gewährleisten, muss gleichzeitig die geometrische Periode in Form der Schrittweite der Ladungskompensationszonen bzw. auch der Driftzonen weiter verkleinert werden. Mit anderen Worten darf die in horizontaler Richtung aufintegrierte Dotierstoffkonzentration pro Flächeneinheit nicht größer sein als die doppelte Durchbruchsladung. Unter Durchbruchsladung wird die Ladungsträgermenge (Dotierstoffkonzentrationsmenge) pro Flächeneinheit verstanden, die ausgehend von einem pn-Übergang bei Anliegen der Durchbruchsfeldstärke ausgeräumt wird. Da das Ausräumen der Kompensationsgebiete von beiden Seiten her erfolgt, ist die Forderung nach Ausräumbarkeit der Gebiete äquivalent zur Forderung, dass die in horizontaler Richtung aufintegrierte Dotierstoffkonzentration pro Flächeneinheit nicht größer sein darf, als die doppelte Durchbruchsladung. Diese Bedingung müssen sowohl die Kompensationsgebiete als auch die Driftzonen erfüllen. Die Durchbruchsladung ist wie auch die Durchbruchsfeldstärke abhängig von der Dotierstoffkonzentration und liegt für Silizium zwischen 1 × 1012 cm–2 bei niedriger Dotierung und 3 × 1012 cm–2 bei hoher Dotierung.
  • Durch eine so genannte Trenchtechnologie, bei der die Ladungskompensationszonen und/oder die Driftzonen in Grabenstrukturen angeordnet werden, können theoretisch zwar äußerst geringe Schrittweiten erreicht werden, jedoch hat sich diese Technologie bisher am Markt nicht durchgesetzt, sodass zur Realisierung derartiger Halbleiterbauelemente das Konzept der Multiepitaxie eingesetzt wird. Bei der Multiepitaxie werden Epitaxiewachstumsphasen mit dazwischen vorgesehenen unmaskierten großflächigen und maskierten selektiven Implantationsschritten für Dotierstoffe vorgesehen. Dabei wird aus Kostengründen die Zahl der Epitaxiewachstumsphasen begrenzt.
  • Die mittels maskierter bzw. selektiver Ionenimplantation eingebrachten, vorzugsweise mit Bor dotierten komplementär leitenden Bereiche für die Ladungskompensationszonen müssen durch die endlich dicken Epitaxiewachstumsphasen zusammendiffundieren. Damit ist jedoch unausweichlich eine starke Verbreiterung der Säulen oder Streifen aus Ladungskompensationszonenmaterial verbunden. Um die durch die laterale Diffusion verursachte problematische Verbreitung zu mindern, können in der Epitaxiewachstumsphase auch undotierte Epitaxieschichten aufgewachsen werden und dann nacheinander durch Ionenimplantation sowohl Dotierstoffe des ersten Leitungstyps als auch Dotierstoffe des komplementären zweiten Leitungstyp zwischen den einzelnen Epitaxiewachstumsphasen oberflächennah eingebracht werden, sodass die Verbreiterung durch die laterale Ausdiffusion während des Zusammendiffundierens der Ladungskompensationszonen durch eine vergleichsweise hohe benachbarte n-Dotierung der Driftzonen deutlich eingegrenzt werden kann.
  • Jedoch entstehen während der Epitaxiewachstumsphase zunächst hochohmige nicht dotierte Epitaxieschichten, wodurch der Einschaltwiderstand in den Driftzonen nicht beliebig vermindert werden kann. Ein derartiger Nachteil dieser Technologie, bei dem die n-Dotierung in der Mitte der Epitaxiewachstumsphase relativ niedrig ist, kann nur dadurch ausgeglichen werden, dass das generelle implantierte Dotierstoffniveau bei dieser Technologie angehoben wird, um damit den Einschaltwiderstand wieder abzusenken. Ein hohes Dotierstoffniveau bedeutet jedoch automatisch erschwerte Fertigbarkeit, da die Durchbruchspannung eine starke Abhängigkeit von Fehldotierungen aufweist. Je höher das Dotierniveau ist, desto höher sind die Schwankungen des Dotierniveaus und desto schwieriger ist das zuverlässige Erreichen der benötigten Durchbruchspannung.
  • Aus der DE 10 2006 004 627 B3 ist ein Leistungshalbleiterbauelement mit Ladungskompensationsstruktur bekannt. Das Leistungshalbleiterbauelement weist in einem monokristallinen Halbleiterkörper eine Driftstrecke zwischen zwei Elektroden auf. Die Driftstrecke hat Driftzonen eines ersten Leitungstyps, die einen Strompfad zwischen den Elektroden in der Driftstrecke bereitstellen und Ladungskompensationszonen eines zum ersten Leitungstype komplementären Leitungstyps, die den Strompfad der Driftstrecke einengen. Die Zonen der Driftstrecke weisen diffusionshemmende Bereiche mit diffusionshemmenden Störstellen und/oder mit diffusionshemmenden Punktdefekten für mindestens einen der Leitungstypen auf, wobei die diffusionshemmenden Bereiche derart angeordnet sind, dass sie die Ladungskompensationszonen in ihrer lateralen Erstreckung begrenzen.
  • Die DE 101 32 136 C1 offenbart ein Halbleiterbauelement mit Ladungskompensationsstruktur, wobei Orte mit maximaler lokaler Feldstärke in einem Kompensationsrandbereich einer Ladungskompensationsstruktur liegen.
  • Aufgabe der Erfindung ist es, ein Verfahren zur Herstellung eines Halbleiterbauelements anzugeben, das die genannten Nachteile des Standes der Technik überwindet.
  • Diese Aufgabe wird mit dem Gegenstand des unabhängigen Anspruchs gelöst. Vorteilhafte Weiterbildungen ergeben sich aus den abhängigen Ansprüchen.
  • Eine Ausführungsform der Erfindung betrifft ein Verfahren zur Herstellung eines Halbleiterbauelements mit einem Halbleiterkörper, der Driftzonen eines ersten Leitungstyps und Ladungskompensationszonen eines komplementären Leitungstyps aufweist, wobei das Verfahren nachfolgende Verfahrensschritte aufweist. In Schritt a) wird ein Halbleiterwafer als Halbleitersubstrat bereitgestellt. In Schritt b) wird eine Epitaxieschicht in einer ersten Epitaxiewachstumsphase aufgebracht, bei der das Halbleitermaterial während des epitaktischen Wachstums auf dem Halbleiterwafer mit 20 Atom-% bis 80 Atom-% eines Dotierstoffes des ersten Leitungstyps dotiert wird. In Schritt c) wird eine unmaskierte Ionenimplantation von Dotierstoff des ersten Leitungstyps zum oberflächennahen Einbringen eines Dotierstoffrestes zwischen 80 Atom-% und 20 Atom-% in die Epitaxieschicht und in Schritt d) eine maskierte Ionenimplantation für eine komplementär zur Driftzone dotierte Ladungskompensationszone durgeführt. In Schritt e) werden die Schritte b) bis d) wiederholt, bis eine vorgegebene Epitaxieschichtdicke erreicht ist. In Schritt f) werden die Dotierstoffe für die Driftzonen und die Ladungskompensationszonen eindiffudiert, bis zusammenhängende Ladungskompensationszonen auftreten. In Schriftt g) wird eine Halbleiterchipstruktur für Leistungshalbleiterbauelemente auf dem Halbleiterwafer fertiggestellt. Das Dotieren mit 20 Atom-% bis 80 Atom-% des Dotierstoffes des ersten Leitungstyps erfolgt beim Aufbringen der Epitaxieschicht inhomogen verteilt in der Weise in dem epitaktisch gewachsenes Halbleitermaterial, dass ein Maximum der Dotierstoffkonzentration in einem Mittenbereich einer einzelnen Epitaxiewachstumsphase in das Halbleitermaterial eingebaut wird.
  • Ausführungsformen werden nun mit Bezug auf die beigefügten Figuren beschrieben.
  • 1 bis 8 zeigen die Herstellungsschritte für ein Halbleiterbauelement einer Ausführungsform;
  • 1 zeigt einen schematischen Querschnitt durch einen Halbleiterwafer;
  • 2 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 1 nach Durchführung einer ersten Epitaxiewachstumsphase unter homogener Dotierung der Epitaxieschicht;
  • 3 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 2 nach großflächiger unmaskierter Ionenimplantation eines Dotierstoffrestes für einen ersten Leitungstyp;
  • 4 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 3 nach maskierter selektiver Ionenimplantation eines komplementär leitenden zweiten Leitungstyps;
  • 5 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 4 nach einer zweiten Epitaxiewachstumsphase und einer großflächigen unmaskierter Ionenimplantation eines Dotierstoffrestes des ersten Leitungstyps;
  • 6 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 5 nach maskierter selektiver Ionenimplantation eines Dotierstoffes mit komplementär leitendem zweiten Leitungstyp;
  • 7 zeigt einen schematischen Querschnitt durch einen Teilbereich des Halbleiterwafers nach Durchführung von sechs Epitaxiewachstumsphasen;
  • 8 zeigt einen schematischen Querschnitt durch den Teilbereich gemäß 7 nach Zusammendiffusion der implantierten Ladungskompensationszonendotierungen zu einer säulen- oder streifenförmigen Ladungskompensationszone;
  • 9 zeigt ein schematisches Diagramm mit einem Konzentrationsverlauf des Dotierstoffes des ersten Leitungstyps in einer Driftzone;
  • 10 bis 18 zeigen Herstellungsschritte für ein Halbleiterbauelement einer Ausführungsform der Erfindung;
  • 10 zeigt einen schematischen Querschnitt durch einen Halbleiterwafer;
  • 11 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 10 nach Durchführung einer ersten Epitaxiewachstumsphase unter inhomogener Dotierung der Epitaxieschicht;
  • 12 zeigt einen schematischen Querschnitt durch einen Halbleiterwafer gemäß 11 nach großflächiger unmaskierter Ionenimplantation eines Dotierstoffrestes für einen ersten Leitungstyp;
  • 13 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 12 nach maskierter selektiver Ionenimplantation eines Dotierstoffes für einen komplementären zweiten Leitungstyp;
  • 14 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 13 nach einer zweiten Epitaxiewachstumsphase und einer großflächigen unmaskierten Ionenimplantation eines Dotierstoffrestes des ersten Leitungstyps;
  • 15 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 14 nach maskierter selektiver Ionenimplantation eines Dotierstoffs eines komplementären zweiten Leitungstyps;
  • 16 zeigt einen schematischen Querschnitt durch einen Teilbereich des Halbleiterwafers nach Durchführung von sechs Epitaxiewachstumsphasen;
  • 17 zeigt einen schematischen Querschnitt durch den Teilbereich gemäß 16 nach Zusammendiffusion der implantierten Ladungskompensationszonendotierungen zu einer säulen- oder streifenförmigen Ladungskompensationszone;
  • 18 zeigt ein schematisches Diagramm mit weiter verminderten Konzentrationsschwankungen der Ladungsträgerkonzentrationen in der Driftzone;
  • 19 zeigt einen schematischen Querschnitt durch ein Halbleiterbauelement gemäß einer Ausführungsform der Erfindung.
  • 1 zeigt einen schematischen Querschnitt durch einen Halbleiterwafer 16, der als Halbleitersubstrat 17 für eine Mehrzahl von Halbleiterbauelementen dienen kann. Dieser Halbleiterwafer 16 kann beispielsweise für die Herstellung von MOSFET-Leistungstransistoren mit Kompensationsstruktur zunächst mit einem Dotierstoff für einen ersten Leitungstyp hochdotiert und damit n+-leitend sein. Als Dotierstoffe können dazu Arsen oder Phosphor während der Einkristallzucht in Konzentrationen zwischen 5 × 1018 cm–3 und 5 × 1020 cm–3 eingebracht oder durch entsprechenden Neutronenbeschuss im Kristall generiert werden. Auf der chemomechanisch spiegelblank polierten Oberseite 20 wird in einer ersten Epitaxiewachstumsphase eine erste Epitaxieschicht abgeschieden.
  • 2 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 16 gemäß 1 nach Durchführung einer ersten Epitaxiewachstumsphase. Während dieser Epitaxiewachstumsphase wird eine Dicke d von n-leitendem Silizium monokristallin aufgewachsen, wobei in dieser ersten Ausführungsform in diese Epitaxieschicht 20 Atom-% bis 80 Atom-% des Dotierstoffs für Driftzonen homogen verteilt eingebracht werden. Eine fehlende Restdotierstoffmenge zwischen 80 Atom-% bis 20 Atom-% kann dann mittels einer Ionenimplantation oberflächennah eingebracht werden, um die Verbreiterung der Kompensationsgebiete durch die laterale Diffusion der komplementär leitenden Dotierstoffe für Ladungskompensationszonen einzugrenzen.
  • Durch diese homogene Vordotierung, die jedoch nur 20 Atom-% bis 80 Atom-% der Dotierstoffe der Driftzonen aufweist, kann der Nachteil eines relativ hohen Widerstands im Mittenbereich der Epitaxiewachstumsphase, wie er bei Multiepitaxietechniken mit undotierten Epitaxiewachstumsphasen auftritt, vermieden werden. Bei Multiepitaxietechniken wird oft eine undotierte Epitaxie aufgebracht und anschließend erfolgen durch Ionenimplantationen die Dotierung der Driftzonen sowie die Dotierung der Ladungsträgerkompensationszonen. Mit der beschriebenen Vordotierung bestehen die oben beschriebenen Nachteile hinsichtlich der verminderten Leitfähigkeit in der Mitte der Epitaxiewachstumsphase nicht mehr.
  • Der noch fehlende Dotierstoffrest zwischen 80 Atom-% bis 20 Atom-% kann dann mittels der Ionenimplantation, wie es 3 zeigt, in Oberflächennähe eingebracht werden, und damit die laterale Ausbreitung der Ladungskompensationssäulen eingeschränkt werden. Der Einschaltwiderstand wird sowohl von breiten Kompensationsgebieten beeinträchtigt als auch von zu geringer Dotierung in der Mitte der Epitaxiwachstumsphasen. Mit Hilfe von Simulationen konnte gezeigt werden, dass der Einschaltwiderstand durch die oben beschriebene Kombination beider Verfahren – nämlich der Dotierung der Epitaxie und der Implantation zwischen den Epitaxiewachstumsphasen – minimiert werden kann.
  • 3 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 16 gemäß 2 nach Ionenimplantation eines Dotierstoffrestes Δn für einen ersten Leitungstyp. Somit wird, wie es 3 zeigt, in Oberflächennähe der ersten Epitaxieschicht 18 eine Ladungsträgerkonzentration von n + Δn durch zusätzliche Ionenimplantation von beispielsweise Phosphor oder Arsen für einen ersten Leitungstyp 4, der darzustellenden Driftzonen erreicht. Die hier in 3 noch gezeigte oberflächennahe Zone mit dem Dotierstoffrest 9 zwischen 80 Atom-% bis 20-% der Driftzonendotierung wird bei der später nachfolgenden Diffusion sich weitgehend in der hier gezeigten Epitaxieschicht auf eine Dicke von d verteilen.
  • 4 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 3 nach selektiver Ionenimplantation eines komplementär leitenden zweiten Leitungstyps 7 in entsprechenden Fenstern 23 einer vorher aufgebrachten Ionenimplantationsmaske 22 für den zweiten komplementären Leitungstyp 7. Da Oberflächennah in den Driftzonenbereichen 3 eine um Δn erhöhte Dotierstoffkonzentration vorherrscht, kann sich die Ladungskompensationszonendotierung 8 beim späteren Zusammendiffundieren zu Ladungskompensationszonensäulen oder streifen lateral nur begrenzt ausdehnen, sodass eine kleinere Schrittweite 15 zwischen den Ladungskompensationszonen möglich ist und damit auch eine höhere Dotierung der Driftzonen zulässig wird.
  • 5 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 16 gemäß 4 nach einer zweiten Epitaxiewachstumsphase und einer Ionenimplantation eines Dotierstoffrestes des ersten Leitungstyps, der wiederum unmaskiert, großflächig und oberflächennah in diese zweite Epitaxieschicht 24 eingebracht wird. Für diese Ionenimplantation des ersten Leitungstyps 4 für die Driftzone 3 ist keine Diffusionsmaske erforderlich, um den Dotierstoffrest 9 oberflächennah einzubringen. Erst in dem nächsten Schritt, der in 6 gezeigt wird, ist zur selektiven Einbringung von Dotierstoff eines komplementären Leitungstyps für die Ladungskompensationszonen eine entsprechende Ionenimplantationsmaske 22 erforderlich.
  • 6 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 16 gemäß 5 nach selektiver Ionenimplantation eines Dotierstoffes mit komplementär leitendem zweiten Leitungstyp. Dabei entsteht ein weiteres Dotierstoffreservoir in den geöffneten Fenstern 23 der Ionenimplantationsmaske 22, das jedoch noch keine Verbindung zu den mit 4 erzeugten komplementär leitenden Bereichen der Ladungskompensationszonen aufweist.
  • 7 zeigt einen schematischen Querschnitt durch einen Teilbereich des Halbleiterwafers nach Durchführung von sechs Epitaxiewachstumsphasen, bei denen homogen verteilt Dotierstoff des ersten Ladungstyps 4 in die Epitaxieschichten 20 Atom-% bis 80 Atom-% eingebaut sind und die fehlenden Dotierstoffreste in den Bereichen 9 jeweils oberflächennah nach jeder Epitaxiewachstumsphase durch Ionenimplantation eingebracht sind, sodass sich die in 7 gezeigte Struktur ergibt, wobei die selektiv eingebrachten Ladungskompensationszonendotierungen 8 noch keine zusammenhängende Ladungskompensationszonensäule oder einen Ladungskompensationszonenstreifen bilden. Dieses wird erst durch einen weiteren Diffusionsschritt erreicht, bei dem auch gleichzeitig sich der jeweilige Dotierstoffrest 9 für die Driftzonen 3 im Halbleitermaterial weiter verteilt.
  • 8 zeigt einen schematischen Querschnitt durch den Teilbereich gemäß 7 nach Zusammendiffusion der implantierten Ladungskompensationszonendotierungen zu einer säulen- oder streifenförmigen Ladungskompensationszone 6. Ob säulenförmige oder streifenförmige Ladungskompensationszonen 6 entstehen hängt von der Ionenimplantationsmaske ab, die für ein derartiges Halbleiterbauelement vorbereitet wird. Die Dotierstoffreste Δn haben sich dabei in den Driftzonen 3 ebenfalls durch Diffusionsvorgänge weiter verteilt, sodass insgesamt relativ hoch dotierte Driftzonen 3 von geringer Schrittweite p in Mikrometern mit P ≤ 12 μm erzeugt werden können, was den Einschaltwiderstand eines Leistungshalbleiterbauelements mit einer derartigen Driftzonenstruktur vermindert.
  • 9 zeigt ein schematisches Diagramm mit optimierten Konzentrationsschwankungen der Dotierstoffkonzentration in einer Driftzone. Dazu ist auf der Abszisse die Dotierstoffkonzentration N aufgetragen, während auf der Ordinate die Eindringtiefe, die ein Maß für die Sperrfähigkeit des Halbleiterbauelements darstellt, gezeigt wird. Im Vergleich zu Bauelementen mit undotierter Epitaxie, bei denen die Maxima und Minima etwa doppelt so stark schwanken, ist aufgrund der homogenen Vordotierung der Epitaxieschichten im Bereich von 20 Atom-% bis 80 Atom-% eine deutliche Minimierung der Konzentrationsschwankungen erreicht worden.
  • Der homogen verteilte Anteil an Dotierstoff in den Epitaxiewachstumsphasen kann auch auf ein Drittel der Gesamtkonzentration des Dotierstoffes für den ersten Leitungstyp begrenzt werden, während zwei Drittel dann durch Ionenimplantation oberflächennah einzubringen sind. Andererseits wird bei dieser Ausführungsform immer darauf geachtet, dass der durch Ionenimplantation eingebrachte Anteil an Dotierstoffatomen deutlich größer ist als der Anteil der durch homogene Dotierung in der Epitaxiewachstumsphase in den Halbleiterkristall eingebaut wird.
  • Eine weitere Verminderung der Konzentrationsschwankungen des Dotierstoffes für die Driftzonen kann mit einer Technik und einem Herstellungsverfahren erreicht werden, das in den nachfolgenden 10 bis 18 beschrieben wird und zu einem Halbleiterbauelement führt, das in 19 gezeigt wird. Auch dieses Verfahren geht von einem Halbleiterwafer 16 aus, der in 10 gezeigt wird, und mit n+-leitendem Dotierstoff hochdotiert ist.
  • 11 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 16 gemäß 10 nach Durchführung einer ersten Epitaxiewachstumsphase. Bei dieser Epitaxiewachstumsphase wird jedoch die Dotierung nicht homogen verteilt eingebracht, sondern inhomogen, d. h. die Dotierstoffzugabe wird während des Epitaxiewachstums vermindert oder ganz eingestellt, sodass sich ein Maximum an Dotierstoff etwa in der Mitte der Epitaxiewachstumsphase ergibt. Die Grenzen des Bereichs mit einer maximalen Dotierung nmax werden durch stichpunktierte Linien in der Epitaxieschicht 18 der 11 markiert.
  • Bei der anschließenden Ionenimplantation zur Einbringung eines Dotierstoffrestes von Δn kann dann der oberflächennah relativ schwach dotierte Bereich mit Dotierstoffrest unmaskiert und großflächig durch Ionenimplantation aufgefüllt werden, wie es 12 zeigt.
  • 13 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 12 nach selektiver Ionenimplantation eines komplementären zweiten Leitungstyps. Diese 13 entspricht der 4 und aufgrund der ionenimplantierten Konzentration an Driftdotierstoffen wird die laterale Ausdiffunsion des hier mit Ionenimplantation eingebrachten p-leitenden Material begrenzt, sodass kleine Schrittweiten unter 12 μm bei der Herstellung von Kompensationshalbleiterbauelementen erreicht werden können.
  • 14 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 13 nach einer zweiten Epitaxiewachstumsphase und einer Ionenimplantation eines Dotierstoffrestes des ersten Leitungstyps, der wiederum großflächig und unmaskiert auf dem gesamten Halbleiterwafer eingebracht wird. Außerdem wird während der zweiten Epitaxiewachstumsphase ebenfalls ein Maximum nmax an Dotierstoff im Mittenbereich der Wachstumsphase eingebracht, um weiter die Dotierung in der Driftzone zu erhöhen und zu erreichen, dass der Einschaltwiderstand für ein derartiges Kompensationsbauelement weiter vermindert wird. Auch in dieser Darstellung der 14 wird mit einer strichpunktierten Linie angedeutet, dass zur Oberfläche hin zunächst die Dotierung der Epitaxieschicht vermindert wird, aber durch entsprechende großflächige Ionenimplantation der fehlende Dotierstoffrest nun eingebracht wird, und zwar in einer Konzentration, die es ermöglicht, dass eine laterale Ausdiffusion für die zu bildenden Ladungskompensationszonen behindert wird.
  • 15 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 16 gemäß 14 nach selektiver Ionenimplantation eines komplementären zweiten Leitungstyps in Fenstern 23 einer Ionenimplantationsmaske 22, sodass hier weitere p-leitende Inseln entstehen, die nach Beendigung aller Epitaxiewachstumsphasen zusammendiffundiert werden, dabei vergleichmäßigt sich gleichzeitig die Dotierstoffkonzentration in den Driftzonen.
  • 16 zeigt einen schematischen Querschnitt durch einen Teilbereich des Halbleiterwafers nach Durchführung von sechs Epitaxiewachstumsphasen, wobei zunächst gestaffelt eine maximale Dotierung nmax des ersten Leitungstyps 4 während der jeweiligen Epitaxiewachstumsphase entsteht und ein Dotierstoffrest im Bereich der künftigen Driftzonen durch großflächige Ionenimplantation eingebracht ist.
  • 17 zeigt einen schematischen Querschnitt durch einen Teilbereich gemäß 16 nach Zusammendiffusion der implantierten Ladungskompensationszonendotierungen 8 zu einer säulen- oder streifenförmigen Ladungskompensationszone 6. Diese Säule 10 zeigt verminderte laterale Ausdiffusionen zwischen den einzelnen Epitaxiewachstumsphasen, sodass eine kleinere Schrittweite und damit gleichzeitig eine höhere Dotierung der Driftzonen 3 möglich wird.
  • 18 zeigt ein schematisches Diagramm mit weiter verminderten Konzentrationsschwankungen der Ladungsträgerkonzentrationen in der Driftzone. Dabei ist auf der Abszisse die Dotierstoffkonzentration N aufgetragen und auf der Ordinate wiederum die Dicke oder Tiefe in Richtung z der einzelnen Epitaxiewachstumsphasen. Die strichpunktierte Linie markiert jeweils innerhalb einer Epitaxiewachstumsphase eine maximale Dotierstoffkonzentration, die in die jeweilige Epitaxieschicht eingebracht ist und, während zwischen den Epitaxiewachstumsphasen Ionenimplantationen mit einer Konzentration von Δn eingefügt sind, die ihrerseits dafür sorgen sollen, dass die laterale Diffusion des komplementär leitenden Materials für die Ladungskompensationszonen lateral nicht ausdiffundieren kann.
  • Die Verteilung der durch Ionenimplantation eingebrachten Ladungsträgerkonzentration von Δn ist durch gestrichelte Linien gekennzeichnet, während die endgültige Schwankung der Ladungsträgerkonzentration in den Driftzonen nach der Diffusion durch eine durchgezogene Linie schematisch verdeutlicht wird. Die Schwankungen, die dabei noch feststellbar sind, sind derart gering, dass die Ladungskompensationszonen und die Driftzonen näher aneinanderrücken können und eine damit höhere Dotierung für die Driftzonen zulassen.
  • 19 zeigt einen schematischen Querschnitt durch ein Halbleiterbauelement 1 gemäß einer Ausführungsform, wobei die laterale Ausdiffusion für die Ladungskompensationszonen 6 aufgrund der oben beschriebenen Verfahrensweisen deutlich vermindert ist und eine damit verminderte Schwankung der Dotierstoffkonzentrationen in den Driftzonen in vertikaler Richtung möglich wird. In dieser Ausführungsform ist ein vertikaler MOSFET mit lateraler Gatestruktur realisiert, jedoch können die Lehren der Erfindung auch auf JFET oder auf andere Kompensationsbauelementstrukturen übertragen werden, solange eine Multiepitaxiestruktur für die Driftzonen vorgesehen ist.
  • In dieser Ausführungsform wird oberflächennah zum Abschluss der Ladungskompensationszonen eine p-leitende Bodyzone 12 jeweils eingebracht, die ihrerseits eine n+-leitende hochdotierte Sourcezone 13 aufnimmt, wobei die hochdotierte n+-leitende Sourcezone 13 und die Bodyzone 12 von einer metallischen Sourceelektrode 14 kontaktiert werden, während eine laterale Gatestruktur isoliert von der Bodyzone 12 durch ein Gateoxid 25 die Steuerung dieses Leistungstransistors ermöglicht. Aufgrund der geringen lateralen Ausbuchtungen der Ladungskompensationssäulen ist es möglich, eine Schrittweite 15 zwischen den Ladungskompensationszonen von unter 12 μm zu erreichen.
  • Bevor die Rückseite 21 des Halbleiterkörpers 2 mit einer Metallisierung für ein Drain D versehen wird, kann das Substrat 17 bzw. der ursprüngliche Halbleiterwafer 16 noch dünn geschliffen werden, um dadurch ebenfalls den Einschaltwiderstand des Halbleiterbauelements 1 weiter zu minimieren.

Claims (10)

  1. Verfahren zur Herstellung eines Halbleiterbauelements (1) mit einem Halbleiterkörper (2), der Driftzonen (3) eines ersten Leitungstyps (4) und Ladungskompensationszonen (6) eines komplementären Leitungstyps (7) aufweist, wobei das Verfahren nachfolgende Verfahrensschritte aufweist: a) Bereitstellen eines Halbleiterwafers (16) als Halbleitersubstrat (17); b) Aufbringen einer Epitaxieschicht (18) in einer ersten Epitaxiewachstumsphase, bei der das Halbleitermaterial während des epitaktischen Wachstums auf dem Halbleiterwafer (16) mit 20 Atom-% bis 80 Atom-% eines Dotierstoffes des ersten Leitungstyps (4) dotiert wird, c) Unmaskierte Ionenimplantation von Dotierstoff des ersten Leitungstyps (4) zum oberflächennahen Einbringen eines Dotierstoffrestes (9) zwischen 80 Atom-% und 20 Atom-% in die Epitaxieschicht (18); d) maskierte Ionenimplantation für eine komplementär zur Driftzone (3) dotierte Ladungskompensationszone (6); e) Wiederholen der Schritte b) bis d) bis eine vorgegebene Epitaxieschichtdicke erreicht ist; f) Eindiffusion der Dotierstoffe für die Driftzonen (3) und die Ladungskompensationszonen (6), bis zusammenhängende Ladungskompensationszonen (6) auftreten; g) Fertigstellen einer Halbleiterchipstruktur für Leistungshalbleiterbauelemente auf dem Halbleiterwafer (16), wobei das Dotieren mit 20 Atom-% bis 80 Atom-% des Dotierstoffes des ersten Leitungstyps (4) beim Aufbringen der Epitaxieschicht (18) inhomogen verteilt in der Weise in dem epitaktisch gewachsenen Halbleitermaterial erfolgt, dass ein Maximum der Dotierstoffkonzentration in einem Mittenbereich einer einzelnen Epitaxiewachstumsphase in das Halbleitermaterial eingebaut wird.
  2. Verfahren nach Anspruch 1, wobei über Ionenimplantation und Diffusion ein Dotierstoffrest (9) oberflächennah eingebaut wird, der nahezu zwei Drittel der Gesamtkonzentration des Dotierstoffes der Driftzonen (3) aufweist.
  3. Verfahren nach einem der Ansprüche 1 oder 2, wobei über Ionenimplantation und Diffusion ein Dotierstoffrest (9) für Driftzonen (3) großflächig und unmaskiert in das epitaktisch gewachsenes Halbleitermaterial eingebaut wird.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei die Ladungskompensationszonen (6) über maskierte Ionenimplantation und Diffusion in säulenförmigen oder streifenförmigen Bereichen in das epitaktisch gewachsene Halbleitermaterial eingebracht werden.
  5. Verfahren nach einem der Ansprüche 1 bis 4, wobei in das epitaktisch gewachsene Halbleitermaterial oberflächennahe komplementär zum ersten Leitungstyp dotierte Bodyzonen (12) eingebracht werden, und wobei in die Bodyzonen (12) höher als die Driftzonen (3) dotierte Sourcezonen des ersten Leitungstyps (4) eingebracht werden, und wobei anschließend Kontaktlöcher durch eine Isolationsschicht bis zu den Sourcezonen (13) und zu den Bodyzonen (12) eingebracht werden, auf die anschließend eine leitende Sourceelektrodenstruktur (14) aufgebracht wird.
  6. Verfahren nach einem der Ansprüche 1 bis 5, wobei beim Einbringen der Dotierstoffe eine Dotierstoffdosis CD in die Driftzonen (3) und in die Ladungskompensationszonen (6) eingebracht wird, die kleiner als die Durchbruchsladung CL mit CD ≤ CL von Silizium mit CL = 2 × 1012 cm–2 ist.
  7. Verfahren nach einem der Ansprüche 1 bis 6, wobei die Ladungskompensationszonen (6) in einer Schrittweite p in Mikrometern mit p ≤ 11 μm angeordnet werden.
  8. Verfahren nach einem der Ansprüche 1 bis 7, wobei als Dotierstoff für den ersten Leitungstyp (4) Phosphor oder Arsen eingesetzt wird.
  9. Verfahren nach einem der Ansprüche 1 bis 8, wobei als Dotierstoff für den komplementären Leitungstyp (7) Bor eingesetzt wird.
  10. Verfahren nach einem der Ansprüche 1 bis 9, wobei nach Fertigstellung der Halbleiterchipstrukturen für Leistungshalbleiterbauelemente auf dem Halbleiterwafer (16) das Halbleitersubstrat (17) gedünnt und in Halbleiterchips aufgetrennt wird.
DE102009010373.2A 2008-03-20 2009-02-26 Verfahren zur Herstellung eines Halbleiterbauelements mit einem Halbleiterkörper Active DE102009010373B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/052,019 US20090236680A1 (en) 2008-03-20 2008-03-20 Semiconductor device with a semiconductor body and method for its production
US12/052,019 2008-03-20

Publications (2)

Publication Number Publication Date
DE102009010373A1 DE102009010373A1 (de) 2009-11-05
DE102009010373B4 true DE102009010373B4 (de) 2016-11-17

Family

ID=41088017

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102009010373.2A Active DE102009010373B4 (de) 2008-03-20 2009-02-26 Verfahren zur Herstellung eines Halbleiterbauelements mit einem Halbleiterkörper

Country Status (2)

Country Link
US (2) US20090236680A1 (de)
DE (1) DE102009010373B4 (de)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101904991B1 (ko) * 2011-05-25 2018-10-08 페어차일드코리아반도체 주식회사 슈퍼정션 반도체 소자 및 그 제조방법
CN103022123B (zh) * 2011-09-21 2015-10-14 上海华虹宏力半导体制造有限公司 超级结半导体器件及其制造方法
US8785306B2 (en) * 2011-09-27 2014-07-22 Alpha And Omega Semiconductor Incorporated Manufacturing methods for accurately aligned and self-balanced superjunction devices
US9647059B2 (en) 2011-09-27 2017-05-09 Alpha And Omega Semiconductor Incorporated Manufacturing methods for accurately aligned and self-balanced superjunction devices
US9583578B2 (en) * 2013-01-31 2017-02-28 Infineon Technologies Ag Semiconductor device including an edge area and method of manufacturing a semiconductor device
CN104009072A (zh) * 2013-02-25 2014-08-27 中国科学院微电子研究所 一种绝缘栅双极型晶体管及其制作方法
CN105225959B (zh) * 2014-07-01 2019-06-11 北大方正集团有限公司 沟槽型功率器件的制造方法和沟槽型功率器件
US9564515B2 (en) 2014-07-28 2017-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having super junction structure and method for manufacturing the same
CN112820628A (zh) * 2020-12-31 2021-05-18 广州粤芯半导体技术有限公司 外延层的制备方法
CN114843192B (zh) * 2022-05-09 2023-01-06 瑶芯微电子科技(上海)有限公司 提高超结结构外延生长稳定性及半导体器件制备的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10132136C1 (de) * 2001-07-03 2003-02-13 Infineon Technologies Ag Halbleiterbauelement mit Ladungskompensationsstruktur sowie zugehöriges Herstellungsverfahren
US20030122222A1 (en) * 2001-12-27 2003-07-03 Hideki Okumura Semiconductor device having vertical metal insulator semiconductor transistor and method of manufacturing the same
DE102006004627B3 (de) * 2005-10-24 2007-04-12 Infineon Technologies Austria Ag Leistungshalbleiterbauelement mit Ladungskompensationsstruktur und Verfahren zur Herstellung desselben

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3988262B2 (ja) * 1998-07-24 2007-10-10 富士電機デバイステクノロジー株式会社 縦型超接合半導体素子およびその製造方法
EP1261036A3 (de) * 2001-05-25 2004-07-28 Kabushiki Kaisha Toshiba Leistungs-MOSFET-Halbleiteranordnung und Verfahren zu deren Herstellung
US8034643B2 (en) * 2003-09-19 2011-10-11 Tinggi Technologies Private Limited Method for fabrication of a semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10132136C1 (de) * 2001-07-03 2003-02-13 Infineon Technologies Ag Halbleiterbauelement mit Ladungskompensationsstruktur sowie zugehöriges Herstellungsverfahren
US20030122222A1 (en) * 2001-12-27 2003-07-03 Hideki Okumura Semiconductor device having vertical metal insulator semiconductor transistor and method of manufacturing the same
DE102006004627B3 (de) * 2005-10-24 2007-04-12 Infineon Technologies Austria Ag Leistungshalbleiterbauelement mit Ladungskompensationsstruktur und Verfahren zur Herstellung desselben

Also Published As

Publication number Publication date
US8569150B2 (en) 2013-10-29
US20110189839A1 (en) 2011-08-04
US20090236680A1 (en) 2009-09-24
DE102009010373A1 (de) 2009-11-05

Similar Documents

Publication Publication Date Title
DE102009010373B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit einem Halbleiterkörper
DE102008039845B4 (de) IGBT mit einem Halbleiterkörper
DE10052149B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE102007030755B3 (de) Halbleiterbauelement mit einem einen Graben aufweisenden Randabschluss und Verfahren zur Herstellung eines Randabschlusses
DE102006045441B4 (de) Verfahren zur Herstellung einer Halbleiterbauelementanordnung mit einer Trenchtransistorstruktur
DE102012105685B4 (de) Halbleiterbauelement mit Spannungskompensationsstruktur
DE10066412B4 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE102009038731B4 (de) Halbleiterbauelement mit Ladungsträgerkompensationsstruktur und Verfahren zur Herstellung eines Halbleiterbauelements
DE102014112810B4 (de) Super-Junction-Halbleiterbauelement und Verfahren zur Herstellung desselben
DE19931324A1 (de) Siliciumcarbid-Mos-Halbleiter-Bauelement und Verfahren zu seiner Herstellung
EP1039548A2 (de) Durch Feldeffekt steuerbares Halbleiterbauelement
DE102005035029A1 (de) Halbleiterbauteil und Verfahren zu seiner Herstellung
DE112012000755T5 (de) Siliciumcarbid-Halbleitervorrichtung und Verfahren zu deren Fertigung
DE102009002813B4 (de) Verfahren zur Herstellung eines Transistorbauelements mit einer Feldplatte
DE102012217031A1 (de) Halbleiterbauelement und herstellungsverfahren dafür
DE102009029643B4 (de) MOS-Transistor mit erhöhter Gate-Drain-Kapazität und Verfahren zur Herstellung
EP3970195A1 (de) Verfahren zur herstellung von halbleiterbauelementen und halbleiterbauelement
DE102005048447B4 (de) Halbleiterleistungsbauelement mit Ladungskompensationsstruktur und Verfahren zur Herstellung desselben
DE102006007096B4 (de) MOSFET mit Kompensationsstruktur und Randabschluss sowie Verfahren zu dessen Herstellung
DE112018007354T5 (de) Siliciumcarbid-halbleitereinheit und herstellungsverfahren für dieselbe
DE102004009521B4 (de) Hochvolt-PMOS-Transistor, Maske zur Herstellung einer Wanne und Verfahren zur Herstellung eines Hochvolt-PMOS-Transistors
DE112018008195T5 (de) Siliciumcarbid-halbleitereinheit und verfahren zur herstellung derselben
DE102011079768A1 (de) Halbleiterbauelement mit Driftgebieten und Kompensationsgebieten
EP0973205A2 (de) Hochspannungs-MOS-Transistor
DE19942679C1 (de) Verfahren zum Herstellen eines hochvolttauglichen Randabschlusses bei einem nach dem Prinzip der lateralen Ladungskompensation vorgefertigten Grundmaterialwafer

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R082 Change of representative

Representative=s name: WESTPHAL, MUSSGNUG & PARTNER PATENTANWAELTE MI, DE

R082 Change of representative
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0029060000

Ipc: H01L0021336000

R020 Patent grant now final
R082 Change of representative