DE102007014363B4 - Halbleitermodul und Verfahren zu dessen Herstellung - Google Patents
Halbleitermodul und Verfahren zu dessen Herstellung Download PDFInfo
- Publication number
- DE102007014363B4 DE102007014363B4 DE102007014363A DE102007014363A DE102007014363B4 DE 102007014363 B4 DE102007014363 B4 DE 102007014363B4 DE 102007014363 A DE102007014363 A DE 102007014363A DE 102007014363 A DE102007014363 A DE 102007014363A DE 102007014363 B4 DE102007014363 B4 DE 102007014363B4
- Authority
- DE
- Germany
- Prior art keywords
- spacer structure
- module
- semiconductor chip
- conductive layer
- electrically conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/06102—Disposition the bonding areas being at different heights
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/1401—Structure
- H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/2401—Structure
- H01L2224/24011—Deposited, e.g. MCM-D type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/76—Apparatus for connecting with build-up interconnects
- H01L2224/7615—Means for depositing
- H01L2224/76151—Means for direct writing
- H01L2224/76155—Jetting means, e.g. ink jet
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
- H01L2224/821—Forming a build-up interconnect
- H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
- H01L2224/82102—Forming a build-up interconnect by additive methods, e.g. direct writing using jetting, e.g. ink jet
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/146—Mixed devices
- H01L2924/1461—MEMS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19042—Component type being an inductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19043—Component type being a resistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
Modul, aufweisend: einen Halbleiterchip, wobei der Halbleiterchip einen funktionalen Bereich aufweist, welcher bei Hochfrequenz arbeitet; eine elektrisch leitende Schicht, angeordnet über dem Halbleiterchip, wobei die elektrisch leitende Schicht einen Kondensator oder eine Spule aufweist; eine Abstandsstruktur, wobei der Abstand zwischen der elektrisch leitenden Schicht und dem Halbleiterchip in einem Bereich über der Abstandsstruktur größer als in einem Bereich neben der Abstandsstruktur ist und wobei die Abstandsstruktur zwischen dem funktionalen Bereich und dem Kondensator oder der Spule angeordnet ist; und eine lateral an den Halbleiterchip angrenzende Vergussmasse, wobei sich die elektrisch leitende Schicht über den Halbleiterchip und über die Vergussmasse erstreckt und die Abstandsstruktur zumindest teilweise über der Vergussmasse angeordnet ist.
Description
- Die Erfindung bezieht sich auf ein Halbleitermodul und ein Verfahren zu dessen Herstellung.
- Halbleitermodule umfassen einen oder mehrere Halbleiterchips mit internen Strukturen, welche aktive und möglicherweise passive Komponenten enthalten. Solche Halbleitermodule können ferner Komponenten extern zu dem/den Halbleiterchips umfassen. Während des Betriebs des Halbleitermoduls können elektromagnetische Wechselwirkungen zwischen den internen Komponenten des/der Halbleiterchips und den externen Komponenten auftreten. Solche Wechselwirkungen können zu einer Verringerung der Leistung des Halbleitermoduls führen.
- Die Druckschrift
US 2004/0104754 A1 - Die Druckschriften
US 2004/0262758 A1 US 6 433 427 B1 undUS 6 897 568 B2 offenbaren jeweils ein Halbleitersubstrat, über dem eine elastische Struktur und elektrische Leitungen angeordnet sind. - Die Druckschrift
US 2005/0017346 A1 - Die Druckschrift
WO 2005/055310 A2 - Aspekte der Erfindung werden in der folgenden ausführlichen Beschreibung von Ausführungsformen beispielhaft verdeutlicht, wenn sie in Verbindung mit den beigefügten Figuren gelesen werden, worin:
-
1 eine Querschnittansicht eines nicht erfindungsgemäßen ersten Moduls zeigt; -
2 eine Querschnittansicht eines nicht erfindungsgemäßen zweiten Moduls zeigt; -
3 eine Draufsicht eines Teils des nicht erfindungsgemäßen zweiten Moduls zeigt; -
4 eine Querschnittansicht eines nicht erfindungsgemäßen dritten Moduls zeigt; -
5 eine Querschnittansicht eines nicht erfindungsgemäßen vierten Moduls zeigt; -
5 eine Querschnittansicht eines erfindungsgemäßen fünften Moduls zeigt; und -
7 eine Draufsicht des erfindungsgemäßen fünften Moduls zeigt. - Im Folgenden beschriebene Module umfassen einen oder mehrere Halbleiterchips. Der Halbleiterchip kann eine integrierte Schaltung umfassen, welche aktive Halbleiterbauelemente umfasst und zusätzlich passive Komponenten umfassen kann. Beispielsweise kann der integrierte Schaltkreis ein analoger, digitaler oder Mischsignal-Schaltkreis sein und unterschiedliche Funktionen implementieren, darunter digitale Signalverarbeitung, Signalverstärkung, aktive Filterung, Demodulation, Mischen, Analog-zu-Digital-Umsetzung, Digital-zu-Analog-Umsetzung, etc. Der integrierte Schaltkreis kann Sensor- oder Aktorstrukturen realisieren, z. B. in Form eines MEMS (mikroelektromechanischen System) Bauelements. Der erfindungswesentliche Halbleiterchip weist funktionale Bereiche auf, welche bei Hochfrequenz arbeiten.
- Hierin beschriebene Module umfassen ferner eine über dem Halbleiterchip angeordnete leitende Schicht. Die leitende Schicht kann für eine elektrische Verbindung zwischen dem Halbleiterchip und möglichen externen Anwendungen verwendet werden. Mögliche leitende Schichten können beispielsweise eindimensionale leitende Leitungen umfassen. Anwendbare Materialien für die Fertigung der leitenden Schicht sind z. B. Metalle, Metallegierungen oder organische Leiter.
- Hierin beschriebene Module umfassen ferner eine Abstandsstruktur, welche angeordnet ist, um die leitende Schicht vom Halbleiterchip wegzulenken. Die Abstandsstruktur kann aus einem beliebigen nicht leitenden Material hergestellt sein, z. B. einem anorganischen oder organischen dielektrischen Material, wie Polyimide oder einem dielektrischen Material mit einem vorzugsweise niedrigen Wert seiner dielektrischen Konstanten (low-k Material). Andere Möglichkeiten sind Druck- oder Fotolackmaterialien. Darüber hinaus kann die Abstandsstruktur von beliebiger Gestalt oder geometrischer Form sein und dabei jeden gewünschten Bereich des Halbleiterchips bedecken. Die Abstandsstruktur kann den Halbleiterchip oder die leitende Schicht direkt kontaktieren oder nicht.
- Hierin beschriebene Module können ferner eine oder mehrere dielektrische Schichten umfassen, welche aus vielen organischen oder anorganischen dielektrischen Materialien hergestellt sein können. Die dielektrischen Materialien können einen niedrigen Wert ihrer dielektrischen Konstante haben. Die dielektrischen Schichten können zusammengesetzte Strukturen sein, welche aus mehreren Materialien hergestellt sind.
- Hierin beschriebene erfindungswesentliche Module weisen ferner eine Vergussmasse auf, welche lateral an den Halbleiterchip angrenzen oder in welche der Halbleiterchip einbettet ist. Die Vergussmasse kann beispielsweise aus einem thermoplastischen Harz oder einem duroplastischen Kunststoff, beispielsweise Epoxidharz hergestellt sein.
- Im Folgenden sind identische oder entsprechende Teile der Zeichnungen mit gleichen Bezugszeichen gekennzeichnet.
1 zeigt eine Schnittansicht eines eine nicht erfindungsgemäßen Moduls100 . Das nicht erfindungsgemäße Modul100 umfasst einen Halbleiterchip1 , eine auf dem Halbleiterchip1 angeordnete Abstandsstruktur2 und eine leitende Schicht3 , welche sowohl auf dem Halbleiterchip1 , als auch auf der Abstandsstruktur2 angeordnet ist. Aufgrund der zwischen dem Halbleiterchip1 und der leitenden Schicht3 angeordneten Abstandsstruktur2 , wird die leitende Schicht3 vom Halbleiterchip1 weggelenkt. - In
1 sind interne Strukturen des Halbleiterchips1 nicht gezeigt. Es ist einem Fachmann jedoch bekannt, dass Halbleiterchips passive Komponenten (wie beispielsweise Spulen (Induktoren), Widerstände oder Kondensatoren) und aktive Komponenten (wie beispielsweise Transistoren oder Operationsverstärker) umfassen können. Diese Komponenten sind in einem Bereich des Halbleiterchips1 enthalten, welcher üblicherweise als aktiver Bereich bezeichnet wird. - Die leitende Schicht
3 kann beispielsweise die Funktion einer Umverdrahtungsschicht haben, d. h. eine Schicht, welche eine elektrische Verbindung zwischen dem Halbleiterchip1 und möglichen externen Anwendungen zur Verfügung stellt, welche ebenfalls nicht explizit in der1 gezeigt sind. Die leitende Schicht kann passive Komponenten (wie Spulen, Widerstände oder Kondensatoren) enthalten. Diese passiven Komponenten können in die leitende Schicht3 eingebettet sein, beispielsweise kann eine Spule durch eine spiralförmige leitende Leitung realisiert sein. Solche „embedded passives” können beispielsweise durch Dünnfilm-Technologie hergestellt werden (z. B. unter Verwendung von Sputtern und/oder Plattieren (Plating)). - Während des Betriebs des Moduls
100 können elektromagnetische Kopplungen zwischen den aktiven und/oder passiven Komponenten des aktiven Bereichs des Halbleiterchips1 und den passiven Komponenten der leitenden Schicht3 auftreten. Für den Fall, dass der Halbleiterchip1 funktionale Bereiche umfasst, welche bei Hochfrequenz arbeiten, können auch Kopplungen zwischen aktiven und/oder passiven Elementen und hochfrequenzempfindlichen leitenden Leitungen in der leitenden Schicht3 auftreten. Kopplungen können ein Übersprechen von elektrischen Signalen zwischen unterschiedlichen Komponenten verursachen. - Solch eine Kopplung kann die Leistung der beteiligten Komponenten verringern, was wiederum zu einer Verringerung der Gesamtleistung des Moduls
100 führen kann. Im Allgemeinen kann die Kopplung die charakteristischen Betriebsparameter des Moduls100 auf eine Weise verändern, die nicht vom Entwickler erwünscht ist. Wenn eine leitende Schicht3 bei einem Abstand von 8 μm über eine im Halbleiterchip1 enthaltene eingebettete Spule geführt wird, verringert sich die Induktivität einer Spule des Halbleiterchips1 von 10 nH auf 6,5 nH. Darüber hinaus wird die Resonanzfrequenz verschoben und der Qualitätsfaktor wird von etwa 15 auf etwa 7 verringert. Man beachte, dass solche Effekte sowohl für Komponenten im Halbleiterchip1 , als auch für Komponenten in der leitenden Schicht3 auftreten können. Die Kopplung kann zwischen aktiven und passiven Komponenten, aber auch zwischen Komponenten des gleichen Typs, d. h. den Kombinationen passiv-passiv oder aktiv-aktiv auftreten. - Eine Möglichkeit solche Kopplungseffekte zu umgehen besteht darin, zu vermeiden, dass sich kritische Bereiche im Halbleiterchip
1 und der leitenden Schicht3 treffen, d. h. einen Überlapp beteiligter Komponenten zu vermeiden. Da kritische Bereiche des Halbleiterchips1 und der leitenden Schicht3 typischerweise nicht die gesamte Halbleiterchipfläche belegen, kann es möglich sein, Kopplungseffekte durch die Wahl eines geeigneten geometrischen Designs der leitenden Schicht3 , welches sicherstellt, dass dieselbe nicht über kritische Bereiche des Halbleiterchips1 verläuft oder durch ein Ändern des Designs des Halbleiterchips1 zu vermeiden, oder zu vermindern. Diese Ansätze sind jedoch teuer, da sie die benötigte Rohchipfläche erhöhen und ferner durch Designbeschränkungen begrenzt sein können. - Gemäß
1 wird aufgrund der zwischen dem Halbleiterchip1 und der leitenden Schicht3 angeordneten Abstandsstruktur2 der Abstand zwischen dem Halbleiterchip1 und der leitenden Schicht3 an relevanten Stellen erhöht. Dabei wird die Kopplung zwischen internen Halbleiterchipkomponenten und Komponenten extern zum Halbleiterchip und ihre unerwünschten Effekte auf die Performance des Moduls100 verringert. Dies erlaubt es, die leitende Schicht3 direkt über kritische Bereiche im Halbleiterchip1 zu führen, d. h. erlaubt es, diese ansonsten „verbotenen” Chipbereiche für Zwecke der Signalführung mittels der leitenden Schicht3 oder für den Zweck, eine oder mehrere passive Komponenten im erhöhten Bereich der leitenden Schicht3 zu implementieren, zu nutzen. - Die Schnittansicht des nicht erfindungsgemäßen Moduls
100 in1 zeigt nur eine einzige Abstandsstruktur2 . Es ist jedoch selbstverständlich, dass weitere Abstandsstrukturen, welche in Übereinstimmung mit der Abstandsstruktur2 gestaltet sind zur Verfügung gestellt werden. Die Anzahl der Abstandsstrukturen, ihre Form und ihre Abmessungen in jeder räumlichen Richtung können von der Gestaltung des aktiven Bereichs des Halbleiterchips1 und/oder der Gestaltung der leitenden Schicht3 , d. h. den Stellen ihrer jeweiligen kritischen Bereiche abhängen. Es ist auch selbstverständlich, dass das nicht erfindungsgemäße Modul100 eine Mehrzahl von über- oder untereinander angeordneten leitenden Schichten umfassen kann. Jede dieser leitenden Schichten kann passive Komponenten umfassen. Die Abstandsstruktur kann zwischen zwei verschiedenen leitenden Schichten angeordnet sein, wobei Kopplungen zwischen der erhöhten leitenden Schicht und dem Halbleiterchip, als auch zwischen der erhöhten leitenden Schicht und der darunter liegenden leitenden Schicht verringert werden. - Die Höhe der Abstandsstruktur
2 kann mindestens 5 μm, speziell mindestens 8 μm und noch spezieller mindestens 12 μm sein. Im Hinblick auf die Kopplungsstärke kommt diese Höhe zur herkömmlichen (d. h. ohne Abstandsstruktur2 ) Entfernung zwischen der leitenden Schicht3 und internen passiven oder aktiven Komponenten des Halbleiterchips3 hinzu, welche typischerweise ungefähr 8 μm ist. Die lateralen Abmessungen der Abstandsstruktur2 können so gewählt werden, dass die Abstandsstruktur2 einen kritischen Bereich des Halbleiterchips1 vollständig bedeckt, z. B. einen funktionalen Bereich, welcher bei Hochfrequenz arbeitet. Somit können die lateralen Abmessungen der Abstandsstruktur2 gleich oder kleiner als 700 μm sein, spezieller gleich oder kleiner als 500 μm und noch spezieller gleich oder kleiner als 300 μm. Für den Fall eines Halbleiterchips mit einem länglicheren kritischen Bereich kann eine der entsprechenden lateralen Abmessungen der Abstandsstruktur2 die oben erwähnten Werte überschreiten. Die Kopplung kann ferner dadurch verringert werden, dass die Abstandsstruktur2 aus einem dielektrischen Material mit einer niedrigen dielektrischen Konstante hergestellt ist. Werte der dielektrischen Konstante können kleiner als 4,0 und spezieller kleiner als 2,5 sein. - Die leitende Schicht
3 kann eine oder mehrere leitende Leitungen umfassen, welche über die Abstandsstruktur2 geführt sind. Aufgrund der Abstandsstruktur2 werden die leitenden Leitungen vom Halbleiterchip1 weggelenkt, so dass der Abstand zwischen dem Halbleiterchip1 und den Leitungen lokal vergrößert wird. Die Abstandsstruktur2 kann abgerundete Kanten aufweisen. Somit ist die Krümmung der leitenden Leitungen (oder allgemein der leitenden Schicht3 ) an den Übergängen zwischen dem Halbleiterchip1 und der Abstandsstruktur2 weich und das Risiko, die über besagte Übergänge geführten leitenden Leitungen zu beschädigen wird verringert. Es kann ferner vorteilhaft sein, wenn die leitenden Leitungen (oder allgemein die leitende Schicht3 ) vom Halbleiterchip1 in einem Neigungswinkel kleiner als 90 Grad, vorzugsweise in einem Neigungswinkel kleiner als 70 Grad weggelenkt werden. In diesem Fall kann die Abstandsstruktur2 die Querschnittform eines Trapezes haben. - Während der Herstellung oder des Betriebs des Moduls
100 kann sich dasselbe ausdehnen oder zusammenziehen (beispielsweise aufgrund von Temperaturänderungen). Dies kann zu lateralen Kräften führen, welche auf leitende Leitungen oder auf die leitende Schicht wirken, welche über den Halbleiterchip1 und die Abstandsstruktur2 geführt sind. Dies führt zu einer Gefahr, dass die leitenden Leitungen auseinander gerissen werden, welches dadurch verhindert (oder minimiert) werden kann, die leitenden Leitungen derart anzuordnen, dass sie sich geradlinig über die Abstandsstruktur2 in eine Richtung auf den Mittelpunkt des Halbleiterchips1 erstrecken. In diesem Fall wirken nur longitudinale Kräfte auf die leitenden Leitungen, während die lateralen Kräfte klein gehalten werden. - Die Abstandsstruktur
2 kann unter Verwendung verschiedener Techniken hergestellt werden. Ein erstes Verfahren sind Schablonendruckprozesse oder Siebdruckprozesse. In diesen Prozessen wird eine/ein strukturierte Schablone oder Sieb über dem Halbleiterchip1 angeordnet, auf welcher/welchem die gewünschte Position und Form der Abstandsstruktur2 abgebildet ist, um Öffnungen auszubilden. In einem nächsten Schritt wird das Material aus welchem die Abstandsstruktur2 ausgebildet wird, durch die Öffnungen der Schablone (Sieb) gedrückt und über dem Halbleiterchip1 abgeschieden. Dann wird die Schablone (Sieb) entfernt, wobei die gewünschte Abstandsstruktur2 über dem Halbleiterchip1 zurückbleibt. Die Abstandsstruktur2 kann dann in einem Aushärtungsprozess aushärten. Unter Verwendung dieses Prozesses kann die Abstandsstruktur2 aus einem druckbaren Material, insbesondere Epoxidharz oder Silikon hergestellt sein. - Ein zweites Verfahren für die Herstellung der Abstandsstruktur
2 sind Dünnfilm-Technologieprozesse, welche gebräuchlich und dem Fachmann bekannt sind. In Dünnfilm-Technologieprozessen kann die Abstandsstruktur2 aus einem Fotolackmaterial hergestellt sein, welches durch fotolithographische Prozesse strukturiert wird. - Ein drittes Verfahren für die Herstellung der Abstandsstruktur
2 sind gebräuchliche Ink-Jet- oder Dispense-Prozesse. Dieser Prozess kann automatisch die oben erwähnten abgerundeten Kanten der Abstandsstruktur2 erzeugen und kann auch die oben erwähnten druckbaren Materialien verwenden. -
2 zeigt eine Schnittansicht eines zweiten nicht erfindungsgemäßen Moduls200 . Das nicht erfindungsgemäße Modul200 umfasst einen Halbleiterchip1 und veranschaulicht (im Gegensatz zum in1 gezeigten nicht erfindungsgemäßen Modul100 ) explizit eine interne aktive Struktur4 des Halbleiterchips1 . Die aktive Struktur4 umfasst eine passive und/oder aktive Komponenten enthaltende Schicht4a und eine dem Halbleiterchip interne leitende Schicht4b . Der schattierte Bereich4c der Schicht4a soll einen wie oben beschriebenen kritischen Bereich andeuten (beispielsweise einen funktionalen Bereich des Halbleiterchips1 , welcher bei Hochfrequenz arbeitet). Der Halbleiterchip1 kann eine integrierte Schaltung umfassen, welche aus den in der Schicht4a enthaltenen Komponenten geformt ist. Beispiele für diese Komponenten sind Spulen, Widerstände, Kondensatoren oder MOSFETs (Metal Oxide Semiconductor Field Effect Transistor). - Um die aktive Struktur
4 zu erzeugen, können die elektronischen Eigenschaften des Halbleiterchips1 dadurch verändert werden, ihn mit Fremdatomen zu dotieren. Die Fremdatome werden in den Halbleiterchip1 in verschiedenen Tiefen und mit verschiedenen Konzentrationen eingelagert. Gemäß der gewünschten Funktianalität des Halbleiterchips1 (beziehungsweise seiner integrierten Schaltung) werden die in der Schicht4a enthaltenen Komponenten dann elektrisch verbunden (beispielsweise unter Verwendung leitender Leitungen). Die entstehende leitende Schicht4b , welche besagte elektrische Verbindung bewirkt ist in der Technik als „Verbindungsschicht” („interconnect layer”) bekannt. Man beachte, dass diese Verbindungsschicht4b chipintern ist und von der in1 und2 gezeigten leitenden Schicht3 unterschieden werden muss. Typischerweise ist eine Vielzahl solcher Verbindungsschichten innerhalb des Halbleiterchips1 vorgesehen. - Das nicht erfindungsgemäße Modul
200 umfasst ferner eine Passivierungsschicht5 , welche beispielsweise aus einem anorganischen Material, z. B. Siliziumnitrid oder Siliziumoxid hergestellt sein kann. Die Passivierungsschicht5 ist immer noch Teil des Halbleiterchips1 . Eingebettete Kontaktfelder6 werden innerhalb dieser Passivierungsschicht5 bereitgestellt und sind elektrisch mit der aktiven Struktur4 verbunden. Die Kontaktfelder6 können beispielsweise aus kleinen Aluminium- oder Kupferplättchen hergestellt sein. - Das nicht erfindungsgemäße Modul
200 umfasst ferner eine erste chipexterne dielektrische Schicht7 , welche über dem Halbleiterchip1 , d. h. über der Passivierungsschicht5 abgeschieden ist. Die dielektrische Schicht7 kann aus einem dielektrischen Material (vorzugsweise mit einer kleinen dielektrischen Konstante) hergestellt sein und kann beispielsweise durch Abscheiden aus der Gasphase, Laminierung oder Dünnfilm-Technologie hergestellt und strukturiert sein. Die dielektrische Schicht7 ist an den Positionen der Kontaktfelder6 geöffnet. Der zugehörige Öffnungsprozess kann beispielsweise mit einem fotolithographischen Prozess oder einem Ätzprozess durchgeführt werden. - Im Allgemeinen stimmen die Stellen und die räumlichen Abmessungen der Kontaktfelder
6 nicht notwendigerweise mit den elektrischen Kontakten externer Anwendungen (z. B. eine nicht in der2 gezeigte Platine), mit welchen das nicht erfindungsgemäße Modul200 verbunden wird überein. Um diese Verbindung bereitzustellen, wird eine leitende Schicht3 über der dielektrischen Schicht7 angeordnet. Die leitende Schicht3 wird üblicherweise als „Umverdrahtungsschicht” („redistribution layer”) bezeichnet. Die elektrische Verbindung zu einer externen Anwendung kann dann durch ein Kontaktelement8 realisiert werden. Das Kontaktelement8 kann beispielsweise aus einem Lotmaterial in Form einer Kugel hergestellt sein. - Das nicht erfindungsgemäße Modul
200 umfasst ferner eine über der ersten dielektrischen Schicht7 angeordnete Abstandsstruktur2 . Man beachte, dass die Abstandsstruktur2 zwischen der ersten dielektrischen Schicht7 und der leitenden Schicht3 angeordnet ist, woraus sich ein Weglenken der leitenden Schicht3 vom Halbleiterchip1 und seiner aktiven Struktur ergibt. Der Abstand zwischen dem schattierten kritischen Bereich4c in der Schicht4a und der leitenden Schicht3 wird dabei lokal vergrößert. Die leitende Schicht3 über der Abstandsstruktur2 (d. h. innerhalb der Abgrenzung der Abstandsstruktur2 angeordnet) kann eingebettete passive Komponenten wie Spulen, Widerstände oder Kondensatoren umfassen. - Die Reihenfolge der ersten dielektrischen Schicht
7 und der Abstandsstruktur2 kann vertauscht werden. Spezieller kann die Abstandsstruktur2 direkt auf dem Halbleiterchip1 abgeschieden werden und kann somit zwischen dem Halbleiterchip1 und den Dünnfilmschichten7 ,3 angeordnet sein. Auch in diesem Fall wird die leitende Schicht3 vom Halbleiterchip1 weggelenkt und Kopplungseffekte werden verringert. Folglich kann die zeitliche Abfolge der zwei Schritte Ausbilden der Abstandsstruktur2 und Abscheiden der ersten dielektrischen Schicht7 im Allgemeinen beliebig sein. - In einigen Fällen sollte der Schritt des Abscheidens der ersten dielektrischen Schicht
7 und der Schritt des Ausbildens der Abstandsstruktur2 jedoch in einer bestimmten Reihenfolge durchgeführt werden. Wenn beispielsweise die erste dielektrische Schicht7 in einem Schleuderprozess abgeschieden wird, wird das verwendete dielektrische Material in einem zentrifugalen Prozess radial über den Halbleiterchip1 verteilt. Ware die Abstandsstruktur2 vor diesem zentrifugalen Prozess ausgebildet worden, würde dies zu hinter der Abstandsstruktur2 lokalisierten „blinden Bereichen” führen, d. h. Bereiche über welche die erste dielektrische Schicht7 nicht verteilt werden kann. Somit sollte, falls ein Schleuderprozess verwendet wird, um die erste dielektrische Schicht7 abzulagern, die Abstandsstruktur2 hinterher ausgebildet werden. Man beachte, dass es mehrere Prozesse für das Abscheiden der dielektrischen Schicht7 , dem Ausbilden der Abstandsstruktur2 und Kombinationen davon gibt. - Eine zweite dielektrische Schicht
9 ist über der leitenden Schicht3 und/oder der Abstandsstruktur2 und/oder der ersten dielektrischen Schicht7 angeordnet. Die zweite dielektrische Schicht9 kann beispielsweise eine Lotstopschicht sein, welche dazu verwendet wird zu verhindern, dass das (noch nicht gehärtete) Kontaktelement8 über andere Elemente des nicht erfindungsgemäßen Moduls200 fließt. Die zweite dielektrische Schicht9 kann die gleichen Eigenschaften wie die oben beschriebene erste dielektrische Schicht7 haben. -
3 zeigt eine Draufsicht eines Bereichs300 des in der2 gezeigten nicht erfindungsgemäßen Moduls200 . Der Bereich300 umfasst die über dem Halbleiterchip1 (nicht gezeigt aufgrund der gewählten Ansicht) angeordnete erste dielektrische Schicht7 , die leitende Schicht3 und die Abstandsstruktur2 . Die leitende Schicht3 ist über der ersten dielektrischen Schicht7 und der Abstandsstruktur2 angeordnet. In3 ist die leitende Schicht3 als leitende Leitung ausgeführt, welche über die erste dielektrische Schicht7 geführt wird und die Abstandsstruktur2 hinaufsteigt. Auf der Abstandsstruktur2 realisieren die leitenden Leitungen eine passive Komponente. Hier verläuft die leitende Leitung kreisförmig in mehreren Windungen, wodurch sich eine spiralförmige Spule ergibt. -
4 zeigt eine Schnittansicht eines nicht erfindungsgemäßen dritten Moduls400 , wobei besagtes nicht erfindungsgemäßes Modul400 größtenteils ähnlich zu dem in der2 gezeigten nicht erfindungsgemäßen Modul200 ist. Im Gegensatz zum nicht erfindungsgemäßes Modul200 ist die leitende Schicht3 auf der rechten Seite des Moduls400 geöffnet, um die Möglichkeit einer elektrischen Verbindung zwischen der leitenden Schicht3 und einem weiteren Kontaktelement10 bereitzustellen. Die leitende Schicht3 kann eine eingebettete passive Komponente umfassen und dementsprechend kann das Kontaktelement10 direkt die leitende Schicht3 und/oder die darin enthaltene passive Komponente kontaktieren. Das Kontaktelement10 kann dann auch mit einer möglichen externen Anwendung verbunden werden. Die erwähnte in der leitenden Schicht3 enthaltene passive Komponente kann beispielsweise eine Spule von der in der3 gezeigten Art oder jedes andere passive Element sein. -
5 zeigt eine Schnittansicht eines nicht erfindungsgemäßen fünften Moduls500 . Das nicht erfindungsgemäße Modul500 umfasst einen Halbleiterchip1 und eine über demselben angeordnete erste dielektrische Schicht7 . Über der ersten dielektrischen Schicht7 ist eine erste Abstandsstruktur2a angeordnet, welche auf ihrer linken und rechten Seite jeweils durch eine erste und eine zweite leitende Schicht3a und3b bedeckt ist. Die erste und zweite leitende Schicht3a und3b bedecken auch die erste dielektrische Schicht7 und können ferner mit Kontaktfeldern (nicht explizit in der5 gezeigt) verbunden sein. Eine zweite Abstandsstruktur2b ist über der ersten Abstandsstruktur2a ausgebildet und bedeckt teilweise die erste leitende Schicht3a . Die zweite Abstandsstruktur2b selbst ist von der zweiten leitenden Schicht3b bedeckt. Eine dritte Abstandsstruktur2c ist über der ersten leitenden Schicht3a angeordnet. Die dritte Abstandsstruktur2c ist von einer dritten leitenden Schicht3c bedeckt. Auf den Abstandsstrukturen2b und2c können die leitenden Schichten3b und3c passive Komponenten umfassen oder erzeugen. Ein spezifisches Beispiel ist eine Spule, welche durch eine oder mehrere Windungen einer Wicklung ausgeführt ist. In5 stellt der obere Teil der leitenden Schicht3b und der leitenden Schicht3c Windungen einer Wicklung (Spule) dar und die leitende Schicht3a und der untere Teil der leitenden Schicht3b stellen Anschlüsse der Wicklung dar. Diese passiven Komponenten können durch externe Kontaktelemente kontaktiert werden, beispielsweise das in der4 gezeigte Kontaktelement10 , wobei eine elektrische Verbindung zwischen der passiven Komponente und einer möglichen externen Anwendung bereitgestellt wird. - Aufgrund der Ausbildung von mehr als einer Abstandsstruktur kann die sich ergebende Gesamtabstandsstruktur (d. h. die Gesamtheit der drei Abstandsstrukturen
2a ,2b und2c ) ausgestaltet sein, eine Deckfläche zu haben, welche durch Bereiche von mindestens zwei verschiedenen Höhen festgelegt ist. Wie in der5 gezeigte Gesamtabstandsstrukturen können auch durch eine senkrechte Spaltung von oder Grabenerzeugung in einer einzelnen Abstandsstruktur realisiert werden. Aufgrund der Verwendung mehrerer Abstandsstrukturen und mehrerer leitender Schichten stellt das Modul500 eine lokale Abschirmung und die Möglichkeit einer Mehrschichtenumverdrahtung bereit. -
6 zeigt eine Schnittansicht eines eine Ausführungsform der Erfindung darstellenden sechsten Moduls600 , in welcher die interne Struktur des Halbleiterchips1 nicht explizit gezeigt ist. Im Gegensatz zu den Modulen200 oder400 ist der in Modul600 enthaltene Halbleiterchip1 in eine Vergussmasse11 eingebettet. Das Einbetten wurde derart ausgeführt, dass die Oberfläche des Halbleiterchips1 , über welcher die erste dielektrische Schicht7 und die leitende Schicht3 angeordnet sind nicht durch die Vergussmasse11 bedeckt sind. Die gemeinsame Gesamtoberfläche des Halbleiterchips1 und der Vergussmasse11 bilden eine gemeinsame Ebene, auf welcher die dielektrische Schicht7 abgeschieden ist. Die Vergussmasse11 kann aus verschiedenen Materialien wie Kunststoffen hergestellt sein und kann beliebige geometrische Formen, insbesondere die Form einer Scheibe haben. - Ermöglicht durch die Anwendung der Vergussmasse
11 erstrecken sich die erste und zweite dielektrische Schicht7 und9 sowie die leitende Schicht7 über die Oberfläche des Halbleiterchips1 hinweg. Deshalb müssen die Kontaktelemente8 nicht direkt über dem Halbleiterchip1 angeordnet sein, sondern erstrecken sich über eine größere Fläche. Aufgrund der Vergrößerung der Oberfläche durch die Vergussmasse11 können die Kontaktelemente8 mit einem größeren Abstand untereinander angeordnet sein, im Vergleich zu den Kontaktelementen8 , welche in den in der2 und4 gezeigten Modulen200 und400 enthalten sind. Ferner kann eine größere Menge Kontaktelemente8 auf der gemeinsamen Oberfläche des Halbleiterchips1 und der Vergussmasse11 bereitgestellt werden. Die Abstandsstruktur2 lenkt die leitende Schicht3 wieder vom Halbleiterchip1 weg. Man beachte, dass die Abstandsstruktur2 nicht nur direkt über dem Halbleiterchip1 angeordnet ist. Sie ist auch teilweise oder vollständig über der Vergussmasse11 , d. h. jenseits der Abgrenzung des Halbleiterchips1 angeordnet. - Das Einbetten des Halbleiterchips
1 in die Vergussmasse11 kann durch einen Formpressprozess realisiert werden. Während dieses Prozesses werden mindestens zwei Halbleiterchips1 mit ihrer aktiven Oberfläche (d. h. der die Kontaktfelder6 umfassenden Oberfläche) nach unten auf einer adhäsiven Schicht platziert. In einem nächsten Schritt wird die adhäsive Schicht zusammen mit den mindestens zwei Halbleiterchips1 auf dem flachen Boden eines Formelements platziert. Besagtes vergusselement ist auf seiner Oberseite durch einen runden Rand begrenzt, welcher von der Größe eines Wafers sein kann. Danach wird die zähflüssige Vergussmasse11 über die adhäsive Schicht und die mindestens zwei Halbleiterchips1 geschüttet. Ein Stempelelement (vorzugsweise von derselben Größe wie das Vergusselement) wird dann auf die immer noch zähflüssige Vergussmasse11 gedrückt, so dass dieselbe lateral über die mindestens zwei Halbleiterchips1 und die adhäsive Schicht verteilt wird. Dieser Schritt wird fortgesetzt, bis beide von ihnen bedeckt sind und das ganze Formelement mit der Vergussmasse11 gefüllt ist. Nach einem Aushärten der Vergussmasse11 wird der erzeugte vergossene Teil („großes Modul”), welcher die mindestens zwei Halbleiterchips umfasst, aus dem Formelement genommen und die adhäsive Schicht entfernt. Man beachte, dass die Dicke des Moduls600 durch einfaches Wählen der Menge der in das Formelement geschütteten Vergussmasse gesteuert werden kann. Typische Werte für die Dicke eines in der6 gezeigten erfindungsgemäßen Moduls liegen im Bereich von 400 μm bis 1000 μm. - Nächste Schritte in der Herstellung des erfindungsgemäßen Moduls
600 sind (unter möglichen anderen Schritten): Abscheiden der ersten dielektrischen Schicht7 , Abscheiden der leitenden Schicht3 , Ausbilden der Abstandsstruktur2 und Abscheiden der zweiten dielektrischen Schicht9 . Die zeitliche Abfolge und Eigenschaften dieser weiteren Schritte wurden zuvor beschrieben. In einem letzten Schritt kann das die mindestens zwei Halbleiterchips1 umfassende Modul in mehrere Module vereinzelt werden, welche einen oder mehrere Halbleiterchips1 umfassen. -
7 ist eine Draufsicht des erfindungsgemäßen Moduls600 . Folglich stellt die vorangehende6 eine Schnittansicht der7 entlang der Linie A-A' dar. Das Modul600 veranschaulicht nur einen kritischen von einer Abstandsstruktur2 bedeckten Bereich. Man beachte jedoch, dass mehrere kritische Bereiche und mehrere Abstandsstrukturen möglich sind.7 zeigt ferner einige zusätzliche Kontaktelemente8 , welche in der6 nicht sichtbar sind.
Claims (43)
- Modul, aufweisend: einen Halbleiterchip, wobei der Halbleiterchip einen funktionalen Bereich aufweist, welcher bei Hochfrequenz arbeitet; eine elektrisch leitende Schicht, angeordnet über dem Halbleiterchip, wobei die elektrisch leitende Schicht einen Kondensator oder eine Spule aufweist; eine Abstandsstruktur, wobei der Abstand zwischen der elektrisch leitenden Schicht und dem Halbleiterchip in einem Bereich über der Abstandsstruktur größer als in einem Bereich neben der Abstandsstruktur ist und wobei die Abstandsstruktur zwischen dem funktionalen Bereich und dem Kondensator oder der Spule angeordnet ist; und eine lateral an den Halbleiterchip angrenzende Vergussmasse, wobei sich die elektrisch leitende Schicht über den Halbleiterchip und über die Vergussmasse erstreckt und die Abstandsstruktur zumindest teilweise über der Vergussmasse angeordnet ist.
- Modul nach Anspruch 1, worin der Halbleiterchip eine integrierte Schaltung aufweist.
- Modul nach Anspruch 2, worin die elektrisch leitende Schicht elektrisch an die integrierte Schaltung gekoppelt ist.
- Modul nach Anspruch 1, worin das Modul eine erste dielektrische Schicht zwischen dem Halbleiterchip und der elektrisch leitenden Schicht aufweist.
- Modul nach Anspruch 4, worin die Abstandsstruktur zwischen dem Halbleiterchip und der ersten dielektrischen Schicht angeordnet ist.
- Modul nach Anspruch 4, worin die Abstandsstruktur zwischen der ersten dielektrischen Schicht und der elektrisch leitenden Schicht angeordnet ist.
- Modul nach Anspruch 1, ferner aufweisend eine unter der elektrisch leitenden Schicht angeordnete andere elektrisch leitende Schicht, worin die Abstandsstruktur zwischen der elektrisch leitenden Schicht und der anderen elektrisch leitenden Schicht angeordnet ist.
- Modul nach Anspruch 1, worin die Höhe der Abstandsstruktur mindestens 5 um ist.
- Modul nach Anspruch 1, worin die Höhe der Abstandsstruktur mindestens 8 μm ist.
- Modul nach Anspruch 1, worin die Höhe der Abstandsstruktur mindestens 12 μm ist.
- Modul nach Anspruch 1, worin die Abstandsstruktur ein dielektrisches Material mit einer dielektrischen Konstante von weniger als 4,0 aufweist.
- Modul nach Anspruch 1, worin die Abstandsstruktur ein dielektrisches Material mit einer dielektrischen Konstante von weniger als 2,5 aufweist.
- Modul nach Anspruch 1, worin eine laterale Abmessung der Abstandsstruktur gleich oder kleiner als 700 μm ist.
- Modul nach Anspruch 1, worin eine laterale Abmessung der Abstandsstruktur gleich oder kleiner als 500 µm ist.
- Modul nach Anspruch 1, worin eine laterale Abmessung der Abstandsstruktur gleich oder kleiner 300 μm ist.
- Modul nach Anspruch 1, worin die Abmessung des Bereichs über der Abstandsstruktur der Abmessung eines Bereichs des Halbleiterchips entspricht, welcher von der elektrisch leitenden Schicht entkoppelt werden soll.
- Modul nach Anspruch 1, worin eine maximale laterale Abmessung der Abstandsstruktur gleich oder kleiner als 700 μm ist.
- Modul nach Anspruch 1, worin eine maximale laterale Abmessung der Abstandsstruktur gleich oder kleiner als 500 μm ist.
- Modul nach Anspruch 1, worin eine maximale laterale Abmessung der Abstandsstruktur gleich oder kleiner 300 μm ist.
- Modul nach Anspruch 1, worin die elektrisch leitende Schicht in einem Winkel von weniger als 90 Grad von dem Halbleiterchip weggelenkt wird.
- Modul nach Anspruch 1, worin die elektrisch leitende Schicht in einem Winkel von weniger als 70 Grad von dem Halbleiterchip weggelenkt wird.
- Modul nach Anspruch 1, worin die elektrisch leitende Schicht eine oder mehrere elektrisch leitende Leitungen aufweist, welche über die Abstandsstruktur geführt sind.
- Modul nach Anspruch 22, worin die eine oder mehreren elektrisch leitenden Leitungen vom Halbleiterchip weggelenkt werden und durch die Abstandsstruktur zum Halbleiterchip zurückgelenkt werden.
- Modul nach Anspruch 1, worin die Abstandsstruktur über dem funktionalen Bereich angeordnet ist.
- Modul nach Anspruch 1, worin die Abstandsstruktur ausgestaltet ist, abgerundete Kanten zu haben.
- Modul nach Anspruch 1, worin die Abstandsstruktur ausgestaltet ist, eine Deckfläche zu haben, welche durch Bereiche von mindestens zwei verschiedenen Höhen festgelegt ist.
- Modul nach Anspruch 1, worin die Abstandsstruktur aus einem druckbaren Material hergestellt ist.
- Modul nach Anspruch 1, worin die Abstandsstruktur aus einem Fotolackmaterial hergestellt ist.
- Modul nach Anspruch 1, worin die elektrisch leitende Schicht leitende Leitungen aufweist, welche sich geradlinig über die Abstandsstruktur in eine Richtung auf den Mittelpunkt des Halbleiterchips erstrecken.
- Modul nach Anspruch 1, worin eine zweite dielektrische Schicht auf der elektrisch leitenden Schicht angeordnet ist.
- Modul nach Anspruch 1, worin die elektrisch leitende Schicht eine elektrische Verbindung zwischen dem Halbleiterchip und einer externen Anwendung und/oder eine elektrische Verbindung zwischen mindestens einer über der Abstandsstruktur angeordneten passiven Komponente und einer externen Anwendung bereitstellt.
- Verfahren, aufweisend: Bereitstellen eines Halbleiterchips, wobei der Halbleiterchip einen funktionalen Bereich aufweist, welcher bei Hochfrequenz arbeitet; Ausbilden einer Abstandsstruktur über dem Halbleiterchip; Erzeugen einer elektrisch leitenden Schicht, welche einen Kondensator oder eine Spule aufweist, wobei der Abstand zwischen der elektrisch leitenden Schicht und dem Halbleiterchip in einem Bereich über der Abstandsstruktur größer als in einem Bereich neben der Abstandsstruktur ist und wobei die Abstandsstruktur zwischen dem funktionalen Bereich und dem Kondensator oder der Spule angeordnet ist; und Erzeugen einer lateral an den Halbleiterchip angrenzenden Vergussmasse, wobei sich die elektrisch leitende Schicht über den Halbleiterchip und über die Vergussmasse erstreckt und die Abstandsstruktur zumindest teilweise über der Vergussmasse angeordnet ist.
- Verfahren nach Anspruch 32, ferner aufweisend: Abscheiden einer ersten dielektrische Schicht.
- Verfahren nach Anspruch 33, worin das Ausbilden der Abstandsstruktur vor dem Abscheiden der ersten dielektrischen Schicht durchgeführt wird.
- Verfahren nach Anspruch 33, worin das Ausbilden der Abstandsstruktur nach dem Abscheiden der ersten dielektrischen Schicht und vor dem Erzeugen der elektrisch leitenden Schicht durchgeführt wird.
- Verfahren nach Anspruch 32, worin das Ausbilden der Abstandsstruktur aufweist: Abscheiden einer dielektrischen Schicht, und Strukturieren der dielektrischen Schicht, um die Abstandsstruktur zu erzeugen.
- Verfahren nach Anspruch 36, worin das Strukturieren durch einen fotolithographischen Strukturierungsprozess durchgeführt wird.
- Verfahren nach Anspruch 32, worin das Ausbilden der Abstandsstruktur aufweist: Abscheiden der Abstandsstruktur durch einen Druckprozess.
- Verfahren nach Anspruch 38, worin der Druckprozess ein Schablonendruckprozess oder ein Siebdruckprozess ist.
- Verfahren nach Anspruch 38, worin der Druckprozess ein Ink-Jet-Druckprozess ist.
- Verfahren nach Anspruch 32, ferner aufweisend: Strukturieren der elektrisch leitenden Schicht, um eine oder mehrere elektrisch leitende Leitungen oder einen Widerstand oder einen Kondensator oder eine Spule über der Abstandsstruktur zu erzeugen.
- Verfahren nach Anspruch 32, worin das Erzeugen der elektrisch leitenden Schicht aufweist: Abscheiden einer Metallschicht, und Strukturieren der Metallschicht durch einen fotolithographischen Prozess.
- Verfahren nach Anspruch 32, worin eine zweite dielektrische Schicht über der elektrisch leitenden Schicht abgeschieden wird.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/686,222 | 2007-03-14 | ||
US11/686,222 US8178965B2 (en) | 2007-03-14 | 2007-03-14 | Semiconductor module having deflecting conductive layer over a spacer structure |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102007014363A1 DE102007014363A1 (de) | 2008-10-02 |
DE102007014363B4 true DE102007014363B4 (de) | 2012-03-15 |
Family
ID=39719332
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102007014363A Active DE102007014363B4 (de) | 2007-03-14 | 2007-03-26 | Halbleitermodul und Verfahren zu dessen Herstellung |
Country Status (2)
Country | Link |
---|---|
US (2) | US8178965B2 (de) |
DE (1) | DE102007014363B4 (de) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9214415B2 (en) | 2013-04-11 | 2015-12-15 | Texas Instruments Incorporated | Integrating multi-output power converters having vertically stacked semiconductor chips |
DE102014203385A1 (de) * | 2014-02-25 | 2015-08-27 | Robert Bosch Gmbh | Elektronisches System sowie Herstellungsverfahren und Vorrichtung zum Herstellen eines elektronischen Systems |
TWI641094B (zh) * | 2014-09-17 | 2018-11-11 | 矽品精密工業股份有限公司 | 基板結構及其製法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6433427B1 (en) * | 2001-01-16 | 2002-08-13 | Industrial Technology Research Institute | Wafer level package incorporating dual stress buffer layers for I/O redistribution and method for fabrication |
US20040104754A1 (en) * | 2002-11-29 | 2004-06-03 | Rainer Bruchhaus | Radiation protection in integrated circuits |
US20040262758A1 (en) * | 2003-04-22 | 2004-12-30 | Seiko Epson Corporation | Electronic device and method of manufacturing the same, and electronic instrument |
US20050017346A1 (en) * | 2003-06-13 | 2005-01-27 | Osamu Yamagata | Semiconductor device, package structure thereof, and method for manufacturing the semiconductor device |
US6897568B2 (en) * | 2000-03-31 | 2005-05-24 | Infineon Technologies Ag | Electronic component with flexible contacting pads and method for producing the electronic component |
WO2005055310A2 (en) * | 2003-12-03 | 2005-06-16 | Schott Ag | Process for packaging components, and packaged components |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4863806A (en) * | 1985-06-25 | 1989-09-05 | Hewlett-Packard Company | Optical isolator |
US4740700A (en) * | 1986-09-02 | 1988-04-26 | Hughes Aircraft Company | Thermally insulative and electrically conductive interconnect and process for making same |
US5075759A (en) * | 1989-07-21 | 1991-12-24 | Motorola, Inc. | Surface mounting semiconductor device and method |
US5376909A (en) * | 1992-05-29 | 1994-12-27 | Texas Instruments Incorporated | Device packaging |
US5365192A (en) * | 1993-08-11 | 1994-11-15 | Trimble Navigation Limited | AC-coupled single-ended or differential-input radio frequency amplifier integrated circuit |
US6126273A (en) * | 1998-04-30 | 2000-10-03 | Hewlett-Packard Co. | Inkjet printer printhead which eliminates unpredictable ink nucleation variations |
US5994766A (en) * | 1998-09-21 | 1999-11-30 | Vlsi Technology, Inc. | Flip chip circuit arrangement with redistribution layer that minimizes crosstalk |
US6869870B2 (en) * | 1998-12-21 | 2005-03-22 | Megic Corporation | High performance system-on-chip discrete components using post passivation process |
US6180995B1 (en) * | 1999-05-06 | 2001-01-30 | Spectrian Corporation | Integrated passive devices with reduced parasitic substrate capacitance |
JP3968554B2 (ja) * | 2000-05-01 | 2007-08-29 | セイコーエプソン株式会社 | バンプの形成方法及び半導体装置の製造方法 |
US6737727B2 (en) * | 2001-01-12 | 2004-05-18 | International Business Machines Corporation | Electronic structures with reduced capacitance |
JP4341249B2 (ja) * | 2003-01-15 | 2009-10-07 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
US8368150B2 (en) * | 2003-03-17 | 2013-02-05 | Megica Corporation | High performance IC chip having discrete decoupling capacitors attached to its IC surface |
DE102004035080A1 (de) | 2004-05-27 | 2005-12-29 | Infineon Technologies Ag | Anordnung zur Verringerung des elektrischen Übersprechens auf einem Chip |
US7654637B2 (en) * | 2005-09-30 | 2010-02-02 | Lexmark International, Inc | Photoimageable nozzle members and methods relating thereto |
-
2007
- 2007-03-14 US US11/686,222 patent/US8178965B2/en active Active
- 2007-03-26 DE DE102007014363A patent/DE102007014363B4/de active Active
-
2012
- 2012-04-17 US US13/448,583 patent/US9219034B2/en active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6897568B2 (en) * | 2000-03-31 | 2005-05-24 | Infineon Technologies Ag | Electronic component with flexible contacting pads and method for producing the electronic component |
US6433427B1 (en) * | 2001-01-16 | 2002-08-13 | Industrial Technology Research Institute | Wafer level package incorporating dual stress buffer layers for I/O redistribution and method for fabrication |
US20040104754A1 (en) * | 2002-11-29 | 2004-06-03 | Rainer Bruchhaus | Radiation protection in integrated circuits |
US20040262758A1 (en) * | 2003-04-22 | 2004-12-30 | Seiko Epson Corporation | Electronic device and method of manufacturing the same, and electronic instrument |
US20050017346A1 (en) * | 2003-06-13 | 2005-01-27 | Osamu Yamagata | Semiconductor device, package structure thereof, and method for manufacturing the semiconductor device |
WO2005055310A2 (en) * | 2003-12-03 | 2005-06-16 | Schott Ag | Process for packaging components, and packaged components |
Also Published As
Publication number | Publication date |
---|---|
US20120199990A1 (en) | 2012-08-09 |
DE102007014363A1 (de) | 2008-10-02 |
US8178965B2 (en) | 2012-05-15 |
US9219034B2 (en) | 2015-12-22 |
US20080224302A1 (en) | 2008-09-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE60022458T2 (de) | Halbleitergehäuse, halbleitervorrichtung, elektronikelement und herstellung eines halbleitergehäuses | |
DE102008028072B4 (de) | Verfahren zum Herstellen von Halbleitervorrichtungen | |
DE102008039388B4 (de) | Gestapelte Halbleiterchips und Herstellungsverfahren | |
DE69838053T2 (de) | Elektronische Schaltung, insbesondere für implantierbare aktive medizinische Vorrichtung, wie ein Herzstimulator oder -defibrillator, und deren Herstellungsmethode | |
DE102011084014B4 (de) | Halbleiterbauelemente mit Magnetkerninduktoren und Verfahren zum Herstellen derselben | |
DE102008032395B4 (de) | Halbleiterbauelement und Verfahren zu dessen Herstellung | |
DE10349692B4 (de) | Halbleitervorrichtung mit Durchgangselektrode und Verfahren zur Herstellung derselben | |
DE102018132701A1 (de) | Halbleiter-Package und Herstellungsverfahren dafür | |
DE102011000836B4 (de) | Bauelement mit einem eingekapselten Halbleiterchip und Herstellungsverfahren | |
DE102005043557B4 (de) | Verfahren zur Herstellung eines Halbleiterbauteils mit Durchkontakten zwischen Oberseite und Rückseite | |
DE102011001556B4 (de) | Herstellungsverfahren für einen gekapselten Halbleiterchip mit externen Kontaktpads | |
DE10250636A1 (de) | Übertragungsverkapselung auf Waferebene | |
DE102008019336A1 (de) | Halbleiterbausteinpackung zur Verbesserung der Funktion von Wärmeableitung und Erdungsabschirmung | |
DE102008039706A1 (de) | Halbleiterbauelement | |
DE102006058010A1 (de) | Halbleiterbauelement mit Hohlraumstruktur und Herstellungsverfahren | |
DE102018121480B4 (de) | Halbleiterstruktur mit darin integriertem Induktor | |
DE102006003137A1 (de) | Elektronikpackung und Packungsverfahren | |
DE102008064373B4 (de) | Halbleiteranordnung und Verfahren zur Herstellung einer Halbleiteranordnung | |
DE102006005419B4 (de) | Mikroelektromechanisches Halbleiterbauelement mit Hohlraumstruktur und Verfahren zur Herstellung desselben | |
DE102014103050A1 (de) | Halbleiter-Bauelement und Verfahren zu dessen Herstellung | |
DE102015205064A1 (de) | Herstellung von Multischicht-Halbleiterelementen | |
DE102007014363B4 (de) | Halbleitermodul und Verfahren zu dessen Herstellung | |
DE102009029870A1 (de) | Verfahren zum Herstellen einer Halbleiteranordnung und Halbleiteranordnung | |
DE102011100779B4 (de) | Elektronische Vorrichtung und Verfahren zur Herstellung einer elektronischen Vorrichtung | |
EP2452359B1 (de) | Verfahren zum herstellen einer integrierten schaltung und resultierender folienchip |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R082 | Change of representative |
Representative=s name: , |
|
R020 | Patent grant now final |
Effective date: 20120616 |