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Die vorliegende Erfindung betrifft ein Verfahren und eine Vorrichtung zur Überlastregelung einer Synchronisationsschleife, insbesondere einer Synchronisationsschleife zum Synchronisieren von zwei selbstschwingenden Pulsweitenmodulatoren.
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Ein derartiger selbstschwingender Pulsweitenmodulator, wie er beispielsweise in so genannten Class-D-Verstärkern Anwendung findet, ist in 5 schematisch dargestellt. Zur Vereinfachung der Darstellung zeigt 5 eine single-ended-Implementierung, bei den meisten Anwendungen wird jedoch eine voll differentielle Implementierung bevorzugt. Bei diesem selbstschwingenden Pulsweitenmodulator wird ein Eingangssignal Vin einem positiven Eingang eines Subtrahierers 43 zugeführt. Ein Ausgang des Subtrahierers 43 ist mit einem Eingang eines Vorwärtskopplungsfilters 44 verbunden, dessen Ausgang wiederum mit einem ersten Eingang eines Komparators 45 verbunden ist. Ein zweiter Eingang des Komparators 45 ist mit einem festen Potenzial verbunden. Ein Ausgangssignal des Komparators 45 wird in einer Inverterschaltung 46 verstärkt und als pulsweitenmoduliertes Ausgangssignal Vout ausgegeben. Das Ausgangssignal Vout wird zudem über ein Rückkopplungsfilter 47 und ein Dämpfungsglied 48 zu einem negativen Eingang des Subtrahierers 43 zurückgeführt. Dabei ist das Vorwärtskopplungsfilter 44 üblicherweise als aktives Filter ausgestaltet, während das Rückkopplungsfilter 47 bevorzugt als passives Filter ausgestaltet ist.
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Aufgrund der oben dargestellten Struktur weisen Signale in der geschlossenen Schleife des selbstschwingenden Pulsweitenmodulators ein oszillatorisches Verhalten auf. Dabei wird bewirkt, dass das (analoge) Eingangssignal Vin in ein verstärktes, digitales pulsweitenmoduliertes Signal Vout umgewandelt wird, wobei die dem pulsweitenmodulierten Signal zu Grunde liegende Frequenz durch die Oszillationsfrequenz des Pulsweitenmodulators bestimmt ist.
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Derartige selbstschwingende Pulsweitenmodulatoren sind auch als asynchrone Sigma-Delta-Modulatoren (ASDM) bekannt und beispielsweise in der
WO 03/055060 A1 beschrieben.
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Aus dieser Druckschrift ist es weiterhin bekannt, zwei derartige Pulsweitenmodulatoren einzusetzen, um so einen dreistufigen Modulator zu realisieren. Hierfür ist es jedoch nötig, die zwei Pulsweitenmodulatoren zu synchronisieren, da sonst Vorzeichenwechsel des (differenziellen) Ausgangssignals der Anordnung, d. h. der Differenz der Ausgangssignale der zwei Pulsweitenmodulatoren, auftreten können, obwohl beim Eingangssignal kein Vorzeichenwechsel vorliegt. Hierzu schlägt die
WO 03/055060 A1 vor, eine Synchronisationsschaltung vorzusehen, welche interne Schaltungsknoten der beiden Pulsweitenmodulatoren miteinander koppelt.
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Eine alternative Möglichkeit hierzu, welche auch bei größeren Phasenabweichungen zwischen den Ausgangssignalen der beiden Pulsweitenmodulatoren zuverlässig arbeitet, ist in 6 dargestellt. Dabei wird einem ersten Pulsweitenmodulator 49 ein erstes analoges Eingangssignal Vinp und einem zweiten Pulsweitenmodulator 50 ein zweites analoges Eingangssignal Vinn zugeführt. Das erste analoge Eingangssignal Vinp und das zweite analoge Eingangssignal Vinn können ein differenzielles Eingangssignal darstellen, oder das zweite analoge Eingangssignal Vinn kann durch Invertieren des ersten analogen Eingangssignals Vinp gebildet werden. Das Ausgangssignal des ersten Pulsweitenmodulators 49 ist mit Voutp bezeichnet, das Ausgangssignal des zweiten Pulsweitenmodulators 50 mit Voutn. Der erste Pulsweitenmodulator 49 und der zweite Pulsweitenmodulator 50 können dabei im Wesentlichen wie der in 5 dargestellte selbstschwingende Pulsweitenmodulator ausgestaltet sein.
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Sind der erste Pulsweitenmodulator 49 und der zweite Pulsweitenmodulator 50 synchronisiert, was insbesondere dann der Fall ist, wenn die pulsweitenmodulierten Rechtecksausgangssignal Voutp und Voutn bezüglich ihrer Schwerpunkte, d. h. der Mitte der Rechteckpulse, die gleiche Phasenlage aufweisen, bilden Voutp und Voutn ein differenzielles Ausgangssignal, welches drei Zustände bzw. Pegel annehmen kann, beispielsweise +A und 0 im Fall eines positiven differenziellen Eingangssignals Vinp, Vinn und –A und 0 im Falle eines negativen differenziellen Eingangssignals Vinp, Vinn, wobei A eine Amplitude darstellt. Obiges Beispiel gilt insbesondere für den Fall, dass die zwei Pulsweitenmodulatoren Ausgangssignale mit gleichen Ausgangspegeln ausgeben, beispielsweise jeweils mit 1 V, wobei die Ausgangsspannung ohne Puls 0 V beträgt. Weisen die Ausgangssignale hingegeben verschiedene Ausgangspegel auf (beispielsweise 0 und 1 V für den einen Pulsweitenmodulator und –1 V und 0 für den zweiten Pulsweitenmodulator), so verschieben sich die Werte der drei möglichen Zustände entsprechend.
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Um den ersten Pulsweitenmodulator 49 und den zweiten Pulsweitenmodulator 50 zu synchronisieren, werden die Ausgangssignale Voutp und Voutn einer Phasendetektoreinrichtung 51 zugeführt, welche eine Phasenabweichung der Schwerpunkte der Ausgangssignale Voutp und Voutn bestimmt und ein Schleifenfilter 52 ansteuert, welches wiederum den ersten Pulsweitenmodulator 49 mit einem Steuersignal cp und den zweiten Pulsweitenmodulator 50 mit einem Steuersignal cn derart ansteuert, dass die von der Phasendetektoreinrichtung 51 bestimmte Phasenabweichung minimiert wird. Dies kann beispielsweise realisiert werden, indem eine Verzögerung des Komparators 45 oder der Inverterschaltung 46 aus 5 entsprechend geregelt wird. Im Wesentlichen arbeitet die Synchronisierung bei der in 6 dargestellten Synchronisationsschleife also wie eine herkömmliche Phasenregelschleife (PLL, Phase Locked Loop).
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Bei derartigen Synchronisationsschleifen können jedoch Probleme auftreten, wenn ein Eingangssignal mit einem hohen Crestfaktor auftritt, wobei der Crestfaktor das Verhältnis von Spitzenwert zu Mittelwert des Eingangssignals ist. In diesem Fall können schnelle Signalspitzen des Eingangssignals die zwei Pulsweitenmodulatoren 49, 50 überlasten, was bewirkt, dass das oben beschriebene Schaltverhalten mit drei möglichen Ausgangspegeln (so genanntes three-level switching) kurzzeitig verloren geht. Dies soll nun anhand einer Simulation erläutert werden, welche in 7 dargestellt ist.
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Eine Kurve 53 im oberen Graphen von 7 zeigt dabei einen beispielhaften Verlauf des Eingangssignals Vin über der Zeit t, wobei Vin beispielsweise die Differenz der Eingangssignale Vinp und Vinn darstellt, oder Vinp = Vin und Vinn = –Vin gilt. Der untere Graph von 7 zeigt die Ausgangssignale der beiden Pulsweitenmodulatoren, wobei eine Kurve 54 das Ausgangssignal des ersten Pulsweitenmodulators und eine Kurve 55 das Ausgangssignal des zweiten Pulsweitenmodulators darstellt. Im vorliegenden Beispiel sind die Ausgangssignale der Pulsweitenmodulatoren mit unterschiedlichen Ausgangspegeln dargestellt, um die Übersichtlichkeit der Graphen zu erhöhen. So nimmt das Ausgangssignal des ersten Pulsweitenmodulators die Werte 0 und 1 an, während das Ausgangssignal des zweiten Pulsweitenmodulators die Werte –1 und 0 annimmt. Bei den meisten Anwendungen werden die Pulsweitenmodulatoren jedoch die gleichen Ausgangspegel aufweisen.
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Während des oben erläuterten Schaltverhaltens mit drei Schaltzuständen, bei welchen die Schwerpunkte der Pulse der beiden Pulsweitenmodulatoren im Wesentlichen phasengleich sind, kann das Differenzsignal der beiden Ausgangssignale daher für positive Eingangssignale die Werte 2 und 1 annehmen, während es für negative Eingangssignale die Werte 0 und 1 annimmt. Ein derartiges Schaltverhalten liegt in einem ersten Bereich 56 vor, welcher etwa bis t = 4,65 × 10–5 Sekunden andauert. Für zwei Pulsweitenmodulatoren, welche beide die Werte +1 oder 0 ausgeben, würden sich für das Differenzsignal die Werte +1 und 0 für positive Eingangssignale und –1 und 0 für negative Eingangssignale ergeben.
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Durch die große Amplitude des Eingangssignals Vin, welche ihren Maximalwert etwa bei t = 4,64 × 10–5 Sekunden erreicht, wird dieses Schaltverhalten gestört, und dem Bereich 56 schließt sich ein Bereich 57 an, in welchem die Pulsweitenmodulatoren annähernd gegengleich schwingen. Dieser Zustand wird auch als „two-level switching” bezeichnet, hier kann in dem dargestellten Beispiel insbesondere auch bei einem positiven Eingangssignal ein Ausgangswert 0 und bei einem negativen Eingangssignal ein Ausgangswert 2 auftreten, die feste Zuordnung der Ausgangswerte 2 und 0 zu positiven bzw. negativen Eingangswerten ist hier also nicht mehr gegeben. Das ursprüngliche Schaltverhalten mit drei Zuständen wird jedoch nach einem relativ kurzen „Beruhigungsabschnitt” 58 wieder hergestellt, und im Bereich 59 liegt wieder das ursprüngliche Schaltverhalten vor. Die Wiederherstellung des ursprünglichen Zustands erfolgt dabei durch einen inhärenten Injection-Lock-Mechanismus, welcher bereits in R. Adler, „A Study of Locking Phenomena in Oscillators”, Proceedings IEEE, Vol. 61, Seiten 1380–1385, Oktober 1973 beschrieben ist. Im dargestellten Beispiel erfolgt diese Wiederherstellung innerhalb von etwa 1,8 μs. Daher ist der dargestellte zeitweilige Verlust der Synchronisation in vielen Fallen kein Problem, da die Synchronisation im Wesentlichen innerhalb relativ kurzer Zeit wiederhergestellt werden und derart hohe Spitzen des Eingangssignals im Normalbetrieb der Pulsweitenmodulatoren nicht häufig auftauchen.
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Allerdings tritt bei Synchronisationsschleifen wie der in 6 dargestellten ein weiteres Problem auf. Um dies zu veranschaulichen, zeigt eine Kurve 60 aus 8 ein von dem Schleifenfilter 52 (siehe 6) ausgegebenes Steuersignal c über der Zeit t, das Eingangssignal entspricht dabei dem in 7 dargestellten. Wie zu sehen ist, wird das zeitweilig veränderte Schaltverhalten in dem Bereich 57 von 7 als großer Phasenversatz der Ausgangspulse interpretiert, was eine schnelle Änderung des Ausgangssignals des Schleifenfilters bewirkt, um diesen vermeintlichen Phasenversatz auszugleichen. Erst nachdem das ursprüngliche Schaltverhalten wieder hergestellt ist, kehrt das Steuersignal c langsam zu seinem ursprünglichen eingeregelten Wert zurück. Dies dauert in dem dargestellten Beispiel ungefähr 25–30 μs. Diese lange Zeit wird im Wesentlichen dadurch verursacht, dass aus Stabilitätsgründen die Zeitkonstante der Synchronisationsschleife immer wesentliche größer gewählt wird als die den Pulsweitenmodulatoren inhärente Zeitkonstante, welche die in 7 dargestellte Rückkehr zum ursprünglichen Schaltzustand kennzeichnet.
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Während den oben erwähnten 25–30 μs sind die Pulsweitenmodulatoren nicht optimal synchronisiert. Daher können derartige Eingangssignale mit hohen Crestfaktoren in der Tat zu einer spürbaren Verschlechterung der Systemleistung führen.
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Es ist daher eine Aufgabe der vorliegenden Erfindung, ein Verfahren und eine Vorrichtung zur Überlastregelung derartiger Synchronisationsschleifen bereitzustellen, durch die die oben beschriebenen Nachteile vermieden werden und wodurch auch bei Eingangssignalen mit hohen Crestfaktoren ein korrektes Arbeiten der Synchronisationsschleife sichergestellt wird.
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Diese Aufgabe wird gelöst durch ein Verfahren gemäß Anspruch 1 und durch eine Vorrichtung gemäß Anspruch 10. Die abhängigen Ansprüche definieren vorteilhafte oder bevorzugte Ausführungsbeispiele des Verfahrens bzw. der Vorrichtung.
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Erfindungsgemäß wird ein Verfahren zur Überlastregelung einer Synchronisationsschleife bereitgestellt, wobei die Synchronisationsschleife einen Pulsweitenmodulator, eine Signalquelle, einen Phasendetektor zum Bestimmen einer Phasenabweichung zwischen einem Ausgangssignal des Pulsweitenmodulators und einem Ausgangssignal der Signalquelle und Ansteuermittel umfasst, wobei die Ansteuermittel mit der Phasenabweichung beaufschlagt werden und den Pulsweitenmodulator und/oder die Signalquelle derart ansteuern, dass die Phasenabweichung minimiert wird. Erfindungsgemäß wird vorgeschlagen, ein dem Pulsweitenmodulator zugeführtes Eingangssignal mit einem Schwellenwert zu vergleichen, und die Synchronisationsschleife, wenn das Eingangssignal den Schwellenwert übersteigt, derart anzusteuern, dass durch die Synchronisationsschleife für einen bestimmten Zeitraum keine Veränderung der Phasenlage des Ausgangssignals des Pulsweitenmodulators bzw. der Signalquelle hervorgerufen wird. Mit anderen Worten wird bei Überschreiten des Schwellenwertes die durch die Synchronisationsschleife bewirkte Regelung für den bestimmten Zeitraum angehalten. Somit kann ein „Davonlaufen” der Regelung wie in der Beschreibungseinleitung beschrieben verhindert werden.
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Der bestimmte Zeitraum kann dabei dem Zeitraum entsprechen, während dem das Eingangssignal den Schwellenwert übersteigt. Bevorzugt wird die erfindungsgemäße Ansteuerung der Synchronisationsschleife jedoch für einen vorgebbaren Zeitraum ab dem Überschreiten oder ab einem hierauf folgenden Unterschreiten des Schwellenwerts aufrecht erhalten.
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Die Ansteuerung der Synchronisationsschleife kann insbesondere derart erfolgen, dass der Phasendetektor anzeigt, dass keine Phasenabweichung vorliegt. In einem derartigen Fall würde beispielsweise ein Ausgangssignal eines Schleifenfilters der Ansteuermittel konstant bleiben. Ist der Phasendetektor beispielsweise aus herkömmlichen Phasenfrequenzdetektoren ausgebaut, welche D-Flip-Flops umfassen, kann die Ansteuerung der Synchronisationsschleife realisiert werden, indem ein oder mehrere Reset-Eingänge der D-Flip-Flops mit einem Reset-Signal angesteuert werden.
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Die Signalquelle wird bevorzugt durch einen weiteren Pulsweitenmodulator gebildet. In diesem Fall kann zudem das Eingangssignal des weiteren Pulsweitenmodulators mit einem weiteren Schwellenwert, welcher bevorzugt gleich dem Schwellenwert ist, verglichen werden, und bei Überschreiten des weiteren Schwellenwertes die Synchronisationsschleife wie oben beschrieben angesteuert werden. Wenn die Signalquelle durch einen weiteren Pulsweitenmodulator gebildet wird, ist der Phasendetektor bevorzugt ein Schwerpunktphasendetektor, so dass durch die Synchronisationsschleife eine Synchronisierung der Schwerpunktphasenlagen der Ausgangssignale der Pulsweitenmodulatoren erreicht wird.
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Die Erfindung wird nachfolgend unter Bezugnahme auf die beigefügt Zeichnung anhand bevorzugter Ausführungsbeispiele näher erläutert. Es zeigen:
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1 ein Blockschaltbild eines Teils einer Synchronisationsschleife zusammen mit einer erfindungsgemäßen Vorrichtung zur Überlastregelung der Synchronisationsschleife,
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1A den Aufbau eines Phasenfrequenzdetektors aus 1,
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2 Signalverläufe in der Vorrichtung aus 1,
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3 ein detaillierteres Blockschaltbild der erfindungsgemäßen Vorrichtung zur Überlastregelung aus 1,
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4 Signalverläufe der Vorrichtung aus 1 für verschiedene Parameter.
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5 ein Blockschaltbild eines selbstschwingenden Pulsweitenmodulators,
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6 eine Synchronisationsschleife mit zwei Pulsweitenmodulatoren,
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7 Signalverläufe der Synchronisationsschleife von 6 bei Auftreten eines Eingangssignals mit hohem Crestfaktor, und
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8 ein zeitliches Verhalten eines Ausgangssignals eines Schleifenfilters aus 6 bei Auftreten eines Eingangssignals mit hohem Crestfaktor.
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In 1 ist ein Blockschaltbild eines Teils einer Synchronisationsschleife zusammen mit einer erfindungsgemäßen Vorrichtung 24 zur Überlastregelung der Synchronisationsschleife dargestellt. Die Synchronisationsschleife eignet sich insbesondere zur Synchronisierung der Ausgangssignale von zwei Pulsweitenmodulatoren bezüglich ihrer Schwerpunktlage, wie dies anhand von Pulsweitenmodulatoren 49 und 50 bereits in der Beschreibungseinleitung unter Bezugnahme auf 6 detailliert erläutert wurde. Die dargestellte Synchronisationsschleife mit Blöcken 1, 5, 12, 15 und 18 ist dabei eine detaillierte Darstellung der in 6 schematisch mit einem Phasendetektor 51 und einem Schleifenfilter 52 dargestellten Synchronisationsschleife. Bezüglich der grundlegenden Funktionsweise und des Zwecks einer derartigen Synchronisationsschleife wird auf die Beschreibungseinleitung verwiesen.
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Bei der in 1 dargestellten Synchronisationsschleife werden ein Ausgangssignal Voutp eines ersten Pulsweitenmodulators und ein Ausgangssignal Voutn eines zweiten Pulsweitenmodulators zunächst einem Levelshifter 1 zugeführt, welcher in dem dargestellten Beispiel ein Netzwerk aus Widerständen 2 und Kapazitäten 3 sowie einen Verstärker 4 umfasst und dazu dient, die Pegel der Signale Voutp und Voutn auf einen gewünschten Wert anzupassen. Dies ist vorteilhaft, wenn die Signale Voutp und Voutn hohe Pegel, z. B. +15 V und 0 V, aufweisen können, wie dies beim Einsatz der Pulsweitenmodulatoren in Leistungsverstärkern der Fall sein kann. Derartige Pegel können nur von speziell hierfür ausgelegten Transistoren verarbeitet werden. Durch den Levelshifter 1 können diese hohen Pegel in niedrigere Pegel, z. B. +2,5 V und 0 V, gewandelt werden, und somit kann die Implementierung der Synchronisationsschleife mit üblichen Transistoren erfolgen. Die derart pegelangepassten Signale Voutp, Voutn werden einem Schwerpunktsphasendetektor 5 zugeführt, welcher eine Schwerpunktsphasenabweichung zwischen den Signalen bestimmt. Unter Schwerpunktsphasenabweichung ist dabei wie bereits erläutert im Falle von pulsweitenmodulierten Signalen die Abweichungen der Phasen der Mitten der jeweiligen Rechteckpulse, allgemein die Abweichungen der Phasen der Schwerpunkte der jeweiligen Signalpulse, zu verstehen. Der Schwerpunktsphasendetektor 5 umfasst einen ersten Phasenfrequenzdetektor 6 und einen zweiten Phasenfrequenzdetektor 7, wobei dem ersten Phasenfrequenzdetektor 6 die pegelangepassten Signale Voutp, Voutn direkt und dem zweiten Phasenfrequenzdetektor 7 über Inverter 8, 9 zugeführt werden.
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Die Phasenfrequenzdetektoren 6 und 7 können insbesondere wie in 1A dargestellt aus zwei D-Flip-Flops 60, 61 aufgebaut sein. Der in 1A dargestellte Phasenfrequenzdetektor entspricht dabei im Wesentlichen dem bereits in Mehmet Soyuer, Robert G. Meyer, Frequency Limitations of a Conventional Phase Frequency Detector, IEEE Journal of Solid-State Circuits, Vol. 25, No. 4, 1990, Seiten 1019–1022 detailliert dargestellten Phasenfrequenzdetektor. Bei diesem Phasenfrequenzdetektor wird ein Eingangssignal Inp, welches für den Phasenfrequenzdetektor 6 dem pegelangepassten Signal Voutp und für den Phasenfrequenzdetektor 7 dem invertierten pegelangepassten Signal Voutp entspricht, einem Takteingang CK des ersten D-Flip-Flops 60 zugeführt. Des weiteren wird ein Signal Inn, welches entsprechend für den Phasenfrequenzdetektor 6 dem pegelangepassten Signal Voutn und für den Phasenfrequenzdetektor 7 dem invertierten pegelangepassten Signal Voutn entspricht, einem Takteingang CK des zweiten D-Flip-Flops 61 zugeführt. Einem Dateneingang D des ersten D-Flip-Flops 60 und einem Dateneingang D des zweiten D-Flip-Flops 61 wird jeweils ein konstantes Signal, welches einer logischen Eins entspricht, zugeführt.
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An einem Ausgang Q des ersten D-Flip-Flops 60 ist ein Signal PUP abgreifbar, während an einem Ausgang Q des zweiten D-Flip-Flops 61 ein Signal PDOWN abgreifbar ist. Der Ausgang Q des ersten D-Flip-Flops 60 und der Ausgang Q des zweiten D-Flip-Flops 61 sind zudem mit Eingängen eines UND-Gatters 62 verschaltet, dessen Ausgang mit Reset-Eingängen R des ersten D-Flip-Flops 60 und des zweiten D-Flip-Flops 61 verschaltet sind. Zudem kann dem UND-Gatter 62 über einen externen Reset-Eingang Reset_in ein externes Reset-Signal zugeführt werden. Das UND-Gatter 62 ist dabei derart ausgestaltet, dass es ein einer logischen eins entsprechendes Signal ausgibt, wenn an mindestens zweien der drei Eingänge ein einer logischen Eins entsprechendes Signal anliegt.
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Bei einem derartigen Phasenfrequenzdetektor kennzeichnet eine Pulsdauer des Signals PUP eine Phasenabweichung zwischen den steigenden Flanken der Signale Inp und Inn in eine erste Richtung, während eine Pulsdauer des Signals PDOWN eine Phasenabweichung zwischen den Signalen Inp und Inn in eine der ersten Richtung entgegengesetzte zweite Richtung kennzeichnet. Da dem zweiten Phasenfrequenzdetektor 7 die Eingangssignale in invertierter Form zugeführt werden, bestimmt der erste Phasenfrequenzdetektor 6 demnach eine Phasenabweichung der steigenden Flanken und der zweite Phasenfrequenzdetektor 7 eine Phasenabweichung der fallenden Flanken.
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In dem Schwerpunktsphasendetektor 5 werden die Ausgangssignale PUP des ersten Phasenfrequenzdetektors 6 und des zweiten Phasenfrequenzdetektors 7 in einem ersten ODER-Gatter 10 zu einem Ausgangssignal UP kombiniert, während die Signale PDOWN des ersten Phasenfrequenzdetektors 6 und des zweiten Phasenfrequenzdetektors 7 in einem zweiten ODER-Gatter 11 zu einem Ausgangssignal DOWN kombiniert werden. Die Signale UP, DOWN charakterisieren die Schwerpunktsphasenabweichung zwischen den dem Schwerpunktsphasendetektor 5 zugeführten pegelangepassten Signale Voutp, Voutn. Mit den von dem Schwerpunktsphasendetektor 5 erzeugten UP- und DOWN-Signalen wird eine Ladungspumpe 12 angesteuert. Die Ladungspumpe 12 umfasst eine mit einer positiven Versorgungsspannung verbundene Stromquelle 13 und eine mit einem Massepotenzial verbundene Stromquelle 14. In Abhängigkeit von dem UP-Signal und dem DOWN-Signal wird ein Schleifenfilter 15 und insbesondere Kapazitäten 17 des Schleifenfilters 15 mit Ladung aus der Stromquelle 13 und mit Ladung aus der Stromquelle 14 beaufschlagt, wobei die schematisch dargestellten Schalter in Abhängigkeit von UP- und DOWN-Signal „über Kreuz” geschlossen werden, so dass das Vorzeichen der zugeführten Ladung für UP- und DOWN-Signal unterschiedlich ist. Des weiteren umfasst das Schleifenfilter 15 zwischen die Kapazitäten 17 geschaltete Widerstände 16. Ladungspumpe 12 und Schleifenfilter 15 entsprechen im Wesentlichen den in herkömmlichen Phasenregelschleifen mit einzelnen Phasenfrequenzdetektoren wie in 1A dargestellt üblicherweise verwendeten Ladungspumpen bzw. Schleifenfiltern.
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Die an den Kapazitäten 17 des Schleifenfilters 15 anliegende Spannung wird durch einen Spannungs/Stromwandler 18 schließlich in Steuersignale cp, cn zur Ansteuerung der Pulsweitenmodulatoren wie in 6 gezeigt umgewandelt. Der Spannungs/Stromwandler 18 umfasst Differenzverstärker 19, Transistoren, bevorzugt MOS-Transistoren 20, einen Widerstand 21 sowie Stromquellen 22 und 23, welche wie in 1 gezeigt verschaltet sind.
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Die in 1 dargestellte Vorrichtung umfasst zur Vermeidung der eingangs erwähnten Probleme bei Eingangssignalen Voutp, Voutn mit hohem Crestfaktor weiterhin eine erfindungsgemäße Vorrichtung 24 zur Überlastregelung der Synchronisationsschleife. Dabei wird ein Eingangssignal Vinp, welches dem Eingangssignal für den ersten Pulsweitenmodulator 49 aus 6 entspricht, einem ersten Eingang eines Komparators 25 zugeführt. Ein Signal Vinn, welches entsprechend dem Eingangssignal Vinn des zweiten Pulsweitenmodulators 50 aus 6 entspricht, wird einem ersten Eingang eines zweiten Komparators 27 zugeführt. Einem zweiten Eingang des ersten Komparators 25 und einem zweiten Eingang des zweiten Komparators 27 wird jeweils ein Schwellenwert bzw. eine Schwellenspannung Vthres zugeführt, welche in Abhängigkeit von einem extern zugeführten Schwellenwertwahlsignal Vt von einer Spannungseinstellung 29 ausgegeben wird. Somit werden die Signale Vinp, Vinn in dem ersten Komparator 25 bzw. in dem zweiten Komparator 27 mit der Schwellenspannung Vthres verglichen, wobei es prinzipiell auch möglich wäre, dem ersten Komparator 25 und dem zweiten Komparator 26 verschiedene Schwellenspannungen zuzuführen.
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Ein Ausgangssignal des ersten Komparators 25 und ein Ausgangssignal des zweiten Komparators 27 werden in einem Addierer 26 addiert, um ein Vergleichssignal Vcomp zu bilden. Dieses entspricht insbesondere einer logischen Eins, wenn eines der Signale Vinp und Vinn die Schwellenspannung +Vthres überschreitet. Mit dem Vergleichssignal Vcomp wird eine Zeiteinstellung 28 angesteuert, welche bei einem Signal Vcomp, welches einer logischen Eins entspricht, für eine durch ein Zeitwahlsignal cf einstellbare Zeitdauer ein Einfriersignal f ausgibt, mit welchem die externen Reset-Eingänge Reset_in der Phasenfrequenzdetektoren 6 und 7 beaufschlagt wird. Das Schwellenwertwahlsignal vt und das Zeitwahlsignal pf können dabei insbesondere digitale Signale sein. Hierdurch wird erreicht, dass während der Dauer des Einfriersignals f keine UP- bzw. DOWN-Signale von dem Phasenfrequenzdetektor 5 ausgegeben werden. Hierdurch bleibt die Ladung auf den Kapazitäten 17 des Schleifenfilters 15 konstant, und somit bleiben auch die Steuersignal cp und cn konstant. Demzufolge wird ein „Davonlaufen” der Synchronisationsschleife, wie es in 8 dargestellt ist, verhindert.
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In 2 ist das oben erläuterte Verhalten der Vorrichtung 24 anhand beispielhafter Signalverläufe dargestellt. Insbesondere zeigt 2, dass in einem Zeitraum, in welchem das Eingangssignal Vinp bzw. Vinn die Schwellenspannung Vthres überschreitet, das Vergleichssignal Vcomp einen Wert logisch Eins annimmt. U bezeichnet dabei die Spannung der Schwellenspannung Vthres bzw. des Eingangssignals Vinp/n. t bezeichnet die Zeit. Ab dem Zeitpunkt, zu dem das Vergleichssignal Vcomp den Wert logisch eins annimmt, nimmt das Einfriersignal f für einen durch das Zeitwahlsignal tf bestimmten Zeitraum den Wert logisch Eins an, während dieses Zeitraums werden keine UP- bzw. DOWN-Signale aus dem Schwerpunktsphasendetektor 5 ausgegeben.
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In 3 ist die erfindungsgemäße Vorrichtung 24 aus 1 und insbesondere die Zeiteinstellung 28 und die Spannungseinstellung 29 detaillierter dargestellt. In dem Ausführungsbeispiel von 3 umfasst die Spannungseinstellung 29 einen resistiven Spannungsteiler 35, welcher zwischen eine positive Versorgungsspannung VDD und Masse geschaltet ist, sowie einen mit dem Schwellenwertwahlsignal vt ansteuerbaren Multiplexer 36. In Abhängigkeit von dem Schwellenwertwahlsignal vt wählt der Multiplexer 36 eine von dem Spannungsteiler 35 gelieferte Spannung als Schwellenspannung Vthres aus.
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Der Addierer 26 ist in dem Ausführungsbeispiel von 3 als ODER-Gatter ausgestaltet. Die Zeiteinstellung 28 umfasst in dem dargestellten Ausführungsbeispiel ein UND-Gatter 30, ein NOR-Gatter 31, einen N-Bit-Synchronzähler 32, einen Multiplexer 33 sowie ein D-Flip-Flop 34. Der N-Bit-Synchronzähler zählt dabei gestartet durch ein Signal RSTQ von 0 bis 2N – 1 hoch und gibt den Zählerstand als N-Bit-Signal aus. Das von dem ODER-Gatter 26 ausgegebene Vergleichssignal Vcomp wird einem ersten Eingang des UND-Gatters 30 sowie einem Takteingang des D-Flip-Flops 34 zugeführt. Einem zweiten Eingang des UND-Gatters 30 wird ein Betriebartwahlsignal fm zugeführt. Ein Ausgang des UND-Gatters 30 ist mit einem ersten Eingang des NOR-Gatters 31 verschaltet.
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Einem Dateneingang D des D-Flip-Flops 34 wird konstant logisch Eins zugeführt. An einem Ausgang Q des D-Flip-Flops 34 ist das Einfriersignal f abgreifbar. Ein invertierender Ausgang Q des D-Flip-Flops 34 ist mit einem zweiten Eingang des NOR-Gatters 31 verschaltet. Ein Ausgangssignal RESTQ des NOR-Gatters 31 startet den N-Bit-Zähler 32, welcher durch ein Taktsignal CLK getaktet ist. Das Taktsignal CLK kann ein Ausgangssignal eines der Pulsweitenmodulatoren 49 und 50 aus 6 sein. Ist eine höhere Genauigkeit bei der Zeiteinstellung nötig, kann auch ein externes Taktsignal beispielsweise von einem Quarzoszillator verwendet werden.
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Die N Ausgänge des N-Bit-Zählers 32 werden einem Multiplexer 33 zugeführt, welcher in Abhängigkeit von dem Zeitwahlsignal tf einen der Ausgänge des N-Bit-Zählers 32 auf einen Reset-Eingang R des D-Flip-Flops 34 durchschaltet. Bei der Zeiteinstellung 28 aus 3 schaltet eine ansteigende Flanke des Vergleichssignals Vcomp den Ausgang Q des D-Flip-Flops 34 und somit das Einfriersignal f auf logisch Eins. Entsprechend wird gleichzeitig der invertierende Ausgang Q auf logisch Null geschaltet. Ist das Betriebsartwahlsignal fm logisch Null, liegt auch der Ausgang des UND-Gatters 30 auf logisch Null. Somit wird mit der steigenden Flanke des Vergleichssignals Vcomp das Signal RSTQ logisch eins, der N-Bit-Zähler 32 startet also mit der steigenden Flanke des Vergleichssignals Vcomp. Ist hingegen das Betriebsartwahlsignal fm logisch Eins, schaltet der Ausgang des UND-Gatters mit der steigenden Flanke des Vergleichssignals Vcomp ebenfalls auf logisch Eins, so dass das Signal RSTQ zunächst auf logisch Null verbleibt. Erst mit der fallenden Flanke des Vergleichssignals Vcomp (vgl. hierzu auch 2) schaltet das Signal RSTQ auf logisch Eins und startet den N-Bit-Zähler 32. Diese Betriebsart ist allgemein bevorzugt, da in diesem Fall der durch das Zeitwahlsignal tf eingestellte Zeitraum erst beginnt, wenn das Eingangssignal Vinp bzw. Vinn wieder unterhalb der Schwellenspannung Vthres liegt. Durch das Betriebsartwahlsignal kann also ausgewählt werden, ob der durch das Zeitwahlsignal tf festgelegte bestimmte Zeitraum mit der steigenden Flanke des Vergleichssignals Vcomp, d. h. mit dem Überschreiten der Schwellenspannung Vthres, oder mit der fallenden Flanke des Vergleichssignals Vcomp, d. h. wenn die Schwellenspannung Vthres wieder unterschritten wird, beginnt. Ist bei einer bestimmten Anwendung nur eine dieser Betriebsarten gewünscht, kann natürlich auf die Wahlmöglichkeit verzichtet werden und die Schaltung nur für eine Betriebsart ausgestaltet werden.
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Wie bereits erläutert wird mit dem Mulitplexer 33 einer der N Ausgänge des N-Bit-Zählers 32 auf den Reset-Eingang R des D-Flip-Flops 34 durchgeschleift. Schaltet dieser Ausgang des N-Bit-Zählers 32 auf logisch Eins, wird somit das Einfriersignal auf logisch Null zurückgesetzt, wodurch der Schwerpunktsphasendetektor 5 aus 1 wieder in den Normalbetrieb zurückkehrt, d. h. wieder UP- und DOWN-Signale entsprechend der Schwerpunktsphasenabweichung ausgibt.
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Durch die Zeiteinstellung 28 aus 3 ist es lediglich möglich, die Zeitdauer exponentiell einzustellen, d. h. auf 1, 2, 4, 8, 16..., 2N – 1 Taktzyklen des Taktsignals CLK. Dies ist für viele Anwendungen ausreichend. Durch kompliziertere Logik wäre es jedoch auch möglich, eine Einstellung mit einer Auflösung von einer Taktperiode zu ermöglichen.
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In 4 ist das Verhalten der in 1 und 3 dargestellten Schaltung bei einem Überlastereignis wie dem in 7 im oberen Graphen dargestellten anhand einer Simulation für verschiedene Einstellungen der Schwellenspannungen Vthres und der durch das Zeitwahlsignal tf festgelegten Zeitdauer veranschaulicht. Dabei zeigt der obere Graph von 4 den Verlauf des Einfriersignals f und der untere Graph den Verlauf eines Ausgangssignals c (cp oder cn) des Spannungs/Stromwandlers 18 aus 1 über der Zeit t. Die durchgezogene Linie zeigt dabei das Verhalten für eine Schwellenspannung von 1, die gestrichelte Linie das Verhalten für eine Schwellenspannung von 0,75 und eine durch tf bestimmte Zeitdauer von 3 μs und die gepunktete Linie das Verhalten bei einer Schwellenspannung von 0,75 und einer durch tf bestimmten Zeitdauer von 5 μs. Als Betriebsart wurde dabei fm gleich logisch null gewählt, d. h. der N-Bit-Zähler 32 beginnt mit der steigenden Flanke des Vergleichssignals Vcomp zu zählen.
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Wie der obere Graph von 4 zeigt, wird für eine Schwellenspannung von 1 (Kurve 39) kein Einfriersignal ausgegeben, d. h. das Überlastereignis wird mit dieser Schwellenspannung nicht erkannt. Folglich entspricht Kurve 42, welche für diesen Fall das Ausgangssignal des Spannungs/Stromwandler angibt, der bereits in der Beschreibungseinleitung erläuterten Kurve 60 aus 8.
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Bei einer Schwellenspannung von 0,75 wird hingegen das Überlastereignis erkannt und, wie Kurven 37 und 38 zeigen, ein Einfriersignal f erzeugt. Die Zeitdauer, während der das Einfiersignal den Wert logisch eins annimmt, ist im Fall von Kurve 38 3 μs und im Fall von Kurve 37 5 μs.
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Im unteren Graphen von 4 sind die Auswirkungen des Einfriersignals auf das Ausgangssignal c des Spannungs/Stromwandlers dargestellt. Im Falle einer Zeitdauer von 3 μs liegt, wie Kurve 41 zeigt, noch ein geringfügiger Ausschlag des Ausgangssignals c vor, wobei dieser deutlich geringer ist als im Fall der Schwellenspannung von 1. Für eine Zeitdauer des Einfriersignals f von 5 μs wird hingegen, wie Kurve 40 zeigt, der Ausschlag vollständig unterdrückt. Im vorliegenden Fall würde daher die optimale Zeitdauer zwischen 3 und 5 μs liegen, da es generell auch wünschenswert ist, die Zeitdauer, in welcher keine Phasendetektion stattfindet, so gering wie möglich zu halten.
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Die Erfindung wurde vorstehend am Beispiel der Synchronisierung zweier Pulsweitenmodulatoren erläutert. Sie ist aber prinzipiell ebenso bei der Synchronisierung eines Pulsweitenmodulators mit einem von einer beliebigen anderen Signalquelle, beispielsweise einem externen Taktgeber, gelieferten Signal einsetzbar. Zudem sind die oben genannten Schwellenwerte und Zeitdauern nur beispielhaft zu verstehen. Bei einer konkreten Anwendung sind sie entsprechend der Ausgestaltung der Synchronisationsschleife sowie der zu erwartenden Eingangssignalen zu wählen. Weiterhin ist es möglich, für bestimmte Anwendungen anstelle der durch das Zeitwahlsignal tf einstellbaren Zeitdauer und/oder der durch das Schwellenwertwahlsignal vt einstellbaren Schwellenspannung Vthres jeweils feste, nicht einstellbare Werte vorzugeben. Dies verringert zwar die Flexibilität der Schaltung, erlaubt aber eine einfachere Implementation, wenn bei einer bestimmten Anwendung ohnehin nur eine bestimmte Zeitdauer bzw. eine bestimmte Schwellenspannung erwünscht ist.
