DE102004030552B4

DE102004030552B4 - Schicht-Anordnung, Feldeffekttransistor und Verfahren zum Herstellen einer Schicht-Anordnung

Info

Publication number: DE102004030552B4
Application number: DE102004030552A
Authority: DE
Inventors: Jessica Hartwich; Lars Dreeskornfeld; Rainer Schröter; Gernot Steinlesberger
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2004-06-24
Filing date: 2004-06-24
Publication date: 2008-12-24
Anticipated expiration: 2024-06-25
Also published as: WO2006000189A1; DE102004030552A1

Abstract

Schicht-Anordnung,
• mit einem Substrat (101);
• mit einer Halbleiter-Schicht (103, 201) auf dem Substrat (101);
• mit einem Graben (704) in der Halbleiter-Schicht (201);
• mit elektrisch isolierendem Material (801, 802) an den Seitenwänden und am Boden des Grabens (704);
• mit Kohlenstoff aufweisendem elektrisch leitfähigem Material (1101) auf dem elektrisch isolierenden Material (802) in dem Graben (704).

Description

Die Erfindung betrifft eine Schicht-Anordnung, einen Feldeffekttransistor und ein Verfahren zum Herstellen einer Schicht-Anordnung.
Sogenannte fully-depleted Silicon-on-Insulator (FD-SOI) Devices mit ultradünnen Kanal-Bereichen werden als vielversprechende Alternative für konventionelle Bulk-Substrat-Transistoren in künftigen CMOS-Generationen angesehen. Ein fully-depleted Silicon-on-Insulator Device kann die Anforderungen der ITRS ("International Technology Roadmap für Semiconductors") erfüllen. Durch die extreme Skalierung der Kanaldicke (insbesondere im Bereich von 10 nm und weniger) entsprechend der Gate-Länge (z. B. Verhältnis 1:4) kann insbesondere ein geforderter geringer Off-Strom eines FD-SOI-Transistors erreicht werden.
In der SOI-Technologie ("Silicon-On-Insulator") wird als Ausgangswafer ein SOI-Substrat verwendet, das ein Silizium-Substrat, eine auf dem Silizium-Substrat gebildete Siliziumoxid-Schicht und eine auf der Siliziumoxid-Schicht gebildete dünne Top-Silizium-Schicht aufweist.
Bei SOI-MOSFETs handelt es sich um Feldeffekttransistoren, welche auf bzw. in der dünnen einkristallinen Silizium-Schicht (Top-Silizium-Schicht) eines SOI-Substrats prozessiert werden. Besonders interessant für zukünftige CMOS-Technologien sind SOI-MOSFETs, bei welchen die Schichtdicke des Silizium-Films kleiner als die Tiefe der Verarmungszone ist, welche sich von der Silizium- Siliziumoxid-Grenzfläche in die Silizium-Schicht hineinerstreckt. Ist die Silizium-Schicht an Ladungsträgern vollständig verarmt, werden derartige SOI-MOSFETs als fully depleted (FD) bezeichnet.
Durch Herunterskalieren der Schichtdicke der einkristallinen Silizium-Schicht des SOI-Substrats, welche bei bekannten SOI-MOSFETs der Body- bzw. Kanaldicke des Transistors entspricht, können störende Kurzkanaleffekte effektiv unterdrückt werden.
Zum Bilden eines SOI-Substrats wird zum Beispiel das SIMOX-Verfahren ("Separation by Implantation of Oxygen") eingesetzt. Das SIMOX-Verfahren beruht auf einer Innenimplantation von Sauerstoff in schwach dotierte n-leitende oder p-leitende Siliziumwafer, wodurch unterhalb der Scheibenoberfläche eine vergrabene elektrisch isolierende Schicht aus Siliziumoxid erzeugt wird.
Ein alternatives Verfahren zum Bilden eines SOI-Substrats ist das sogenannte ELTRAN-Verfahren, mit welchem eine defektarme, dünne, einkristalline Silizium-Schicht auf einer vergrabenen Siliziumoxid-Schicht angeordnet werden kann. Das ELTRAN-Verfahren ist in [1] beschrieben.
Eine der Herausforderungen beim Herstellen eines planaren SOI-MOS-Transistors ist das Verringern der parasitären Widerstände an den Source- und Drain-Bereichen. Eine teilweise Umgehung des Problems wird häufig mittels des epitaktischen Aufwachsens von (insbesondere "raised", d. h. erhöht vorgesehenem) Silizium-Material auf der Oberseite einer dünnen Kanal-Schicht erreicht, so dass genügend Material für eine Silizidierung verfügbar ist, und für nachfolgende Kontaktlochprozesse.
Eine andere Herausforderung beim Herstellen von SOI-MOS-Vorrichtungen ist das häufig erforderliche Einführen von neuartigen Materialien wie beispielsweise metallische Gate-Materialien, High-k-Gate-Dielektrika, Silizium-Germanium-Legierungen, etc., um eine bessere Leistungsfähigkeit und Skalierbarkeit eines Device zu erreichen. Allerdings bringen solche neuen Materialien den Nachteil mit sich, dass beim Bilden anderer halbleitertechnologischer Komponenten (zum Beispiel der Gate-isolierenden Schicht eines Feldeffekttransistors) auftretende Temperaturen so hoch sind, dass diese neuartigen Materialien bei derart hohen Prozesstemperaturen negativ beeinflusst oder gar zerstört werden können. Wenn die Dimensionen kleiner werden, wird auch das Handling von existierenden Dotierstoffen aus ähnlichen Gründen schwierig.
Probleme bei der FD-SOI-Technologie bestehen insbesondere darin, einen Kanal-Bereich mit sehr geringer Dicke zu bilden, die Source-/Drain-Gebiete mit ausreichend geringem Anschlusswiderstand zu kontaktieren und die Einsatzspannung eines an Ladungsträgern verarmten Transistors mittels Auswählens des Gate-Materials (und nicht wie bei herkömmlichen Transistoren mittels Einstellens der Kanal-Dotierung) zu justieren.
Eine Möglichkeit zum Erzeugen eines sehr dünnen Kanal-Bereichs ist die "Recessed-Channel"-Technologie, die in [2] beschrieben ist.
In [2] ist ein Verfahren zum Prozessieren eines Fully-Depleted-SOI-Transistors offenbart, das auf dem Bilden einer Aussparung in einem Kanal-Bereich beruht ("Recessed-Channel"- Technologie). Nachdem ein Kanal-Bereich als gedünnter Bereich einer Silizium-Schicht gebildet worden ist, wird darüber ein Gate-Bereich aus polykristallinem Silizium gebildet.
Insbesondere ist in [2] ein Verfahren zum Herstellen eines SOI-Feldeffekttransistors offenbart, bei dem eine Hartmaske auf einer strukturierten Silizium-Schicht eines SOI-Substrats gebildet wird. Nachfolgend wird ein Fenster in der Hartmaske zum Freilegen der Silizium-Schicht in einem Fensterbereich gebildet. Die Silizium-Schicht wird in dem Fensterbereich abgetragen. Danach wird in dem Fenster eine Gate-isolierende Schicht gebildet, und es wird auf dieser eine Gate-Elektrode gebildet. Die nicht zurückgeätzten Bereiche der Silizium-Schicht werden als Source-/Drain-Bereiche verwendet, der zurückgeätzte Bereich der Silizium-Schicht wird als Kanal-Bereich verwendet. Es wird ein Gate-Bereich aus polykristallinem Silizium-Material gebildet.
[3] offenbart, dass die Austrittsarbeit von Kohlenstoff-Material ungefähr 4.85 eV ist.
In [4] sind Strukturen offenbart, welche zum Ableiten von Wärme aus Halbleiter-Devices dienen. Die Wärmeableitung wird dabei durch thermisch leitfähige Strukturen aus Diamant oder Diamant-ähnlichem Material erreicht, wobei zur Ausbildung der thermisch leitfähigen Strukturen in einer Siliziumschicht Gräben geformt und anschließend mit Diamant oder Diamantähnlichem Material gefüllt werden.
Der Erfindung liegt insbesondere das Problem zugrunde, eine gegenüber [2] verbesserte Schicht-Anordnung, die insbesondere als Feldeffekttransistor verwendbar ist, zu schaffen.
Das Problem wird durch eine Schicht-Anordnung, durch einen Feldeffekttransistor und durch ein Verfahren zum Herstellen einer Schicht-Anordnung mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.
Die erfindungsgemäße Schicht-Anordnung enthält ein Substrat, eine Halbleiter-Schicht auf dem Substrat, einen Graben in der Halbleiter-Schicht, elektrisch isolierendes Material an den Seitenwänden und am Boden des Grabens und Kohlenstoff aufweisendes elektrisch leitfähiges Material auf dem elektrisch isolierenden Material in dem Graben.
Darüber hinaus ist erfindungsgemäß ein Feldeffekttransistor mit einer Schicht-Anordnung mit den oben beschriebenen Merkmalen geschaffen.
Ferner ist erfindungsgemäß ein Verfahren zum Herstellen einer Schicht-Anordnung geschaffen, bei dem eine Halbleiter-Schicht auf einem Substrat vorgesehen wird, in der Halbleiter-Schicht ein Graben gebildet wird, elektrisch isolierendes Material an den Seitenwänden und am Boden des Grabens gebildet wird und Kohlenstoff aufweisendes elektrisch leitfähiges Material auf dem elektrisch isolierenden Material in dem Graben gebildet wird.
Eine Grundidee der Erfindung ist darin zu sehen, eine als Feldeffekttransistor einrichtbare Schicht-Anordnung zu schaffen, bei der ein gedünnter Abschnitt einer Halbleiter-Schicht als Kanal-Bereich in "Recessed-Channel"-Technologie mit einer extrem geringen Dicke vorgesehen wird und ein aufgrund des gedünnten Halbleiter-Schichtbereichs generierter Graben mit Kohlenstoff aufweisendem elektrisch leitfähigem Material als Gate-Bereich gefüllt wird.
Die Verwendung von Kohlenstoff-Material als Gate-Bereich ist für einen FD-SOI-Feldeffekttransistor sehr vorteilhaft. Bei einem solchen FD-SOI-Feldeffekttransistor mit ultradünnem Kanal-Bereich können die Transistoreigenschaften (insbesondere die Einsatzspannung) mittels Auswählens der Gate-Materials und nicht wie herkömmlich mittels einer Kanaldotierung eingestellt werden. Kohlenstoff-Material ist ein sogenanntes "Midgap-Material", d. h. die Einsatzspannung eines Feldeffekttransistors auf Basis der erfindungsgemäßen Schicht-Anordnung ist aufgrund der Implementierung eines Kohlenstoff-Gate-Bereichs sowohl für einen n-MOS-Feldeffekttransistor als auch für einen p-MOS-Feldeffekttransistor möglich. Somit eignet sich die erfindungsgemäße Schicht-Anordnung hervorragend für CMOS-Anwendungen. Die Midgap-Material-Eigenschaft von Kohlenstoff beruht darauf, dass die Austrittsarbeit für Kohlenstoff im Bereich von ungefähr 5 eV liegt (gemäß [3] bei etwa 4.85 eV), d. h. näher bei Silizium-Midgap als im Falle von n⁺-dotiertem oder p⁺-dotiertem Polysilizium.
Kohlenstoff als den Graben auffüllendes Material der Schicht-Anordnung ist gut verträglich mit anderen für die Schicht-Anordnung einsetzbaren Prozessmaterialien, insbesondere im Rahmen der Silizium-Mikrotechnologie (z. B. Silizium, Siliziumoxid, Siliziumnitrid) und kann somit auch in bestehende Prozesse mit vertretbarem Aufwand eingegliedert werden. Insbesondere weist Kohlenstoff-Material eine gute Depositionseigenschaft auf elektrisch isolierendem Material an der Innenwand des Grabens auf, welche als elektrisch isolierendes Material vorzugsweise Siliziumoxid enthält und bei einer Ausgestaltung der Schicht-Anordnung als Feldeffekttransistor als Gate-isolierende Schicht dienen kann. Auch ist Kohlenstoff-Material mit typischen Prozessbedingungen (Temperatur, chemisches Milieu) der Silizium-Mikrotechnologie insbesondere zum Herstellen von Feldeffekttransistoren verträglich. Diese Verträglichkeit beinhaltet die Eigenschaft einer guten Temperaturbeständigkeit und die Möglichkeit, eine Kohlenstoff-Schicht mittels Trockenätzens (zum Beispiel H₂-, O₂-, Luft- oder Plasma-Ätzung) einfach zurückzuätzen.
Ein wichtiger Aspekt der Erfindung kann darin gesehen werden, eine "Recessed-Channel"-Prozessierung zum Bilden der Schicht-Anordnung mit dem Einsatz von Kohlenstoff, insbesondere von polykristallinem Kohlenstoff, als neuartiges Material zum Auffüllen des Grabens zu kombinieren. Hierbei kann das Kohlenstoff-Material aufgrund seiner "Midgap-Workfunction" vorteilhafterweise sowohl für p-MOS-Devices als auch für n-MOS-Devices eingesetzt werden.
Die erfindungsgemäße Schicht-Anordnung dient gemäß einer bevorzugten Ausgestaltung als Fully-Depleted-Feldeffekttransistor mit sehr guter Performance. Unter Einsatz der SOI-Technologie ist erfindungsgemäß ein FD-SOI-Transistor mit ultradünnem Kanal-Bereich und Kohlenstoff als Gate-Material geschaffen.
Die Verwendung von Kohlenstoff-Material zum Auffüllen des Grabens bzw. als Gate-Material einer als Feldeffekttransistor eingerichteten Schicht-Anordnung hat den zusätzlichen Vorteil, dass eine solche Kohlenstoff-Schicht eine sehr gute elektrische Leitfähigkeit aufweist, so dass eine verlustarme Signalzufuhr an den Gate-Bereich ermöglicht ist und vor allem ein schnelles Device realisiert ist, da die Signalverzögerung aufgrund des geringen ohmschen Widerstands des Kohlenstoff-Materials gering gehalten ist.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
Im Weiteren werden zunächst Ausgestaltungen der erfindungsgemäßen Schicht-Anordnung beschrieben.
Zwischen dem Substrat und der Halbleiter-Schicht der Schicht-Anordnung kann eine elektrisch isolierende Schicht vorgesehen sein.
Bei der Schicht-Anordnung können das Substrat, die elektrisch isolierende Schicht und die Halbleiter-Schicht als Silicon-On-Insulator-Substrat (SOI-Substrat) gebildet sein. Mit anderen Worten bildet gemäß dieser Ausgestaltung das Substrat einen Bulk-Silizium-Wafer, die elektrisch isolierende Schicht eine vergrabene Siliziumoxid-Schicht und die Halbleiter-Schicht eine Top-Silizium-Schicht einer sehr geringen Dicke. Ausgehend von einem SOI-Substrat kann bereits mit einer sehr dünnen Top-Silizium-Schicht als Halbleiter-Schicht die Prozessierung begonnen werden, so dass mittels des Dünnens eines zentralen Abschnitts der Halbleiter-Schicht ein extrem dünner Kanal-Bereich gebildet werden kann.
Die Halbleiter-Schicht (insbesondere der gedünnte zentrale Bereich der Halbleiter-Schicht, der als Kanal-Bereich einsetzbar ist) der Schicht-Anordnung kann an Ladungsträgern teilweise verarmt (partially-depleted) sein, und ist vorzugsweise an Ladungsträgern vollständig verarmt (fully depleted).
Die Halbleiter-Schicht kann im Bereich des Grabens eine Dicke von höchstens 30 nm, vorzugsweise von höchstens 10 nm aufweisen. Anders ausgedrückt kann der gedünnte Bereich der Halbleiter-Schicht eine Dicke von höchstens 30 nm, vorzugsweise von höchstens 10 nm aufweisen. Bei einem Kanal-Bereich dieser Dicke ist eine besonders gute Einstellbarkeit der elektrischen Leitfähigkeit des Kanal-Bereichs mittels Anlegens eines elektrischen Signals an den Gate-Bereich unter Verwendung des Feldeffekts erreichbar.
Das Kohlenstoff aufweisende elektrisch leitfähige Material kann aus Kohlenstoff bestehen. Gemäß dieser Ausgestaltung ist das Kohlenstoff aufweisende Material einzig aus Kohlenstoff gebildet und meist andere Komponenten nicht oder höchstens in Spuren (d. h. in unmaßgeblichen Mengen) auf.
Das Kohlenstoff aufweisende elektrisch leitfähige Material kann polykristallinen Kohlenstoff aufweisen oder daraus bestehen. Polykristalliner Kohlenstoff eignet sich ausgezeichnet als Midgap-Material für p-MOS-Devices und n-MOS-Devices.
Als Übersicht werden kurz die Eigenschaften unterschiedlicher Kohlenstoff aufweisender Materialien (z. B. polykristalliner Kohlenstoff, Graphit, Diamant, etc.), die für die erfindungsgemäße Schicht-Anordnung verwendbar sind, gegenübergestellt. Besonders gut geeignet sind aufgrund ihrer hohen elektrischen Leitfähigkeit polykristalliner Kohlenstoff und Graphit.
Der spezifische Widerstand für undotierte Materialien liegt für Graphit bei einigen mΩcm, d. h. etwa bei 5 mΩcm, für Diamant ist er viel größer als 1 mΩcm, d. h. etwa im Bereich von 100 mΩcm bis 1000 mΩcm, und für das erfindungsgemäß bevorzugte Material aus polykristallinem Kohlenstoff bei etwa 1 mΩcm (undotierter Kohlenstoff in Größenordnung von höchst dotiertem Silizium). Somit weist das erfindungsgemäß bevorzugte Material aus Kohlenstoff einen um Größenordnungen geringeren spezifischen Widerstand auf als Diamant.
Der spezifische Widerstand für dotierte Materialien liegt für Graphit bei einigen μΩcm, d. h. etwa bei 5 μΩcm, für hochdotierten Diamant (10²⁰ bis 10²¹ pro cm³) bei einigen 1 mΩcm, d. h. etwa im Bereich von 5 mΩcm und für das erfindungsgemäß bevorzugte Material aus polykristallinem Kohlenstoff bei etwa 10 μΩcm bis 1 μΩcm, vorzugsweise bei etwa 1 μΩcm. Somit weist das erfindungsgemäß bevorzugte Material aus Kohlenstoff auch im dotierten Zustand einen um Größenordnungen geringeren spezifischen Widerstand auf als Diamant. Je nach Dotierung oder Implantation oder Interkalation ist es sogar möglich, dass das erfindungsgemäß bevorzugte Material aus Kohlenstoff einen geringeren spezifischen Widerstand aufweist als Silber, welches einen spezifischen Widerstand von 1,6 μΩcm aufweist.
Die Rauhigkeit von Higly Oriented Pyrolitic Graphite (HOPG) ist kleiner als 1 nm, die von Diamant ist stark abhängig von der Mikrostruktur, d. h. der Korngröße und Orientierung, des Stresses, der Verunreinigungen und der Versetzungen innerhalb des Diamanten. Für das erfindungsgemäß bevorzugte Material aus polykristallinem Kohlenstoff liegt die Rauhigkeit zwischen 1 nm und 3 nm, insbesondere bei etwa 2 nm ± 0,3 nm. Die Rauhigkeit des erfindungsgemäß bevorzugten Materials aus Kohlenstoff liegt zwischen HOPG und Diamant.
Die Korngröße von HOPG liegt bei etwa 10 μm und bei polykristallinen CVD Diamant, d. h. Diamant, welcher mittels chemischer vapour deposition erzeugt ist, bei einigen μm, d. h. etwa 5 μm. Die Korngröße des erfindungsgemäß bevorzugten Materials aus polykristallinem Kohlenstoff beträgt zwischen 0,5 nm und 3 nm, insbesondere 1 nm bis 2 nm.
Die Härte von Graphit beträgt etwa 0,2 GPa und die für Diamant 10 GPa bis einige 100 GPa, d. h. bis etwa 500 GPa. Die Härte des erfindungsgemäß bevorzugten Materials aus polykristallinem Kohlenstoff beträgt zwischen 2 GPa und 9 GPa, insbesondere etwa 6 GPa bis 7 GPa.
Die Elastizität von Graphit beträgt etwa 8 GPa und die für Diamant etwa 400 GPa bis 500 GPa. Die Elastizität des erfindungsgemäß bevorzugten Materials aus polykristallinem Kohlenstoff beträgt zwischen 50 GPa und 150 GPa, insbesondere etwa 80 GPa und liegt somit zwischen der Elastizität von Graphit und Diamant.
Die Schicht-Anordnung kann als Feldeffekttransistor eingerichtet sein.
Gemäß dieser Ausgestaltung kann der (gedünnte) Bereich der Halbleiter-Schicht unterhalb des Grabens als Kanal-Bereich eingerichtet sein, können an den Graben angrenzende Bereiche der Halbleiter-Schicht als erster Source-/Drain-Bereich und als zweiter Source-/Drain-Bereich eingerichtet sein (d. h. kann ein erster ungedünnter Bereich der Halbleiter-Schicht als erster Source-/Drain-Bereich eingerichtet sein und kann ein zweiter ungedünnter Bereich der Halbleiter-Schicht als zweiter Source-/Drain-Bereich eingerichtet sein), kann zumindest ein Teil des elektrisch isolierenden Materials als Gate-isolierende Schicht eingerichtet sein und kann das Kohlenstoff aufweisende elektrisch leitfähige Material als Gate-Bereich eingerichtet sein. Die Schicht-Anordnung kann wahlweise als p-MOS-Feldeffekttransistor oder als n-MOS-Feldeffekttransistor eingesetzt werden.
Ferner ist erfindungsgemäß eine CMOS-Anordnung gebildet, mit einer ersten erfindungsgemäßen Schicht-Anordnung, die als p-MOS-Feldeffekttransistor eingerichtet ist, und mit einer zweiten erfindungsgemäßen Schicht-Anordnung, die als n-MOS-Feldeffekttransistor eingerichtet ist. Diese beiden Schicht-Anordnungen können in einem gemeinsamen Substrat integriert sein. Da Kohlenstoff-Material ein Midgap-Material darstellt, kann das Kohlenstoff-Material als Gate-Bereich sowohl in einem p-MOS-Feldeffekttransistor als auch in einem n-MOS-Feldeffekttransistor vorgesehen sein, so dass mit geringem Aufwand ein hochleistungsfähiges CMOS-Device gebildet ist.
Im Weiteren wird das erfindungsgemäße Verfahren zum Herstellen einer Schicht-Anordnung näher beschrieben. Ausgestaltungen der Schicht-Anordnung gelten auch für das Verfahren zum Herstellen der Schicht-Anordnung und umgekehrt.
Zum Abscheiden der Kohlenstoff-Schicht sind insbesondere zwei unterschiedliche Prozesse möglich.
Gemäß einem ersten Prozess kann bei einer Temperatur von vorzugsweise 950°Celsius und einem Druck von 1 Hektopascal in H₂-Atmosphäre anschließend ein Gasfluss eines kohlenstoffhaltigen Gases wie Methan (CH₄) eingestellt werden, womit der Druck auf beispielsweise 600 Hektopascal eingestellt wird. Die Dicke der abgeschiedenen Kohlenstoff-Schicht kann über die Prozessierungszeit eingestellt werden.
Gemäß einem zweiten Verfahren kann bei 800°Celsius in einem Photonen-Ofen bei einem Druck von 2,5 Torr (ungefähr 3,3 Hektopascal) Wasserstoff und 7,5 Torr (ungefähr 10 Hektopascal) Methan die Kohlenstoff-Schicht gebildet werden.
Im einzelnen kann das Abscheiden von polykristallinem Kohlenstoff erfolgen, wie im Weiteren beschrieben wird. Unter einer polykristallinen Kohlenstoff-Schicht wird insbesondere eine Schicht verstanden, welche im Wesentlichen aus Kohlenstoff besteht und welche in Teilbereichen eine Graphitstruktur, d. h. eine hexagonale Gitterstruktur, welche als kristallin aufgefasst werden kann, aufweist. Die einzelnen "kristallinen" Teilbereiche mit hexagonalen Strukturen sind jedoch durch Bereiche getrennt, welche keine hexagonalen Gitterstrukturen aufweisen, oder zumindest durch hexagonale Gitterstrukturen getrennt, welche eine zu den benachbarten "kristallinen" Teilbereichen unterschiedliche Ausrichtung aufweisen.
Bei einem ersten Prozess wird bei einer Temperatur zwischen 900°Celsius und 970°Celsius, vorzugsweise 950°Celsius, eine Wasserstoffatmosphäre mit einem Druck von 1 Hektopascal, erzeugt. Anschließend wird ein kohlenstoffhaltiges Gas, beispielsweise Methan (CH₄) oder Azetylen (C₂H₄), eingeleitet, bis sich ein Gesamtdruck von etwa 600 Hektopascal einstellt. Bei diesen Bedingungen scheidet sich eine polykristalline Kohlenstoff-Schicht ab. Vorzugsweise wird das kohlenstoffhaltige Gas während des Abscheideprozesses ständig eingeleitet, so dass der Gesamtdruck im Wesentlichen konstant bleibt.
Bei einem zweiten Prozess zum Erzeugen einer polykristallinen Kohlenstoff-Schicht wird bei einer Temperatur von etwa 800°Celsius eine Wasserstoffatmosphäre von etwa 2 Torr bis 3 Torr, vorzugsweise 2,5 Torr, was etwa 3,3 Hektopascal entspricht, erzeugt. Gleichzeitig zum Heizen mittels eines normalen Ofens wird ein so genannter Photonen-Ofen verwendet, d. h. eine Lichtquelle, welche zusätzlich Energie zur Verfügung stellt. Hierdurch lässt sich die Temperatur gegenüber dem oben beschriebenen Verfahren senken, was je nach Anwendungsgebiet vorteilhaft sein kann. In die Wasserstoffatmosphäre wird anschließend wiederum ein kohlenstoffhaltiges Gas, beispielsweise Methan (CH₄), Azetylen (C₂H₄) oder Alkoholdampf, vorzugsweise Äthanoldampf (C₂H₅OH), eingeleitet, bis ein Gesamtdruck zwischen 6,5 Torr und 8,5 Torr, vorzugsweise 7,5 Torr, was etwa 10 Hektopascal entspricht, erreicht ist. Auch bei diesen Bedingungen scheidet sich eine polykristalline Kohlenstoff-Schicht ab. Auch in diesem Prozess wird das kohlenstoffhaltige Gas vorzugsweise ständig eingeleitet, solange die konforme Abscheidung durchgeführt wird.
Zusammenfassend kann das Kohlenstoff aufweisende elektrisch leitfähige Material gebildet werden, indem bei einer Wasserstoff-Atmosphäre mit einem Gesamtdruck zwischen 1 Hektopascal und 4 Hektopascal und bei einer Temperatur zwischen 600°Celsius und 1000°Celsius ein kohlenstoffhaltiges Gas zugeführt wird.
Das kohlenstoffhaltige Gas kann Methan, Äthan, Azetylen oder Alkoholdampf sein.
Die Temperatur kann zwischen 900°Celsius und 970°Celsius eingestellt werden, der Gesamtdruck der Wasserstoff- Atmosphäre kann 1 Hektopascal betragen, und beim Ausbilden der Kohlenstoff aufweisenden elektrisch leitfähigen Schicht kann soviel kohlenstoffhaltiges Gas zugeführt werden, dass sich ein Gesamtdruck zwischen 500 Hektopascal und 700 Hektopascal einstellt.
Die Temperatur kann alternativ zwischen 750°Celsius und 850°Celsius eingestellt werden, der Gesamtdruck der Wasserstoff-Atmosphäre kann 1,5 Hektopascal betragen, und beim Ausbilden der Kohlenstoff aufweisenden elektrisch leitfähigen Schicht kann soviel kohlenstoffhaltiges Gas zugeführt werden, dass sich ein Gesamtdruck zwischen 9 Hektopascal und 11 Hektopascal einstellt.
Die Temperatur kann zumindest teilweise mittels einer Photonen-Heizung und/oder mittels Verwenden eines Plasmas aufrechterhalten werden.
Der Graben kann in der Halbleiter-Schicht mittels Entfernens von Material der Halbleiter-Schicht gebildet werden, d. h. mittels Dünnens der Halbleiter-Schicht (zum Beispiel in einem zentralen Abschnitt der Halbleiter-Schicht).
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.
Es zeigen:
1 bis 12 Schichtenfolgen zu unterschiedlichen Zeitpunkten während eines Verfahrens zum Herstellen eines Feldeffekttransistors gemäß einem bevorzugten Ausführungsbeispiel der Erfindung,
13 den gemäß dem Verfahren nach 1 bis 12 hergestellten Feldeffekttransistor gemäß einem bevorzugten Ausführungsbeispiel der Erfindung.
Gleiche oder ähnliche Komponenten in unterschiedlichen Figuren sind mit gleichen Bezugsziffern versehen.
Die Darstellungen in den Figuren sind schematisch und nicht maßstäblich.
Das in 1 gezeigte Silicon-On-Insulator-Substrat 100 enthält ein Bulk-Silizium-Substrat 101, eine darauf gebildete Siliziumoxid-Schicht 102 ("buried Oxide", BOX) und eine auf der Siliziumoxid-Schicht 102 gebildete dünne Top-Silizium-Schicht 103 aus kristallinem Silizium-Material (c-Si).
Um die in 2 gezeigte lateral begrenzte Silizium-Schicht 201 zu erhalten, wird unter Verwendung eines Lithographie-Verfahrens und eines Ätz-Verfahrens basierend auf der Top-Silizium-Schicht 103 ein aktives Gebiet ("Mesen") definiert.
Um die in 3 gezeigte Schichtenfolge 300 zu erhalten, werden erste Seitenwandspacer 301 an den Seitenwänden der lateral begrenzten Silizium-Schicht 201 gebildet. Die ersten Seitenwandspacer 301 können aus Siliziumoxid-Material oder aus Siliziumnitrid-Material gebildet werden. Hierdurch wird eine seitliche Isolation der Mesen gewährleistet.
Um die in 4 gezeigte Schichtenfolge 400 zu erhalten, wird eine Siliziumnitrid-Hartmaske 401 auf der Schichtenfolge 300 abgeschieden.
Um die in 5 gezeigte Schichtenfolge 500 zu erhalten, wird zunächst Fotoresist-Material (Lack) auf der Schichtenfolge 400 abgeschieden und unter Verwendung eines Lithographie-Verfahrens und eines Ätz-Verfahrens derart strukturiert, dass Fotoresist-Material in einem zentralen Abschnitt entfernt wird, womit ein Fenster 502 gebildet wird und ein Oberflächenbereich der Siliziumnitrid-Hartmaske 401 freigelegt wird.
Um die in 6 gezeigte Schichtenfolge 600 zu erhalten, wird unter Verwendung eines Trockenätz-Verfahrens die Siliziumnitrid-Hartmaske 401 in den freigelegten Bereich geätzt, wodurch eine strukturierte Siliziumnitrid-Hartmaske 401 gebildet wird und ein Oberflächenbereich der lateral begrenzten Silizium-Schicht 201 freigelegt wird. Nachfolgend wird zum Beispiel mittels eines Stripping-Verfahrens der Fotoresist 501 von der Oberfläche der so erhaltenen Schichtenfolge entfernt.
Um die in 7 gezeigte Schichtenfolge 700 zu erhalten, wird unter Verwendung eines Trockenätz-Verfahrens die lateral begrenzte Silizium-Schicht 201 gedünnt. Dadurch wird in einem zentralen Abschnitt der lateral begrenzten Silizium-Schicht 201 ein gedünnter Silizium-Bereich 703 gebildet, an den sich gemäß 7 linksseitig ein erster ungedünnter Silizium-Bereich 701 anschließt und gemäß 7 rechtsseitig ein zweiter ungedünnter Silizium-Bereich 702. Aufgrund des Entfernens von Silizium-Material beim Dünnen der lateral begrenzten Silizium-Schicht 201 bleibt in einem zentralen Abschnitt der lateral begrenzten Silizium-Schicht 201 ein Graben 704 zurück.
Um die in 8 gezeigte Schichtenfolge 800 zu erhalten, wird zunächst (beispielsweise mittels thermischen Oxidierens oder unter Verwendung eines Abscheide-Verfahrens) eine Schutz-Siliziumoxid-Schicht 801 in einem gemäß 8 horizontalen Bodenbereich des Grabens 704 gebildet. Nachfolgend werden zweite Seitenwandspacer 802 aus Siliziumnitrid-Material an gemäß 8 vertikalen Wänden des Grabens 704 gebildet.
Um die in 9 gezeigte Schichtenfolge 900 zu erhalten, wird die Schichtenfolge 800 einem Nassätz-Verfahren zur Glättung unterzogen, wodurch die Schutz-Siliziumoxid-Schicht 801 entfernt wird.
Um die in 10 gezeigte Schichtenfolge 1000 zu erhalten, wird eine Gate-isolierende Schicht 1001 aus Siliziumoxid-Material auf dem freiliegenden Bereich der lateral strukturierten Silizium-Schicht 201, d. h. vorwiegend auf dem gedünnten Silizium-Bereich 703 in dem Graben 704 gebildet.
Um die in 11 gezeigte Schichtenfolge 1100 zu erhalten, wird polykristallines Kohlenstoff-Material 1101 ganzflächig auf der Schichtenfolge 1000 abgeschieden, wodurch der Graben 704 vollständig mit Kohlenstoff-Material gefüllt wird und auch sonstige Bereiche der Schichtenfolge mit Kohlenstoff-Material bedeckt werden. Bei diesem Kohlenstoff-Abscheideverfahren wird bei einer Temperatur von 950°Celsius und einem Druck von 1 Hektopascal in HZ-Atmosphäre anschließend ein Gasfluss des kohlenstoffhaltigen Gases Methan (CH₄) eingestellt, womit der Druck auf beispielsweise 600 Hektopascal eingestellt wird.
Um die in 12 gezeigte Schichtenfolge 1200 zu erhalten, wird das abgeschiedene polykristalline Kohlenstoff-Material 1101 derart zurückgeätzt, dass Kohlenstoff-Material nur in dem Graben 704 zurückbleibt, womit ein Kohlenstoff-Gate-Bereich 1201 aus polykristallinem Kohlenstoff-Material gebildet wird.
Um den in 13 gezeigten Feldeffekttransistor 1300 gemäß dem bevorzugten Ausführungsbeispiel der Erfindung zu erhalten, wird unter Verwendung eines Ätz-Verfahrens die Siliziumnitrid-Hartmaske 401 entfernt.
Bei dem Feldeffekttransistor 1300 wird der erste ungedünnte Silizium-Bereich 701 als erster Source-/Drain-Bereich 1301 eingerichtet, wird der zweite ungedünnte Silizium-Bereich 702 als zweiter Source-/Drain-Bereich 1302 eingerichtet und ist der gedünnte Silizium-Bereich 703 als ultradünner Kanal-Bereich 1303 ausgebildet. Somit ist der Feldeffekttransistor 1300 aus 13 ein FD-SOI-MOSFET mit hervorragenden Transistoreigenschaften.
In diesem Dokument sind folgende Veröffentlichungen zitiert:

[1] T. Yonehara and K. Sakaguchi, "ELTRAN^®; Novel SOI Wafer Technology", JSAP International No. 4 (July 2001), pp. 10–16
[2] DE 102 33 663 A1
[3] G. Raghavan, J. L. Hoyt and J. F. Gibbons, Jpn. J. Appl. Phys., Vol. 32 (1993), pp. 380–383
[4] US 2003/0189231 A1

Claims

Schicht-Anordnung, • mit einem Substrat (101); • mit einer Halbleiter-Schicht (103, 201) auf dem Substrat (101); • mit einem Graben (704) in der Halbleiter-Schicht (201); • mit elektrisch isolierendem Material (801, 802) an den Seitenwänden und am Boden des Grabens (704); • mit Kohlenstoff aufweisendem elektrisch leitfähigem Material (1101) auf dem elektrisch isolierenden Material (802) in dem Graben (704).
Schicht-Anordnung nach Anspruch 1, mit einer elektrisch isolierenden Schicht (102) zwischen dem Substrat und der Halbleiter-Schicht (103, 201).
Schicht-Anordnung nach Anspruch 2, bei der das Substrat (101), die elektrisch isolierende Schicht (102) und die Halbleiter-Schicht (103) als Silicon-on-Insulator-Substrat (100) gebildet sind.
Schicht-Anordnung nach einem der Ansprüche 1 bis 3, bei der die Halbleiter-Schicht (103, 201) an Ladungsträgern vollständig verarmt ist.
Schicht-Anordnung nach einem der Ansprüche 1 bis 4, bei welcher die Halbleiter-Schicht (201) in dem Bereich des Grabens eine Dicke von höchstens zehn Nanometern aufweist.
Schicht-Anordnung nach einem der Ansprüche 1 bis 5, bei welcher das Kohlenstoff aufweisende elektrisch leitfähige Material (1101) aus Kohlenstoff besteht.
Schicht-Anordnung nach einem der Ansprüche 1 bis 5, bei welcher das Kohlenstoff aufweisende elektrisch leitfähige Material (1101) polykristallinen Kohlenstoff aufweist.
Feldeffekttransistor (1300), mit einer Schicht-Anordnung nach einem der Ansprüche 1 bis 7, bei dem • der Bereich (703) der Halbleiter-Schicht (201) unterhalb des Grabens (704) als Kanal-Bereich (1303) eingerichtet ist; • an den Graben (704) angrenzende Bereiche der Halbleiter-Schicht (201) als erster Source-/Drain-Bereich (701) und als zweiter Source-/Drain-Bereich (702) eingerichtet sind; • zumindest ein Teil des elektrisch isolierenden Materials (801, 802) als Gate-isolierende Schicht (1001) eingerichtet ist; • das Kohlenstoff aufweisende elektrisch leitfähige Material (1101) als Gate-Bereich (1201) eingerichtet ist.
Verfahren zum Herstellen einer Schicht-Anordnung, bei dem • eine Halbleiter-Schicht (103, 201) auf einem Substrat (101) vorgesehen wird; • in der Halbleiter-Schicht (201) ein Graben (704) gebildet wird; • elektrisch isolierendes Material (801, 802) an den Seitenwänden und am Boden des Grabens (704) gebildet wird • Kohlenstoff aufweisendes elektrisch leitfähiges Material (1101) auf dem elektrisch isolierenden Material (802) in dem Graben (704) gebildet wird.
Verfahren nach Anspruch 10, bei dem das Kohlenstoff aufweisende elektrisch leitfähige Material (1101) gebildet wird, indem bei einer Wasserstoffatmosphäre mit einem Gesamtdruck zwischen 1 Hektopascal und 4 Hektopascal und bei einer Temperatur zwischen 600°Celsius und 1000°Celsius ein kohlenstoffhaltiges Gas zugeführt wird.
Verfahren nach Anspruch 11, bei dem das kohlenstoffhaltige Gas Methan, Äthan, Azetylen oder Alkoholdampf ist.
Verfahren nach Anspruch 11 oder 12, bei dem die Temperatur zwischen 900°Celsius und 970°Celsius, der Gesamtdruck der Wasserstoffatmosphäre 1 Hektopascal beträgt und beim Ausbilden der Kohlenstoff aufweisenden elektrisch leitfähigen Schicht (1101) so viel kohlenstoffhaltiges Gas zugeführt wird, dass sich ein Gesamtdruck zwischen 500 Hektopascal und 700 Hektopascal einstellt.
Verfahren nach Anspruch 11 oder 12, bei dem die Temperatur zwischen 750°Celsius und 850°Celsius, der Gesamtdruck der Wasserstoffatmosphäre 1,5 Hektopascal beträgt und beim Ausbilden der Kohlenstoff aufweisenden elektrisch leitfähigen Schicht (1101) so viel kohlenstoffhaltiges Gas zugeführt wird, dass sich ein Gesamtdruck zwischen 9 Hektopascal und 11 Hektopascal einstellt.
Verfahren nach einem der Ansprüche 11 bis 14, bei dem die Temperatur zumindest teilweise mittels einer Photonen-Heizung und/oder mittels Verwendens eines Plasmas aufrechterhalten wird.
Verfahren nach einem der Ansprüche 10 bis 15, bei dem der Graben (704) in der Halbleiter-Schicht mittels Entfernens von Material der Halbleiter-Schicht (201) gebildet wird.