DE102004021241A1 - Verfahren zur Herstellung eines planaren Spacers, eines zugehörigen Bipolartransistors und einer zugehörigen BiCMOS-Schaltungsanordnung - Google Patents

Verfahren zur Herstellung eines planaren Spacers, eines zugehörigen Bipolartransistors und einer zugehörigen BiCMOS-Schaltungsanordnung Download PDF

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    • H01L29/66242—Heterojunction transistors [HBT]

Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung eines planaren Spacers, eines zugehörigen Bipolartransistors und einer zugehörigen BiCMOS-Schaltungsanordnung, wobei nach dem Ausbilden einer Opfermaske (2) auf einem Trägersubstrat (1) eine erste und zweite Spacerschicht (3, 4) ausgebildet wird. Zum Erzeugen von Hilfs-Spacern (4S) aus der zweiten Spacerschicht (4) wird ein erstes anisotropes Ätzverfahren durchgeführt. Anschließend wird unter Verwendung der Hilfs-Spacer (4S) ein zweites anisotropes Ätzen zum Erzeugen der planaren Spacer (PS) durchgeführt. Auf diese Weise kann die Höhe des resultierenden planaren Spacers (PS) frei gewählt werden, wobei die Planarität des Spacers eine weitere Prozessführung stark vereinfacht. Dadurch lassen sich Bauelemente mit verbesserten elektrischen Eigenschaften realisieren.

Description

  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung eines planaren Spacers, eines zugehörigen Bipolartransistors und einer zugehörigen BiCMOS-Schaltungsanordnung und insbesondere auf ein Verfahren zur Herstellung von selbstjustierten Single-Poly-Bipolartransistoren mit verbesserten elektrischen Eigenschaften in einer BiCMOS-Schaltung.
  • In Bipolartransistoren muss das Gebiet der intrinsischen Basis möglichst niederohmig kontaktiert bzw. angeschlossen werden, um höchste Grenzfrequenzen zu erreichen und das HF-Rauschen zu verringern. Dieses erreicht man besonders vorteilhaft mit einem möglichst kurzen und vorzugsweise selbstjustierten und daher niederohmigen Basisanschluss.
  • Bei sogenannten „Single-Poly-Bipolartechnologien" wird dieses Basisanschlussgebiet im Regelfall lithographisch, also nicht selbstjustiert, definiert. Beispielsweise verwendet man den lithographisch definierten Emitterstöpsel als Implantationshartmaske für den Basiskontakt. Da die Dotierung der intrinsischen Basis die Stromverstärkung des Bipolartransistors festlegt, kann sie nicht beliebig hoch gewählt werden. Wird der Basisanschluss bzw. das die intrinsische Basis unmittelbar berührende Basisanschlussgebiet durch keine eigene, hochdotierte Polysiliziumschicht gebildet, die es erlaubt die intrinsische Basis selbstjustiert zu kontaktieren, wird im Regelfall der Basisanschluss durch Ionenimplantation mittels einer z.B. Fotolackmaske hochdotiert. Dabei ist der minimale Abstand dieses hochdotierten Anteils des Basisanschlusses zum aktiven Transistorbereich, d.h. zur intrinsischen Basis, durch die Lithographietoleranzen bestimmt. Aus diesem Grund ist in derartigen „Single-Poly-Bipolartransistoren" der Ba sisanschluss relativ hochohmig, da das hochdotierte Anschlussgebiet durch dieses relativ lange nur mit der niedrigen Dotierstoffkonzentration der intrinsischen Basis dotierte Gebiet, mit der intrinsischen Basis verbunden ist.
  • Herkömmliche Bipolartransistoren verwenden daher oftmals zwei Polysiliziumlagen zur Realisierung einer Kontaktierung, wobei eine für die Emitterkontaktierung und eine für die Basiskontaktierung vorgesehen ist. Dabei wird ein Emitterfenster, welches einen eigentlichen Kontaktbereich zwischen dem Emitter und der intrinsischen Basis festlegt, durch das hochdotierte Basisanschluss-Polysilizium geätzt. Damit liegt der Basisanschluss automatisch selbstjustiert neben dem Emitterfenster, in dem die intrinsische Basis definiert wird. Den niederohmigen Basisanschluss erhält man bei dieser Variante durch Ausdiffusion aus dem Basisanschluss-Polysilizium zur intrinsischen Basis.
  • Bei einem herkömmlichen Single-Poly-Bipolartransistor, bei dem nur für den Emitterkontakt eine eigene Polysiliziumabscheidung bzw. Polysiliziumschicht verwendet wird, wird das Basisanschlussgebiet üblicherweise lithographisch definiert und mittels Implantationen hoch dotiert. Da dieser Prozess demzufolge nicht selbstjustiert ist, beinhaltet er daher alle Lithographieschwankungen und -toleranzen.
    •
  • Der Erfindung liegt daher die Aufgabe zu Grunde ein Verfahren zur Herstellung eines planaren Spacers, eines zugehörigen Bipolartransistors und einer zugehörigen BiCMOS-Schaltungsanordnung zu schaffen, wodurch Halbleiterbauelemente mit verbesserten elektrischen Eigenschaften kostengünstig hergestellt werden können.
  • Erfindungsgemäß wird diese Aufgabe hinsichtlich des planaren Spacers durch die Maßnahmen des Patentanspruchs 1, hinsichtlich des zugehörigen Bipolartransistors durch die Maßnahmen des Patentanspruchs 6 und hinsichtlich der zugehörigen BiC- MOS-Schaltungsanordnung durch die Maßnahmen des Patentanspruchs 15 gelöst.
  • Insbesondere durch das Ausbilden einer Opfermaske auf einem Trägersubstrat, dem nachfolgenden Ausbilden einer ersten Spacerschicht und dem abschließenden Ausbilden einer zweiten Spacerschicht können nach dem Durchführen einer ersten anisotropen Ätzung zum Erzeugen von Hilfs-Spacern aus der zweiten Spacerschicht an den Seitenwänden der ersten Spacerschicht und einer zweiten anisotropen Ätzung aus der ersten Spacerschicht planare Spacer unter Verwendung der Hilfs-Spacer erzeugt werden, mit denen eine Vielzahl von selbstjustierten Prozessen sehr einfach realisiert werden können, wodurch man Bauelemente und insbesondere Bipolartransistoren mit verbesserten elektrischen Eigenschaften erhält.
  • Vorzugsweise weist der planare Spacer eine im Wesentlichen gleiche Schichtdicke auf, wobei seine Breite durch die Summe der Schichtdicken der ersten und zweiten Spacerschicht festgelegt wird.
  • Vorzugsweise weist der Hilfs-Spacer und die Opfermaske ein gleiches Material auf, wodurch bei einem Entfernen der Hilfs-Spacer gleichzeitig auch die Opfermaske entfernt werden kann und sich demzufolge sehr einfach die eingangs beschriebenen Emitterfenster für Bipolartransistoren realisieren lassen.
  • Hinsichtlich des Verfahrens zur Herstellung eines Bipolartransistors mit den vorstehend beschriebenen planaren Spacern müssen demzufolge lediglich eine Basis-Halbleiterschicht als Basisschicht auf einem als Kollektorschicht wirkenden Halbleitersubstrat zur Realisierung des Trägersubstrats ausgebildet werden, wobei nach dem Ausbilden der Opfermaske eine Basisanschluss-Implantation zum Ausbilden von niederohmigen Basisanschlussgebieten und unter Maskierung der intrinsischen Basis in der Basisschicht durchgeführt wird, und nach einem Entfernen der Opfermaske eine als Emitterschicht dienende Emitter-Halbleiterschicht an der Oberfläche des Trägersubstrats und der planaren Spacer ausgebildet und strukturiert wird. Auf diese Weise kann mit einem selbstjustierten Verfahren ein optimaler Basisanschluss für z.B. eine mäßig p-dotierte intrinsische Basis realisiert werden (die innere Basis wird normalerweise ca. 1E18 bis 1E19 dotiert, die extrinsische Basis etwa 1E20 und höher). Man dotiert die innere Basis vorzugsweise so, dass zum einem die Stromverstärkung ausreichend hoch ist und die Diodenleckströme ausreichend niedrig sind, was durch eine geringe Basisdotierung gewährleistet wird. Andererseits sollte auch die innere Basis ausreichend niederohmig sein, damit insbesondere das HF-Rauschen niedrig wird.
  • Zudem gelten alle Ausführungen hier nicht nur für einen npn-Transistor, also mit einer p-dotierten Basis, sondern prinzipiell auch für einen pnp Transistor. Dort wäre die Basis dann n-dotiert.
  • Ferner kann die Basis dabei entweder durch Implantation oder Epitaxie ausgebildet werden.
  • Zumindest ein Teil der Opfermaske definiert demzufolge einen Emitterfenster-Bereich zum Festlegen eines Kontaktbereichs der Emitterschicht mit der intrinsischen Basis, wobei zum Festelegen eines vorbestimmten Abstands zwischen dem niederohmigen Basisanschlussgebiet und der intrinsischen Basis im Emitterfenster-Bereich Außenspacer an den Seitenwänden der Opfermaske und/oder Innenspacer an den Seitenwänden der planaren Spacer ausgebildet werden können. Auf diese Weise kann sichergestellt werden, dass die Basiskontakt-Implantation nur in Bereiche der Basisschicht mit geringer Qualität gelangt, z.B. polykristallinem Aufbau, während sich das effektive Emitterfenster immer auf bzw. oberhalb von monokristallinem Material der Basisschicht bzw. der mäßig dotierten Basis-Halbleiterschicht befindet.
  • Vorzugsweise wird die Basis-Halbleiterschicht daher zumindest im Emitterfenster-Bereich als monokristalline Verbund-Halbleiterschicht und insbesondere eine SiGe- oder SiGe:C-Halbleiterschicht epitaktisch aufgewachsen.
  • Hinsichtlich des Verfahrens zur Herstellung einer BiCMOS-Schaltungsanordnung werden in einem Halbleitersubstrat zunächst zumindest eine teilweise fertiggestellte Feldeffekttransistorstruktur in einem Feldeffekttransistor-Bereich ausgebildet und mit einer dünnen Passivierungsschicht passiviert, wobei nach dem Entfernen bzw. Öffnen der Passivierungsschicht in zumindest einem Bipolartransistor-Bereich des Halbleitersubstrats anschließend der vorstehend beschriebene Prozess zur Herstellung eines Bipolartransistors mit planaren Spacern durchgeführt wird. Insbesondere bei einer derartigen BiCMOS-Schaltungsanordnung ergeben sich besondere Vorteile aus den planaren Spacern dahingehend, dass die üblicherweise im Feldeffekttransistor-Bereich vorherrschenden starken Topographieunterschiede keinerlei Probleme bei der Herstellung des Bipolartransistors im Bipolartransistor-Bereich des Halbleitersubstrats verursachen. Folglich können erstmalig BiC-MOS-Schaltungen mit verbesserten elektrischen Eigenschaften und verringerten Herstellungskosten realisiert werden.
  • Vorzugsweise kann nach dem Entfernen der Passivierungsschicht eine Subkollektor-Implantation zum Ausbilden eines vergrabenen Subkollektors im Halbleitersubstrat innerhalb des Bipolartransistor-Bereichs durchgeführt werden, wodurch sich ohne Zusatzkosten die elektrischen Eigenschaften weiter verbessern lassen. Insbesondere bei BiCMOS-Schaltungen mit Hochfrequenz- und/oder Hochvolt-Bipolartransistoren können somit unter Verwendung bereits vorhandener Lithographieebenen derartige vergrabene Subkollektoren einfach und kostengünstig hergestellt werden.
  • In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
  • Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben.
    •
  • Es zeigen:
  • 1A bis 1F vereinfachte Schnittansichten zur Veranschaulichung eines Verfahrens zur Herstellung eines planaren Spacers;
  • 2A bis 2F vereinfachte Schnittansichten zur Veranschaulichung eines Verfahrens zur Herstellung eines Bipolartransistors mit planaren Spacern; und
  • 3A bis 3J vereinfachte Schnittansichten zur Veranschaulichung eines Verfahrens zur Herstellung einer BiCMOS-Schaltungsanordnung mit erfindungsgemäßen planaren Spacern.
  • Die nachfolgende Figurenbeschreibung erläutert das erfindungsgemäße Konzept zur Herstellung eines planaren Spacers, wie er insbesondere in einem Bipolartransistor und einer zugehörigen BiCMOS-Schaltungsanordnung verwendet werden kann.
  • Insbesondere durch die Verwendung einer Opfermaske als Implantationshartmaske und als Fundament können planare Spacer zur selbstjustierten Ausbildung von Anschlussgebieten mit minimal möglichem Abstand zu einem später freiliegenden Bereich wie beispielsweise einer intrinsischen Basis eines Single-Poly-Bipolartransistors ausgebildet werden.
  • Zunächst wird anhand der 1A bis 1F ein erfindungsgemäßes Verfahren zur Herstellung eines planaren Spacers und insbesondere eines planaren Außenspacers beschrieben. Als planarer Außenspacer wird nachfolgend ein flacher im Wesentlichen ebener Spacer verstanden, der an den Außenwänden eines Maskenstöpsels ausgebildet ist.
  • Gemäß 1A wird zunächst eine Opfermaske 2 auf einem Trägersubstrat 1 ausgebildet, wobei beispielsweise eine Si3N4-Schicht ganzflächig abgeschieden und anschließend mittels herkömmlicher Verfahren fotolithographisch strukturiert wird, d.h. unter Verwendung eines nicht dargestellten Fotoresists geätzt wird. Auf diese Weise erhält man die in 1A dargestellte Opfermaske 2 mit beispielsweise zwei Nitridstöpseln, die einen geringen Abstand zueinander aufweisen, bzw. beispielsweise auf der rechten Seite einen weiten Abstand haben können.
  • Gemäß 1B wird nach dem Ausbilden dieser Opfermaske 2 zunächst eine erste Spacerschicht 3 an der Oberfläche des Trägersubstrats 1 und der Opfermaske 2 ausgebildet. Beispielsweise wird hierbei ein konformales Abscheiden einer SiO2-Schicht als erste Spacerschicht 3 durchgeführt. Die Dicke dieser ersten Spacerschicht 3 sollte hierbei derart gering sein, dass auch im Bereich des geringen Abstands der Opfermaske die Zwischenräume nicht vollständig aufgefüllt werden.
  • Gemäß 1C wird anschließend an der Oberfläche der ersten Spacerschicht 3 eine zweite Spacerschicht 4 ausgebildet. Die zweite Spacerschicht 4 wird beispielsweise wiederum abgeschieden und weist vorzugsweise eine Si3N4-Schicht auf. Die Dicke der zweiten Spacerschicht 4 ist vorzugsweise größer als die Dicke der ersten Spacerschicht 3, wobei der Bereich mit dem engen Abstand zwischen der Opfermaske 2 dadurch vollständig geschlossen wird, während ein in 1C dargestellter rechter Bereich mit einem weiten Abstand zwischen jeweiligen Teilbereichen der Opfermaske 2 weiterhin nicht vollständig aufgefüllt wird.
  • Gemäß 1D wird nunmehr eine erste anisotrope Ätzung zum Erzeugen von Hilfs-Spacern 4S aus der zweiten Spacerschicht 4 an den Seitenwänden der ersten Spacerschicht 3 durchgeführt. Genauer gesagt wird hierbei unter Verwendung einer herkömmli chen Spacerätzung wie beispielsweise einem Trockenätzverfahren (RIE, Reactive Ion Etch) die zweite Spacerschicht 4 so lange abgetragen, bis nur mehr die in 1D dargestellten Hilfs-Spacer 4S übrig bleiben. Zur Endpunkterkennung wird hierbei vorzugsweise die erste Spacerschicht 3 verwendet. Genauer gesagt wird demzufolge das anisotrope erste Ätzen dann beendet, wenn im Reaktionsgas Bestandteile der ersten Spacerschicht 3 erfasst werden können.
  • Gemäß 1E wird anschließend eine zweite anisotrope Ätzung zum Erzeugen des eigentlichen planaren Spacers PS aus der ersten Spacerschicht 3 unter Verwendung der Hilfs-Spacer 4S durchgeführt, wobei wiederum ein Trockenätzverfahren wie beispielsweise reaktives Ionenätzen auf die erste Spacerschicht 3 angewendet wird. Der Endpunkt für dieses zweite anisotrope Ätzen wird hierbei vorzugsweise von einer vorbestimmten Zeitdauer festgelegt, bei der die vom Hilfs-Spacer 4S bedeckten Bereiche I des planaren Spacers PS im Wesentlichen eine gleiche Schichtdicke aufweisen wie die nicht bedeckten und somit geätzten Bereiche II des planaren Spacers PS.
  • Nach dem Entfernen der Hilfs-Spacer 4S erhält man die in 1F dargestellte Schnittansicht, wobei an den Seitenwänden der Opfermaske 2 nur in ihrem unteren Bereich und somit ein im Wesentlichen planarer Spacer PS ausgebildet ist. Die Breite des planaren Spacers setzt sich im Wesentlichen aus der Summe der Schichtdicken der ersten und zweiten Spacerschichten 3 und 4 zusammen (sofern genügend Abstand zwischen den Opferstöpseln vorhanden ist), wobei seine Höhe im Wesentlichen einer Schichtdicke der ersten Spacerschicht 3 entspricht.
  • Derartige planare Spacer PS bieten eine Vielzahl von neuartigen Isolations-, Kontakt- und Implantationsmöglichkeiten, die Bauelemente mit verbesserten elektrischen Eigenschaften er möglichen, wie nachfolgend anhand der 2A bis 2F ausführlich beschrieben wird.
  • Die 2A bis 2F zeigen vereinfachte Schnittansichten zur Veranschaulichung eines Verfahrens zur Herstellung eines Bipolartransistors mit planaren Spacern, wobei gleiche Bezugszeichen gleiche oder entsprechende Elemente bzw. Schichten wie in 1 darstellen, weshalb auf eine wiederholte Beschreibung verzichtet wird.
  • Gemäß 2A besteht das Trägersubstrat 1 aus einem als Kollektorschicht CS wirkenden beispielsweise n-dotiertem Halbleitersubstrat und einer darauf ausgebildeten beispielsweise mäßig bzw. schwach p-dotierten Basis-Halbleiterschicht, die als spätere Basisschicht BS wirkt. Vorzugsweise wird für das Halbleitersubstrat bzw. die Kollektorschicht CS ein n-dotiertes Si-Substrat und für die eine Basis des Bipolartransistors ausbildende Basisschicht BS eine epitaktisch aufgewachsene monokristalline p-dotierte Si-Schicht an der Oberfläche des Halbleitersubstrats CS aufgewachsen oder ein implantierter Bereich des Si-Substrats verwendet.
  • Nach dem Ausbilden der Opfermaske 2 an der Oberfläche der Basisschicht BS wird gemäß 2A eine Basisanschluss-Implantation IBA zum Ausbilden von niederohmigen Basisanschluss-Gebieten BA seitlich neben der Opfermaske bzw. den Stöpseln der Opfermaske 2 durchgeführt. Durch den Schutz der Opfermaske 2 wird gleichzeitig in einem Emitterfenster-Bereich EF eine demgegenüber höherohmige intrinsische Basis BI bei der Implantation maskiert (die intrinsische Basis wurde vorzugsweise bereits vor dem Spacerprozess gebildet). Auf Grund der fehlenden Implantation in diesem Bereich besitzt die intrinsische Basis im Wesentlichen die Dotierung der ursprünglich aufgewachsenen epitaktischen Basisschicht mit ihrer schwach p-dotierten Basis-Halbleiterschicht.
  • Gemäß 2B bis 2E werden nunmehr die gleichen Schritte durchgeführt wie in 1B bis 1E, wodurch die planaren Spacer PS an den Seitenwänden der Opfermaske 2 in deren unterem Bereich ausgebildet werden. Sofern die Hilfs-Spacer 4S und die Opfermaske 2 ein gleiches Material aufweisen, wie z.B. Si3N4, können sie nachfolgend durch einen Nitridstrip in einem Arbeitsgang gleichzeitig entfernt werden.
  • Gemäß 2F wird nach dem Entfernen der Opfermaske 2 und der Hilfs-Spacer 4S eine Emitter-Halbleiterschicht 5 an der Oberfläche des Halbleiterwafers bzw. des Trägersubstrats 1 und somit an der Oberfläche der planaren Spacer PS und der intrinsischen Basis BI derart ausgebildet, dass sich die in 2F dargestellte strukturierte Emitterschicht 5E ergibt. Vorzugsweise wird hierbei in situ dotiertes Poly-Silizium als Emitter-Halbleiterschicht 5 ganzflächig abgeschieden und anschließend fotolithographisch strukturiert, so dass die Emitterschicht 5E nur im Emitterfenster-Bereich EF die intrinsische Basis BI berührt bzw. kontaktiert und ansonsten von den im Wesentlichen planaren Spacern PS vom Trägersubstrat 1 isoliert ist.
  • Der in 2F dargestellte zweite (bzw. rechte und hochdotierte) freiliegende Bereich des Trägersubstrats 1 dient hierbei als Kontaktbereich für die Basisanschlussgebiete BA, welche nunmehr exakt mit der intrinsischen Basis BI des Bipolartransistors selbstjustiert ausgerichtet sind.
  • Dadurch erreicht man besonders hohe Grenzfrequenzen, wobei insbesondere ein HF-Rauschen vermindert werden kann. Da darüber hinaus die Höhe der planaren Spacer sehr gering eingestellt werden kann, werden auch die Anschlusswiderstände für den Emitter E des Bipolartransistors äußerst gering. Folglich erhält man auf besonders einfache und kostengünstige Art und Weise einen Single-Poly-Bipolartransistor mit hervorragenden elektrischen Eigenschaften.
  • Ein derartiger Bipolartransistor ist darüber hinaus besonders geeignet in eine sogenannte BiCMOS-Schaltungsanordnung integriert zu werden.
  • 3A bis 3J zeigt vereinfachte Schnittansichten zur Veranschaulichung eines Verfahrens zur Herstellung einer BiCMOS-Schaltungsanordnung, wobei ein Bipolartransistor mit erfindungsgemäßen planaren Spacern in eine Schaltung mit Feldeffekttransistoren und insbesondere eine CMOS-Schaltung integriert wird. Gleiche Bezugszeichen bezeichnen hierbei gleiche oder entsprechende Elemente oder Schichten wie in 1 und 2, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • 3A zeigt eine vereinfachte Schnittansicht einer BiCMOS-Schaltungsanordnung, wie sie beispielsweise zur Integration von Bipolartransistoren in CMOS-Schaltungen verwendet wird. Ein Halbleitersubstrat 10, welches vorzugsweise ein Si-Halbleitersubstrat darstellt, weist hierbei sogenannte flache Grabenisolierungen STI (Shallow Trench Isolation) als Isolationsgräben zur Festlegung von aktiven Gebieten innerhalb des Halbleitersubstrats 10 auf, der z.B. einen Halbleiterwafer darstellt. Innerhalb eines Feldeffekttransistor-Bereichs des monokristallinen Halbleitersubstrats 10 ist hierbei ein Feldeffekttransistor FET mit seiner Steuerelektrode bzw. seinem Gate G, seinem Gatedielektrikum GD sowie seinen optional vorhandenen Gatespacern GS zumindest teilweise fertiggestellt (normalerweise werden die Source-/Draingebiete erst später implantiert und annealed, damit sie nicht dem thermischen Budget des Bipolartransistorprozesses ausgesetzt sind; d.h. an dieser Stelle des Prozesses ist das Gate mit Spacern fertiggestellt, aber noch keine Source/Drain implantiert). Auf eine detaillierte Beschreibung derartiger CMOS-Feldeffekttransistoren wird an dieser Stelle verzichtet, da sie dem Fachmann allgemein bekannt sind.
  • Zur Realisierung einer Isolation bzw. einer Passivierung wird anschließend eine dünne Passivierungsschicht 11 vorzugsweise ganzflächig an der Oberfläche des Halbleitersubstrats 10, d.h. also auch an der Oberfläche im Bipolartransistor-Bereich, ausgebildet. Diese dielektrische Passivierungsschicht besteht beispielsweise aus einer SiO2-Schicht 11A, welche unmittelbar auf dem Trägersubstrat 10 bzw. deren Isolationsgräben STI oder den Gatestapeln ausgebildet ist. Ferner kann eine Si3N4-Schicht 11B an der Oberfläche der Passivierungs-Teilschicht 11A abgeschieden werden, wobei die beiden Schichten im Wesentlichen dem Schutz des Feldeffekttransistor-Bereichs dienen.
  • Gemäß 3B wird in einem nachfolgenden Schritt eine Maskenschicht 12 ganzflächig auf dem Wafer bzw. dem Trägersubstrat 10 aufgebracht und zum Freilegen des Bipolartransistor-Bereichs strukturiert. Beispielsweise wird ein Fotoresist ganzflächig aufgeschleudert und fotolithographisch strukturiert, wodurch man in einem Bipolartransistor-Bereich die Passivierungsschicht 11 unter Verwendung der Maske bzw. des Fotoresists 12 entfernen kann. Beispielsweise kann hierbei ein Nass- oder Trockenätzen des Nitrid/Oxid-Stapels der Passivierungsschicht 11 durchgeführt werden. Ferner kann an dieser Stelle auch eine eventuell noch vorhandene Gatedielektrikum-Schicht (nicht dargestellt) entfernt werden, welche üblicherweise ein sogenanntes Gateoxid darstellt.
  • Nach dem Entfernen der Passivierungsschicht 11 im Bipolartransistor-Bereich kann optional die in 3B dargestellte Subkollektor-Implantation ISC unter Verwendung des Fotoresists 12 zum Ausbilden eines vergrabenen Subkollektors SC im Halbleitersubstrat 10 durchgeführt werden. Beispielsweise wird hierbei eine Hochenergieimplantation für den Subkollektor SC bzw. eine diesem Gebiet entsprechende vergrabene Schicht (buried layer) durchgeführt.
  • Gemäß 3C wird anschließend der Bipolartransistor gemäß den vorstehend beschriebenen Verfahrensschritten gemäß 2 ausgebildet.
  • Vorzugsweise wird an dieser Stelle eine nicht-selektive Basisepitaxie zum epitaktischen Aufwachsen einer beispielsweise schwach p-dotierten Basis-Halbleiterschicht 13 auf dem Halbleitersubstrat 10 im Bipolarbereich durchgeführt, wobei an der Oberfläche des mit Oxid aufgefüllten Isolationsgrabens STI im Wesentlichen polykristallines Halbleitermaterial epitaktisch aufgewachsen wird, während an der Oberfläche des monokristallinen Halbleitersubstrats 10 einkristallines Halbleitermaterial als beispielsweise p-dotierten Basis-Halbleiterschicht 13 aufgewachsen wird. Beispielsweise kann bei diesem epitaktischen Aufwachsen ein Verbundhalbleiter und insbesondere SiGe oder SiGe:C als Basis-Halbleiterschicht 13 ausgebildet werden. An der Oberfläche dieser Basis-Halbleiterschicht 13 kann ferner eine dielektrische Abdeckschicht 14 ausgebildet werden, die beispielsweise aus einer Oxidschicht 14A besteht, die unmittelbar an der Oberfläche der beispielsweise p-dotierten Basis-Halbleiterschicht 13 ausgebildet ist, und einer Nitrid-Schicht 14B, die an der Oberfläche der Oxidschicht 14A ausgebildet ist, und gemeinsam die Basisschicht BS darstellen.
  • In einem weiteren nicht dargestellten Lithographieschritt wird nunmehr diese aus den Schichten 13 und 14 bestehende Basisschicht BS im Bipolartransistor-Bereich z.B. fotolithographisch strukturiert, bzw. in den übrigen Bereichen des Halbleiterwafers wie beispielsweise dem Feldeffekttransistor-Bereich entfernt, wodurch man die in 3C dargestellte Schnittansicht erhält.
  • Gemäß 3D erfolgt nunmehr das Ausbilden der Opfermaske 2, wobei der den Emitterfenster-Bereich festlegende Stöpsel der Opfermaske 2 vorzugsweise oberhalb des einkristallinen Bereichs der Basis-Halbleiterschicht 13 zu liegen kommt. Vor zugsweise wird hierbei wiederum eine relativ dicke Nitridschicht in Verbindung mit einer Basiskontaktlithographie zur Strukturierung der Nitrid-Opfermaske 2 verwendet.
  • Gemäß 3E erfolgt nunmehr die Basisanschluss-Implantation IBA zum Ausbilden von niederohmigen Basisanschlussgebieten BA hauptsächlich im polykristallinen Bereich der Basis-Halbleiterschicht 13.
  • Zum Festlegen eines vorbestimmten Abstands zwischen den niederohmigen Basisanschlussgebieten BA innerhalb der beispielsweise p-dotierten Basis-Halbleiterschicht 13 und der durch die Opfermaske 2 abgedeckten intrinsischen Basis BI im Emitterfensterbereich EF können optional an den Seitenwänden der Opfermaske bzw. dem Stöpsel 2 für das Emitterfenster EF Außenspacer AS in üblicher Art und Weise ausgebildet werden. Derartige Außenspacer beschränken somit den Implantationsbereich der Basisanschluss-Implantation IBA. Damit kann man beispielsweise sicherstellen, dass die Basisanschluss-Implantation IBA nur in die polykristallinen Bereiche der Basis-Halbleiterschicht 13 gelangt. Das effektive Emitterfenster EF im Bereich unterhalb des Opferstöpsels 2 befindet sich damit immer auf monokristallinem Gebiet, wodurch das laterale Wandern von Versetzungen in den Bereich der aktiven inneren Basis BI zuverlässig verhindert werden kann.
  • Gemäß 3F wird anschließend die erste Spacerschicht 3, welche beispielsweise aus einer Oxidschicht, und die zweite Spacerschicht 4, welche beispielsweise aus einer Nitridschicht besteht, ganzflächig an der Oberfläche des Halbleiterwafers bzw. des Halbleitersubstrats 10 abgeschieden.
  • Beim Durchführen eines ersten anisotropen, d.h. gerichteten, Ätzverfahrens unter Verwendung einer Endpunkt-Erkennung auf der ersten Spacerschicht 3 wird die zweite Spacerschicht 4 derart zurückgeätzt, dass sich die Hilfs-Spacer 4S an den Seitenwänden der ersten Spacerschicht 3 gemäß 3G aus bilden. Vorzugsweise wird hierbei wiederum ein Trockenätzverfahren und insbesondere ein RIE-Verfahren verwendet, wobei neben einer exakten Endpunkt-Erkennung auch ein Überätzen durchgeführt werden kann.
  • Gemäß 3H wird, wie vorstehend beschrieben wurde, ein zweites anisotropes Ätzen und insbesondere ein Trockenätzen der Oxidschicht bzw. der ersten Spacerschicht 3 so lange durchgeführt, bis der annähernd planare Spacer PS ausgebildet ist. Genauer gesagt wird hierbei in Abhängigkeit von einer empirisch ermittelten Zeitdauer die erste Spacerschicht 3 so lange gerichtet zurückgeätzt, bis die vom Hilfs-Spacer 4S bedeckten Bereiche des planaren Spacers im Wesentlichen eine gleiche Schichtdicke aufweisen wie die frei liegenden Bereiches des planaren Spacers PS.
  • Gemäß 3I werden anschließend die Hilfs-Spacer 4S, die Opfermaske 2 und die Nitridschicht 14B der dielektrischen Abdeckschicht 14 sowie die Nitridschicht 11B der Passivierungsschicht 11 entfernt. Da diese Schichten vorzugsweise alle das gleiche Material aufweisen, können sie vorteilhafterweise in einem Verfahrensschritt bzw. einem Nitridstrip gleichzeitig entfernt werden.
  • Gemäß 3J kann nunmehr optional wiederum zum Festlegen eines vorbestimmten Abstands zwischen dem niederohmigen Basisanschlussgebieten BA und der intrinsischen Basis BI innerhalb des Emitterfenster-Bereichs EF ein Innenspacer IS an den Seitenwänden der planaren Spacer PS mittels herkömmlicher Spacertechnologie ausgebildet werden, wobei in gleicher Weise wie mit den Außenspacern AS wiederum ein laterales Wandern von Versetzungen in den Bereich der aktiven inneren Basis zuverlässig verhindert werden kann. Ferner kann dadurch ebenfalls der Abstand zwischen hochdotiertem und niedrigdotiertem Bereich der Basis-Halbleiterschicht 13 definiert eingestellt werden. Dieser Innenspacer IS kann beispielsweise L-förmig ausgebildet werden, wodurch der eigentlich wirkende Emitterfenster-Bereich definiert weiter verringert werden kann.
  • Zum Entfernen der Oxidschicht 14A im Emitterfenster-Bereich wird anschließend eine weitere Ätzung durchgeführt, wobei beispielsweise eine Nassätzung angewendet werden kann. Hierbei wird die dickere Oxidschicht 11A der Passivierungsschicht 11 gleichzeitig gedünnt, jedoch nicht vollständig entfernt. Abschließend erfolgt die Abscheidung des in situ dotierten Poly-Siliziums als Emitterschicht 5, wobei eine Strukturierung mittels herkömmlicher fotolithographischer Verfahren und einem Ätzstopp auf dem freiliegenden Oxid zum Ausbilden des dargestellten Emitterbereichs 5E erfolgt.
  • Auf diese Weise erhält man eine BiCMOS-Schaltungsanordnung, deren Bipolartransistor hervorragende elektrische Eigenschaften aufweist und darüber hinaus kostengünstig herzustellen ist.
  • Die Erfindung wurde vorstehend anhand einer BiCMOS-Schaltungsanordnung sowie eines npn-Bipolartransistors mit planaren Spacern beschrieben. Sie ist jedoch nicht darauf beschränkt und umfasst in gleicher Weise weitere Halbleiterbauelemente und insbesondere pnp-Transistoren, bei denen ein im Wesentlichen planarer Außenspacer verwendet wird. Der wesentliche Vorteil liegt hierbei darin, dass anders als bei herkömmlichen Spacern die Höhe des planaren Spacers frei einstellbar ist und im Wesentlichen nur von der Abscheidedicke der ersten Spacerschicht abhängt. Darüber hinaus vereinfacht die Planarität bzw. ebene Oberfläche des im Wesentlichen planaren Spacers die weitere Prozessführung.
    • 1
    Trägersubstrat
    2
    Opfermaske
    3
    erste Spacerschicht
    4
    zweite Spacerschicht
    4S
    Hilfs-Spacer
    5E
    Emitterschicht
    10
    Halbleitersubstrat
    11
    Passivierungsschicht
    12
    Resistmaske
    13
    Basis-Halbleiterschicht
    14, 14A, 14B
    Abdeckschicht
    PS
    planarer Spacer
    IBA
    Basisanschluss-Implantation
    BA
    Basisanschlussgebiet
    EF
    Emitterfenster-Bereich
    BI
    intrinsische Basis
    E
    Emitter
    B
    Basis
    C
    Kollektor
    STI
    Isolationsgraben
    G
    Gate
    GD
    Gatedielektrikum
    GS
    Gatespacer
    FET
    Feldeffekttransistor
    ISC
    Subkollektor-Implantation
    SC
    Subkollektor
    BS
    Basisschicht
    CS
    Kollektorschicht
    AS
    Außenspacer
    IS
    Innenspacer

Claims (18)

  1. Verfahren zur Herstellung eines planaren Spacers (PS) mit den Schritten: a) Ausbilden einer Opfermaske (2) auf einem Trägersubstrat (1); b) Ausbilden einer ersten Spacerschicht (3) an der Oberfläche des Trägersubstrats (1) und der Opfermaske (2); c) Ausbilden einer zweiten Spacerschicht (4) an der Oberfläche der ersten Spacerschicht (3); d) Durchführen einer ersten anisotropen Ätzung zum Erzeugen von Hilfs-Spacern (4S) aus der zweiten Spacerschicht (4) an den Seitenwänden der ersten Spacerschicht (3); e) Durchführen einer zweiten anisotropen Ätzung zum Erzeugen des planaren Spacers (PS) aus der ersten Spacerschicht (3) unter Verwendung der Hilfs-Spacer (4S); und f) Entfernen der Hilfs-Spacer (4S).
  2. Verfahren nach Patentanspruch 1, dadurch gekennzeichnet, dass die zweite anisotrope Ätzung derart durchgeführt wird, dass die vom Hilfs-Spacer (4S) bedeckten Bereiche (I) des planaren Spacers (PS) im Wesentlichen eine gleiche Schichtdicke aufweisen wie die nicht bedeckten Bereiche (II) des planaren Spacers (PS).
  3. Verfahren nach Patentanspruch 1 oder 2, dadurch gekennzeichnet, dass ein Ende der zweiten anisotropen Ätzung durch eine vorbestimmte Zeitdauer festgelegt wird.
  4. Verfahren nach einem der Patentansprüche 1 bis 3, dadurch gekennzeichnet, dass die Hilfs-Spacer (4S) und die Opfermaske (2) ein gleiches Material aufweisen und in Schritt f) gleichzeitig auch die Opfermaske (2) entfernt wird.
  5. Verfahren nach einem der Patentansprüche 1 bis 4, dadurch gekennzeichnet, dass die Opfermaske (2) Si3N4, die erste Spacerschicht (3) SiO2, und die zweite Spacerschicht (4) Si3N4 aufweist.
  6. Verfahren zur Herstellung eines Bipolartransistors mit planaren Spacern (PS) mit den Schritten: Ausbilden einer eine Basis-Halbleiterschicht (13) aufweisenden Basisschicht (BS) auf einem als Kollektorschicht (CS) wirkenden Halbleitersubstrat zur Realisierung eines Trägersubstrats (1); und Herstellen von planaren Spacern (PS) nach einem der Patentansprüche 1 bis 5, wobei nach dem Ausbilden der Opfermaske (2) eine Basisanschluss-Implantation (IBA) zum Ausbilden von niederohmigen Basisanschlussgebieten (BA) und einer demgegenüber höherohmigen intrinsischen Basis (BI) in der Basisschicht (BS) durchgeführt wird, und nach einem Entfernen der Opfermaske (2) eine als Emitterschicht (5E) dienende Emitter-Halbleiterschicht an der Oberfläche des Trägersubstrats (1) und der planaren Spacer (PS) ausgebildet und strukturiert wird.
  7. Verfahren nach Patentanspruch 6, dadurch gekennzeichnet, dass zumindest ein Teil der Opfermaske (2) einen Emitterfenster-Bereich (EF) zum Festlegen eines Kontaktbereichs der Emitterschicht (5E) mit der intrinsischen Basis (BI) definiert.
  8. Verfahren nach Patentanspruch 7, dadurch gekennzeichnet, dass zum Festlegen eines vorbestimmten Abstands zwischen den niederohmigen Basisanschlussgebieten (BA) und der intrinsischen Basis (BI) im Emitterfenster-Bereich (EF) Außenspacer (AS) an den Seitenwänden der Opfermaske (2) und/oder Innenspacer (IS) an den Seitenwänden der planaren Spacer (PS) ausgebildet werden.
  9. Verfahren nach einem der Patentansprüche 7 bis 8, dadurch gekennzeichnet, dass die Basis-Halbleiterschicht (13) zumindest im Emitterfenster-Bereich (EF) als monokristalline Halbleiterschicht epitaktisch aufgewachsen wird.
  10. Verfahren nach einem der Patentansprüche 7 bis 8, dadurch gekennzeichnet, dass die Basis-Halbleiterschicht (13) zumindest im Emitterfenster-Bereich (EF) als monokristalline Halbleiterschicht mittels Implantation im Siliziumsubstrat ausgebildet wird.
  11. Verfahren nach einem der Patentansprüche 6 bis 10, dadurch gekennzeichnet, dass die Basis-Halbleiterschicht (13) einen Verbundhalbleiter und insbesondere SiGe oder SiGe:C aufweist.
  12. Verfahren nach einem der Patentansprüche 6 bis 11, dadurch gekennzeichnet, dass beim Ausbilden der Basisschicht (BS) eine dielektrische Abdeckschicht (14) an der Oberfläche der Basis-Halbleiterschicht (13) ausgebildet wird.
  13. Verfahren nach Patentanspruch 12, dadurch gekennzeichnet, dass die Abdeckschicht (14) eine an der Oberfläche der Basis-Halbleiterschicht (13) ausgebildete SiO2-Schicht (14A) und eine darauf ausgebildete Si3N4-Schicht (14B) aufweist.
  14. Verfahren nach einem der Patentansprüche 6 bis 13, dadurch gekennzeichnet, dass die als Emitterschicht (5E) dienende Emitter-Halbleiterschicht eine in situ dotierte oder implantierte polykristalline Halbleiterschicht und insbesondere Poly-Si-Schicht darstellt.
  15. Verfahren zur Herstellung einer BiCMOS-Schaltungsanordnung mit den Schritten: Vorbereiten eines Halbleitersubstrats (10); Ausbilden von zumindest einem teilweise fertiggestellten Feldeffekttransistor (FET) in einem Feldeffekttransistor-Bereich des Halbleitersubstrats (10); Ausbilden einer Passivierungsschicht (11) an der Oberfläche des Halbleitersubstrats (10) und über den Feldeffekttransistor-Strukturen; Entfernen der Passivierungsschicht (11) zum Freilegen des Halbleitersubstrats (10) in zumindest einem Bipolartransistor-Bereich; und Ausbilden eines Bipolartransistors mit planaren Spacern nach einem der Patentansprüche 6 bis 14 an den freigelegten Bereichen des Halbleitersubstrats (10).
  16. Verfahren nach Patentanspruch 15, dadurch gekennzeichnet, dass beim Vorbereiten des Halbleitersubstrats (10) Isolationsgräben (STI) zum Festlegen von aktiven Bereichen in einem monokristallinen Halbleitersubstrat (10) ausgebildet werden, wobei beim Ausbilden der Basis-Halbleiterschicht (13) an der Oberfläche der Isolationsgräben (STI) Bereiche aus polykristallinem Halbleitermaterial und ansonsten Bereich aus monokristallinem Halbleitermaterial ausgebildet werden.
  17. Verfahren nach einem der Patentansprüche 15 oder 16, dadurch gekennzeichnet, dass die Hilfs-Spacer (4S), die Opfermaske (2) und zumindest ein oberer Teil der Abdeckschicht (14B) ein gleiches Material aufweisen und gleichzeitig entfernt werden.
  18. Verfahren nach einem der Patentansprüche 15 bis 17, dadurch gekennzeichnet, dass nach dem Entfernen der Passivierungsschicht (11) eine Subkollektor-Implantation (ISC) zum Ausbilden eines vergrabenen Subkollek tors (SC) im Halbleitersubstrat (10) im Bipolartransistor-Bereich durchgeführt wird.
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