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Herkömmliche
ferroelektrische Direktzugriffsspeicher (Fe-RAMs) weisen Speicherzellen auf, die
ferroelektrische Kondensatoren enthalten. Jeder ferroelektrische
Kondensator enthält
ein ferroelektrisches Material, das zwischen leitfähigen Platten
angeordnet ist, und der Polarisierungszustand des ferroelektrischen
Materials zeigt einen gespeicherten Datenwert an. Um ein Datenbit
in eine Speicherzelle zu schreiben, legt eine Schreiboperation eine
Schreibspannung an die Platten des ferroelektrischen Kondensators
an, um das ferroelektrische Material in einer Richtung zu polarisieren,
die dem gerade geschriebenen Datenbit zugeordnet ist. Eine dauerhafte
Polarisierung verbleibt in dem ferroelektrischen Material, nachdem
die Schreibspannungen entfernt werden, was wiederum eine Ladung
auf den leitfähigen
Platten beibehält.
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Eine
herkömmliche
Leseoperation für
eine FeRAM-Zelle verbindet eine Platte eines ferroelektrischen Kondensators
mit einer Bitleitung und hebt die andere Platte auf eine Lesespannung
an. Wenn die dauerhafte Polarisierung in dem ferroelektrischen Kondensator
in einer Richtung ist, die der Lesespannung entspricht, bewirkt
die Lesespannung einen relativ kleinen Strom durch den ferroelektrischen
Kondensator, was zu einer kleinen Spannungsveränderung auf der Bitleitung
führt.
Wenn die dauerhafte Polarisierung zu Beginn entgegengesetzt zu der
Lesespannung ist, dreht die Lesespannung die Richtung der dauerhaften
Polarisierung um, was die Platten entlädt und zu einem relativ großen Strom- und Spannungsanstieg
auf der Bitleitung führt.
Ein Leseverstärker
kann den resultierenden Bitleitungsstrom oder die -spannung erfassen,
um den gespeicherten Wert zu bestimmen.
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1 stellt einen Abschnitt
eines herkömmlichen
FeRAM 100 dar, der Speicherzellen 110 umfaßt, die in
Zeilen und Spalten angeordnet sind, um ein Speicherarray zu bilden.
Nur eine Spalte und zwei Zeilen der Speicherzellen 110 sind
in 1 zur Vereinfachung
der Darstellung gezeigt, wobei ein typisches FeRAM-Array jedoch
Hunderte oder Tausende von Spalten von Speicherzellen mit einer ähnlichen
Anzahl von Zeilen umfassen kann. Jede Speicherzelle 110 des
FeRAM 100 umfaßt
einen ferroelektrischen Kondensator 112 und einen Auswahltransistor 114.
Jeder Auswahltransistor 114 weist ein Gate, das mit einer
Wortleitung 116 verbunden ist, die der Zeile entspricht,
die die Speicherzelle enthält,
und ein Source/Drain auf, das mit einer Bitleitung 118 verbunden
ist, die der Spalte entspricht, die die Speicherzelle enthält.
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Eine
herkömmliche
Leseoperation, die auf eine ausgewählte Speicherzelle 110 in
dem FeRAM 100 zugreift, spannt eine Platte der ausgewählten Speicherzelle 110 auf
eine Plattenspannung Vp (z. B. etwa 3 V) vor und aktiviert eine
ausgewählte
Wortleitung 116, um einen Auswahltransistor 114 einzuschalten,
wodurch der ausgewählte
ferroelektrische Kondensator 112 elektrisch mit der Bitleitung 118 verbunden
wird. Die Differenz zwischen der Plattenspannung und der anfänglichen
Bitleitungsspannung zwingt die dauerhafte Polarisierung in dem ausgewählten ferroelektrischen
Kondensator in einen ersten Zustand. Die Bitleitung 118 erfaßt eine
Spannung V0 oder V1, die von dem anfänglichen Polarisierungszustand
der ausgewählten
Speicherzelle 110 abhängt.
Insbesondere bewirkt, wenn die ausgewählte Speicherzelle 110 in
einem zweiten Zustand war, der eine dauerhafte Polarisierung in
einer Richtung aufweist, die entgegengesetzt zu der dauerhaften
Polarisierung des ersten Zustands ist, ein Zwingen der Speicherzelle
von dem zweiten Zustand in den ersten Zustand einen relativ großen Strom
zu der Bitleitung 118 und eine entsprechende Bitleitungsspannung
V1. Wenn die ausgewählte
Speicherzelle bereits in dem ersten Zustand war, fließt ein relativ
kleiner Strom zu der Bitleitung 118 und die Bitleitung
erfaßt
eine niedrigere Spannung V0.
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Ein
Leseverstärker 130,
der mit der Bitleitung 118 verbunden ist, vergleicht die
Bitleitungsspannung V0 oder V1 mit einer Referenzspannung VREF.
Ein Referenzspannungsgenerator 140 erzeugt die Referenzspannung
VREF, die vorzugsweise etwa auf halber Strecke zwischen den Spannungen
V0 und V1 ist. In dem Leseverstärker 130 treiben
kreuzgekoppelte Transistoren die Bitleitung 118 abhängig davon,
ob die Bitleitungsspannung V0 oder V1 größer oder kleiner als die Referenzspannung
VREF war, auf einen Logikpegel (hoch oder niedrig). Das gelesene
Bit weist einen Wert auf, der durch die Spannung auf der Bitleitung 118 nach einer
Operation des Leseverstärkers 130 angezeigt
wird.
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Die
Erzeugung der Referenzspannung VREF zum Vergleich mit der entwickelten
Bitleitungsspannung V0 oder V1 ist wesentlich für eine Datenintegrität. Die variablen
Eigenschaften der ferroelektrischen Kondensatoren 118 jedoch,
die prozeß- und zeitabhängig sind,
können
eine Auswahl eines Spannungspegels für die Referenzspannung VREF
schwierig machen. Insbesondere unterscheiden sich im allgemeinen
die ferroelektrischen Kondensatoren 112 etwas voneinander
aufgrund von Herstellungsvariationen und Orten über das Speicherarray. Als
ein Ergebnis erzeugen unterschiedliche Speicherzellen 110 unterschiedliche
Spannungen, wenn auf dieselben zugegriffen wird.
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2 stellt eine Verteilung
einer Bitleitungsspannung dar, die aus einem Lesen der ferroelektrischen Kondensatoren
in einem FeRAM resultiert. Wie dies dargestellt ist, ist ein Histogramm 200 von
Bitleitungsspannungen, die erzeugt werden, wenn FeRAM-Zellen in
einem ersten Zustand gelesen werden, glockenförmig und bei einer Spannung
V0AVE mittig. Ein Histogramm 210 von
Bitleitungsspannungen, die erzeugt werden, wenn Speicherzellen in
einem zweiten Zustand gelesen werden, ist glockenförmig und
bei einer Spannung V1AVE mittig. Idealerweise
erzeugt der Referenzspannungsgenerator eine Referenzspannung VREF,
die schwache Zellen (z. B. Zellen, für die die Spannung V1 relativ
niedrig ist oder die Spannung V0 relativ hoch ist) unterbringt,
so daß die
schwachen Zellen dennoch funktionieren, was so den höchsten Ertrag
funktionsfähiger
FeRAM-Schaltungen ergibt.
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Faktoren,
wie z. B. Alterung, Temperatur und Einprägung der FeRAM-Zellen, können ferner
die Spannungsverteilungen, die in 2 dargestellt
sind, verschieben oder verändern.
Die Zellen, auf die häufiger
zugegriffen wird, verschlechtern sich oder „ermüden" schneller als die Zellen, auf die weniger
häufig
zugegriffen wird. Die ferroelektrischen Kondensatoren sind ebenso
einer „Relaxation" und einem „Einprägen" unterworfen. Eine
Relaxation bezieht sich auf einen Teilverlust einer Restladung in
einem Mikrosekundenbereich, wenn nach einer Sequenz eines durchgehenden
Lese/Schreib-Durchlaufens nicht auf den ferroelektrischen Kondensator
zugegriffen wurde. Einprägen,
das als ein Spannungsversatz in beiden Spannungen V1 und V0 erscheint,
bezieht sich auf die Tendenz eines ferroelektrischen Kondensators,
einen Zustand gegenüber
dem anderen zu bevorzugen, wenn die FeRAM-Zelle für einen
langen Zeitraum in diesem Zustand verbleibt. Ein Auswählen einer
Referenzspannung VREF, die die erforderliche Datenintegrität über eine
lange Nutzlebensdauer des Speichers liefern kann, kann schwierig
sein.
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Es
ist die Aufgabe der vorliegenden Erfindung, einen Speicher mit verbesserten
Charakteristika oder ein verbessertes Verfahren zum Betreiben eines
Speichers zu schaffen.
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Diese
Aufgabe wird durch einen Speicher gemäß Anspruch 1 oder ein Verfahren
gemäß Anspruch
6 gelöst.
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Gemäß einem
Aspekt der Erfindung kalibriert ein Referenzspannungsgenerator für einen
FeRAM periodisch (z. B. beim Einschalten und/alle paar Minuten während eines
Betriebs) die Referenzspannung, um eine Speicherzellvariation aufgrund
von Faktoren, wie z. B. Temperatur und Alterung, zu verfolgen. Als
ein Ergebnis liefert die kalibrierte Referenzspannung eine hohe
Datenintegrität über eine
ausgedehnte Lebensdauer des FeRAM. Ferner erfordert der selbstkalibrierende
Referenzspannungsgenerator keine anfängliche Kalibrierung während einer
Herstellung des FeRAM. So werden keine Herstellungs- oder Verpackungsprozesse,
wie z. B. Metallmaskierung oder Sicherungsschneiden, zur Einstellung
der optimalen Referenzspannung für
jeden Chip benötigt.
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Gemäß einem
weiteren Aspekt der Erfindung kann ein Kalibrierungsschaltungsaufbau
für die
Referenzspannung mit einem Redundanzschaltungsaufbau kombiniert
werden. Der Kalibrierungsschaltungsaufbau kann so eine Ladungsverteilung
für eine
Referenzspannungsauswahl messen und während dieses Prozesses Speicherzellen
identifizieren, die keine angemessenen Bitleitungsspannungen bereitstellen.
Die identifizierten Speicherzellen können dann durch redundante
Speicherzellen auf dem Chip ersetzt werden. Eine dynamische Identifizierung
der Speicherzellen, die defekt werden, kann die Nutzlebensdauer
des FeRAM dramatisch erhöhen.
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Ein
spezifisches Ausführungsbeispiel
der Erfindung ist ein Speicher, der ein Array ferroelektrischer Speicherzellen,
Leseverstärker,
einen Referenzspannungsgenerator und eine Kalibrierungsschaltung
umfaßt. Der
Referenzspannungsgenerator verwendet einen Eingangswert (z. B. einen
gespeicherten digitalen Wert), um den Spannungspegel eines Referenzsignals
zu steuern, das der Referenzspannungsgenerator an die Leseverstärker zur
Verwendung, wenn Bitleitungen gelesen werden, liefert. Die Kalibrierungsschaltung
steuert eine Kalibrierungsoperation, die Bitleitungsspannungen bewertet,
die aus einem Satz ferroelektrischer Speicherzellen ausgelesen werden,
und stellt basierend auf einem Bewertungsergebnis den Eingangswert
ein, der beim Lesen des Satzes ferroelektrischer Speicherzellen
verwendet werden soll.
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Die
Kalibrierungsschaltung umfaßt
bei einem Ausführungsbeispiel
einen ersten Zähler
und eine Steuerungslogik. Der erste Zähler hält einen ersten Zählwert,
der als der Eingangswert des Referenzspannungsgenerators während einer
Bewertung von Bitleitungsspannungen angelegt wird, die ausgelesen
werden, wenn die ferroelektrischen Speicherzellen einen ersten Wert
(z. B. 0) speichern. Während
einer Bewertung bewirkt die Steuerungslogik, daß der erste Zähler den
ersten Zählwert
inkrementiert, bis ein Datensignal von den Leseverstärkern den
ersten Wert darstellt. Zusätzlich
kann ein zweiter Zähler
in der Kalibrierungsschaltung enthalten sein, um einen zweiten Zählwert zu
halten, der als der Eingangswert des Referenzspannungsgenerators
während
einer Bewertung von Bitleitungsspannungen angelegt wird, die ausgelesen
werden, wenn der Satz ferroelektrischer Speicherzellen einen zweiten
Wert (z. B. 1) speichert, und die Steuerungslogik bewirkt, daß der zweite
Zähler
den zweiten Zählwert
dekrementiert, bis das Datensignal von den Leseverstärkern den zweiten
Wert darstellt.
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Der
erste und der zweite Zählwert
können
beim Berechnen eines Eingangswerts für den Referenzspannungsgenerator
verwendet werden. Zu diesem Zweck kann die Kalibrierungsschaltung
ferner einen Komparator umfassen, der mit dem ersten und dem zweiten
Zähler
gekoppelt ist. Die Steuerungslogik bewirkt alternativ, daß der erste
Zähler
den ersten Zählwert
inkrementiert und der zweite Zähler
den zweiten Zählwert dekrementiert,
bis der Komparator anzeigt, daß der
erste und der zweite Zählwert
gleich sind. Der erste und der zweite Zähler halten dann einen Durchschnitt
der Zählwerte,
die aus einem Bewerten der Bitleitungsspannungen gefunden werden.
Der Durchschnitt ist der Eingangswert, der verwendet wird, wenn
die ferroelektrischen Speicherzellen gelesen werden.
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Der
Speicher kann ferner einen Redundanzschaltungsaufbau umfassen, der
mit der Kalibrierungsschaltung gekoppelt ist.
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Zusätzlich zu
einem Steuern der Kalibrierungsoperation signalisiert die Kalibrierungsschaltung
der Redundanzschaltung, wann ein Bewerten der Bitleitungsspannungen
identifiziert, daß eine
oder mehrere der ferroelektrischen Speicherzellen schwach sind.
Ansprechend darauf ersetzt der Redundanzschaltungsaufbau die schwachen
ferroelektrischen Speicherzellen.
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Ein
weiteres spezifisches Ausführungsbeispiel
der Erfindung ist ein Verfahren zum Betreiben eines Speichers. Das
Verfahren umfaßt
ein Bewerten von Bitleitungsspannungen, die aus einem Satz ferroelektrischer
Speicherzellen ausgelesen werden, und ein Speichern eines Referenzwertes,
bei dem die Bewertung der Bitleitungsspannungen anzeigt, daß er einem
Spannungspegel für
ein Referenzsignal entspricht, das ein genaues Lesen der ferroelektrischen
Speicherzellen erlaubt. Ein Steuerungsschaltungsaufbau im Inneren
des Speichers kann ein Bewerten der Bitleitungsspannungen und ein
Speichern des Referenzwertes steuern, um eine Kalibrierung der Referenzspannung
während
einer normalen Verwendung des Speichers zu erlauben.
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Eine
Technik zum Bewerten der Bitleitungsspannungen umfaßt folgende
Schritte: (a) Schreiben eines Datenwerts in den Satz ferroelektrischer
Speicherzellen; (b) Auslesen von Bitleitungsspannungen aus den ferroelektrischen
Speicherzellen; (c) Verändern
(z. B. Inkrementieren oder Dekrementieren) eines Spannungspegels
eines Referenzsignals, das an Leseverstärker angelegt wird; (d) Verwenden
der Leseverstärker
zur Erfassung der Bitleitungsspannungen und (e) Bestimmen, ob ein
aus dem Leseverstärker
ausgegebenes Datensignal den Datenwert darstellt. Die Schritte (c),
(d) und (e) werden im allgemeinen wiederholt, bis Schritt (e) bestimmt,
daß das
Datensignal den Datenwert darstellt. Eine Wiederholung des Auslesens
der Bitleitungsspannung wird nicht benötigt, wenn die Leseverstärker die
Bitleitungsspannungen nicht stören.
Andernfalls wird auch der Ausleseschritt (b) wiederholt.
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Ein
weiteres Verfahren zum Bewerten der Bitleitungsspannung umfaßt folgende
Schritte: Bestimmen eines ersten Werts, der der höchsten der
Bitleitungsspannungen V0 entspricht, die aus einem Lesen der ferroelektrischen
Speicherzellen resultiert, die einen ersten Bitwert speichern, und
Bestimmen eines zweiten Werts, der der niedrigsten der Bitleitungsspannungen
V1 entspricht, die aus einem Lesen der ferroelektrischen Speicherzelle
resultiert, die einen zweiten Bitwert speichert. Der Referenzwert
für den
Referenzspannungsgenerator wird dann ausgewählt, um zwischen dem ersten
und dem zweiten Wert zu sein, und kann gleich einem Durchschnitt
des ersten und des zweiten Werts sein.
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Während die
Bitleitungsspannungen bewertet werden, kann ein Betrieb des Speichers
ferner folgende Schritte umfassen: Identifizieren eines Satzes (z.
B. eines Arrays, einer Zeile, einer Spalte oder einer einzelnen FeRAM-Zelle)
der ferroelektrischen Speicherzellen, bei dem die Bewertung der
Bitleitungsspannungen anzeigt, daß er eine oder mehrere schwache
ferroelektrische Speicherzellen umfaßt, und Ersetzen des Satzes ferroelektrischer
Speicherzellen durch einen Satz redundanter Speicherzellen.
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Bevorzugte
Ausführungsbeispiele
der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf
die beiliegenden Zeichnungen näher
erläutert,
wobei die Verwendung der gleichen Bezugszeichen in unterschiedlichen
Figuren ähnliche
oder identische Objekte anzeigt. Es zeigen:
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1 einen herkömmlichen
FeRAM, der kompakte Speicherzellen verwendet, wobei jede derselben einen
einzelnen ferroelektrischen Kondensator enthält;
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2 eine typische Verteilung
von Bitleitungsspannungen, die erhalten werden, wenn FeRAM-Zellen gelesen
werden;
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3 ein Flußdiagramm
eines Referenzspannungskalibrierungsprozesses gemäß einem
Ausführungsbeispiel
der Erfindung;
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4 einen FeRAM, der eine
Kalibrierungsschaltung, kompakte Speicherzellen und Leseverstärker verwendet,
die eine Messung von Bitleitungsspannungsverteilungen für eine Kalibrierungsoperation
erleichtern;
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5 ein Flußdiagramm
eines Referenzspannungskalibrierungsprozesses gemäß einem
Ausführungsbeispiel
der Erfindung, der wenige Lese/Schreib-Zyklen benötigt;
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6 ein Blockdiagramm einer
Referenzspannungskalibrierungsschaltung gemäß einem Ausführungsbeispiel
der Erfindung;
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7 ein Zeitgebungsdiagramm
für Schnittstellensignale
der Kalibrierungsschaltung aus 6;
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8A und 8B ein Zustandsdiagramm bzw. ein Schaltungsdiagramm
für ein
Ausführungsbeispiel
eines Hauptsteuerungsblocks der Kalibrierungsschaltung aus 6;
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9A und 9B ein Zustandsdiagramm bzw. ein Schaltungsdiagramm
für ein
Ausführungsbeispiel
eines Schaltungsblocks, der eine Bewertung von Bitleitungsspannungen
steuert;
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10A und 10B ein Zustandsdiagramm bzw. ein Schaltungsdiagramm
für ein
Ausführungsbeispiel eines
Schaltungsblocks, der ein Mitteln von Referenzwerten, die während einer
Bewertung von Bitleitungsspannungen bestimmt werden, steuert;
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11 ein Schaltungsdiagramm
eines Ausführungsbeispiels
eines Zählerblocks
für die
Kalibrierungsschaltung aus 6;
und
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12 ein Blockdiagramm eines
FeRAM gemäß einem
Ausführungsbeispiel
der Erfindung, der einen Redundanzschaltungsaufbau aufweist, der
mit einer Referenzspannungskalibrierungsschaltung verbunden ist.
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Gemäß einem
Aspekt der Erfindung führt
ein FeRAM eine dynamische Kalibrierung des Spannungspegels oder
der -pegel von Referenzsignalen, die zur Leseoperation verwendet
werden, durch. Die dynamische Kalibrierung verfolgt die Variationen
der ferroelektrischen Kondensatoren in FeRAM-Zellen durch ein wirksames Messen der
Bitleitungsspannungen, die während
einer Operation von FeRAM-Zellen erzeugt werden. Keine zweckgebundenen
Referenzzellen werden benötigt,
da die Speicherzellen selbst für
eine Auswahl der Referenzspannung hin getestet werden.
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Ein
Ausführungsbeispiel
der dynamischen Kalibrierung einer Referenzspannung weist eine Bewertungsphase
und eine Gleichsetzphase auf. Die Bewertungsphase mißt Ladungsverteilungen,
wie z. B. in 2 dargestellt
ist, und die Gleichsetzphase stellt einen Spannungspegel für ein Referenzsignal
VREF gemäß der gemessenen
Verteilung ein. Für
eine einfache Charakterisierung der Ladungsverteilung mißt ein spezifisches Ausführungsbeispiel
der Bewertungsphase die Ausgangsbitleitungsspannungen V0 für einen
Satz von Speicherzellen, die den Bitwert 0 speichern, um eine maximale
Bitleitungsspannung V0max zu bestimmen, und mißt Bitleitungsspannungen V1
für einen
Satz von Speicherzellen, die den Bitwert 1 speichern, um die minimale
Bitleitungsspannung V1min zu bestimmen. Die Gleichsetzphase kann
dann einen Spannungspegel des Referenzsignals VREF gleich dem Durchschnitt
der beiden Werte eines ungünstigsten
Falls V0max und V1min setzen.
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Die
Logik, die eine Referenzspannungskalibrierung durchführt, kann
die Ladungsverteilung aller FeRAM-Zellen, von nur FeRAM-Zellen in
einer spezifischen Speicherbank, nur FeRAM-Zellen in einer spezifischen
Zeile oder Spalte oder jedem ausgewählten Abtastwert der FeRAM-Zellen
bestimmen. Der FeRAM kann so unterschiedliche Referenzspannungskalibrierungen
für unterschiedliche
Sätze von
FeRAM-Zellen durchführen
und kann eine einzelne Referenzspannung oder unterschiedliche Referenzspannungen
für jeweilige
Speicherbänke
oder Abschnitte von FeRAM-Zellen aufweisen.
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Der
Kalibrierungsprozeß wird
periodisch durchgeführt,
um die Variationen der Leistung der FeRAM-Zellen zu verfolgen und
den Spannungspegel des Referenzsignals VREF zu aktualisieren. Eine
Kalibrierung ist vorzugsweise für
den Benutzer transparent. Der Kalibrierungsprozeß kann z. B. nur beim Einschalten oder
nach einem Zeitraum einer Inaktivität eingeleitet werden. Bevor
eine Kalibrierung beginnt, können
Daten, die in gerade bewerteten FeRAM-Zellen gespeichert sind, zeitweilig
in einem Zwischenspeicher oder einem nicht verwendeten Speicherarray
gespeichert werden, der/das während
des Referenzspannungskalibrierungsprozesses anstelle der gerade
gemessenen FeRAM-Zellen zugänglich
wird. Wenn ein externer Speicherzugriff während eines Kalibrierungsprozesses
auftritt, kann der Kalibrierungsprozeß abgebrochen werden.
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3 stellt einen Referenzspannungskalibrierungsprozeß 300 für einen
FeRAM dar. Obwohl das spezifische Beispiel eines Durchführens des
Prozesses 300 in dem FeRAM 100 aus 1 beschrieben ist, können Referenzspannungskalibrierungsprozesse
auch in anderen FeRAM-Entwürfen
durchgeführt
werden.
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Der
Prozeß 300 aus 3 beginnt bei einem Schritt 305 mit
der Auswahl eines Satzes von FeRAM-Zellen 110, die gleichzeitig
gelesen werden können.
Bei einem Ausführungsbeispiel der
Erfindung wählt die
Referenzspannungskalibrierung eine Zeile von FeRAM-Zellen 110 zu
einer Zeit aus einem ausgewählten Array
oder Teilarray aus. Schritt 310 schreibt dann einen Bitwert
0 in jede der ausgewählten
FeRRM-Zellen 110 und Schritt 315 stellt einen
Referenzspannungszähler
(z. B. einen 7-Bit-Zähler)
auf einen Pegel ein, der den niedrigsten Spannungspegel für das Referenzsignal
VREF liefert.
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Eine
Schleife, die Schritte 320, 325, 330 und 335 beinhaltet,
wird dann ausgeführt.
Für jede
Wiederholung der Schleife inkrementiert Schritt 320 das
Referenzsignal VREF auf den nächsten
Spannungspegel durch ein Inkrementieren des Zählwerts, der dem Referenzsignal
VREF entspricht. Schritt 325 bestimmt dann, ob das Inkrementieren
bei Schritt 320 einen Zählerüberlauf
bewirkt, was einen Fehler signalisieren würde. Ein Zählerüberlauf zeigt an, daß das Referenzsignal
VREF einen unannehmbar hohen Spannungspegel aufweist, was zu einem
Fehler führt.
Wenn die inkrementierte Referenzspannung in dem tolerierbaren Bereich
ist, betreibt Schritt 330 Leseverstärker 130, die ein
Mehrbit-Datenausgangssignal
erzeugen. Das Datensignal stellt korrekt nur Nullen dar, die Werte,
die bei Schritt 310 in die ausgewählten Speicherzellen geschrieben
wurden, wenn das Referenzsignal VREF einen Spannungspegel aufweist,
der höher
als alle gelesenen Ausgangsbitleitungsspannungen V0 ist. Wenn das
Datensignal nicht nur Nullen darstellt, kehrt der Prozeß 300 schleifenmäßig zurück von Schritt 335 zu
Schritt 320 und erhöht
den Spannungspegel des Referenzsignals VREF. Wenn das Ausgangsdatensignal
zuerst nur Nullen darstellt, liefert der gegenwärtige Spannungspegel des Referenzsignals
VREF eine obere Grenze für
die ausgelesenen Spannungen V0 für
den gegenwärtig
ausgewählten
Satz von FeRAM-Zellen.
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Schritt 340 aktualisiert
den Wert einer Spannung V0max eines ungünstigsten Falls, nachdem Schritt 335 die
maximalen Bitleitungsspannungen V0 für die gegenwärtig ausgewählten FeRAM-Zellen
identifiziert hat. Insbesondere ist ein gespeicherter Wert von V0max
auf den Referenzspannungszählwert
eingestellt, wenn der Referenzspannungszählwert größer als der gespeicherte Wert
von V0max ist. Andernfalls bleibt der gespeicherte Pegel für V0max
unverändert.
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Schritte 345 bis 375 aktualisieren ähnlich einen
Wert V1min eines ungünstigsten
Falls. Insbesondere schreibt Schritt 345 einen Bitwert
1 an jede der ausgewählten
Speicherzellen und Schritt 350 stellt den Zähler, der
den Spannungspegel des Referenzsignals VREF steuert, auf seinen
maximalen Wert ein. Eine Schleife, die Schritte 355, 360, 365 und 375 umfaßt, senkt
den Spannungspegel des Referenzsignals VREF (Schritt 355),
prüft auf
einen Zählerunterlauf
oder eine Fehleranzeige (Schritt 360), liest die ausgewählten Speicherzellen
(Schritt 365) und bestimmt (Schritt 370), ob eine
der Bitleitungsspannungen V1 kleiner als der gegenwärtige Pegel
des Referenzsignals VREF ist. Wenn die von den ausgewählten Speicherzellen
gelesenen Bits nicht nur Einsen sind, kehrt der Prozeß 300 schleifenmäßig von
Schritt 370 zurück
zu Schritt 355 und dekrementiert den Spannungspegel des
Referenzsignals VREF. Wenn der Spannungspegel des Referenzsignals VREF
erstmals unter die unterste Bitleitungsspannung V1 fällt, sind
alle Ausgangsdatenbits Einsen und der Spannungspegel des Signals
VREF zeigt das Minimum der Lesespannungen V1 an. Schritt 375 setzt
den gespeicherten Wert V1min eines ungünstigsten Falls gleich dem
Zählwert
für das
Referenzsignal VREF ein, wenn der Zählwert kleiner als ein zuvor
gespeicherter Wert von V1min ist.
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Schritt 380 des
Prozesses 300 bestimmt, ob ein weiterer Satz von FeRAM-Zellen
zur Messung ausgewählt
werden soll. Falls dies der Fall ist, verzweigt der Prozeß 300 sich
von Schritt 380 zurück
zu Schritt 305, um den nächsten Satz von FeRAM-Zellen
auszuwählen.
Auf diese Weise kann die Bewertungsphase des Prozesses 300 Werte
V0max und V1min eines ungünstigsten
Falls für
das gesamte oder einen Teil eines FeRAM-Arrays bestimmen.
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Schritt 385 bestimmt,
ob die Differenz zwischen den Werten V1min und V0max annehmbar ist.
Eine negative Differenz (d. h. V0max ist größer als V1min) zeigt an, daß Leseoperationen
manchmal unabhängig von
der Auswahl der Referenzspannung einen Datenfehler erzeugen. Eine
Differenz, die zu klein ist, zeigt an, daß Leseoperationen unter Umständen nicht
zuverlässig
sind. Wenn die Differenz unannehmbar ist, legt der Prozeß 300 eine
Fehlerbedingung 395 an. Wie weiter unten beschrieben ist,
kann ein Referenzspannungskalibrierungsschaltungsaufbau, der einen
Fehler 395 anlegt (z. B. aus Schritt 325, 360 oder 385),
mit einem Redundanzschaltungsaufbau gekoppelt sein, der in der Lage
ist, FeRAM-Zellen
zu ersetzen, die eine problematische Bitleitungsspannung V0 oder
V1 erzeugen.
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Wenn
annehmbare Werte V0max und V1min für FeRAM-Zellen in dem erwünschten
Abschnitt des FeRAM gefunden werden, stellt Schritt 390 den
Spannungspegel, der für
das Referenzsignal VREF während
Leseoperationen verwendet werden soll, ein. In dem Beispiel aus 3 wird der Spannungspegel
für das
Referenzsignal VREF auf einen Punkt auf halber Strecke zwischen
den Werten V0max und V1min eines ungünstigsten Falls eingestellt.
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Der
Referenzspannungskalibrierungsprozeß 300 ist bei einem
Halten an die Erfindung breiten Variationen unterworfen. Statt eines
bloßen
Messens der Werte V0max und V1min eines ungünstigsten Falls z. B. können Histogramme
von Bitleitungsspannungen V0 und V1 zur Bestimmung der besten Spannung
für das Referenzsignal
VREF erzeugt und analysiert werden. Ferner kann anstelle eines Schreibens
aller Nullen oder aller Einsen in die Speicherzellen und eines separaten
Bestimmens des höchsten
Wertes für
die Bitleitungsspannung V0 und des niedrigsten Werts für die Bitleitungsspannung
V1 jede bekannte Datenstruktur in den ausgewählten Satz von Speicherzellen
(z. B. eine Zeile) geschrieben und dann für unterschiedliche Spannungspegel
des Referenzsignals VREF rückgelesen
werden. Eine Analyse von Ausgangsdatensignalen zeigt an, welche
Spannungspegel Fehler bewirken und eine Auswahl der optimalen Spannung
des Referenzsignals VREF erlauben.
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Ein
Messen der Ladungsverteilung während
einer Referenzspannungskalibrierung kann wie oben durch ein Abstufen
der angelegten Referenzspannung für eine Serie von Leseoperationen
ausgeführt
werden. Herkömmliche
Leseoperationen für
den FeRAM jedoch können
den Polarisierungszustand der ferroelektrischen Kondensatoren in
den gerade gelesenen FeRAM-Zellen verändern, so daß jede Leseoperation
im allgemeinen eine Rückschreiboperation
beinhaltet, die den bekannten Wert neu zurück an jede FeRAM-Zelle schreibt.
Derartige Leseoperationen sind zeitaufwendig. Zusätzlich kann
das wiederholte Lese/Schreib-Durchlaufen der FeRAM-Zellen die FeRAM-Zellen
ermüden
und zu inkonsistenten Messungen führen. Die Verwendung eines
Komparator-Typ-Leseverstärkers, der
eine Serie von Referenzspannungen mit der Bitleitungsspannung vergleichen
kann, die auf der Bitleitung beibehalten wird, nachdem eine einzelne
Auslese einer Ladung eine Meßzeit
reduziert, reduziert eine FeRAM-Zell-Ermüdung und
verbesserte eine Genauigkeit.
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4 zeigt einen Abschnitt
eines FeRAM 400, der Komparator-Typ-Leseverstärker 430 verwendet, die
schnelle Ladungsverteilungsmessungen ermöglichen. Der FeRAM 400 enthält ein FeRAM-Array 120,
Leseverstärker 430,
einen Referenzspannungsgenerator 440, globale Ausgangstreiber 450 und
Rückschreibschaltungen 460.
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Das
FeRAM-Array 120 kann ein herkömmliches Array von FeRAM-Zellen 110 sein,
die in Zeilen und Spalten organisiert sind. Jede FeRAM-Zelle 110 umfaßt einen
ferroelektrischen Kondensator 112 und einen Auswahltransistor 114,
die unter Verwendung bekannter Techniken hergestellt sein können. Bitleitungen 116 stellen
Verbindungen zu Drains von Auswahltransistoren 114 von
FeRAM-Zellen 110 in jeweiligen Spalten des Speicherarrays 120 her.
Wortleitungen 118 stellen Verbindungen zu den Gates von
Auswahltransistoren 114 in jeweiligen Zeilen des FeRAM-Arrays 120 her
und Zeilendecodierer- und Treiberschaltungen (nicht gezeigt) steuern
Signale WL0–WLn
auf den Wortleitungen 118 während einer Schreib-, Lese-
und Verteilungsmeßoperation.
Das FeRAM-Array 120 kann eines mehrerer lokaler Arrays
in einer Speicherarchitektur sein, die lokale und globale Decodierungsschaltungen
(nicht gezeigt) aufweist und Datenpfade aufweist, die globale Eingangs-/Ausgangsleitungen
umfassen, die die lokalen Arrays zur Dateneingabe und -ausgabe verbinden.
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Jeder
Leseverstärker 430 aus 4 ist ein Komparator-Typ-Leseverstärker, der
eine Verbindung zu der entsprechenden Bitleitung 110 herstellt.
Alternativ kann jeder Leseverstärker 430 eine
Verbindung zu einem lokalen Spaltendecodierungsschaltungsaufbau
herstellen, der selektiv eine der mehreren Bitleitungen 110 mit
dem Leseverstärker 430 für Erfassungsoperationen
verbindet.
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4 stellt ferner eine Implementierung
des Komparator-Typ-Leseverstärkers 430 dar.
Das dargestellte Ausführungsbeispiel
umfaßt
p-Kanal-Transistoren MP1, MP2, MP3, MP4 und MP5 und n-Kanal-Transistoren
MN1, MN2, MN3 und MN4. Der Transistor MP1 dient dazu, den Leseverstärker 430 ansprechend
auf ein Lesefreigabesignal SEB zu aktivieren und zu deaktivieren
und befindet sich zwischen einer Versorgungsspannung VDD und den
Transistoren MP2 und MP3. Die Transistoren MP2, MP4 und MN1 sind
in Serie zwischen den Transistor MP1 und Masse geschaltet und die
Transistoren MP3, MP5 und MN2 sind ähnlich in Serie zwischen den
Transistor MP1 und Masse geschaltet. Die Transistoren MN3 und MN4
sind parallel zu den Transistoren MN1 bzw. MN2 geschaltet und sprechen
auf das Lesefreigabesignal SEB durch ein Erden jeweiliger Knoten
N1 und N2 in Vorbereitung für
eine Erfassungsoperation an.
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Die
Gates der Transistoren MP2 und MP3 empfangen Eingangssignale BL
bzw. VREF von der entsprechenden Bitleitung 118 bzw. dem
Referenzspannungsgenerator 440. Das Signal BL ist die Bitleitungsspannung
V0 oder V1 und hängt
von der Ladung ab, die von einer FeRAM-Zelle 110 auf die
Bitleitung 118 gelesen wird, die mit dem Leseverstärker 430 verbunden
ist. Das Referenzsignal VREF weist eine Spannung auf, die ein Referenzspannungsgenerator 440 einstellt.
Der Referenzspannungsgenerator 440 kann jede Schaltung
sein, die in der Lage ist, eine Serie unterschiedlicher Spannungspegel
für das
Signal VREF während
einer Verteilungsmessung zu erzeugen, und in der Lage ist, einen
ausgewählten
der Spannungspegel für
Leseoperationen nach einer Referenzspannungskalibrierung zu erzeugen.
Der Referenzspannungsgenerator 440 ist vorzugsweise eine
digital gesteuerte Spannungsquelle, die eine Ausgangsspannung aufweist,
die von einem Zählwert
(z. B. einem 7-Bit-Wert) abhängt,
der in einem Zähler
oder Register gespeichert ist, der/das dem Referenzspannungsgenerator 440 zugeordnet
ist. Eine Kalibrierungsschaltung 600, die weiter unten
beschrieben ist, stellt eine Verbindung zu einem oder mehreren der
Register, die den Spannungspegel des Referenzsignals VREF auswählen, her
und stellt dasselbe/dieselben ein.
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Eine
Spannungsdifferenz zwischen dem Bitleitungssignal BL und dem Referenzsignal
VREF bestimmt, ob der Transistor MP2 oder MP3 besser leitfähig ist,
was wiederum beeinflußt,
ob die Spannung auf dem Knoten N1 zwischen den Transistoren MP2
und MP4 oder die Spannung auf dem Knoten N2 zwischen den Transistoren
MP3 und MP5 schneller ansteigt, wenn der Leseverstärker 430 aktiviert
wird. Beide Transistoren MP4 und MP5 sind zu Beginn während einer
Erfassungsoperation an, so daß ein
Ausgangssignal NB von einem Knoten zwischen den Transistoren MP4
und MN3 und ein Ausgangssignal NT von einem Knoten zwischen den
Transistoren MP5 und MN4 zu Beginn mit Raten ansteigt, die von dem
Anstieg der Spannungen auf den Knoten N1 bzw. N2 abhängen. Die
Gates der Transistoren MP4, MP5, MN1 und MN2 sind kreuzgekoppelt,
so daß die
Transistoren MP4, MP5, MN1 und MN2 eine Spannungsdifferenz verstärken, die
sich zwischen den Ausgangssignalen NB und NT entwickelt. Als ein
Ergebnis ist das Ausgangssignal NT komplementär zu dem Ausgangssignal NB,
wenn die Erfassungsoperation abgeschlossen ist.
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Eine
Ausgangsschaltung 450 empfängt das Ausgangssignal NT von
dem Leseverstärker 430 und treibt
ansprechend auf ein Ausgangsfreigabesignal SOE ein globales Ausgangssignal
GIO auf einen Pegel, der anzeigt, ob das Bitleitungssignal BL eine
Spannung aufweist, die größer als
die Spannung des Referenzsignals VREF ist. Bei einem exemplarischen
Ausführungsbeispiel
ist das globale Ausgangssignal GIO auf eine Versorgungsspannung
VDD vorgeladen, wobei, wenn das Ausgangsfreigabesignal SOE aktiviert
ist, die Ausgangsschaltung 150 das Signal GIO abhängig von
dem Spannungspegel des Ausgangssignals NT herunterzieht oder nicht.
Während
einer Bitleitungsspannungsmessung zeigt, wenn die Referenzspannung
VREF durch eine Serie von Pegeln gestuft wird, das globale Ausgangssignal
GIO nacheinander eine Serie von Binärwerten an, die die Ergebnisse
aus einem Vergleichen des Bitleitungssignals BL mit der Serie von
Spannungspegeln des Referenzsignals VREF darstellen.
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Eine
Rückschreibschaltung 460 empfängt ein
Komplementärausgangssignal
NB und treibt an dem Ende einer Leseoperation die Bitleitung 118 auf
den geeigneten Pegel zum Schreiben des Datenwerts, der von einer
FeRAM-Zelle gelesen wird, zurück
in die FeRAM-Zelle. In 4 ist
die Rückschreibschaltung 460 ein Dreizustandsinverter,
der die Bitleitung 118 ansprechend auf Komplementär-Rückschreibsignale
WB und WBB treibt. Für
die Verteilungsmessung kann das Rückschreiben weggelassen werden,
wenn Daten in FeRAM-Zellen lediglich für die Verteilungsmessung gespeichert
sind. Alternativ kann das Rückschreiben
durchgeführt werden,
nachdem die Bitleitungsspannung mit jedem der Spannungspegel des
Referenzsignals VREF verglichen wurde.
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Die
Bewertungsphase des Prozesses 300 aus 3 kann unter Verwendung von Komparator-Typ-Leseverstärkern, wie
z. B. Leseverstärkern 430 des
FeRAM 400, beschleunigt werden. 5 ist ein Flußdiagramm einer modifizierten
Bewertungsphase 500, die geeignet zur Verwendung in einem
Speicher 400 ist. Die Bewertungsphase 500 beginnt
mit einem Schreiben eines Bitwerts 0 in die ausgewählten FeRAM-Zellen (Schritt 310)
und einem Einstellen des Referenzspannungszählwerts auf seinen niedrigsten
Pegel (Schritt 320), was wie oben beschrieben ausgeführt wird.
Schritt 520 liest dann eine Ladung aus den ausgewählten FeRAM-Zellen
aus und lädt
die entsprechenden Bitleitungen auf Spannungen V0.
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Eine
Schleife, die Schritte 320, 325, 530 und 335 beinhaltet,
wird dann eines oder mehrere Male durchgeführt, während die Bitleitungen die
Auslesespannungen V0 halten. Schritte 320 und 325 stufen
die Referenzspannung auf den nächsten
Pegel und prüfen
auf Fehler. Schritt 530 ist eine Erfassungsoperation, die
die Bitleitungsspannungen mit dem gegenwärtigen Spannungspegel des Referenzsignals
VREF vergleicht. Schritt 335 bewirkt eine Wiederholung
der Schleife, es sei denn, das Datenausgangssignal, das die Erfassungsoperation 530 erzeugt,
stellt nur Nullen dar. Der Prozeß 500 verläßt so die
Schleife, wenn der Spannungspegel des Referenzsignals VREF größer als
die höchste
der Bitleitungsspannungen V0 ist. Schritt 340 aktualisiert dann
den Wert V0max eines ungünstigsten
Falls.
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Die
Bewertungsphase 500 weist den Vorteil auf, daß nur eine
einzelne Ladungsauslese zur Messung der Bitleitungsspannung benötigt wird.
Die FeRAM-Zellen häufen
so weniger Ermüdung
an. Ferner ist die Erfassungsoperation 530 schneller als
eine volle Leseoperation, was die Zeit reduziert, die für eine Referenzspannungskalibrierung
benötigt
wird. Die Bewertungsphase 500 erzielt ähnliche Zeiteinsparungen und
reduziert eine Ermüdung
bei der Messung des Wertes V1min eines ungünstigsten Falls durch ein einmaliges
Auslesen der Bitleitungsspannungen V1 in Schritt 550 und
ein Ersetzen einer vollen Leseoperation (Schritt 365 in 3) durch eine Erfassungsoperation
(Schritt 560 in 5).
Diese Vorteile resultieren, da die Komparator-Typ-Leseverstärker die
Bitleitungsspannungen V0 oder V1 nicht verändern oder stören.
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6 ist ein Blockdiagramm
eines Ausführungsbeispiels
einer Kalibrierungsschaltung 600, die eine dynamische Referenzspannungskalibrierung
gemäß einem
Ausführungsbeispiel
der Erfindung implementiert. Während
einer Kalibrierungsoperation empfängt die Kalibrierungsschaltung 600 ein
Taktsignal CLK, ein Datensignal GIO<63:0>,
ein Chip-Freigabe-Signal CE, ein Berechnungseinleitungssignal CALC_REF,
ein Schreibsignal WR und ein Referenzmodussignal FREF. Die Kalibrierungsschaltung 600 erzeugt
Signale INT_CE, INT_WR, INT_FREF, VRCDATA und REF_VAL<6:0> zur Steuerung von
Lese- und Schreibschaltungen
während
der Bewertungsphase der Referenzspannungskalibrierung und erzeugt
Signale END_EVAL, END_CAL, CNT0<6:0> und CNT1<6:0>, um den Status und
die Ergebnisse der Referenzspannungskalibrierung anzuzeigen. Tabelle
1 faßt
die Funktionen der Schnittstellensignale zwischen dem Rest des FeRAM
und der Kalibrierungsschaltung 600 zusammen.
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Tabelle
1: Eingangs-/Ausgangssignale der Referenzspannungskalibrierungsschaltung
-
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Die
Kalibrierungsschaltung 600 umfaßt einen Hauptsteuerungsblock 610,
eine Anpassungslogik 620, einen Bewertungsblock 630,
einen Gleichsetzblock 640, Zähler 650, Signalauswahlschaltungen 660, 670, 680 und 690.
Der Hauptsteuerungsblock 610 ist eine Zustandsmaschine,
die den Referenzspannungskalibrierungsprozeß steuert. Die Anpassungslogik 620 vergleicht
einen Lesedatenwert, der durch das Signal GIO<63:0> dargestellt
wird, mit dem letzten geschriebenen Datenwert und erzeugt an dem
Ende jeder Erfassungsoperation ein Signal RESULT, das anzeigt, ob
der Lesedatenwert gleich dem letzten geschriebenen Datenwert ist.
Der Bewertungsblock 630 und der Gleichsetzblock 640 sind
Zustandsmaschinen, die die Bewertungs- bzw. Gleichsetzphase des
Referenzspannungskalibrierungsprozesses steuern. Die Zähler 650 umfassen
eine Logik und Zähler,
die Zählwerte
speichern, die Referenzspannungen zugeordnet sind, die für Bitleitungsspannungen
V0 und V1 gefunden werden. Die Signalauswahlschaltungen 660, 670, 680 und 690 wählen Signale
für Lese-
und Schreiboperationen während
eines Normalbetriebs des FeRAM und zur Referenzspannungskalibrierung
und geben dieselben aus.
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7 ist ein Zeitgebungsdiagramm,
das das Verhalten der Schnittstellensignale während eines simulierten Betriebs
der Kalibrierungsschaltung 600 darstellt. Die Signale CE,
WR und FREF sind ein Chipfreigabesignal, ein Schreibsignal, ein
Referenzmodussignal und sind Ausgaben als Signale INT_CE, INT_WE
und INT_FREF aus der Kalibrierungsschaltung 600 während eines
Normalbetriebs, z. B. während
normaler Lese- und Schreiboperationen. Wenn ein Signal CALCREF zu
einer Zeit T0 angelegt wird, beginnt die Kalibrierungsschaltung 600 einen
Referenzspannungskalibrierungsprozeß und beginnt insbesondere
eine Bewertungsphase für
die Bitleitungsspannung V0.
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Während der
Bewertungsphase erzeugt die Kalibrierungsschaltung 600 Signale
INT_CE und INT_WR, wie dies für
eine Serie von Schreib- und Leseoperationen erforderlich ist. Ein
Signal VRCDATA wählt den
Datenwert (zu Beginn 0) aus, der an die ausgewählten Speicherzellen geschrieben
wird, und ein Schaltungsaufbau (nicht gezeigt) außerhalb
der Kalibrierungsschaltung 600 erzeugt die erforderliche
Adresse für
die Schreib- und Leseoperationen. Ein Signal REF_VAL zeigt an, daß die Referenzspannung,
die während
der Erfassungsoperationen und zwischen Zeiten T0 und T1 verwendet
wird, gleich einem Zählwertsignal
CNT0 zur Bewertung von Bitleitungsspannungen V0 ist, die einem Bitwert
0 entsprechen. Zwischen Zeiten T1 und T2 ist das Signal REF_VAL
gleich einem Zählwertsignal
CNT1 zur Bewertung von Bitleitungsspannungen V1, die dem Bitwert
1 entsprechen. Die Anpassungslogik 620 legt während der
Bewertungsstufe (zwischen Zeiten T0 und T2) ein Signal RESULT an
dem Ende jeder Erfassungsoperation an, um anzuzeigen, ob der durch
die Erfassungsoperation gelesene Datenwert gleich dem letzten Wert,
der in die ausgewählten
FeRAM-Zellen geschrieben wird, ist. Bei dieser Simulation aus 7 beträgt der minimale Wert des Signals
REF_VAL, der eine genaue Erfassung von Bitwerten 0 liefert, 27 h
(oder 39) und der maximale Wert des Signals REF_VAL, der eine genaue
Erfassung von Bitwerten des Pegels 1 liefert, beträgt 77 h
(oder 119).
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Die
Gleichsetzphase, die zwischen Zeiten T2 und T3 auftritt, mittelt
die beiden Zählwerte
CNT0 und CNT1, um einen besten Referenzspannungswert für die ausgewählten Speicherzellen
zu finden. Bei dem Beispiel aus 5 liefert
ein Mitteln beider Zählwerte
CNT0 und CNT1 den Wert 4 Fh (oder 79).
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Zurückkehrend
zu 6 weist die Hauptsteuerungslogik 610 die
Eingangs- und Ausgangssignale auf, die in Tabelle 2 zusammengefaßt sind.
Taktsignale CLK und CLK1 sind eine ungepufferte und eine gepufferte Version
des Taktsignals für
die Hauptsteuerungslogik 610 (und die Kalibrierungsschaltung 600).
Ein Eingangssignal CALC_REF1 ist ein aktives niedriges globales
Rücksetz-Signal
für die
Kalibrierungsschaltung 600. Ein Eingangssignal OVERFLOW
von den Zählern 650 zeigt
eine Fehlerbedingung (bei einer ansteigenden Flanke) an, wenn ein
Zähler überläuft. Ein
Eingangssignal DONE ist von dem Bewertungsblock 630 und
zeigt (bei der ansteigenden Flanke) das Ende der Bewertungsphase
an. Ein Eingangssignal END_EQU von dem Gleichsetzblock 640 zeigt
(bei einer ansteigenden Flanke) das Ende der Gleichsetzphase an.
Ein Ausgangssignal MODE bestimmt den Modus (z. B. Bitwert 0 oder
1) der Bewertungsphase und ein Signal VRCDATA ist eine gepufferte
Version des Signals MODE, das den Datenwert, der in der Bewertungsphase
an die ausgewählten Speicherzellen
geschrieben wird, steuert. Ein Ausgangssignal EVAL leitet (bei einer
ansteigenden Flanke) die Bewertungsphase ein und ein Ausgangssignal
EQUATE leitet (bei einer ansteigenden Flanke) die Bewertungsphase
des Kalibrierungsprozesses ein. Ein Ausgangssignal END_CAL leitet
das Ende des Kalibrierungsprozesses ein.
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Tabelle
2: I/O-Signale des Hauptsteuerungsblocks für die Referenzspannungskalibrierungsschaltung
-
8A ist ein Zustandsdiagramm
für ein
exemplarisches Ausführungsbeispiel
des Hauptsteuerungsblocks 610. Der Hauptsteuerungsblock 610 beginnt
eine Wirkung in einem Zustand IDLE, wenn das Signal CALC_REF1 sich
zu einem Zustand 0 verändert.
Mit der ansteigenden Flanke des Taktsignals CLK1 verändert sich
der Block 610 zu einem Zustand EVAL0 und stellt das Signal
EVAL ein, um die Bewertungsphase mit dem Signal MODE, das einen
Wert 0 aufweist, einzuleiten. Der Bewertungsblock 630 steuert
die Bewertung der Bitleitungsspannungen V0, was ein Ergebnis der
Bewertung als Zählwert
CNT0 hinterläßt. Die
ansteigende Flanke des Signals OVERFLOW zeigt, wenn es in dem Zustand
EVAL0 ist, einen Überlauf
bei dem Zählwert
CNT0 an, was eine Fehlerbedingung ist, da kein geeigneter Referenzspannungspegel
in dem Zählerbereich
gefunden wurde. In diesem Fall wird die Kalibrierung unmittelbar
abgebrochen. Der Wert des Zählwerts
CNT0 unterscheidet zwischen einem Normalkalibrierungsabschluß und einem
Abbrechen aufgrund eines Fehlers. Wenn der Zählwert CNT0 0 ist, ist, wenn
der Hauptsteuerungsblock 610 das Signal END_CAL anlegt,
ein Fehler aufgetreten, andernfalls ist der Wert gültig.
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Die
ansteigende Flanke des Signals DONE zeigt das Ende der Bewertung
der Bitleitungsspannungen V0 an und ansprechend darauf verändert sich
der Hauptsteuerungsblock 610 zu einem Zustand SYNC0. Der Zustand
SYNC0 wird verwendet, um Aktionen in dem Steuerungsblock 610 mit
der ansteigenden Flanke des Taktsignals CLK1 zu synchronisieren.
In dem Zustand SYNC0 weist das Signal EVAL den Wert 0 auf und das Signal
MODE verändert
seinen Wert auf 1 zur Vorbereitung für die Bewertung der Bitleitungsspannungen
V1. Die nächste
ansteigende Flanke des Taktsignals CLK1 leitet die Bewertung der
Bitleitungsspannungen V1 ein und der Hauptsteuerungsblock 610 verändert sich
von dem Zustand SYNC0 zu einem Zustand EVAL1, während dessen der Bewertungsblock 630 die
Bewertung der Bitleitungsspannungen V1 ausführt, was ein Ergebnis der Bewertung
als Zählwert
CNT1 hinterläßt.
-
Der
Hauptsteuerungsblock 610 verändert sich bei der nächsten ansteigenden
Flanke des Signals DONE von dem Zustand EVAL1 zu einem Zustand SYNC1.
An diesem Punkt ist die Bewertungsphase abgeschlossen und die beiden
Zählwerte
CNT0 und CNT1 entsprechend den Referenzwerten eines ungünstigsten Falls,
die für
ein genaues Lesen der Bitwerte 0 bzw. 1 benötigt werden.
-
Von
dem Zustand SYNC1 bewirkt die nächste
ansteigende Flanke des Taktsignals CLK1, daß der Hauptsteuerungsblock 610 sich
für die
Gleichsetzphase zu einem Zustand EQ verändert, was die beiden Zählwerte
mittelt. Der Gleichsetzblock 640 beginnt die Gleichsetzphase
mit der ansteigenden Flanke des Signals EQUATE. Die ansteigende
Flanke eines Signals END_EQU aus Block 640 zeigt das Ende
der Gleichsetzphase an und der Hauptsteuerungsblock 610 spricht
durch ein Verändern
von dem Zustand EQ zu einem Zustand SYNC2 an, bei dem das Signal
EQUATE 0 ist. Der nächste
Takt verändert
den Hauptsteuerungsblock 610 zu dem Zustand END, bei dem
END_CAL auf 1 eingestellt wird, um das Ende des Kalibrierungsprozesses
anzuzeigen. Wie zuvor erwähnt
wurde, zeigt der Wert von CNT0 an, ob die Kalibrierungsschaltung 600 erfolgreich einen
neuen Referenzwert erzeugen konnte.
-
8B ist ein Schaltungsdiagramm
einer Implementierung der Hauptsteuerungslogik 610. Bei
dem dargestellten Ausführungsbeispiel
umfaßt
der Hauptsteuerungsblock 610 eine Serie von Flip-Flops 811 bis 821 und
Logikgatter 861 bis 880, die das Zustandsdiagramm
aus 8A implementieren.
-
Der
Bewertungsblock 630 steuert die Bewertungsphase des Kalibrierungsprozesses.
Tabelle 3 faßt die
Funktionen der Eingangs- und Ausgangssignale des Bewertungsblocks 630 zusammen.
-
Tabelle
3: I/O-Signale des Bewertungsblocks für die Referenzspannungskalibrierungsschaltung
-
Der
Bewertungsblock 630 ist eine Zustandsmaschine, die die
Signale erzeugt, die für
Schreib- und Lese- oder Erfassungsoperationen benötigt werden,
die zum Bewerten von Bitleitungsspannungen erforderlich sind. 9A ist ein Zustandsdiagramm,
das die Operation des Bewertungsblocks 630 darstellt. Der
Bewertungsblock 630 tritt ansprechend darauf, daß die Signale
CALC_REF1 und EVAL beide angelegt werden, in einen untätigen Zustand 905 ein.
Mit der ansteigenden Flanke des Taktsignals CLK1 verändert sich
der Bewertungsblock 630 von dem untätigen Zustand 905 zu
einem Zustand 910, bei dem das Zählertaktsignal CLK_CNT auf
1 eingestellt wird. Die Zähler 650 können dann
den Zählwert
CNT0 oder CNT1 gemäß dem Wert des
Signals MODE erhöhen
oder senken.
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Mit
der abfallenden Flanke des Taktsignals CLK1 verändert sich der Bewertungsblock 630 von
dem Zustand 910 zu einem ersten Schreibzustand 915 und
stellt Signale INT_CE und WRITE auf 1 ein. Die abfallende Flanke
des Taktsignals CLK1 wird verwendet, da der Speicher Signale mit
der ansteigenden Flanke des Taktsignals CLK verriegelt, so daß Signale
zuerst mit der abfallenden Flanke eingestellt und dann mit der ansteigenden
Flanke verriegelt werden, um eine ausreichende Einstellzeit für die Latches
zu garantieren. Der Bewertungsblock 630 verändert sich
bei der nächsten
ansteigenden Flanke des Taktsignals CLK1 von dem ersten Schreibzustand 915 zu
einem zweiten Schreibzustand 920 und beginnt eine Schreiboperation
in dem Speicher.
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Mit
der nächsten
abfallenden Flanke des Taktsignals CLK1 verändert sich der Bewertungsblock 630 von
dem Schreibzustand 920 zu einem ersten Lesezustand 925.
In dem Zustand 925 ist das Signal WRITE 0 und INT_CE bleibt
stabil. Bei der ansteigenden Flanke des Taktsignals CLK1 tritt der
Bewertungsblock 630 in den zweiten Lesezustand 930 ein
und die Werte der Signale INT_CE und WRITE werden verriegelt, um
eine Leseoperation in dem Speicher zu starten.
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Bei
der nächsten
abfallenden Flanke des Taktsignals CLK1 verändert sich der Bewertungsblock 630 zu
einem SYNC-Zustand 935.
Hier wird das Signal CE_CAL auf 0 eingestellt, da kein Speicherzugriff
auftritt. Die nächste
ansteigende Flanke verändert
den Bewertungsblock 630 zu einem weiteren SYNC-Zustand 940, was
ein Verzweigungspunkt ist, der von dem Signal RESULT abhängt. Wenn
RESULT 1 ist, sind die gelesenen Daten identisch zu den geschriebenen
Daten, was bedeutet, daß die
Referenzspannung zum Lesen der Speicherorte ohne Fehler geeignet
ist. So verändert
sich mit der nächsten
ansteigenden Flanke des Taktsignals CLK1 der Bewertungsblock 630 von
dem Zustand 940 zu einem Endzustand END 950 und
legt ein Signal DONE auf 1 an, um das Ende der Bewertung anzuzeigen.
-
Wenn
das Signal RESULT 0 ist, hat die Erfassungs- oder Leseoperation
zumindest ein falsches Datenbit ergeben, was bedeutet, daß die Referenzspannung
noch nicht geeignet ist, um alle Zellen ohne Fehler zu lesen. In
diesem Fall muß die
Referenzspannung erhöht
werden, wenn das Signal MODE 0 ist, oder gesenkt werden, wenn das
Signal MODE 1 ist, und die Bewertung wird wiederholt. So verändert sich,
wenn das Signal RESULT 0 ist, der Bewertungsblock 630 mit
dem nächsten
Takt von dem Zustand 940 zu einem Zustand 945,
was die Bewertung bei einem neuen Referenzwert wiederholt.
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9B ist ein Schaltungsdiagramm
einer Implementierung des Bewertungsblocks 630. Bei dem
dargestellten Ausführungsbeispiel
umfaßt
der Bewertungsblock 630 eine Serie von Flip-Flops 951 bis 959 und
Logikgattern 961 bis 968, die das Zustandsdiagramm
aus 9A implementieren.
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Der
Gleichsetzblock 640 steuert ein Gleichsetzen (oder Mitteln)
der Werte der Zählwerte
CNT0 und CNT1, die während
der Bewertungsphase bestimmt wurden. Tabelle 4 listet die Funktionen
der Eingangs- und Ausgangssignale des Gleichsetzblocks 640 auf
und faßt
dieselben zusammen.
-
Tabelle
4: I/O-Signale des Gleichsetzblocks für die Referenzspannungskalibrierungsschaltung
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Der
Gleichsetzblock 640 enthält eine Zustandsmaschine, die
bei einem exemplarischen Ausführungsbeispiel
das Zustandsdiagramm aus 10A implementiert.
Der Hauptsteuerungsblock 610 aktiviert den Gleichsetzblock 640 durch
ein Anlegen eines Signals EQUATE, nachdem die Bewertungsphase ohne
Fehler beendet ist. Der Gleichsetzblock 640 tritt dann
in einen untätigen
Zustand 1010 ein, wenn die Zählwerte CNT0 bzw. CNT1 die
Spannungspegel V0max und V1min eines ungünstigsten Falls anzeigen. Bei
der ersten ansteigenden Flanke des Taktsignals CLK1 verändert sich
der Gleichsetzblock 640 von dem Zustand 1010 zu
einem Zustand 1020, bei dem das Signal INC auf 1 eingestellt
wird, was bewirkt, daß der
Zählwert
CNT0 ansteigt. An diesem Punkt werden die Zählwerte CNT0 und CNT1 verglichen.
Wenn die Zählwerte
CNT0 und CNT1 gleich sind, wird ein internes Signal EQUAL auf 1
eingestellt. Andernfalls wird das Signal EQUAL auf 0 eingestellt. Bei
der nächsten
ansteigenden Flanke des Taktsignals CLK1 verändert sich der Gleichsetzblock 640 von
dem Zustand 1020 zu einem Zustand 1030, wenn das
Signal EQUAL gleich 0 ist, oder zu einem Endzustand 1040, wenn
das Signal EQUAL 1 ist.
-
Der
Zustand 1030 legt ein Signal DEC an, was einen Rückgang des
Zählwerts
CNT1 bewirkt. Wieder werden die Zählwerte CNT0 und CNT1 verglichen
und das Signal EQUAL wird auf 1 eingestellt, wenn die Zählwerte
CNT0 und CNT1 gleich sind, oder auf 0 eingestellt, wenn die Zählwerte
CNT0 und CNT1 unterschiedlich sind. Von dem Zustand 1030 verändert sich
der Gleichsetzblock 640 bei der nächsten ansteigenden Flanke des
Taktsignals CLK1 zu dem Zustand 1020, wenn das Signal EQUAL
gleich 0 ist, oder zu dem Endzustand 1040, wenn das Signal
EQUAL 1 ist.
-
Der
Gleichsetzblock 640 wechselt so zwischen den Zuständen 1020 und 1030 ab,
was den Zählwert CNT0
inkrementiert und den Zählwert
CNT1 dekrementiert, bis die beiden Zählwerte gleich sind. Die Zählwerte CNT0
und CNT1 am Ende der Gleichsetzphase sind so gleich dem Durchschnitt
der Werte, die die Zählwerte CNT0
und CNT1 zu Beginn der Gleichsetzphase hatten. In dem Endzustand 1040 wird
das Signal END_EQU eingestellt, um anzuzeigen, daß die Gleichsetzphase
abgeschlossen ist.
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10B ist ein Schaltungsdiagramm
einer Implementierung des Gleichsetzblocks 640. Bei dem
dargestellten Ausführungsbeispiel
umfaßt
der Gleichsetzblock 640 einen Komparator 1060,
der die Zählwerte
Q0 und Q1 vergleicht, um ein internes Signal EQUAL zu erzeugen.
Eine Serie von Flip-Flops 1051 bis 1054 und Logikgattern 1061 bis 1068 implementiert
das Zustandsdiagramm aus 10A.
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11 zeigt eine Schematik
eines exemplarischen Ausführungsbeispiels
der Zähler 650.
Die Zähler 650 umfassen
einen Aufwärtszähler 1120 für den Zählwert CNT0,
einen Abwärtszähler 1110 für den Zählwert CNT1
und eine Steuerungslogik 1130, die auswählt, welcher der Zähler 1110 und 1120 ein
Taktsignal empfängt.
Tabelle 5 listet die Funktionen der Eingangs- und Ausgangssignale
des Gleichsetzblocks 640 auf und faßt dieselben zusammen.
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Tabelle
5: I/O-Signale der Zähler
in der Referenzspannungskalibrierungsschaltung
-
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Während der
Bewertung der Bitleitungsspannungen V0, die einem Speichern eines
Bitwerts 0 entsprechen, wird der Zähler 1120 für den Zählwert CNT0
getaktet, da das Signal MODE 0 ist, und während der Bewertung der Bitleitungsspannung
V1, die einem Speichern eines Bitwerts 1 entspricht, wird der Zähler 1010 für den Zählwert CNT1
getaktet, da das Signal MODE 1 ist. Ähnlich wird während einer
Bewertung der Bitleitungsspannungen V0 der Zählwert CNT0 als das Signal
REF_VAL zur Steuerung des Spannungspegels des Referenzsignals VREF
ausgegeben und während
einer Bewertung der Bitleitungsspannungen V1 wird der Zählwert CNT1
als Signal REF_VAL zur Steuerung des Spannungspegels des Referenzsignals
VREF ausgegeben.
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Ein Überlauf
tritt auf, wenn kein geeigneter Wert für die Bitleitungsspannungen
V0 gefunden wird, die einem Speichern von Bits mit Wert 0 entsprechen.
Das exemplarische Ausführungsbeispiel
erfaßt
keinen falschen Pegel für
die Bitleitungsspannung V1, die dem Bitwert 1 zugeordnet ist, alternative
Ausführungsbeispiele
der Erfindung könnten
jedoch eine derartige Erfassung enthalten.
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Gemäß einem
weiteren Aspekt der Erfindung kann der Referenzspannungskalibrierungsschaltungsaufbau
mit einem chipinternen Redundanzschaltungsaufbau verbunden sein
und verwendet werden. 12 z.
B. zeigt ein Blockdiagramm eines Speichers 1200, der eine
Referenzspannungskalibrierungsschaltung 1260 und eine Redundanzschaltung 1215 umfaßt. Die
Referenzspannungskalibrierungsschaltung 1260 führt periodisch
eine Referenzspannungskalibrierung für einen Satz (z. B. eine Zeile)
von FeRAM-Zellen durch, die Decodierungsschaltungen 1210 in
dem FeRAM-Array 120 auswählen. Ein erfolgreicher Kalibrierungsprozeß führt zu der
Speicherung eines digitalen Werts, den der Referenzspannungsgenerator 1240 verwendete,
als er eine Referenzspannung erzeugte, die Speicherzellen liest,
die der Kalibrierung zugeordnet sind. 12 stellt
dar, daß der
Referenzspannungsgenerator 1240 mit Adreßdecodierungsschaltungen 1210 verbunden
sein kann, und liefert an die Leseverstärker 1230 ein Referenzsignal
VREF, das einen Spannungspegel aufweist, der am besten für die FeRAM-Zellen
ist, die durch ein Adreßsignal
ADDR angezeigt werden.
-
Die
Referenzspannungskalibrierungsschaltung 1260 kann schwache
oder fehlerbehaftete FeRAM-Zellen erfassen, wenn ein Zählerüberlauf
während
des Bewertungsprozesses auftritt, oder indem ein Referenzzählwert (z.
B. Zählwert
CNT0 oder CNT1) nach der Bewertungsphase mit einem annehmbaren Bereich verglichen
wird. Wenn eine Zeile oder ein weiterer Satz von FeRAM-Zellen eine
FeRAM-Zelle umfaßt,
die eine Bitleitungsspannung V0 oder V1 liefert, die außerhalb
des annehmbaren Bereichs ist, signalisiert die Kalibrierungsschaltung 1260 dies
der Redundanzschaltung 1215. Die Redundanzschaltung 1245 kann
dann den defekten Satz (z. B. Zeile) von FeRAM-Zellen zum Austausch
durch einen Satz redundanter FeRAM-Zellen 1220 angeben.
Die dynamische Ersetzung von FeRAM-Zellen, die während einer Operation des FeRAM
ausfallen, verbessert die Zuverlässigkeit
und Lebensdauer des Speichers 1200.
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Die
hierin offenbarten Kalibrierungsprozesse können viele Vorteile gegenüber den
vorherigen Schemata zum Auswählen
von Referenzspannungen aufweisen. Insbesondere verfolgt eine Kalibrierung
durch ein periodisches Bewerten tatsäch licher FeRAM-Zellen alle
Veränderungen
an den ferroelektrischen Kondensatoren aufgrund von Temperatur,
Ermüdung
und anderen Wirkungen. Der Kalibrierungsprozeß erfordert keine Referenzzellen
zur Erzeugung der Referenzspannung. Die Kalibrierungsschaltung weist
außerdem
die Flexibilität auf,
einen Eigentest von FeRAM-Zellen durchzuführen, was mit dem Redundanzschaltungsaufbau,
wie oben beschrieben wurde, verwendet werden kann, und der Kalibrierungsschaltungsaufbau
kann unterschiedliche Referenzspannungen für unterschiedliche Bänke oder
Sätze von
FeRAM-Zellen bereitstellen.
