DE10153657A1 - Anordnung zur Datenübertragung in einem Halbleiterspeichersystem und Datenübertragungsverfahren dafür - Google Patents

Anordnung zur Datenübertragung in einem Halbleiterspeichersystem und Datenübertragungsverfahren dafür

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Abstract

Bei einer erfindungsgemäßen Anordnung zur Datenübertragung in einem Halbleiterspeichersystem, in dem Daten zwischen mindestens einem Halbleiterspeichermodul (1, 2) und einem Speichercontroller (3) gesteuert von einem Systemtaktsignal (CLK) übertragen werden, sind zwischen dem Speichercontroller (3) und den Speichermodulen (1, 2) zusätzliche Sensetaktsignalleitungen (6a, 6b und 7a, 7b) geführt, die über Schleifen (S1, S2) auf den Speichermodulen von den Speichermodulen (1, 2) direkt zum Speichercontrollerbaustein (3) zurückgeführt sind. Durch die Übertragung eines Sensetaktsignals (CLKS1 und CLKS2) vom Speichercontroller (3) zu jedem der Speichermodule (1, 2) über die zusätzlichen Sensetaktsignalleitungen (6a, 6b und 7a, 7b), kann der Speichercontroller (3) die jeweilige Signallaufzeit (T) dieses Sensetaktsignals (CLKS1 und CLKS2) messen und eine Verzögerungszeit (DELTAt) für die von den Speichermodulen (1, 2) jeweils empfangenen Datensignale (DQ) entsprechend einstellen. Die Verwendung eines Datenstrobesignals und die damit verbundenen Nachteile beim Test des Speichersystems bzw. der Speichermodule erübrigt sich.

Description

  • Die Erfindung betrifft eine Anordnung zur Datenübertragung und ein Datenübertragungsverfahren jeweils gemäß den Oberbegriffen der Patentansprüche 1 und 10 sowie einen zu einer derartigen Datenübertragung eingerichteten Speichercontrollerbaustein und ein dafür eingerichtetes Halbleiterspeichermodul.
  • Mit zunehmender Schnelligkeit der Datenübertragung in Halbleiterspeichersystemen wird es schwieriger, die Daten, die von einem Halbleiterspeicherbaustein (z. B. DRAM) gesendet werden, an einem Speichercontroller richtig zu empfangen. Vor allem bei sehr hohen Datenübertragungsfrequenzen ist dies zunehmend schwierig, da die Laufzeiten der übertragenen Datensignale länger sind als die Periodendauer der einzelnen Datenbits.
  • Heutzutage wird in DDR-Speichersystemen (Double Data Rate Systeme) ein sogenanntes Datenstrobesignal verwendet. Das Datenstrobesignal ist ein zusätzliches Signal, das zusammen mit den Daten vom Halbleiterspeicherbaustein zum Speichercontroller gesendet wird. Anhand des Datenstrobesignals kann der Speichercontroller erkennen, welche Phasenlage die ankommenden Daten haben.
  • Die Verwendung des Datenstrobesignals hat den Nachteil, dass der Test der relativen zeitlichen Lage zwischen dem Datenstrobesignal und den Datenantwortsignalen von den Speicherbausteinen sehr zeit- und kostenaufwändig ist. Da hierfür oft aufwändige Routinen notwendig sind, erhöht sich die Testzeit, was sich negativ auf die Kostenstruktur auswirkt. Üblicherweise wird ein Datenstrobesignal pro Speicherbaustein verwendet, was die Anzahl der Pins für die Speicherverbindungsstecker und damit ebenfalls die Kosten erhöht.
  • Es ist deshalb Aufgabe der Erfindung, eine Anordnung zur Datenübertragung in einem Halbleiterspeichersystem, in dem Daten zwischen mindestens einem Halbleiterspeichermodul und einem Speichercontroller gesteuert von einem Systemtaktsignal übertragen werden, so zu ermöglichen, dass eine Datenübertragung mit hoher Geschwindigkeit möglich ist und gleichzeitig die Nachteile, die die Verwendung des Datenstrobesignals mit sich bringen, vermieden werden können.
  • Eine weitere Aufgabe der Erfindung besteht darin, ein Datenübertragungsverfahren für ein derartiges Halbleiterspeichersystem anzugeben, das eine sehr schnelle Datenübertragung zwischen dem Speichercontroller und dem wenigstens einen Halbleiterspeichermodul ermöglicht und die oben beschriebenen Nachteile der Verwendung des Datenstrobesignals vermeidet. Eine weitere Aufgabe der Erfindung besteht darin, einen für dieses Datenübertragungsverfahren eingerichteten Speichercontrollerbaustein sowie ein dafür eingerichtetes Halbleiterspeichermodul anzugeben.
  • Der erste Aufgabenteil wird gemäß einem ersten Aspekt der Erfindung dadurch gelöst, dass der Speichercontroller Takterzeugungsmittel aufweist, die zusätzlich zum Systemtaktsignal ein Sensetaktsignal erzeugen; dass im Speichersystem wenigstens eine zusätzliche Sensetaktleitung zum Speichermodul und von dort direkt zurück zum Speichercontroller führt, wobei die Sensetaktleitung das Sensetaktsignal zum Speichermodul und von dort zurück zum Speichercontroller überträgt; und dass der Speichercontroller weiterhin Laufzeitmessmittel zur Messung der Laufzeit des über die Sensetaktleitung übertragenen Sensetaktsignals und Verzögerungszeiteinstellmittel aufweist, die zur Einstellung einer Verzögerungszeit eingerichtet sind, die der Laufzeit entspricht, die die vom jeweiligen Speichermodul zum Speichercontroller übertragenen Daten benötigen, wobei der Speichercontroller die Verzögerungszeit der Verzögerungszeiteinstellmittel entsprechend der von den Laufzeitmessmitteln gemessenen Laufzeit des über die Sensetaktleitung übertragenen Sensetaktsignals einstellt.
  • Der erfinderische Schritt liegt somit darin, im Halbleiterspeichersystem über wenigstens eine zusätzliche Sensetaktleitung ein zusätzliches Taktsignal, das Sensetaktsignal vom Speichercontroller über das Halbleiterspeichermodul und zurück zum Speichercontroller zu führen. Im Speichercontroller befinden sich Laufzeitmessmittel, die die Laufzeit des über die Sensetaktleitung übertragenen Sensetaktsignals ermitteln und Verzögerungseinstellmittel, die zur Einstellung einer Verzögerungszeit eingerichtet sind, die der Laufzeit entspricht, die die vom jeweiligen Speichermodul zum Speichercontroller übertragenen Daten benötigen, wobei diese Verzögerungszeit entsprechend der von den Laufzeitmessmitteln gemessenen Laufzeit des über die Sensetaktleitung übertragenen Sensetaktsignals eingestellt wird. Im Falle dass mehrere Halbleiterspeichermodule mit gegebenenfalls unterschiedlichen Spezifikationen vom Speichercontroller angesteuert werden, sind die Laufzeiten der über die Sensetaktleitungen vom Speichercontroller zu den Speichermodulen und von dort zurück zum Speichercontroller übertragenen Sensetaktsignale im Regelfall unterschiedlich. Da der Speichercontroller weiß, von welchem Speichermodul er die Daten angefordert hat, können an den Verzögerungseinstellmitteln die entsprechenden Verzögerungszeiten für die einzelnen Speichermodule eingestellt werden. Voraussetzung hierfür ist, dass in dem Speichercontroller die Laufzeitmessmittel zur Messung der Laufzeit der über die Sensetaktleitung übertragenen Sensetaktsignale vorhanden sind.
  • Die Erfindung ist nicht begrenzt auf zwei Speichermodule. Es sind mehr oder weniger als zwei Speichermodule möglich. Ebenso befinden sich im Umfang der Erfindung Speichersysteme, in denen die Speichermodule nicht auf separaten Schaltungsplattensubstraten sondern zusammen mit dem Speichercontroller auf einem Schaltungsplattensubstrat untergebracht sind. Das heißt, dass sich die Speichermodule dann auf der Hauptplatine befinden, ebenso wie der Speichercontroller und die entsprechenden Systemtaktleitungen und die zusätzlichen Sensetaktleitungen. Wichtig ist bei der erfindungsgemäßen Datenübertragung, dass die Sensetaktleitungen, die vom Speichercontroller getrieben werden, direkt vom jeweiligen Speichermodul zum Speichercontroller zurückgeschleift werden, ohne dass auf dem Speichermodul ein zusätzlicher Taktbaustein verwendet wird, wie zum Beispiel eine PLL- oder DLL- Schaltung.
  • Gemäß einer Weiterbildung können allerdings verschiedene passive Bauelemente wie Widerstände und/oder Kapazitäten und/oder Induktivitäten mit der Sensetaktleitung zum Beispiel auf dem Speichermodul verbunden sein, um die zeitliche Verzögerung der Sensetaktleitung den Systemanforderungen anzupassen.
  • Weiterhin kann bei einer anderen Weiterbildung der Erfindung das Sensetaktsignal auf den Sensetaktleitungen intermittierend erzeugt werden, das heißt, dass es in einem Haltezustand konstant bleibt und dabei einen Zustand "tief" oder "hoch" oder "Zustand hoher Impedanz" annimmt. Auf diese Weise kann erreicht werden, die Laufzeiten immer wieder neu auszumessen. Solange die Sensetaktleitung ein periodisches Sensetaktsignal überträgt, kann es dazu verwendet werden, die Phasenlage der Daten im Speichercontroller zu ermitteln.
  • Die Takterzeugungsmittel können das Sensetaktsignal mit derselben oder einer ganzzahligen Vielfachen der Frequenz des Systemtaktsignals erzeugen.
  • Gemäß einem weiteren Aspekt der Erfindung wird ein Speichercontrollerbaustein zur Verwendung in einer Datenübertragungsanordnung in einem Halbleitersystem vorgeschlagen, wobei Daten zwischen wenigstens einem Halbleiterspeichermodul und dem Speichercontrollerbaustein, gesteuert von einem Systemtaktsignal, übertragen werden, wobei der Speichercontrollerbaustein Takterzeugungsmittel, die ein Sensetaktsignal erzeugen, das dieselbe Frequenz oder ein ganzzahliges Vielfaches der Frequenz des Systemtaktsignals hat, Sensetaktempfangsmittel zum Empfang des über eine zum Sensetaktleitung Speichermodul und von dort zurück zum Speichercontrollerbaustein übertragenen Sensetaktsignals, Laufzeitmessmittel zur Messung einer Laufzeit des über die Sensetaktleitung übertragenen Sensetaktsignals und Verzögerungszeiteinstellmittel zur Einstellung einer der Laufzeit der vom jeweiligen Speichermodul zum Speichercontroller übertragenen Daten entsprechenden Verzögerungszeit aufweist, wobei die Verzögerungszeiteinstellmittel die Verzögerungszeit entsprechend der von den Laufzeitmessmitteln gemessenen Laufzeit des empfangenen Sensetaktsignals einstellen.
  • Gemäß einem weiteren Aspekt der Erfindung wird ein Halbleiterspeichermodul zur Verwendung in einem Halbleiterspeichersystem vorgeschlagen, in dem Daten zwischen dem Halbleiterspeichermodul und einem Speichercontroller gesteuert von einem Systemtaktsignal übertragen werden, wobei das Halbleiterspeichermodul Anschlüsse und wenigstens eine Leiterschleife zum Anschließen einer Sensetaktleitung und direkten Durchschleifen eines von dem Speicherkontroller erzeugten und über die Sensetaktleitung übertragenen Sensetaktsignals durch das Halbleiterspeichermodul aufweist.
  • Gemäß einem weiteren Aspekt der Erfindung wird ein Verfahren zur Datenübertragung in einem Halbleiterspeichersystem vorgeschlagen in dem die Daten zwischen mindestens einem Halbleiterspeichermodul und einem Speichercontroller gesteuert von einem Systemtaktsignal übertragen werden, wobei das Verfahren die folgenden Schritte aufweist:
    • A) Erzeugung eines Sensetaktsignals im Speichercontroller zusätzlich zum Systemtaktsignal;
    • B) Führen wenigstens einer zusätzlichen Sensetaktleitung vom Speichercontroller zum Speichermodul und von dort direkt zurück zum Speichercontroller;
    • C) Übertragen des zusätzlichen Sensetaktsignals über die zusätzlichen Sensetaktleitungen vom Speichercontroller zum Speichermodul und von dort zurück zum Speichercontroller;
    • D) Messen der Laufzeit des über die Sensetaktleitungen übertragenen Sensetaktsignals im Speichercontroller;
    • E) Einstellen einer L = I Laufzeit die die Daten vom Speichermodul zum Speichercontroller benötigen entsprechenden Verzögerungszeit entsprechend der gemessenen Laufzeit des im Speichercontroller übertragenen Sensetaktsignals.
  • Die obigen und weitere vorteilhafte Merkmale der Erfindung werden in der, bevorzugte Ausführungsbeispiele darlegenden, Beschreibung deutlich, die sich auf die beiliegenden Figuren der Zeichnungen bezieht. Die Zeichnungsfiguren zeigen im einzelnen:
  • Fig. 1 ein Blockschaltbild einer ersten Ausführungsform einer erfindungsgemäßen Datenübertragungsanordnung;
  • Fig. 2 ein Blockschaltbild einer zweiten Ausführungsform einer erfindungsgemäßen Datenübertragungsanordnung und
  • Fig. 3 ein Blockschaltbild einer dritten Ausführungsform einer erfindungsgemäßen Datenübertragungsanordnung.
  • Zunächst wird Bezug auf Fig. 1 genommen, die beispielhaft zwei Halbleiterspeichermodule 1, 2 und einen zu ihrer Ansteuerung mit ihnen verbundenen Speichercontrollerbaustein 3 zeigt.
  • Die Halbleiterspeichermodule 1, 2 können zum Beispiel DIMM Boards sein und jeweils mehrere Speicherchips, zum Beispiel DRAM Chips 11, 12, . . ., 1n sowie 21, 22, . . . 2n enthalten.
  • In üblicher Weise erzeugt der Speichercontrollerbaustein 3 ein Systemtaktsignal CLK, das den Halbleiterspeichermodulen 1, 2 über eine Systemtaktleitung 4a zugeführt wird. Vom Speichercontroller 3 angeforderte Datensignale DQ werden von den Speichermodulen 1, 2 über Datenleitungen 5a zum Speichercontroller 3 übertragen.
  • Es sei hier erwähnt, dass das Systemtaktsignal CLK nicht unbedingt vom Speichercontroller 3 erzeugt werden muss, sondern auch von außen zugeführt werden kann.
  • Takterzeugungsmittel 31 im Speichercontrollerbaustein 3 erzeugen Sensetaktsignale CLKS1 und CLKS2, die jeweils über Sensetaktleitungen 6a, 6b und 7a, 7b dem Speichermodul 1 und dem Speichermodul 2 getrennt zugeführt, dort über Schleifen S1 und S2 durchgeschleift sind und zu getrennten Eingängen des Speichercontrollers 3 zurückgeführt werden. Die Sensetaktleitungen 6a, 6b, die das Sensetaktsignal CLKS1 zum Speichermodul 1 führen, sind durch die Schleife S1 auf dem Speichermodul 1 verbunden und bilden in Wirklichkeit eine einzige Sensetaktsignalleitung. Gleichermaßen sind die Sensetaktleitungen 7a, 7b auf dem Speichermodul 2 durch die Schleife S2 miteinander elektrisch verbunden und bilden in Wirklichkeit eine einzige zweite Sensetaktsignalleitung.
  • Es kann sich bei den Sensetaktsignalen CLKS1 und CLKS2 um Taktsignale derselben Frequenz und Phasenlage handeln. Alternativ können die Sensetaktsignale CLKS1 und CLKS2 von den Takterzeugungsmitteln 31 auch in jeweils unterschiedlicher Phasenlage erzeugt werden.
  • Der Speichercontroller 3 enthält weiterhin Laufzeitmessmittel 32, die die jeweilige Laufzeit des über die Sensetaktsignalleitungen 6a, 6b und 7a, 7b zu den Speichermodulen 1, 2 und von dort zurück zum Speichercontrollerbaustein 3 übertragenen Sensetaktsignale CLKS1 und CLKS2 messen. Der Speichercontroller 3 enthält ferner Verzögerungszeiteinstellmittel 33, die es ermöglichen, im Speichercontroller eine Verzögerungszeit Δt einzustellen, die der Laufzeit entspricht, die die Datensignale vom jeweiligen Speichermodul 1, 2 zum Speichercontroller 3 benötigen. Die Verzögerungszeit Δt kann unterschiedlich sein für die verschiedenen Speichermodule 1 und 2. Da der Speichercontroller 3 "weiß", von welchem Speicherchip die Daten angefordert worden sind, kann die entsprechende Verzögerungszeit Δt durch die Verzögerungszeiteinstellmittel 33 entsprechend der von den Laufzeitmessmitteln 32 gemessenen Laufzeit T der über die Sensetaktleitung übertragenen Sensetaktsignale CLKS1, CLKS2 eingestellt werden.
  • Die in Fig. 2 gezeigte zweite Ausführungsform einer erfindungsgemäßen Datenübertragungsanordnung unterscheidet sich von der ersten in Fig. 1 gezeigten Ausführungsform nur darin, dass die auf den Speichermodulen 1 und 2 gebildeten Schleifen S1 und S2 der Sensetaktleitungen 6a, 6b und 7a, 7b an das Routing der Datenleitungen 5a, 5b angepasst sind, dass an einer geeigneten Stelle mit den Schleifen S1, S2 passive Bauelemente C1, C4 zur Laufzeitanpassung verbunden sind und dass das über die Sensetaktrückleitungen 6b und 7b jeweils von den Speichermodulen 1 und 2 zurückgeführte Sensetaktsignal CLKS1 und CLKS2 noch über Stichleitungen 6c bzw. 7c zu dem jeweils anderen Halbleiterspeichermodul 2 bzw. 1 geführt und dort mit einem passiven Bauelement C2 bzw. C3 abgeschlossen sind.
  • Statt Kapazitäten C1-C4 können auch andere passive Bauelemente, wie Widerstände, und Induktivitäten auch in Kombination mit Kapazitäten verwendet werden, um die zeitliche Verzögerung der Sensetaktsignale den Systemanforderungen anzupassen.
  • Die Funktionen des Speichercontrollerbausteins 3 sind im Wesentlichen gleichartig wie die Funktionen des Speichercontrollerbausteins 3 gemäß Fig. 1. Sie brauchen deshalb nicht noch einmal erläutert werden.
  • Die in Fig. 3 blockschaltbildartig dargestellte dritte Ausführungsform einer erfindungsgemäßen Datenübertragungsanordnung unterscheidet sich von den vorbeschriebenen und in den Fig. 1 und 2 dargestellten ersten beiden Ausführungsformen darin, dass das Sensetaktsignal CLKS gemeinsam zu den beiden Speichermodulen 1 und 2 geführt ist, das heißt, dass die Sensetaktleitung 7a lediglich eine Verlängerung der Sensetaktleitung 6a ist. Nach wie vor getrennt sind die Rückleitungen 6b und 7b, so dass das den beiden Speichermodulen 1 und 2 gemeinsam zugeführte Sensetaktsignal CLKS getrennt mit im Allgemeinen unterschiedlicher Laufzeit vom Speichercontrollerbaustein 3 empfangen werden kann.
  • Auch bei der in Fig. 3 dargestellten dritten Ausführungsform sind die Funktionen des Speichercontrollerbausteins im Wesentlichen mit denen in Fig. 1 gleichartig, mit der Ausnahme, dass die Takterzeugungsmittel 31 einen einzigen Ausgang für das Sensetaktsignal CLKS haben.
  • Durch den erfinderischen Schritt, im Speichersystem zusätzlich die Sensetaktleitungen einzuführen, auf denen vom Speichercontrollerbaustein ein Sensetaktsignal zur Laufzeitmessung zu den jeweiligen Halbleiterspeichermodulen übertragen wird, sind die eingangs beschriebenen Nachteile der Verwendung des Datenstrobesignals vermieden, da in einem Speichersystem im Allgemeinen nur ein Speichercontrollerbaustein vorhanden ist und die Zeitbedingungen zwischen dem Systemtaktsignal und dem erzeugten Sensetaktsignal auf dem Speichercontrollerbaustein genau eingehalten und einfach mit wenig Testaufwand getestet werden können.
  • Die zuvor beschriebenen Ausführungsbeispiele, die in den Fig. 1 bis 3 veranschaulicht sind, zeigen beispielhaft zwei Speichermodule, die zum Beispiel mit einer Vielzahl von DRAM-Chips bestückte DIMM-Speichermodule sind. Die Erfindung ist aber nicht begrenzt auf zwei Speichermodule. Es sind mehr oder weniger Speichermodule möglich. Ebenso sind Speichersysteme möglich, bei denen die Speichermodule keine vom Speichercontroller separaten Schaltungsplattensubstrate verwenden. Dann befinden sich die Speicherchips auf der Hauptplatine, die auch den Speichercontroller und die entsprechenden Systemtakt- und Sensetaktleitungen enthält.
  • Bei allen Ausführungsbeispielen der Erfindung ist wichtig, dass die Sensetaktleitungen, die vom Speichercontroller getrieben werden, direkt von dem jeweiligen Speichermodul zurückgeführt werden, ohne dass dort ein zusätzlicher Taktbaustein verwendet wird. Wie erwähnt, sind allerdings verschiedene passive Bauelemente mit der Sensetaktleitung verbindbar, um die zeitliche Verzögerung der Sensetaktleitungen den Systemanforderungen anzupassen.
  • Weiterhin erlauben die erfindungsgemäßen Ausführungsformen in einer vorteilhaften Weiterbildung das Sensetaktsignal anzuhalten und nach einer gewünschten Zeit fortzusetzen. Dabei bedeutet "Anhalten" die zeitweilige Einstellung eines konstanten Zustandes, wie zum Beispiel "tief", "hoch" oder "Zustand hoher Impedanz". Auf diese Weise können, die Laufzeiten auf den Sensetaktsignalleitungen immer wieder neu ausgemessen werden. Solange die Sensetaktsignale ein periodisches Taktsignal sind, können sie dazu verwendet werden, die Phasenlage der Daten zu ermitteln. Bezugszeichenliste 1, 2 Speichermodul
    3 Speichercontrollerbaustein
    4a, 4b Systemtaktsignalleitungen
    5a, 5b Datenleitungen
    6a, 6b; 7a, 7b Sensetaktsignalleitungen
    11, 12, 1n und 21, 22, 2n DRAM-Speicherchips
    31 Takterzeugungsmittel
    32 Laufzeitmessmittel
    33 Verzögerungszeiteinstellmittel
    CLK Systemtaktsignal
    CLKS1, CLKS2 Sensetaktsignal
    DQ Datenantwortsignal
    S1, S2 Schleifen auf den Speichermodulen
    (Δt) Verzögerungszeit
    T Lauf Zeit
    C1, C2, C3, C4 Kapazitäten

Claims (16)

1. Anordnung zur Datenübertragung in einem Halbleiterspeichersystem, in dem Daten (DQ) zwischen mindestens einem Halbleiterspeichermodul (1; 2) und einem Speichercontroller (3) gesteuert von einem Systemtaktsignal (CLK) übertragen werden, dadurch gekennzeichnet, dass
der Speichercontroller (3) Takterzeugungsmittel (31) aufweist, die zusätzlich zum Systemtaktsignal (CLK) ein Sensetaktsignal (CLKS1, CLKS2) erzeugen;
im Speichersystem wenigstens eine von der den Systemtakt übertragenden Taktleitung (4a, 4b) separate Sensetaktleitung (6a, 6b; 7a, 7b) zum Speichermodul (1; 2) und von dort direkt zurück zum Speichercontroller (3) führt, wobei die Sensetaktleitung (6a, 6b; 7a, 7b) das Sensetaktsignal (CLKS1, 2) zum Speichermodul (1; 2) und von dort zurück zum Speichercontroller (3) überträgt;
der Speichercontroller (3) weiterhin Laufzeitmessmittel (32) zur Messung der Laufzeit (T) des über die Sensetaktleitung (6a, 6b) übertragenen Sensetaktsignals (CLKS1, CLKS2) und Verzögerungszeiteinstellmittel (33) aufweist, die zur Einstellung einer Verzögerungszeit (Δt) eingerichtet sind, die der Laufzeit entspricht, die die vom jeweiligen Speichermodul (1; 2) zum Speichercontroller (3) übertragenen Daten (DQ) benötigen, wobei der Speichercontroller (3) die Verzögerungszeit (Δt) der Verzögerungszeiteinstellmittel (32) entsprechend der von den Laufzeitmessmitteln (32) gemessenen Laufzeit (T) des über die Sensetaktleitung (6a, 6b; 7a, 7b) übertragenen Sensetaktsignals (CLKS1, CLKS2) einstellt.
2. Datenübertragungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Takterzeugungsmittel (31) des Speichercontrollers (3) weiterhin dazu eingerichtet sind, das Sensetaktsignal (CLKS1, CLKS2) intermittierend zu erzeugen, wobei dieses in Haltezuständen zeitweilig einen konstanten Zustand annimmt, und zwar wahlweise "tief", "hoch" oder "hohe Impedanz".
3. Datenübertragungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Sensetaktleitung (6a, 6b; 7a, 7b) auf einem Schaltungssubstrat des Speichermoduls (1; 2) wenigstens eine Schleife (S1, S2) aufweist, die zur Laufzeitanpassung bemessen oder bemessbar ist.
4. Datenübertragungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass wenigstens ein passives Bauelement (C1, C2; C3, C4) mit der Sensetaktleitung (6a, 6b; 7a, 7b) zur Laufzeitanpassung verbunden bzw. verbindbar ist.
5. Datenübertragungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das Halbleiterspeichersystem mehrere Speichermodule (1, 2) aufweist und dass mehrere Sensetaktleitungen (6a, 6b; 7a, 7b) vorgesehen sind, die jeweils das Sensetaktsignal (CLKS1, CLKS2) von dem Speichercontroller (3) getrennt zu einem jeweiligen Speichermodul (1, 2) und von dort getrennt zurück zum Speichercontroller (3) führen und dass die Laufzeitmessmittel (32) zur separaten Messung der Laufzeiten des Systemtaktsignals (CLKS1, CLKS2) auf jeder Sensetaktleitung (6a, 6b; 7a, 7b) und die Verzögerungseinstellmittel, (32) zur getrennten Einstellung der Verzögerungszeit (Δt) für die jeweiligen übertragenen Daten (DQ) eingerichtet sind.
6. Datenübertragungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass das Halbleiterspeichersystem mehrere Speichermodule (1, 2) aufweist und mehrere Sensetaktleitungen (6a, 6b; 7a, 7b) vorgesehen sind, die das Sensetaktsignal (CLKS) vom Speichercontroller (3) gemeinsam zu jedem Speichermodul (1, 2) und von dort getrennt zurück zum Speichercontroller (3) führen und dass die Laufzeitmessmittel (32) zur getrennten Messung der Laufzeiten des Sensetaktsignals (CLKS) auf jeder zurückführenden Sensetaktleitung (6b, 7b) und die Verzögerungseinstellmittel (32) zur getrennten Einstellung der Verzögerungszeit (Δt) für die jeweiligen übertragenen Daten (DQ) eingerichtet sind.
7. Datenübertragungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die zusätzlichen Takterzeugungsmittel (31) des Speichercontrollers (3) das Sensetaktsignal (CLKS) mit derselben Frequenz oder einem ganzzahligen Vielfachen der Frequenz des Systemtaktsignals (CLK) erzeugen.
8. Speichercontrollerbaustein zur Verwendung in einer Datenübertragungsanordnung in einem Halbleiterspeichersystem, wobei Daten zwischen wenigstens einem Halbleiterspeichermodul (1, 2) und dem Speichercontrollerbaustein (3) gesteuert von einem Systemtaktsignal (CLK) übertragen werden, dadurch gekennzeichnet,
dass der Speichercontrollerbaustein (3)
Takterzeugungsmittel (31), die ein Sensetaktsignal (CLKS) erzeugen, das dieselbe Frequenz oder ein ganzzahliges Vielfaches der Frequenz des Systemtaktsignals (CLK) hat,
Sensetaktempfangsmittel zum Empfang des über eine Sensetaktleitung zum Speichermodul (1, 2) und von dort zurück zum Speichercontrollerbaustein (3) übertragenen Sensetaktsignals (CLKS),
Laufzeitmessmittel (32) zur Messung einer Laufzeit (Δt) des über die Sensetaktleitung übertragenen Sensetaktsignals und
Verzögerungszeiteinstellmittel (33), die zur Einstellung einer der Laufzeit der vom jeweiligen Speichermodul (1, 2) zum Speichercontroller (3) übertragenen Daten entsprechenden Verzögerungszeit (Δt) eingerichtet sind und die diese Verzögerungszeit (Δt) entsprechend der von den Laufzeitmessmitteln (32) gemessenen Laufzeit (T) des empfangenen Sensetaktsignals einstellen.
9. Halbleiterspeichermodul zur Verwendung in einem Halbleiterspeichersystem, in dem Daten zwischen dem Halbleiterspeichermodul (1, 2) und einem Speichercontroller (3) gesteuert von einem Systemtaktsignal (CLK) übertragen werden, dadurch gekennzeichnet, dass das Halbleiterspeichermodul Anschlüsse und wenigstens eine Leiterschleife zum Anschließen einer Sensetaktleitung und zum Durchschleifen eines über die Sensetaktleitung übertragenen Sensetaktsignals durch den Halbleiterspeichermodul aufweist.
10. Verfahren zur Datenübertragung in einem Halbleiterspeichersystem, in dem die Daten zwischen mindestens einem Halbleiterspeichermodul (1; 2) und einem Speichercontroller (3) gesteuert von einem Systemtaktsignal (CLK) übertragen werden, dadurch gekennzeichnet, dass das Verfahren die folgenden Schritte aufweist:
A) Erzeugung eines Sensetaktsignals (CLKS) im Speichercontroller abhängig vom Systemtaktsignal (CLK);
B) Führen wenigstens einer zusätzlichen Sensetaktleitung (6a, 6b; 7a, 7b) vom Speichercontroller (3) zum Speichermodul (1, 2) und von dort direkt zurück zum Speichercontroller (3);
C) Übertragen des zusätzlichen Sensetaktsignals (CLKS) über die zusätzlichen Sensetaktleitungen (6a, 6b; 7a, 7b) vom Speichercontroller (3) zum Speichermodul (1, 2) und von dort zurück zum Speichercontroller (3);
D) Messen einer Laufzeit (T) des über die Sensetaktleitungen (6a, 6b; 7a, 7b) übertragenen Sensetaktsignals (CLKS) im Speichercontroller (3);
E) Einstellen einer Laufzeit im Speichercontroller (3), die die Daten (DQ) vom Speichermodul (1, 2) zum Speichercontroller (3) benötigen, entsprechenden Verzögerungszeit (Δt) entsprechend der gemessenen Laufzeit (T) des übertragenen Sensetaktsignals.
11. Datenübertragungsverfahren nach Anspruch 10, dadurch gekennzeichnet, dass im Schritt (A) das Sensetaktsignal (CLKS) intermittierend so erzeugt wird, dass es in Haltezuständen zeitweilig einen konstanten Zustand annimmt, und zwar wahlweise den Zustand "tief" oder "hoch" oder "hohe Impedanz".
12. Datenübertragungsverfahren nach Anspruch 10 oder 11, dadurch gekennzeichnet, dass im Schritt (B) die Sensetaktleitungen (6a, 6b; 7a, 7b) auf dem Speichermodul in Form wenigstens einer Schleife geführt werden, wobei die Schleife zur Laufzeitanpassung des über die Senseleitung geführten Sensetaktsignals (CLKS) bemessen werden.
13. Datenübertragungsverfahren nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, dass im Schritt (B) wenigstens ein passives Bauelement (C1-C4) mit der Sensetaktleitung (6a, 6b; 7a, 7b) zur Laufzeitanpassung des über die Sensetaktleitung übertragenen Sensetaktsignals (CLKS) verbunden wird.
14. Datenübertragungsverfahren nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, dass im Falle das Halbleiterspeichersystem mehrere Speichermodule aufweist, im Schritt (B) mehrere Sensetaktleitungen (6a, 6b; 7a, 7b) zur Übertragung des Sensetaktsignals (CLKS1, CLKS2) jeweils getrennt von dem Speichercontroller zu einem jeweiligen Speichermodul und von dort getrennt zurück zum Speichercontroller geführt werden, und dass im Schritt (D) die Laufzeit (T) der getrennt übertragenen Sensetaktsignale auf jeder Sensetaktleitung gemessen wird und im Schritt (E) die Verzögerungszeit (Δt) für die jeweiligen zu jedem Speichermodul übertragenen Daten entsprechend der getrennt ermittelten Laufzeit (T) eingestellt wird.
15. Datenübertragungsverfahren nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, dass im Falle mehrere Speichermodule vorgesehen sind, die Sensetaktleitungen (6a, 6b; 7a, 7b) im Schritt (B) so geführt sind, dass das Sensetaktsignal (CLKS) im Schritt (C) vom Speichercontroller (3) gemeinsam zu jedem Speichermodul (1, 2) und von dort getrennt zurück zum Speichercontroller (3) übertragen wird und dass im Schritt (D) die Laufzeit (T) des Systemtaktsignals auf jeder zum Speichercontroller (3) rückgeführten Sensetaktleitung getrennt gemessen wird und die Verzögerungszeit (Δt) für die jeweiligen zu jedem Speichermodul übertragenen Daten getrennt entsprechend dem Laufzeitmessergebnis eingestellt wird.
16. Verfahren nach einem der Ansprüche 10 bis 15, dadurch gekennzeichnet, dass in Schritt (A) das Sensetaktsignal (CLKS) mit derselben Frequenz oder einem ganzzahligen Vielfachen der Frequenz des Systemtaktsignals (CLK) erzeugt wird.
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