DE10142116A1 - Elektronisches Bauteil und Verfahren zu seiner Herstellung - Google Patents

Elektronisches Bauteil und Verfahren zu seiner Herstellung

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DE10142116A1
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Germany
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semiconductor chip
contact
intermediate carrier
electronic component
contact surfaces
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DE10142116A
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English (en)
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Bernd Goller
Robert-Christian Hagen
Gerald Ofner
Christian Stuempfl
Josef Thumbs
Stefan Wein
Holger Woerner
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Publication date
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Abstract

Die Erfindung betrifft ein elektronisches Bauteil (21) mit zwei Halbleiterchipbausteinen (1; 2) jeweils mit Kontaktflächen (3 bzw. 8) auf ihren aktiven Chipoberflächen sowie einem Substrat (11) mit Kontaktanschlussflächen (14) und Außenkontaktflächen (15). Um Halbleiterchipbausteine mit unterschiedlichen geometrischen Abmessungen übereinander anordnen zu können, ist ein Zwischenträger (4) mit beidseitig angeordneten Umverdrahtungsebenen (6 und 7) zwischen den Halbleiterchipbausteinen (1 und 2) angeordnet. Mittels der Flip-Chip-Technik erfolgt die Kontaktierung.

Description

Die Erfindung betrifft ein elektronisches Bauteil und ein Verfahren zu seiner Herstellung gemäß den unabhängigen An­ sprüchen.
Bei elektronischen Bauteilen wird oftmals ein erster Halblei­ terchipbaustein, beispielsweise ein Logikbaustein, und ein zweiter Halbleiterbaustein, beispielsweise ein Speicherbau­ stein benötigt. Um auf einer Leiterplatte Platz zu sparen, ist es sinnvoll, beide Halbleiterchipbausteine in einem ge­ meinsamen Gehäuse mit möglichst geringem Raumbedarf unterzu­ bringen. Nun hat typischerweise ein Logikbaustein eine qua­ dratische Grundfläche und ein Speicherbaustein eine rechteckige Grundfläche, so dass bei übereinander angeordneten Halb­ leiterchipbausteinen, wie bei einem bekannten Chip-on-Chip Aufbau, sich die Bondkontaktflächen teilweise überdecken. Bisher wurde dieses Problem derart gelöst, dass die beiden Halbleiterchipbausteine in einem gemeinsamen Gehäuse neben­ einander angeordnet wurden, was einen erheblichen Platzbedarf verursacht. Die beiden Halbleiterchipbausteine können auch in einem Leadframe-Gehäuse montiert sein, was eine umständliche und schwierige Montage nach sich zieht, weil die Bauteile mehrfach gewendet werden müssen und die Bonddrähte dabei teilweise offen liegen. Es wird auch noch ein weiteres Prin­ zip angewendet, bei dem die Halbleiterchipbausteine in ver­ schiedene Gehäuse montiert werden, die dann übereinander an­ geordnet werden. Dies ist jedoch auch ein aufwendiges und ko­ stenintensives Verfahren, das außerdem zu großer und hoher Einbauhöhe des derartigen elektronischen Bauteils führt.
Aus der japanischen Offenlegungsschrift JP 08250651-A ist ei­ ne Halbleiteranordnung bekannt, bei der in durch eine Zwi­ schenwand getrennten Räumen zwei Halbleiterchipbausteine übereinander angeordnet sind. Beide Halbleiterchipbausteine sind mittels Bonddrähten über Leiterbahnen mit Außenkontakten verbunden. Diese bekannte Halbleiteranordnung verursacht ei­ nen großen Raumbedarf und ist umständlich und aufwendig in der Herstellung.
Aufgabe der Erfindung ist es, ein elektronisches Bauteil zu schaffen, das einfach aufgebaut und wirtschaftlich herstell­ bar ist und das einen geringen Raumbedarf verursacht, um die Nachteile des Standes der Technik zu überwinden.
Diese Aufgabe wird mit dem Gegenstand der unabhängigen An­ sprüche gelöst. Merkmale vorteilhafter Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
Erfindungsgemäß weist das elektronische Bauteil einen ersten Halbleiterchipbaustein und einen zweiten Halbleiterchipbau­ stein auf, die jeweils mit Kontaktflächen auf ihren aktiven Oberflächen versehen sind. Ferner ist ein Substrat mit Kon­ taktanschlussflächen und Außenkontaktflächen vorgesehen. Zwi­ schen dem ersten Halbleiterchipbaustein und dem zweiten Halb­ leiterchipbaustein ist ein Zwischenträger angeordnet, dessen Außenabmessungen mindestens gleich oder größer als die größte Länge und Breite der beiden Halbleiterchipbausteine sind. Der Zwischenträger weist jeweils eine dem ersten und dem zweiten Halbleiterchipbaustein zugekehrte Umverdrahtungsebene mit Um­ verdrahtungsleitungen auf. Die beiden Umverdrahtungsebenen stehen untereinander in elektrischer Verbindung, bspw. mit­ tels Durchkontakten oder mittels dreidimensionaler Umverdrah­ tungsstruktur.
Das erfindungsgemäße elektronische Bauteil hat den Vorteil, dass infolge der Anordnung des Zwischenträgers zwischen dem ersten und dem zweiten Halbleiterchipbausteins und der elek­ trischen Verbindung derselben mittels der Flip-Chip-Technik, wobei die Kontaktierung zwischen den Kontaktflächen des er­ sten und zweiten Halbleiterchipbausteins und den Umverdrah­ tungsleitungen des Zwischenträgers sowie den Kontaktan­ schlussflächen des Substrats erfolgt, eine äußerst raumspa­ rende Bauweise in Verbindung mit einer optimalen wirtschaft­ lichen Herstellung des elektronischen Bauteils möglich ist.
In einer Ausführungsform der Erfindung sind zwischen den Kon­ taktflächen des ersten und zweiten Halbleiterchipbausteins und den Umverdrahtungsleitungen des zwischen demselben lie­ genden Zwischenträgers Kontakthöcker zur Kontaktierung vorge­ sehen. Die Kontakthöcker können als Säulenhöcker ausgebildet sein.
Diese Ausführungsform hat den Vorteil, dass durch den einfa­ chen Vorgang des Aufeinanderlegens des einen Halbleiterchip­ bausteins auf den Zwischenträger und die so gebildete Bau­ gruppe dann auf den zweiten Halbleiterchipbaustein und das Substrat mittels der Flip-Chip-Technik eine schnelle und zu­ verlässige Kontaktierung zwischen dem ersten und zweiten Halbleiterchipbaustein und dem Zwischenträger erreichbar ist.
Eine weitere Ausführungsform sieht vor, dass die Umverdrah­ tungsleitungen des Zwischenträgers sowohl mit den Kontaktflä­ chen des ersten und zweiten Halbleiterchipbausteins als auch mit den Kontaktanschlussflächen des Substrats mittels Kon­ takthöcker elektrisch verbunden sind.
In dieser Ausführungsform ist von Vorteil, dass die Kontak­ tierung des einen Halbleiterchipbausteins mit dem Zwischen­ träger und dieser mit dem anderen Halbleiterchipbaustein so­ wie mit dem Substrat durch einen einzigen Erwärmungsvorgang effektiv und wirtschaftlich durchführbar ist. Dabei können die Kontakthöcker beispielsweise mittels eutektischer Lötung mit den Lötkontaktflächen des ersten und zweiten Halbleiter­ chipbausteins elektrisch verbunden werden.
Bei einer weiteren Ausführungsform der Erfindung ist vorgese­ hen, dass die auf den sich gegenüberliegenden Flächen des Zwischenträgers angeordneten Umverdrahtungsleitungen mittels elektrischer Verbindungen wie bspw. Durchkontakten oder Um­ verdrahtungsschichten bzw. -leitungen elektrisch verbunden sind. Desgleichen sind auch die auf den sich gegenüberliegen­ den Flächen des Substrats angeordneten Kontaktanschlussflä­ chen und Außenkontaktflächen mittels entsprechender elektri­ scher Verbindungen elektrisch verbunden.
Der Vorteil der Anwendung solcher Verbindungen, bspw. von Durchkontakten zur elektrischen Verbindung von auf entgegen­ gesetzten Flächen eines Zwischenträgers oder Substrats ange­ ordneten Umverdrahtungsleitungen bzw. Kontaktanschlussflächen und Außenkontaktflächen ist eine einfache, kompakte und zu­ verlässige Kontaktierung.
In einer weiteren Ausführungsform der Erfindung ist minde­ stens ein Halbleiterchipbaustein unmittelbar auf dem Zwi­ schenträger angeordnet und die Kontaktflächen des Halbleiter­ chipbausteins sind mit den Umverdrahtungsleitungen des Zwi­ schenträgers mittels Bonddrähten elektrisch verbunden.
Der Vorteil dieser Ausführungsform liegt darin, dass zur Her­ stellung des elektronischen Bausteins die Flip-Chip-Technik und die Wire-Bond-Montage kombiniert eingesetzt werden kön­ nen.
Bei einer weiteren Ausführungsform der Erfindung ist der zweite Halbleiterchipbaustein in einer Ausnehmung des Sub­ strats in der Ebene desselben angeordnet. Der Vorteil dieser Ausführungsform ist durch eine noch kleinere Bauhöhe des elektronischen Bauteils gegeben.
Der Vorteil eines gemäß der Erfindung aufgebauten und herge­ stellten elektronischen Bausteins besteht darin, dass ein ei­ ne rechteckige Form aufweisender Speicherbaustein und ein ei­ ne quadratische Form aufweisender Logikbaustein auf kleinem Raum miteinander zuverlässig elektrisch miteinander verbunden werden können.
Ein Verfahren zur Herstellung eines erfindungsgemäßen elek­ tronischen Bauteils hat mindestens folgende Verfahrensschrit­ te:
  • - Bereitstellen des ersten Halbleiterchipbausteins mit Kontaktflächen,
  • - Bereitstellen des zweiten Halbleiterchipbausteins mit Kontaktflächen,
  • - Bereitstellen des Substrats mit Kontaktanschluss­ flächen und Außenkontaktflächen,
  • - Bereitstellen eines Zwischenträgers mit jeweils ei­ ner Umverdrahtungsebene mit Umverdrahtungsleitungen auf jeder seiner sich gegenüberliegenden Oberflä­ chen,
  • - Vorbereiten des ersten Halbleiterchipbausteins und bestücken desselben mit Kontakthöckern
  • - Aufbringen des ersten Halbleiterchipbausteins auf den Zwischenträger mittels Flip-Chip-Technik,
  • - Vorbereiten des Zwischenträgers und bestücken des­ selben mit Kontakthöckern und
  • - Aufbringen des mit dem ersten Halbleiterchipbau­ stein bestückten Zwischenträgers auf den zweiten Halbleiterchipbaustein und auf das Substrat mittels Flip-Chip-Technik.
Abschließen kann das elektronische Bauteil in einem Gehäuse aus Kunststoffgussmasse vergossen werden. Wahlweise kommt auch ein nur teilweises Vergießen des Bauteils bzw. ein sog. Unterfüllen der Halbleiterchipbausteine in Frage.
Dieses Verfahren zur Herstellung eines elektronischen Bau­ teils hat den Vorteil, dass es sehr kurze Herstellungszeiten aufweist, weil durch die Anwendung der Flip-Chip-Technik die elektrische Kontaktierung zwischen dem ersten Halbleiterchip­ baustein, dem Zwischenträger, dem zweiten Halbleiterchipbau­ stein und dem Substrat äußerst zeitsparend und wirtschaftlich durchführbar und als Ergebnis ein sehr kompaktes, kleines elektronisches Bauteil hat.
Bei einem Durchführungsbeispiel des Verfahrens kann ein Halb­ leiterchipbaustein unmittelbar auf dem Zwischenträger ange­ ordnet sein und die Kontaktierung zwischen den Kontaktflächen des Halbleiterchipbausteins und den Umverdrahtungsleitungen des Zwischenträgers mittels Bonddrähte erfolgen. Ein solches Durchführungsbeispiel weist die folgenden Verfahrensschritte auf:
  • - Bereitstellen des ersten Halbleiterchipbausteins mit Kontaktflächen,
  • - Bereitstellen des zweiten Halbleiterchipbausteins mit Kontaktflächen,
  • - Bereitstellen des Substrats mit Kontaktanschluss­ flächen und Außenkontaktflächen,
  • - Bereitstellen eines Zwischenträgers mit jeweils ei­ ner Umverdrahtungsebene mit Umverdrahtungsleitungen auf jeder seiner sich gegenüberliegenden Oberflä­ chen,
  • - Aufbringen des ersten Halbleiterchipbausteins auf dem Zwischenträger,
  • - Fertigstellen der Bonddrahtverbindungen zwischen den Kontaktflächen des ersten Halbleiterchipbau­ steins und den Umverdrahtungsleitungen des Zwi­ schenträgers,
  • - Vorbereiten des Zwischenträgers und bestücken des­ selben mit Kontakthöckern und
  • - Aufbringen des mit dem ersten Halbleiterchipbau­ stein bestückten Zwischenträgers auf den zweiten Halbleiterchipbaustein und auf das Substrat mittels Flip-Chip-Technik.
Abschließen kann das elektronische Bauteil in einem Gehäuse aus Kunststoffgussmasse vergossen werden. Wahlweise kommt auch ein nur teilweises Vergießen des Bauteils bzw. ein sog. Unterfüllen der Halbleiterchips in Frage.
Dieses Verfahren zur Herstellung eines elektronischen Bau­ teils hat den Vorteil, dass die Flip-Chip-Technik und das Wi­ re-Bond-Verfahren in Kombination zum Einsatz gelangen.
Erfindungswesentlich ist eine Anordnung eines Zwischenträgers mit integrierten Umverdrahtungsleitungen zwischen einem er­ sten und einem zweiten Halbleiterchipbaustein. Dabei ist der Zwischenträger in seinen Außenabmessungen mindestens gleich oder größer als die größte Länge und Breite der beiden Halb­ leiterbausteine. Die Kontaktierung zwischen dem Zwischenträ­ ger und den Halbleiterchipbausteinen erfolgt mittels der Flip-Chip-Technik und dem Einsatz von Kontakthöckern. Neben seiner Trägerfunktion für die Halbleiterchipbausteine dient der Zwischenträger dazu eine elektrische Verbindung von den Kontaktflächen der Halbleiterchipbausteine zu den Kontaktan­ schlussflächen und den Außenkontaktflächen des Substrats her­ zustellen.
Die Vorteile der Erfindung liegen darin, dass die an den Rän­ dern der Halbleiterchipbausteine unterschiedlicher geometri­ scher Form zum Zwecke der Kontaktierung übereinander­ liegender Halbleiterchipbausteine beibehalten werden können und nicht umgestaltet (umdesignt) werden müssen. Bei dem er­ findungsgemäßen elektronischen Bauteil sind keine abgeänder­ ten, neuen Layouts der Kontaktflächen der Halbleiterchipbau­ steine erforderlich.
Trotz der ungünstigen geometrischen Abmessungen der beiden Halbleiterchipbausteine wird durch die Anwendung der Flip-Chip-Technik bzw. durch die Kombination der Wirebond-Technik mit der Flip-Chip-Technik unter Einsatz von Kontakthöckern als Abstandshalter ein im Aufbau kompaktes und wirtschaftlich herstellbares elektronisches Bauteil geschaffen.
Die Erfindung wird nun anhand von Ausführungsformen mit Bezug auf die beiliegenden Figuren näher erläutert.
Fig. 1 zeigt eine schematische Darstellung eines ersten Halbleiterchipbausteins in einer Draufsicht.
Fig. 2 zeigt eine schematische Darstellung eines zweiten Halbleiterchipbausteins in einer Draufsicht.
Fig. 3 zeigt eine schematische Darstellung zweier überein­ ander angeordneter Halbleiterchipbausteine mit un­ terschiedlichen geometrischen Abmessungen in einer Draufsicht.
Fig. 4 zeigt eine schematische Querschnittsansicht eines elektronischen Bausteins.
Fig. 5 zeigt eine schematische Querschnittsansicht eines weiteren Ausführungsbeispiels eines elektronischen Bauteils.
In der Fig. 1 ist von einem elektronischen Bauteil 21, ein erster Halbleiterchipbaustein 1, beispielsweise ein Speicher­ baustein, mit einer rechteckigen geometrischen Form darge­ stellt. An seinen beiden Längsseiten ist der Halbleiterchip­ baustein 1 mit einer Anzahl erster Kontaktflächen 3 versehen.
In der Fig. 2 ist von einem elektronischen Bauteil 21 ein zweiter Halbleiterchipbaustein 2, beispielsweise ein Logik­ baustein, mit einer quadratischen geometrischen Form darge­ stellt. An seinen vier Seitenrändern ist der Halbleiterchip­ baustein 2 mit einer Anzahl zweiter Kontaktflächen 8 verse­ hen.
In der Fig. 3 ist eine zusammengebaute Anordnung des ersten Halbleiterchipbausteins 1 und des zweiten Halbleiterchipbau­ steins 2 eines elektronischen Bauteils 21 dargestellt. Dabei wird der erste Halbleiterchipbaustein 1 mittels der Flip-Chip-Technik um 180 Winkelgrade umgewendet auf einen Zwi­ schenträger 4 aufgesetzt derart, dass die ersten Kontaktflä­ chen 3 des ersten Halbleiterchipbausteins 1 und die zweiten Kontaktflächen 8 des zweiten Halbleiterchipbausteins 2 mit den zugeordneten ersten bzw. zweiten Umverdrahtungsleiterbah­ nen 9 bzw. 10 unter Zwischenfügen von Kontakthöckern 12 bzw. 13 elektrisch verbunden sind. Zu diesem Zweck ist der Zwi­ schenträger 4 derart ausgebildet, dass seine Außenabmessungen mindestens gleich oder größer als die größte Länge und Breite der beiden Halbleiterchipbausteine 1 und 2 ist. Diese Anord­ nung hat den Vorteil, dass über den Zwischenträger 4 die Kon­ taktierung zwischen dem ersten und dem zweiten Halbleiter­ chipbaustein erfolgen kann, ohne dass die Lage der Kontakt­ flächen 3 und 8 der Halbleiterchipbausteine 1 bzw. 2 verän­ dert werden muss. Ein neues Layout ist nicht erforderlich.
In der Fig. 4 ist ein Ausführungsbeispiel eines erfindungs­ gemäßen elektronischen Bauteils 21 in einer schematischen Schnittdarstellung veranschaulicht.
In der Fig. 4 bezeichnet die Bezugsziffer 1 einen ersten Halbleiterchipbaustein, z. B. einen Speicherbaustein, die Be­ zugsziffer 2 einen zweiten Halbleiterchipbaustein, z. B. einen Logikbaustein, die Bezugsziffer 3 erste Kontaktflächen auf der aktiven Oberfläche des ersten Halbleiterchipbausteins 1, die Bezugsziffer 4 einen Zwischenträger, der zwischen den Halbleiterchipbausteinen 1 und 2 angeordnet ist. Mit den Be­ zugsziffern 6 und 7 sind erste bzw. zweite Umverdrahtungsebe­ nen auf den sich gegenüberliegenden Flächen des Zwischenträ­ gers 4 bezeichnet, in denen erste bzw. zweite Umverdrahtungs­ leiterbahnen 9 bzw. 10 integriert sind. Ferner bezeichnet die Bezugsziffer 11 ein Substrat, bestehend beispielsweise aus Silizium, auf deren Oberfläche eine mit der Bezugsziffer 14 bezeichnete Kontaktanschlussfläche und auf deren Unterfläche eine mit 15 bezeichnete Außenkontaktfläche vorgesehen sind.
Mit der Bezugsziffer 16 sind erste Durchkontakte bezeichnet, die die Umverdrahtungsleiterbahnen 9 und 10 des Zwischenträ­ gers 4 elektrisch verbinden. Mit der Bezugsziffer 17 sind zweite Durchkontakte bezeichnet, die die Kontaktanschlussflä­ chen 14 und die Außenkontaktflächen 15 des Substrats 11 elek­ trisch verbinden.
Mit der Bezugsziffer 12 sind erste Kontakthöcker bezeichnet, die die zweiten Umverdrahtungsleiterbahnen 10 des Zwischen­ trägers 4 mit den zweiten Kontaktflächen 8 des zweiten Halb­ leiterchipbausteins 2 sowie die zweiten Umverdrahtungsleiter­ bahnen 10 des Zwischenträgers 4 mit den Kontaktanschlussflä­ chen 14 und somit mit den Außenanschlußflächen 15 elektrisch verbinden. Mit der Bezugsziffer 18 sind Lötbällchen bezeich­ net, die zur Kontaktierung mit Leiterbahnen einer integrier­ ten Schaltungsanordnung dienen. Die Kontakthöcker 13 und 12 sowie die Lötbällchen 18 sind mittels Lötkontaktflächen 19 mit den jeweiligen Bauelementen verbunden.
Um die Bauhöhe des elektronischen Bauteils 21 niedrig zu hal­ ten, ist der zweite Halbleiterchipbaustein 2 in einer im Sub­ strat 11 ausgebildeten Ausnehmung 22 und in der Ebene des Substrats 11 untergebracht.
Schließlich sind die Halbleiterchipbausteine 1 und 2, der Zwischenträger 4 und das Substrat 11 in ein Gehäuse 20 aus Kunststoffgussmasse eingegossen und geschützt.
In der Fig. 5 ist ein weiteres Ausführungsbeispiel eines er­ findungsgemäßen elektronischen Bauteils 21 in einer schemati­ schen Schnittdarstellung veranschaulicht.
Es ist im Prinzip genau so aufgebaut wie das anhand der Fig. 4 beschriebene elektronische Bauteil; gleiche Bauelemente sind mit gleichen Bezugsziffern bezeichnet.
Der Unterschied zu dem anhand der Fig. 4 beschriebenen elek­ tronischen Bauteil liegt darin, dass der erste Halbleiter­ chipbaustein 1 mit seiner nichtaktiven Oberfläche unmittelbar auf der ersten Umverdrahtungsebene 6 des Zwischenträgers auf­ sitzt. Die elektrische Verbindung zwischen den ersten Kon­ taktflächen 3 des ersten Halbleiterchipbausteins 1 zu den er­ sten Umverdrahtungsleiterbahnen 9 wird mittels Bonddrähten 5 hergestellt.
Zur Herstellung eines derartigen elektronischen Bauteils kann sowohl die Wire-Bond-Technik als auch die Flip-Chip-Technik in Kombination angewendet werden.
Die elektrische Verbindung zwischen den zweiten Umverdrah­ tungsleiterbahnen 10 des Zwischenträgers 4 und den zweiten Kontaktflächen 8 des zweiten Halbleiterchipbausteins 2 sowie den Kontaktanschlussflächen 14 des Substrats 11 erfolgt mit­ tels erster Kontakthöcker 12. Erste Durchkontakte 16 im Zwi­ schenträger 4 und zweite Durchkontakte 17 im Substrat 11 sor­ gen für kurze Kontaktwege und damit für ein leistungsfähiges elektronisches Bauteil 21. Die Außenkontaktflächen 15 des Substrats 11 sind mit Lötbällchen 18 bestückt, um die Kontak­ tierung zu einer Leiterplatte herzustellen.
Die Bauelemente des elektronischen Bauteils 21, wie der erste und zweite Halbleiterchipbaustein 1 bzw. 2, der Zwischenträ­ ger 4 sowie das Substrat 11 sind in ein Gehäuse 20 aus Kunst­ stoffgussmasse eingegossen.
Ein Verfahren zur Herstellung eines erfindungsgemäßen elek­ tronischen Bauteils 21 mit einem ersten Halbleiterchipbau­ stein 1 und einem zweiten Halbleiterchipbaustein 2 jeweils mit Kontaktflächen 3 bzw. 8 auf ihren aktiven Oberflächen so­ wie einem Substrat 11 mit Kontaktanschlussflächen 14 und mit Außenkontaktflächen 15 weist folgende Verfahrensschritte auf:
  • - Bereitstellen des ersten Halbleiterchipbausteins 1 mit ersten Kontaktflächen 3,
  • - Bereitstellen des zweiten Halbleiterchipbausteins 2 mit zweiten Kontaktflächen 8,
  • - Bereitstellen des Substrats 11 mit Kontaktan­ schlussflächen 14 und Außenkontaktflächen 15,
  • - Bereitstellen eines Zwischenträgers 4 mit jeweils einer Umverdrahtungsebene 6 bzw. 7 mit Umverdrah­ tungsleitungen 9 bzw. 10 auf jeder seiner sich ge­ genüberliegenden Oberflächen,
  • - Vorbereiten des ersten Halbleiterchipbausteins 1 und Bestücken desselben mit zweiten Kontakthöckern 13,
  • - Aufbringen des ersten Halbleiterchipbausteins 1 auf den Zwischenträger 4 mittels Flip-Chip-Technik,
  • - Vorbereiten des Zwischenträgers 4 und Bestücken desselben mit ersten Kontakthöckern 12 und
  • - Aufbringen des mit dem ersten Halbleiterchipbau­ steins 1 bestückten Zwischenträgers 4 auf den zwei­ ten Halbleiterchipbaustein 2 und auf das Substrat 11 mittels Flip-Chip-Technik.
Abschließen kann das elektronische Bauteil 21 in einem Gehäu­ se 20 aus Kunststoffgussmasse vergossen werden. Wahlweise kommt auch ein nur teilweises Vergießen des Bauteils 21 bzw. ein sog. Unterfüllen der Halbleiterchips 1, 2 in Frage.
Bezugszeichenliste
1
erster Halbleiterchipbaustein
2
zweiter Halbleiterchipbaustein
3
erste Kontaktflächen (Chip
1
)
4
Zwischenträger
5
Bonddraht
6
erste Umverdrahtungsebene
7
zweite Umverdrahtungsebene
8
zweite Kontaktflächen (Chip
2
)
9
erste Umverdrahtungsleiterbahn (Zwischenträger)
10
zweite Umverdrahtungsleiterbahn (Zwischenträger)
11
Substrat
12
erster Kontakthöcker
13
zweiter Kontakthöcker
14
Kontaktanschlußfläche
15
Außenkontaktfläche
16
erster Durchkontakt (Zwischenträger)
17
zweiter Durchkontakt (Substrat)
18
Lötbällchen
19
Lötkontaktflächen
20
Gehäuse
21
Elektronisches Bauteil
22
Ausnehmung

Claims (16)

1. Elektronisches Bauteil (21) mit mindestens einem ersten Halbleiterchipbaustein (1) und einem zweiten Halbleiter­ chipbaustein (2) jeweils mit Kontaktflächen (3; 8) auf ihren aktiven Oberflächen sowie einem Substrat (11) mit Kontaktanschlussflächen (14) und Außenkontaktflächen (15), wobei zwischen dem ersten Halbleiterchipbaustein (1) und dem zweiten Halbleiterchipbaustein (2) ein Zwi­ schenträger (4) angeordnet ist, dessen Außenabmessungen mindestens gleich oder größer als die größte Länge und Breite der beiden Halbleiterchipbausteine (1 und 2) sind, und der jeweils eine dem ersten und dem zweiten Halbleiterchipbaustein zugekehrte Umverdrahtungsebene (6 und 7) mit Umverdrahtungsleiterbahnen (9 und 10) auf­ weist.
2. Elektronisches Bauteil nach Anspruch 1, dadurch gekennzeichnet, dass zwischen den Kontaktflächen (3 bzw. 8) des ersten und zweiten Halbleiterchipbausteins (1 bzw. 2) und den Um­ verdrahtungsleiterbahnen (9 und 10) des zwischen densel­ ben liegenden Zwischenträgers (4) Kontakthöcker (13 bzw. 12) zur Kontaktierung vorgesehen sind.
3. Elektronisches Bauteil nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, dass der erste und der zweite Halbleiterchipbaustein (1, 2) mittels Flip-Chip-Technik über die Kontakthöcker (13 und 12) mit dem Zwischenträger (4) elektrisch verbindbar sind.
4. Elektronisches Bauteil nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, dass die Umverdrahtungsleitungen (9, 10) des Zwischenträgers (4) sowohl mit den Kontaktflächen (3 bzw. 8) des ersten und zweiten Halbleiterchipbausteins (1, 2) als auch mit den Kontaktanschlussflächen (14) des Substrats (11) mit­ tels Kontakthöcker (13 bzw. 12) elektrisch verbunden sind.
5. Elektronisches Bauteil nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, dass die auf den sich gegenüberliegenden Flächen des Zwi­ schenträgers (4) angeordneten Umverdrahtungsleitungen mittels leitender Verbindungen elektrisch verbunden sind.
6. Elektronisches Bauteil nach Anspruch 4, dadurch gekennzeichnet, dass die Kontaktanschlussflächen (14) des Substrats (11) und die Außenkontaktflächen (15) des Substrats (11) mittels Durchkontakten (17) elektrisch verbunden sind.
7. Elektronisches Bauteil nach Anspruch 1, dadurch gekennzeichnet, dass mindestens ein Halbleiterchipbaustein (1) unmittelbar auf dem Zwischenträger (4) angeordnet ist und die ersten Kontaktflächen (3) des Halbleiterchipbausteins (1) mit den ersten Umverdrahtungsleitungen (9) des Zwischenträ­ gers (4) mittels Bonddrähten (5) elektrisch verbunden sind.
8. Elektronisches Bauteil nach Anspruch 1, dadurch gekennzeichnet, dass der zweite Halbleiterchipbaustein (2) in einer Ausneh­ mung (22) des Substrats (11) und in der Ebene desselben angeordnet ist.
9. Elektronisches Bauteil nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass der Zwischenträger (4) aus einem organischen Laminat be­ steht.
10. Elektronische Bauteil nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass der Zwischenträger (4) aus einem Keramik-Werkstoff be­ steht.
11. Elektronisches Bauteil nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass der Zwischenträger (4) aus einem Silizium-Werkstoff be­ steht.
12. Elektronisches Bauteil nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Kontakthöcker (13 und 12) an einem Halbleiterchip­ baustein (1, 2) bzw. am Zwischenträger (4) mittels eutek­ tischer Lötung anbringbar sind.
13. Elektronisches Bauteil nach einem der Ansprüche 1 bis 7 und nach Anspruch 12, dadurch gekennzeichnet, dass die Kontakthöcker (13, 12) als Säulenhöcker ausgebildet sind.
14. Verfahren zur Herstellung eines elektronischen Bauteils (21) mit einem ersten Halbleiterchipbaustein (1) und ei­ nem zweiten Halbleiterchipbaustein (2) jeweils mit Kon­ taktflächen (3 bzw. 8) an ihren aktiven Oberflächen so­ wie einem Substrat (11) mit Kontaktanschlussflächen (14) und mit Außenkontaktflächen (15), wobei das Verfahren folgende Verfahrensschritte aufweist:
  • - Bereitstellen des ersten Halbleiterchipbausteins (1) mit ersten Kontaktflächen (3),
  • - Bereitstellen des zweiten Halbleiterchipbausteins (2) mit zweiten Kontaktflächen (8),
  • - Bereitstellen des Substrats (11) mit Kontaktan­ schlussflächen (14) und Außenkontaktflächen (15),
  • - Bereitstellen eines Zwischenträgers (4) mit jeweils einer Umverdrahtungsebene (6 bzw. 7) mit Umverdrah­ tungsleiterbahnen (9 bzw. 10) auf jeder seiner sich gegenüberliegenden Oberflächen,
  • - Vorbereiten des ersten Halbleiterchipbausteins (1) und Bestücken desselben mit zweiten Kontakthöckern (13),
  • - Aufbringen des ersten Halbleiterchipbausteins (2) auf dem Zwischenträger (4) mittels Flip-Chip-Technik,
  • - Vorbereiten des Zwischenträgers (4) und Bestücken desselben mit ersten Kontakthöckern (12) und
  • - Aufbringen des mit dem ersten Halbleiterchipbau­ stein (1) bestückten Zwischenträgers (4) auf den zweiten Halbleiterchipbaustein (2) und auf das Sub­ strat (11) mittels Flip-Chip-Technik.
15. Verfahren zur Herstellung eines elektronischen Bauteils (21) mit einem ersten Halbleiterchipbaustein (1) und ei­ nem zweiten Halbleiterchipbaustein (2) jeweils mit Kon­ taktflächen (3 bzw. 8) auf ihren aktiven Oberflächen so­ wie einem Substrat (11) mit Kontaktanschlussflächen (14) und mit Außenkontaktflächen (15), wobei das Verfahren folgende Verfahrensschritte aufweist:
  • - Bereitstellen des ersten Halbleiterchipbausteins (1) mit ersten Kontaktflächen (3),
  • - Bereitstellen des zweiten Halbleiterchipbausteins (2) mit zweiten Kontaktflächen (8),
  • - Bereitstellen des Substrats (11) mit Kontaktan­ schlussflächen (14) und Außenkontaktflächen (15),
  • - Bereitstellen eines Zwischenträgers (4) mit jeweils einer Umverdrahtungsebene (6 bzw. 7) mit Umverdrah­ tungsleiterbahnen (9 bzw. 10) auf jeder seiner sich gegenüberliegenden Oberflächen,
  • - Aufbringen des ersten Halbleiterchipbaustein (1) auf dem Zwischenträger (4)
  • - Fertigstellen der Bonddrahtverbindungen (5) zwi­ schen den Kontaktflächen (3) des ersten Halbleiter­ chipbausteins (1) und den Umverdrahtungsleitungen (9) des Zwischenträgers (4),
  • - Vorbereiten des Zwischenträgers (4) und Bestücken desselben mit Kontakthöckern (12) und
  • - Aufbringen des mit dem ersten Halbleiterchipbau­ stein (1) bestückten Zwischenträgers (4) auf den zweiten Halbleiterchipbaustein (2) und auf das Sub­ strat (11) mittels Flip-Chip-Technik.
16. Verfahren nach Anspruch 14 oder 15 zur Herstellung eines elektronischen Bauteils (21) gemäß einem der Ansprüche 1 bis 13.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL1025639C2 (nl) * 2003-03-14 2005-05-26 Gen Electric Interposer, interposerbehuizing en inrichtingssamenstel, dat deze interposer en interposerbehuizing toepast.
DE102007002807A1 (de) * 2007-01-18 2008-10-02 Infineon Technologies Ag Chipanordnung und Verfahren zur Herstellung einer Chipanordnung
US7592689B2 (en) 2006-01-12 2009-09-22 Infineon Technologies Ag Semiconductor module comprising semiconductor chips and method for producing the same
WO2020226692A1 (en) * 2019-05-07 2020-11-12 Google Llc Wafer level fan-out application specific integrated circuit bridge memory stack

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1122786A2 (de) * 2000-02-04 2001-08-08 Lucent Technologies Inc. Hochleistungs-Multichip-IC-Gehäuse

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1122786A2 (de) * 2000-02-04 2001-08-08 Lucent Technologies Inc. Hochleistungs-Multichip-IC-Gehäuse

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL1025639C2 (nl) * 2003-03-14 2005-05-26 Gen Electric Interposer, interposerbehuizing en inrichtingssamenstel, dat deze interposer en interposerbehuizing toepast.
US7592689B2 (en) 2006-01-12 2009-09-22 Infineon Technologies Ag Semiconductor module comprising semiconductor chips and method for producing the same
DE102007002807A1 (de) * 2007-01-18 2008-10-02 Infineon Technologies Ag Chipanordnung und Verfahren zur Herstellung einer Chipanordnung
DE102007002807B4 (de) * 2007-01-18 2014-08-14 Infineon Technologies Ag Chipanordnung
WO2020226692A1 (en) * 2019-05-07 2020-11-12 Google Llc Wafer level fan-out application specific integrated circuit bridge memory stack
US10930592B2 (en) 2019-05-07 2021-02-23 Google Llc Wafer level fan-out application specific integrated circuit bridge memory stack

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