DE10057412A1 - Halbleitergeräteeinkapselungsanordnung und Verfahren zu deren Hertellung - Google Patents
Halbleitergeräteeinkapselungsanordnung und Verfahren zu deren HertellungInfo
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Abstract
Die vorliegende Erfindung stellt eine Halbleitergerätegehäuseanordnung und ein Verfahren zur Herstellung der Anordnung zur Verfügung. Vorzugsweise wird das erfindungsgemäße Verfahren dazu verwendet, mehrere Halbleiterchips zusammenzubauen, so daß die Durchsatzrate beim Zusammenbau erhöht werden kann. Das Verfahren umfaßt folgende Schritte: Bereitstellung einer Bodenrahmenmatrix, die mehrere Bodenrahmeneinheiten (30) aufweist, die jeweils einen Bodenhalterungsabschnitt (301) und einen Bodenrahmenabschnitt (302) aufweisen; Bereitstellung eines Brückenrahmens mit mehreren Brückenrahmeneinheiten (20), die jeweils einen Brückenrahmenabschnitt (202) und mehrere Leiterstangen (200) aufweisen; Aufsetzen jedes der Halbleiterchips auf jeden zugehörigen Bodenhalterungsabschnitt (301); und Zusammenbondieren jeder Bodenrahmeneinheit (30) und jeder Brückenrahmeneinheit (20), wobei die Leiterstangen (200), die von jedem Brückenrahmenabschnitt (202) zum zugehörigen Chip verlaufen, elektrisch mit Bondierungsflächen der zugehörigen Chips verbunden werden.
Description
Halbleitergeräteeinkapselungsanordnung und ein Verfahren zu
deren Herstellung, und insbesondere ein Verfahren zum
Zusammenbau mehrerer Halbleiterchips zur gleichen Zeit, und
die durch dieses Verfahren erzeugten
Halbleiterchipanordnungen. Durch Einsatz des
erfindungsgemäßen Verfahrens kann die Durchsatzrate beim
Zusammenbau von Halbleitergeräten wesentlich erhöht werden.
Der "Zusammenbau" eines Halbleitergerätegehäuses gemäß der
vorliegenden Erfindung betrifft insbesondere die
Vorgehensweise der elektrischen Verbindung von
Bondierungsbereichen, etwa Bondierungsanschlußflächen, der
Hauptoberfläche eines Chips mit dem Leiterrahmen, während des
Vorgangs des Einkapselns von Halbleitergeräten nach der
Herstellung des Halbleiterchips.
In Bezug auf eine herkömmliche Anordnung eines
Halbleitergeräts wird auf Fig. 1A verwiesen, die die übliche
Einkapselungsanordnung eines einzelnen Halbleiterchips
verwendet, wobei das Drahtbondierungsverfahren eingesetzt
wird. Mehrere Metalldrähte 11 werden zwischen den
Bondierungsflächen 101 des Chips 100 und des Leiterrahmens
102 bondiert, um eine elektrische Verbindung bereitzustellen.
Da das Beispiel für eine Gehäuseanordnung, das in Fig. 1A
dargestellt ist, einen einzelnen Halbleitertransistor
betrifft (es sich nämlich um die Gehäuseanordnung eines
Leistungs-MOSFET handelt), werden einige Anschlußstifte
(beispielsweise die Stifte 1 bis 3) miteinander verbunden,
und elektrisch mit einer Elektrode (nämlich der
Drainelektrode) des Chips über Drähte 11 verbunden. In Bezug
auf den Stift 4 wird dieser Stift mit einer anderen Elektrode
(also der Gateelektrode) des Chips über einen Draht
verbunden.
Bei der herkömmlichen Halbleitergerätegehäuseanordnung, wie
sie in Fig. 1A dargestellt ist, sind zahlreiche Nachteile
vorhanden, insbesondere im Hinblick auf den
Herstellungswirkungsgrad. Um die Herstellungsdurchsatzrate
bei der Massenproduktion zu verbessern, setzen herkömmliche
Techniken die folgenden Vorgehensweisen ein. Wie in Fig. 1B
gezeigt ist, werden mehrere Halbleiterchips dadurch
zusammengebaut, daß eine einzelne Reihe eines
Leiterrahmenstreifens 12 verwendet wird. Der
Leiterrahmenstreifen 12 umfaßt mehrere, sich wiederholende
Einheiten von Leiterrahmen 102. Die Einzelheiten der
Architektur des Leiterrahmens 102 sind in Fig. 1B nicht
dargestellt, hierzu wird auf den Leiterrahmen 102 in Fig. 1A
verwiesen. Zahlreiche Chips 100, die zusammengebaut werden
sollen, werden jeweils auf die Leiterrahmen 102 aufgesetzt,
und dann wird das voranstehend erwähnte
Drahtbondierungsverfahren bei diesen Chips eingesetzt, um
jede der Bondierungsanschlußflächen 101 mit dem zugehörigen
Leiterrahmen über Drähte 11 zu verbinden. Allgemein
gesprochen stellt das in Fig. 1B dargestellte Verfahren die
eindimensionale Ausdehnung der Gehäuseanordnung eines
einzelnen Chips gemäß Fig. 1A dar, so daß die Anordnung
einfach an die Bearbeitung auf einem Fließband angepaßt
werden kann. Darüber hinaus verwendet die einzelne Reihe des
Leiterrahmenstreifens 12 gleichmäßig beabstandete
Stachelwalzenlöcher 103, die hintereinander an zwei Rändern
des Streifens 12 auftauchen, um die Ausrichtung oder das
Abspulen des Leiterrahmenstreifens 12 zu erleichtern.
Hierdurch wird der Herstellungswirkungsgrad verbessert.
Um den Herstellungswirkungsgrad noch weiter zu erhöhen, wird
gemäß Fig. 1C die herkömmliche Technik erweitert, nämlich
von dem eindimensionalen, aus einer Reihe bestehenden
Leiterrahmenstreifen von Fig. 1B auf eine zweidimensionale,
ebene Leiterrahmenmatrix zum Einsatz beim Zusammenbau
zahlreicher Halbleiterchips. Wie in Fig. 1C dargestellt ist,
verwendet die herkömmliche Technik allerdings immer noch das
Drahtbondierungsverfahren dazu, Drähte 11 zwischen jedem Chip
100 und dem zugehörigen Leiterrahmen 102 durch Bondieren
anzubringen.
Obwohl die voranstehend geschilderten Vorgehensweisen bei der
Halbleitergerätegehäuseanordnung in Bezug auf den
Herstellungswirkungsgrad in gewisser Weise verbessert sind,
sind allerdings die Auswirkungen der Verbesserung der
Durchsatzrate tatsächlich relativ beschränkt, und sind beim
Stand der Technik immer noch zahlreiche Nachteile vorhanden,
die überwunden werden sollten. Der Hauptgrund für diese
Nachteile liegt an der Einschränkung infolge des
Drahtbondierungsverfahrens. Wie deutlich in den Fig. 1A,
1B und 1C dargestellt ist, umfassen nämlich sämtliche
Zusammenbauverfahren den Schritt des Bondierens mehrerer
Drähte 11 zwischen den Leiterrahmen 102 und den
Bondierungsflächen 101 der Chips. Dies führt dazu, daß sich
keine signifikante Verbesserung der Produktionsdurchsatzrate
ergibt, trotz des Einsatzes der Verfahren mit dem aus einer
einzelnen Reihe bestehenden Leiterrahmenstreifen und der
ebenen Leiterrahmenmatrix, welche eine
"Multitasking-"Bearbeitung der
Halbleitergerätegehäuseanordnung gestatten. Darüber hinaus
sind bei den herkömmlichen Vorgehensweisen unvermeidlich
sämtliche Nachteile des Drahtbondierungsverfahrens vorhanden,
nämlich eine schlechte Nutzungsrate der gesamten Fläche des
Chips, eine schlechte Wärmeabstrahlung des Gehäuses,
komplizierte Herstellungsvorgänge, ein niedriger
Herstellungswirkungsgrad, und eine Instabilität der Gehäuse.
Es ist daher ein Bedürfnis vorhanden, eine hocheffiziente
Halbleitergerätegehäuseanordnung und ein Verfahren zu deren
Herstellung zur Verfügung zu stellen, mit welchen mehrere
Halbleiterchips gleichzeitig zusammengebaut werden können.
Eine derartige Anordnung und ein derartiges Verfahren können
die Herstellungsdurchsatzrate wesentlich erhöhen, und auch
die Probleme überwinden, die durch das
Drahtbondierungsverfahren hervorgerufen werden. Diese
Bedürfnisse befriedigt die vorliegende Erfindung.
Ein Ziel der vorliegenden Erfindung besteht in der
Bereitstellung einer Halbleitergerätegehäuseanordnung und
eines Verfahrens zu deren Herstellung, bei welchen
vereinfachte Herstellungsvorgänge vorhanden sind, und welche
die Herstellungsdurchsatzrate wesentlich erhöhen können.
Ein weiteres Ziel der vorliegenden Erfindung besteht in der
Bereitstellung einer Halbleitergerätegehäuseanordnung und
eines Verfahrens zu deren Herstellung, welche die Chipfläche
effizient nutzen können, und wirksam Wärme abstrahlen können.
Die Herstellungsvorgänge für die Anordnung sind einfach, und
es ergibt sich eine gute Stabilität der Anordnung.
Das Halbleitergerätegehäusezusammenbauverfahren gemäß der
vorliegenden Erfindung kann zum Zusammenbau mehrerer
Halbleiterchips gleichzeitig eingesetzt werden, und kann die
Herstellungsdurchsatzrate der Anordnung erhöhen. Das
Verfahren umfaßt folgende Schritte: Bereitstellung einer
Reihe aus einem Bodenrahmenstreifen, der mehrere
Bodenrahmeneinheiten aufweist, wobei jede Bodenrahmeneinheit
einen Bodenhalteabschnitt und einen Bodenrahmenabschnitt
umfaßt; Bereitstellung einer Reihe aus einem
Brückenrahmenstreifen, der mehrere Brückenrahmeneinheiten
aufweist, wobei jede Brückenrahmeneinheit einen
Brückenrahmenabschnitt und mehrere Leiterstangen umfaßt;
Anordnung jedes der Chips auf einen jeweiligen
Bodenhalterungsabschnitt, und Anbringen der
gegenüberliegenden Oberfläche der Hauptoberfläche jedes Chips
an dem jeweiligen Bodenhalterungsabschnitt; und
Zusammenbondieren jeder Bodenrahmeneinheit und jeder
Brückenrahmeneinheit, wobei jeder der Leiterstangen, die von
jedem Brückenrahmenabschnitt zu dem Chip hin verläuft,
elektrisch mit der zugehörigen Bondierungsfläche des Chips
verbunden wird.
Auch ein anderes Halbleitergerätegehäusezusammenbauverfahren
gemäß der vorliegenden Erfindung kann zum Zusammenbau
mehrerer Halbleiterchips zur gleichen Zeit verwendet werden,
und die Produktionsdurchsatzrate der Anordnung erhöhen.
Dieses Verfahren umfaßt folgende Schritte: Bereitstellung
einer Bodenrahmenmatrix, die mehrere Bodenrahmeneinheiten
aufweist, wobei jede Bodenrahmeneinheit aufweist: einen
Bodenhalterungsabschnitt und einen Bodenrahmenabschnitt;
Bereitstellung einer Brückenrahmenmatrix, die mehrere
Brückenrahmeneinheiten aufweist, wobei jede
Brückenrahmeneinheit aufweist: einen Brückenrahmenabschnitt
und mehrere Leiterstangen; Anordnen jedes der Chips auf dem
jeweiligen Bodenhalterungsabschnitt, und Anbringen der
gegenüberliegenden Oberfläche der Hauptoberfläche jedes Chips
an dem jeweiligen Bodenhalterungsabschnitt; und
Zusammenbondieren jeder Bodenrahmeneinheit und jeder
Brückenrahmeneinheit, wobei jede der Leiterstangen, die sich
von jedem Brückenrahmenabschnitt zum Chip hin erstreckt,
elektrisch mit der zugehörigen Bondierungsfläche des Chips
verbunden wird.
Da die voranstehend geschilderten
Halbleitergerätegehäusezusammenbauverfahren
Brückenrahmeneinheiten verwenden, die Leiterstangen
aufweisen, um die elektrischen Verbindungen zwischen den
Leiterrahmen und den Chips zur Verfügung zu stellen, anstelle
die Vorgehensweise des Drahtbondierens einzusetzen, sind die
Herstellungsvorgänge gemäß der vorliegenden Erfindung nicht
mehr kompliziert und zeitaufwendig. Wenn gleichzeitig mehrere
Halbleiterchips zusammengebaut werden, kann die vorliegende
Erfindung signifikant die Durchsatzrate der Anordnung
erhöhen, und erheblich bessere Auswirkungen erzielen als die
herkömmliche Drahtbondierungstechnik.
Da die vorliegende Erfindung nicht das Drahtbondieren
einsetzt, wird darüber hinaus die Nutzung der Chipfläche
maximiert, und die Stabilität der Einkapselung erhöht.
Infolge der größeren Bondierungsflächen durch Verwendung von
Leiterstangen statt von Bondierungsdrähten wird darüber
hinaus gemäß der vorliegenden Erfindung eine Gehäuseanordnung
erzielt, die bessere Wärmeeigenschaften aufweist.
Die Erfindung wird nachstehend anhand zeichnerisch
dargestellter Ausführungsbeispiele näher erläutert, aus
welchen weitere Vorteile und Merkmale hervorgehen. Es zeigt:
Fig. 1A eine Aufsicht auf eine herkömmliche
Gehäuseanordnung eines einzelnen Halbleiterchips;
Fig. 1B eine Aufsicht auf eine herkömmliche
Gehäuseanordnung aus mehreren Halbleiterchips unter
Verwendung einer einzelnen Reihe eines
Leiterrahmenstreifens;
Fig. 1C eine Aufsicht auf eine herkömmliche
Gehäuseanordnung mehrerer Halbleiterchips unter
Verwendung einer ebenen Leiterrahmenmatrix;
Fig. 2A eine Aufsicht auf eine ebene Brückenrahmenmatrix,
die bei der Halbleitergerätegehäuseanordnung gemäß
einer bevorzugten Ausführungsform der vorliegenden
Erfindung verwendet wird;
Fig. 2B eine Aufsicht auf eine ebene Bodenrahmenmatrix, die
bei der Halbleitergerätegehäuseanordnung gemäß
einer bevorzugten Ausführungsform der vorliegenden
Erfindung verwendet wird;
Fig. 2C eine Aufsicht auf das Bondieren einer ebenen
Brückenrahmenmatrix mit einer ebenen
Bodenrahmenmatrix gemäß einer bevorzugten
Ausführungsform der vorliegenden Erfindung; und
Fig. 2D eine Seitenansicht des Bondierens einer ebenen
Brückenrahmenmatrix mit einer ebenen
Bodenrahmenmatrix gemäß einer bevorzugten
Ausführungsform der vorliegenden Erfindung.
Die Fig. 2A bis 2D erläutern eine
Halbleitergerätegehäuseanordnung gemäß der bevorzugten
Ausführungsform der vorliegenden Erfindung, wobei eine
zweidimensionale, ebene Rahmenmatrix eingesetzt wird. In
Bezug auf Ausführungsformen mit einem einzelnen Leiterrahmen
oder einem eindimensionalen Rahmenstreifen lassen sich diese
einfach verwirklichen, wenn man die zweidimensionale
Ausführungsform kennt.
Fig. 2A zeigt zunächst ein wesentliches Strukturmerkmal der
vorliegenden Erfindung, in Bezug auf welches diese sich vom
Stand der Technik unterscheidet, nämlich die Verwendung der
ebenen Brückenrahmenmatrix zum Zusammenbau mehrerer
Halbleiterchips. Die Brückenrahmenmatrix umfaßt mehrere
Brückenrahmeneinheiten 20 (wobei in Fig. 2A vier Einheiten
dargestellt sind). Die genaue Anzahl an
Brückenrahmeneinheiten 20, die in einer ebenen
Brückenrahmenmatrix enthalten sind, kann entsprechend den
tatsächlichen Erfordernissen des Fließbands eingestellt
werden. Die Brückenrahmenmatrix kann aus sich wiederholenden
Brückenrahmeneinheiten mit demselben Muster bestehen, oder
aus unterschiedlichen Brückenrahmeneinheiten mit
unterschiedlichen Mustern. Jede Brückenrahmeneinheit 20 weist
einen Brückenrahmenabschnitt 202 und mehrere Leiterstangen
200 auf. Der Brückenrahmenabschnitt 202 dient nicht nur als
Stützhalterung für die Brückenrahmenmatrix, sondern auch als
Anbringungsteil zum Bondieren an die ebene Bodenrahmenmatrix,
wie dies in Fig. 2D dargestellt ist (die nachstehend
erläutert wird). Jede Brückenrahmeneinheit weist weiterhin
mehrere Leiterstangen 200 auf, die von dem
Brückenrahmenabschnitt 202 zu dem zugehörigen Chip verlaufen
(annähernd in Richtung zum Zentrum jeder
Brückenrahmeneinheit), und dazu verwendet werden, die
elektrische Verbindung zu den Bondierungsflächen 101 der
Hauptoberfläche jedes Chips zur Verfügung zu stellen. Bei
einer besonders bevorzugten Ausführungsform weist jede
Leiterstange 200 darüber hinaus einen Bondierungsabschnitt
201 zur direkten Verbindung mit der zugehörigen
Bondierungsfläche des Chips auf. Das Bondieren zwischen
Leiterstangen 200 und Chips erfolgt überwiegend durch Löten,
oder durch Anbringen mit einem leitfähigen Kleber, usw.
Anders ausgedrückt wird die Brückenrahmenmatrix dazu
verwendet, die Bondierungsdrähte beim Stand der Technik zu
ersetzen. Die Materialien und Herstellungsvorgänge für die
Brückenrahmenmatrix gleichen jenen der üblichen Leiterrahmen.
So besteht zum Beispiel die Brückenrahmenmatrix vorzugsweise
aus Kupfer, und kann ihr Muster durch derartige Verfahren wie
Stanzen oder Ätzen ausgebildet werden.
Fig. 2B zeigt eine ebene Bodenrahmenmatrix, die bei der
Halbleitergeräteanordnung gemäß einer bevorzugten
Ausführungsform der vorliegenden Erfindung verwendet wird.
Der Grund für die Verwendung der Bezeichnung
"Bodenrahmenmatrix" besteht darin, daß der in Fig. 2B
dargestellte Leiterrahmen unter einem Halbleiterchip
angeordnet wird, während der Zusammenbau des Chips erfolgt.
Die Oberfläche des Halbleiterchips, welche Bereiche mit
elektronischen Bauteilen und Bondierungsanschlußflächen
enthält, wird als die Hauptoberfläche bezeichnet. Die der
Hauptoberfläche gegenüberliegende Oberfläche ist die
Bodenoberfläche des Chips, und die Bodenrahmenmatrix 30 wird
an der Bodenoberfläche angebracht, um den Chip zu haltern
oder zu fixieren. Daher spielt die Bodenrahmenmatrix zum Teil
auch die Rolle eines Leiterrahmens. Die Materialien und
Herstellungsvorgänge für die Bodenrahmenmatrix sind ebenso
wie bei üblichen Leiterrahmen. So besteht zum Beispiel die
Bodenrahmenmatrix vorzugsweise aus Kupfer, und kann ihr
Muster durch derartige Verfahren wie Stanzen oder Ätzen
ausgebildet werden.
Wie aus Fig. 2B hervorgeht, weist die Bodenrahmenmatrix
mehrere Bodenrahmeneinheiten 30 auf (insbesondere sind in
Fig. 2B vier Einheiten dargestellt). Selbstverständlich kann
die genaue Anzahl an Bodenrahmeneinheiten 30, die in einer
ebenen Bodenrahmenmatrix enthalten sind, entsprechend den
tatsächlichen Erfordernissen des Fließbands eingestellt
werden. Hierbei kann die Bodenrahmenmatrix sich wiederholende
Bodenrahmeneinheiten mit demselben Muster aufweisen, oder
unterschiedliche Bodenrahmeneinheiten mit unterschiedlichen
Mustern. Jede Bodenrahmeneinheit 30 weist einen
Bodenhalterungsabschnitt 301 und einen Bodenrahmenabschnitt
302 auf. Bei einem
Halbleitergerätegehäusezusammenbauverfahren werden mehrere
Chips auf die Bodenhalterungsabschnitte 301 der
Bodenrahmeneinheiten aufgesetzt, und werden die
Bodenoberflächen (die den Hauptoberflächen entgegengesetzten
Oberflächen) des Chips an den Bodenhalterungsabschnitten 301
angebracht. Das Anbringungsverfahren ist ebenso wie das
Bondieren eines Chips an einen Leiterrahmen.
Nach der Befestigung der Chips an den Bodenrahmeneinheiten 30
besteht der nächste Schritt darin, die ebene
Brückenrahmenmatrix in Fig. 2A mit der ebenen
Bodenrahmenmatrix in Fig. 2B zu verbinden, um eine
Chipgehäuseanordnung auszubilden, die aus einer
Brückenrahmeneinheit 20, einem Chip 100 und einer
Bodenrahmeneinheit 30 besteht. Die Leiterstangen 200, die von
dem Brückenrahmenabschnitt 202 zum Chip hin verlaufen, stehen
in elektrischer Verbindung mit den Bondierungsflächen auf der
Hauptoberfläche des Chips. Wie bereits voranstehend erwähnt,
ist bei einer in Fig. 2A gezeigten, bevorzugten
Ausführungsform jede Leiterstange 200 darüber hinaus mit
einem Bondierungsabschnitt 201 zur direkten Verbindung mit
der zugehörigen Bondierungsfläche des Chips versehen. Das
Bondieren zwischen Leiterstangen 200 und Chips erfolgt
hauptsächlich mittels Löten oder durch Anbringung mit einem
leitfähigen Kleber, usw.
Ein bevorzugtes Verfahren zum Verbinden oder Bondieren der
ebenen Brückenrahmenmatrix in Fig. 2A und der
Bodenrahmenmatrix in Fig. 2B besteht darin, sowohl den
Bodenrahmenabschnitt 302 jeder Bodenrahmeneinheit 30 als auch
den Brückenrahmenabschnitt 202 jeder Brückenrahmeneinheit 20
zu verwenden. Bei einer anderen bevorzugten Ausführungsform
der vorliegenden Erfindung werden mehrere Stachelwalzenlöcher
(303, 203), die auf jedem Bodenrahmenabschnitt 302 bzw.
Brückenrahmenabschnitt 202 vorgesehen sind, dazu verwendet,
die Bodenrahmenmatrix mit der Brückenrahmenmatrix zu
verbinden. Die Stachelwalzenlöcher (303, 203) dienen dazu,
die Ausrichtung oder das Abspulen sowohl der
Bodenrahmeneinheit 30 als auch der Brückenrahmeneinheit 20 zu
erleichtern, und führen zu einer wesentlichen Erhöhung der
Durchsatzrate bei der Massenproduktion, und auch zu einer
erhöhten Genauigkeit bei den Herstellungsvorgängen.
Fig. 2C und 2D sind eine Aufsicht bzw. Seitenansicht zur
Erläuterung des Verbindens einer ebenen Brückenrahmenmatrix
mit einer ebenen Bodenrahmenmatrix gemäß einer bevorzugten
Ausführungsform der vorliegenden Erfindung. Aus Fig. 2C geht
hervor, daß mehrere Stachelwalzenlöcher (303, 203) dazu
verwendet werden, den Bodenrahmenabschnitt 302 und den
Brückenrahmenabschnitt 202 auszurichten, um jede
Bodenrahmeneinheit 30 mit der entsprechenden
Brückenrahmeneinheit 20 zu verbinden. Die verbundene
Anordnung weist, wie dies deutlich aus der Seitenansicht von
Fig. 2D hervorgeht, einen Stapel auf, der durch die
Brückenrahmeneinheit 20, die Bondierungsfläche 101 des Chips,
und die Bodenrahmeneinheit 30 in dieser Reihenfolge in
Vertikalrichtung gebildet wird. Die Biegeabschnitte sowohl
der Brückenrahmeneinheit 20 als auch der Bodenrahmeneinheit
30 sind ebenfalls in Fig. 2D dargestellt. Darüber hinaus
geht aus Fig. 2D die Verbindungsanordnung des
Bodenrahmenabschnitts 302 und des Brückenrahmenabschnitts 202
hervor. Fig. 2D zeigt auch die Relativpositionen zwischen
dem Bondierungsabschnitt 201 am Vorderende der Leiterstange
200, der Bondierungsfläche 101 des Chips, und dem
Bodenhalterungsabschnitt 301.
Aus den voranstehenden Ausführungen sollte deutlich geworden
sein, daß die vorliegende Erfindung hauptsächlich den
Zusammenbauvorgang der elektrischen Verbindung der
Bondierungsflächen der Hauptoberfläche der Chips mit den
Leiterrahmen betrifft. Die nachfolgenden
Einkapselungsvorgänge nach Beendigung des Zusammenbauvorgangs
werden hier nicht im einzelnen beschrieben, da sie nicht die
erfinderischen Merkmale der vorliegenden Erfindung betreffen.
Fachleute auf diesem Gebiet können einfach eine
Halbleiterchipeinkapselung vornehmen, nachdem sie die
technische Lehre der vorliegenden Erfindung verstanden haben.
Da die vorliegende Erfindung nicht die Vorgehensweise des
Drahtbondierens zur Bereitstellung elektrischer Verbindungen
zwischen den Bondierungsanschlußflächen und dem Leiterrahmen
verwendet, können gleichzeitig mehrere Halbleiterchips
zusammengebaut werden. Der Zusammenbauvorgang wird
vereinfacht, und der Herstellungswirkungsgrad ist so hoch,
daß die Zusammenbaudurchsatzrate gemäß der vorliegenden
Erfindung erheblich höher als bei dem herkömmlichen
Drahtbondieren ist (etwa 6 bis 10 mal höher als die
Durchsatzrate beim Stand der Technik gemäß Fig. 1).
Darüber hinaus kann gemäß der vorliegenden Erfindung die
Chipfläche sehr gut genutzt werden, und kann die Stabilität
der Gehäuse oder der Einkapselung verbessert werden. Infolge
der größeren Bondierungsflächen durch Verwendung von
Leiterstangen statt von Bondierungsdrähten führt darüber
hinaus die Gehäuseanordnung gemäß der vorliegenden Erfindung
die Wärme erheblich besser ab, als dies beim Stand der
Technik der Fall war.
Aus der voranstehenden Beschreibung der Erfindung wird
deutlich, daß die vorliegenden Ausführungsformen und deren
Beschreibung nicht die vorliegende Erfindung einschränken
sollen. Die Erfindung kann auf zahlreiche Arten und Weisen
verwirklicht werden. Derartige Variationen sollen nicht als
Abweichung vom Wesen und Umfang der Erfindung angesehen
werden, die sich aus der Gesamtheit der vorliegenden
Anmeldeunterlagen ergeben und von den beigefügten
Patentansprüchen umfaßt sein sollen.
Claims (15)
1. Halbleitergerätegehäuseanordnung, welche aufweist:
einen Halbleiterchip (100), der eine Hauptoberfläche aufweist, die zumindest eine Bauelementenfläche und zumindest eine Bondierungsfläche (101) umfaßt;
zumindest eine Bodenrahmeneinheit (30), welche aufweist:
einen Bodenhalterungsabschnitt (301) zur Anbringung an der entgegengesetzten Oberfläche der Hauptoberfläche des Chips und zum Haltern des Chips, sowie einen Bodenrahmenabschnitt (302); und
zumindest eine Brückenrahmeneinheit (20), welche aufweist: einen Brückenrahmenabschnitt (202) zur Verbindung mit dem Bodenrahmenabschnitt (302) der Bodenrahmeneinheiten (30), und mehrere Leiterstangen (200), die von dem Brückenrahmenabschnitt zum Chip hin verlaufen; wobei jede der Leiterstangen elektrisch mit der zugehörigen Bondierungsfläche des Chips verbunden ist.
einen Halbleiterchip (100), der eine Hauptoberfläche aufweist, die zumindest eine Bauelementenfläche und zumindest eine Bondierungsfläche (101) umfaßt;
zumindest eine Bodenrahmeneinheit (30), welche aufweist:
einen Bodenhalterungsabschnitt (301) zur Anbringung an der entgegengesetzten Oberfläche der Hauptoberfläche des Chips und zum Haltern des Chips, sowie einen Bodenrahmenabschnitt (302); und
zumindest eine Brückenrahmeneinheit (20), welche aufweist: einen Brückenrahmenabschnitt (202) zur Verbindung mit dem Bodenrahmenabschnitt (302) der Bodenrahmeneinheiten (30), und mehrere Leiterstangen (200), die von dem Brückenrahmenabschnitt zum Chip hin verlaufen; wobei jede der Leiterstangen elektrisch mit der zugehörigen Bondierungsfläche des Chips verbunden ist.
2. Halbleitergerätegehäuseanordnung nach Anspruch 1,
dadurch gekennzeichnet, daß mehrere
Bodenrahmeneinheiten miteinander verbunden sind, um
zumindest eine Reihe aus einem Bodenrahmenstreifen
auszubilden, und mehrere der Brückenrahmeneinheiten
miteinander verbunden sind, um zumindest eine Reihe
eines Brückenrahmenstreifens auszubilden.
3. Halbleitergerätegehäuseanordnung nach Anspruch 2,
dadurch gekennzeichnet, daß mehrere
Bodenrahmenstreifen miteinander verbunden sind, um eine
Bodenrahmenmatrix auszubilden, und mehrere
Brückenrahmenstreifen miteinander verbunden sind, um
eine Brückenrahmenmatrix auszubilden.
4. Halbleitergerätegehäuseanordnung nach Anspruch 1,
dadurch gekennzeichnet, daß sowohl der
Bodenrahmenabschnitt als auch der Brückenrahmenabschnitt
mehrere Stachelwalzenlöcher aufweisen, um die
Bodenrahmeneinheit und die Brückenrahmeneinheit
auszurichten oder abzuspulen.
5. Halbleitergerätegehäuseanordnung nach Anspruch 1,
dadurch gekennzeichnet, daß die
Bodenrahmeneinheit und die Brückenrahmeneinheit aus
Kupfer bestehen.
6. Halbleitergerätegehäuseanordnung nach Anspruch 1,
dadurch gekennzeichnet, daß jede der
Leiterstangen weiterhin einen Bondierungsabschnitt (201)
zur elektrischen Verbindung mit der entsprechenden
Bondierungsfläche des Chips aufweist.
7. Halbleitergerätegehäuseanordnung nach Anspruch 1,
dadurch gekennzeichnet, daß der
Bodenhalterungsabschnitt mit dem Bodenrahmenabschnitt
über zumindest eine Halterungsstange (300) verbunden
ist.
8. Verfahren zum Zusammenbau eines Halbleiterchips (100),
der eine Hauptoberfläche mit zumindest einer
Bauelementenfläche und zumindest einer Bondierungsfläche
(101) aufweist, mit folgenden Schritten:
Bereitstellung einer Bodenrahmeneinheit (30), welche aufweist: einen Bodenhalterungsabschnitt (301) und einen Bodenrahmenabschnitt (302); und Bereitstellung einer Brückenrahmeneinheit (20), welche aufweist:
einen Brückenrahmenabschnitt (202) und mehrere Leiterstangen (200);
Aufsetzen des Chips auf den Bodenhalterungsabschnitt (301) der Bodenrahmeneinheit (30), und Anbringen der der Hauptoberfläche des Chips entgegengesetzten Oberfläche des Chips an den Bodenhalterungsabschnitt (301); und
Zusammenbondieren der Bodenrahmeneinheit (30) und der Brückenrahmeneinheit (20), wobei jede der Leiterstangen (200), die von dem Brückenrahmenabschnitt (202) zum Chip hin verlaufen, elektrisch mit der zugehörigen Bondierungsfläche des Chips verbunden wird.
Bereitstellung einer Bodenrahmeneinheit (30), welche aufweist: einen Bodenhalterungsabschnitt (301) und einen Bodenrahmenabschnitt (302); und Bereitstellung einer Brückenrahmeneinheit (20), welche aufweist:
einen Brückenrahmenabschnitt (202) und mehrere Leiterstangen (200);
Aufsetzen des Chips auf den Bodenhalterungsabschnitt (301) der Bodenrahmeneinheit (30), und Anbringen der der Hauptoberfläche des Chips entgegengesetzten Oberfläche des Chips an den Bodenhalterungsabschnitt (301); und
Zusammenbondieren der Bodenrahmeneinheit (30) und der Brückenrahmeneinheit (20), wobei jede der Leiterstangen (200), die von dem Brückenrahmenabschnitt (202) zum Chip hin verlaufen, elektrisch mit der zugehörigen Bondierungsfläche des Chips verbunden wird.
9. Verfahren zum Zusammenbau mehrerer Halbleiterchips
(100), wobei jeder der Chips eine Hauptoberfläche mit
zumindest einer Bauelementenfläche und zumindest einer
Bondierungsfläche (101) aufweist, mit folgenden
Schritten:
Bereitstellung einer Reihe aus einem Bodenrahmenstreifen, der mehrere Bodenrahmeneinheiten (30) aufweist, wobei jede Bodenrahmeneinheit aufweist:
einen Bodenhalterungsabschnitt (301) und einen Bodenrahmenabschnitt (302);
Bereitstellung einer Reihe aus einem Brückenrahmenstreifen, der mehrere Brückenrahmeneinheiten (20) aufweist, wobei jede Brückenrahmeneinheit aufweist: einen Brückenrahmenabschnitt (202) und mehrere Leiterstangen (200);
Aufsetzen jedes der Chips auf den jeweiligen Bodenhalterungsabschnitt (301), und Anbringen der der Hauptoberfläche des Chips entgegengesetzten Oberfläche des Chips an dem jeweiligen Bodenhalterungsabschnitt (301); und
Zusammenbondieren jeder Bodenrahmeneinheit (30) und jeder Brückenrahmeneinheit (20), wobei jeder Leiterstangen (200), die von jedem Brückenrahmenabschnitt (202) zum Chip hin verlaufen, elektrisch mit der zugehörigen Bondierungsfläche des Chips verbunden wird.
Bereitstellung einer Reihe aus einem Bodenrahmenstreifen, der mehrere Bodenrahmeneinheiten (30) aufweist, wobei jede Bodenrahmeneinheit aufweist:
einen Bodenhalterungsabschnitt (301) und einen Bodenrahmenabschnitt (302);
Bereitstellung einer Reihe aus einem Brückenrahmenstreifen, der mehrere Brückenrahmeneinheiten (20) aufweist, wobei jede Brückenrahmeneinheit aufweist: einen Brückenrahmenabschnitt (202) und mehrere Leiterstangen (200);
Aufsetzen jedes der Chips auf den jeweiligen Bodenhalterungsabschnitt (301), und Anbringen der der Hauptoberfläche des Chips entgegengesetzten Oberfläche des Chips an dem jeweiligen Bodenhalterungsabschnitt (301); und
Zusammenbondieren jeder Bodenrahmeneinheit (30) und jeder Brückenrahmeneinheit (20), wobei jeder Leiterstangen (200), die von jedem Brückenrahmenabschnitt (202) zum Chip hin verlaufen, elektrisch mit der zugehörigen Bondierungsfläche des Chips verbunden wird.
10. Verfahren zum Zusammenbau mehrerer Halbleiterchips
(100), wobei jeder Chips eine Hauptoberfläche mit
zumindest einer Bauelementenfläche und zumindest einer
Bondierungsfläche (101) aufweist, mit folgenden
Schritten:
Bereitstellung einer Bodenrahmenmatrix, die mehrere Bodenrahmeneinheiten (30) aufweist, wobei jede Bodenrahmeneinheit aufweist: einen Bodenhalterungsabschnitt (301) und einen Bodenrahmenabschnitt (302);
Bereitstellung einer Brückenrahmenmatrix, die mehrere Brückenrahmeneinheiten (20) aufweist, wobei jede Brückenrahmeneinheit aufweist: einen Brückenrahmenabschnitt (202) und mehrere Leiterstangen (200);
Aufsetzen jedes der Chips auf einen zugehörigen Bodenhalterungsabschnitt (301), und Anbringen der der Hauptoberfläche jedes Chips entgegengesetzten Oberfläche des Chips an dem jeweiligen Bodenhalterungsabschnitt (301); und
Zusammenbondieren jeder Bodenrahmeneinheit (30) und jeder Brückenrahmeneinheit (20), wobei jede der Leiterstangen (200), die von jedem Brückenrahmenabschnitt (202) zum Chip hin verlaufen, elektrisch mit der zugehörigen Bondierungsfläche des Chips verbunden wird.
Bereitstellung einer Bodenrahmenmatrix, die mehrere Bodenrahmeneinheiten (30) aufweist, wobei jede Bodenrahmeneinheit aufweist: einen Bodenhalterungsabschnitt (301) und einen Bodenrahmenabschnitt (302);
Bereitstellung einer Brückenrahmenmatrix, die mehrere Brückenrahmeneinheiten (20) aufweist, wobei jede Brückenrahmeneinheit aufweist: einen Brückenrahmenabschnitt (202) und mehrere Leiterstangen (200);
Aufsetzen jedes der Chips auf einen zugehörigen Bodenhalterungsabschnitt (301), und Anbringen der der Hauptoberfläche jedes Chips entgegengesetzten Oberfläche des Chips an dem jeweiligen Bodenhalterungsabschnitt (301); und
Zusammenbondieren jeder Bodenrahmeneinheit (30) und jeder Brückenrahmeneinheit (20), wobei jede der Leiterstangen (200), die von jedem Brückenrahmenabschnitt (202) zum Chip hin verlaufen, elektrisch mit der zugehörigen Bondierungsfläche des Chips verbunden wird.
11. Verfahren nach Anspruch 8,
dadurch gekennzeichnet, daß der Schritt
des Bondierens der Bodenrahmeneinheit (30) und der
Brückenrahmeneinheit (20) dadurch bewerkstelligt wird,
daß der Bodenrahmenabschnitt (302) und der
Brückenrahmenabschnitt (202) zusammenbondiert werden.
12. Verfahren nach Anspruch 8,
dadurch gekennzeichnet, daß der Schritt
des Bondierens der Bodenrahmeneinheit (30) und der
Brückenrahmeneinheit (20) dadurch bewerkstelligt wird,
daß mehrere Stachelwalzenlöcher (203, 303), die auf dem
Bodenrahmenabschnitt (302) bzw. dem
Brückenrahmenabschnitt (202) vorgesehen sind, zum
Ausrichten oder Abspulen der Bodenrahmeneinheit und der
Brückenrahmeneinheit verwendet werden.
13. Verfahren nach Anspruch 8,
gekennzeichnet durch den Schritt der
Ausbildung der Bodenrahmeneinheit und der
Brückenrahmeneinheit aus Kupfer.
14. Verfahren nach Anspruch 8,
gekennzeichnet durch den Schritt der
Ausbildung eines Bondierungsabschnitts (201) auf jeder
der Leiterstangen zur elektrischen Verbindung mit der
zugehörigen Bondierungsfläche des Chips.
15. Verfahren nach Anspruch 8,
gekennzeichnet durch den Schritt der
Ausbildung der Bodenrahmeneinheit mit zumindest einer
Halterungsstange (300) zum Verbinden des
Halterungsabschnitts mit dem Bodenrahmenabschnitt.
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