DD288044A5 - Schaltungsanordnung in einem mehrflanken-ad-umsetzer - Google Patents

Abstract

Die Erfindung betrifft die fehlerarme integrierende AD-Umsetzung mit reduzierter Fehlerauswirkung genauigkeitsbestimmender Widerstaende. Erfindungsgemaesz sind einer Digitalisieranordnung (8) hinsichtlich der Aufintegration vom Eingangsanschlusz (1) eine Serienanordnung * und hinsichtlich der beschleunigten Abintegration aus der Referenzquelle (4) eine Parallelanordnung * von jeweils n Widerstaenden (14; 14 bzw. 15; 15) gleichen Nennwertes ueber Schalter (5; 7) vorangestellt. Die AD-Umsetzung erfolgt in zwei vollstaendigen Zyklen, zwischen denen mit Umschaltmitteln ein Austausch der Widerstaende (14; 14) der Serienanordnung * gegen jene (15; 15) der Parallelanordnung * und umgekehrt realisiert ist. Ein Umsetzungsrechner (9) berechnet den Ausgangsdigitalwert (Da) proportional zum Mittelwert von jeweils zwei aufeinanderfolgenden unterschiedlichen AD-Umsetzungszyklen. Widerstandsbedingte Umsetzungsfehler bleiben unter * aehnliches gilt fuer eine steuerbare Veraenderung der Umsetzungssteilheit. Praezisionswiderstaende eruebrigen sich. Die Erfindung ist in der Mesz- und Testtechnik anwendbar und fuer eine Ausfuehrung als integrierter Schaltkreis geeignet. Figur{AD-Umsetzer; Mehrflankenverfahren; Referenzquelle; Digitalisieranordnung; Vergleichsanordnung; Serienanordnung; Parallelanordnung; Aufintegration; Abintegration; Beschleunigung; Widerstandsfehler; Umsetzungsfehler; Mittelwert; Umsetzungsrechner}

Description

Eine zwischen dem Eingangsanschluß und dem Bezugsanschluß der Schaltungsanordnung anliegende Eingangsspannung U, ist, bewertet mit der AD-Umsetzungssteilheit, in den Ausgangsdigitalwert D„ umzusetzen, beispielsweise innerhalb einer Spannungsmeßeinrichtung. Dabei findet in der Digitalisieranordnung eine integrierende Bewertung statt, die auch den Vergleich mit einem aus der Referenzquelle (Referenzspannung U_R) abgeleiteten Bewertungsmaßstab betrifft. Hierzu wird das analoge Speichermittel des Integrators, im allgemeinen der rückkoppelnde Integrationskondensator in einem Operationsverstärker, von der Eingangsspannung während einer konstanten Zeit geladen und von der Referenzspannung entladen, wobei die Entladedauer gemessen und das Digitalisierungsergebnis ist.

Als Spezifikum des Mehrflankenverfahrens erfolgt die Entladung zeitweilig mit erhöhter Geschwindigkeit, entweder erst nach der Aufladephase (Triple-slope-Verfahren) oder schon mehrfach während der Aufladephase, wobei der Beschleunigungsfaktor in der erhöhten Bewertung der verkürzten (beschleunigten) Entladezeiten maßstabsgerecht Berücksichtigung findet. Die beschleunigte Entladung ergibt sich infolge eines gegenüber der Aufladung verringerten Integrationswiderstandes, und zwar dadurch, daß innerhalb der Vergleichsanordnung während der Aufladephase η Widerstände in Reihe und während der beschleunigten Entladephase η weitere Widerstände gleichen Nennwertes parallel wirksam sind.

Diese in einem ersten AD-Umsetzungszyklus gültige Anordnung der 2 η Widerstände gleichen Nennwertes ist in einem zugehörigen zweiten Zyklus dahingehend geändert, daß die im ersten Zyklus seriell verbundenen η Widerstände nun parallel und die bisher parallel verbundenen η weiteren Widerstände nun seriell angeordnet sind, mit ebenfalls vertauschter Zuordnung zur Auflade- und beschleunigten Entladephase der AD-Umsetzung.

Die Ausgabe des Mittelwertes der in beiden Zyklen erhaltenen AD-Umsetzungsergebnisse (auch der Summe) macht infolge des Widerstandstausches das Gesamtdigitalisierungsergebnis von widerstandsbedingten Fehlern nahezu unabhängig. Für relative Abweichungen AR/R zwischen den 2 η Widerständen wird nur ein betragsmäßiger Fehler von höchstens Ѵг · (AR/R)² verursacht, beispielsweisevonS5 · 10~⁷für |AR/R| < 10~³, so daß sich Präzisionswiderstände erübrigen. Gegenüber der Aufladephase ist für den genauigkeitsbestimmenden Teil der Entladung - für die beschleunigte Entladung - ein Beschleunigungsfaktor von n² wirksam.

Zwecks Veränderung der AD-Umsetzungsstei!heit ist es daher vorteilhaft, die Anzahl η der Widerstände innerhalb der Serien- und Parallelanordnung umsteuerbar ist, wobei sich die Verringerung widerstandsbedingter Umsetzungsfehler auch auf den Fehler der Veränderung des Beschleunigungsfaktors n² überträgt.

Es kann vorteilhaft sein-vor allem zur Minimierung widerstandsbedingter Fehler aus der Referenzaufbereitung-, daß ein erster, mit dem Vergleichsumschalter verbundener Referenzausgang und ein zweiter, vorzugsweise mit dem Beschleunigungsschalter verbundener Referenzausgang der Referenzquelle auf der gleichen Referenzspannung liegen.

Zur Realisierung sehr hoher Auflösung der AD-Umsetzung mittels verbesserter Komparatoreigenschaften ist es zweckmäßig, daß der erste Referenzausgang zeitweilig - vor dem Nulldurchgang der nun verlangsamten Entladephase - über einen zuschaltbaren Abintegrationswiderstand, der auch in Reihe zur Serienanordnung liegen kann, mit dem Vergleichseingang der Digitalisieranordnung verbunden ist, beispielsweise kombiniert mit einer für sich bekannten geringen Verschiebung des Komparaturbezugspotentials.

Es ist aus Aufwandsgründen zweckmäßig, daß für Mehrflanken-AD-Umsetzer mit zeitlich aufeinanderfolgender Auf- und Entladephase die innerhalb der Serienanordnung in Reihe angeordneten π Widerstände dieselben wie jene während des anschließenden beschleunigten Teiles der Entladephase innerhalb der Parallelanordnung parallel angeordneten η Widerstände sind, beispielsweise ausgehend von der klassischen Triple-slope-Umsetzung.

Es ist im Interesse einer größeren Umsetzungshäufigkeit vorteilhaft, daß - unter Verwendung einer in einem Korrekturschritt anstelle des Eingangsanschlusses zuschaltbaren Hilfsspannungsquelle— aus einem Ergebnis der vollständigen AD-Umsetzung mit Zweizyklusvertauschung und Mittelwertbildung einerseits und dem einer Einzyklus-AD-Umsetzung mit einer gleichbleibenden Vergleichsanordnung andererseits im Umsetzungsrechner ein Korrekturfaktor gebildet ist, der anschließend zur rechnerischen oder gesteuerten (Steilheits-) Korrektur des mit der gleichbleibenden Vergleichsanordnung entstehenden AD-Umsetzungsergebnisses berücksichtigt ist, vorzugsweise mit einer von den in beiden Zyklen bestehenden Anordnungen der Serien- und Parallelwiderstände innerhalb der Serien- und Parallelanordnung als diese gleichbleibende Vergleichsanordnung.

Es ist ferner zweckmäßig, daß vor dem Eingangsanschluß, vorzugsweise vor oder in einem vorangestellten normierenden Wandler, und innerhalb des Umsetzungsrechners für sich bekannte Korrekturumschaltungen und -Umrechnungen, mindestens eine Offsetgröße betreffend, schaltungsmäßig gebildet und programmäßig implementiert sind und daß jeder Korrekturschritt eine vollständige AD-Umsetzung in zwei Zyklen einschließlich der Mittelwertbildung umfaßt. Damit werden die Eigenschaften betriebsarten- und bereichsabhängiger normierender Wandlung für verschiedenen analoge Eingangsgrößen ebenfalls in die Korrektur einbezogen.

Eine zweckmäßige Lösung kann ferner durch einen im Umsetzungsrechner über 2p Zyklen (p a 1, ganz) der AD-Umsetzung gemittelten Ausgangsdigitalwert oder/und Korrekturdigitalwert charakterisiert sein, vorzugsweise mit zeitlich zusammenhängenden oder jeweils abwechselnden ρ ersten und ρ zweiten Zyklen der AD-Umsetzung, beispielsweise angepaßt an Forderungen nach geringster Zyklusumschalthäufigkeit oder höchster (Teil-) Umsetzungsrate bezüglich der Eingangsspannung.

Es ist vorteilhaft, daß seitens des Umsetzungsrechners die Ausgabe des bezüglich beider Zyklusergebnisse mittelwertgleichen oder -proportionalen Ausgangsdigitalwertes mit einer Häufigkeit erfolgt, die gleich der Summe aus den Häufigkeiten beider Zyklen der AD-Umsetzung ist, wobei jedes Zyklusergebnis zusammen mit dem vorgesehenen und danach zusammen mit dem nachfolgenden Zyklusergebnis in zwei aufeinanderfolgenden Ausgangsdigitalwerten rechnerisch berücksichtigt ist. Diese gleitende Mittelwertbildung sichert auch ohne Korrekturerfordernisse die doppelte Umsetzungsrate der Zweizyklus-AD-Umsetzung bei gleichbleibender Störunterdrückung durch die gleiche Gesamtintegrationszeit.

Für die Berechnung des Ausgangsdigitalwertes über insgesamt 2 ρ Zyklen ist aus ähnlichen Überlegungen heraus eine gleitende Mittelwertbildung über jeweils ρ abwechselnd aufeinanderfolgende erste und zweite Zyklen der AD-Umsetzung mit nach jedem Zyklus erneuertem Ausgangsdigitalwert zweckmäßig (erhöhte Störunterdrückung).

Die erfindungsgemäße Schaltungsanordnung in einem integrierenden Mehrflanken-AD-Umsetzer mit beschleunigender Rückladung hat den Vorteil, daß widerstandsbedingte Umsetzungsfehler prinzipiell wesentlich reduziert sind, was auch für eine steuerbare Veränderung der Umsetzungssteilheit zutrifft. Dadurch erübrigen sich Präzisionswiderstände.

Ausführungsbeispiel

Die erfindungsgemäße Lösung soll im folgenden anhand eines Ausführungsbeispiels naher erläutert werden. Die zugehörige Zeichnung zeigt das Blockschaltbild für einen integrierenden Mehrflanken-Analog/Digital(AD)-Umsetzer mit beschleunigter Rückladung. Die Schaltungsanordnung weist einen Eingangsanschluß 1, einen Bezugsanschluß 2 und einen Ausgangsanschluß 3 auf und enthält eine Referenzquelle 4, einen Vergleichsumschalter 5, eine Vergleichsanordnung 6, einen Beschleunigungsschalter 7, eine Digitalisieranordnung 8 und einen Umsetzungsrechner 9. Zwischen dem Eingangsanschluß 1 und dem Bezugsanschluß 2 liegt eine Eingangsspannung U_e an, die in einen proportionalen Ausgangsdigitalwert D_a am Ausgangsanschluß 3 umzusetzen ist. Die Referenzquelle 4 und die Digitalisieranordnung 8 sind auf das Potential des Bezugsanschlusses 2 bezogen.

Die Referenzquelle 4, beispielsweise mit einer internen Z-Diodenspannung Uz als eigentlicher primärer Referenzgröße, weist einen ersten Referenzausgang 10 für eine erste Referenzspannung Ur, einen zweiten Referenzausgang 11 für eine zweite Referenzspannung U'_R und einen mit der Digitalisieranordnung 8 verbundenen Steuereingang 12 auf. Der ebenfalls aus der Digitalisieranordnung 8 - aus einem Digitalteil 8' - gesteuerte Vergleichsumschalter 5 ist eingangsseitig einerseits mit dem Eingangsanschluß 1 und andererseits mit dem ersten Referenzausgang 10 und ausgangsseitig über eine Serienanordnung 6.1 mit einem Vergleichseingang 16 der Digitalisieranordnung 8 verbunden. Zwischen dem zweiten Referenzausgang 11 und einem Beschleunigungseingang 17 der Digitalisieranordnung 8 ist die Reihenschaltung des Beschleunigungsschalters 7 und einer Parallelanordnung 6.2 vorgesehen. Die Serienanordnung 6.1 und die Parallelanordnung 6.2 bilden — einschließlich nicht dargestellter Umschaltmittel-die Vergleichsanordnung 6, die über den Umsteuereingang 13 gesteuert wird. Im Innern der Digitalisieranordnung 8 sind der Vergleichseingang 16 und der Beschleunigungseingang 17 miteinander und mit dem invertierenden Eingang eines über einen Integrationskondensator 19 als Integrator gegengekoppelten Operationsverstärkers 18 verbunden. Innerhalb der Serienanordnung 6.1 sind η Widerstände —ein erster 14' bis ein letzter 14" Widerstand — in Reihe und innerhalb der Parallelanordnung 6.2 ebenfalls η Widerstände —ein erster 15' bis ein letzter 15" Widerstand-parallel geschaltet. Alle 2 π Widerstände 14'; 14" und 15'; 15" weisen die gleichen Nennwerte ihrer Widerstandswerte auf. Die jeweils angeschlossenen der 2n Serien- oder/und Parallelwiderstä'nde 14'; 14"; 15'; 15" wirken bezüglich der Spannungsintegration als Integrationswiderstände für die integrale Bewertung der Eingangsspannung U_e bzw. der Referenzspannungen Ur oder Ur'.

Während der Aufladephase konstanter Dauer verbindet der Vergleichsumschalter 5 den Eingangsanschluß 1 mit der Serienanordnung 6.1, und der Integrationskondensator 19 wird von der Eingangsspannung U₀ geladen, Die anschließende oder gleichzeitige (oder mehrfach kurzzeitige) beschleunigte Entladung erfolgt über die Parallelanordnung 6.2, d.h. über 1/n² des Widerstandswertes während der Aufladung, aus der zweiten Referenzspannung Ur' bei geschlossenem Beschleunigungsschalter 7, während die erste Referenzspannung Ur erst unmittelbar vor dem Nulldurchgang der Integratorenausgangsspannung die verlangsamte (normale) Abintegration über die Serienanordnung 6.1 übernimmt, wobei die beiden Referenzspannungen U_R und Ur' auf dergleichen Referenzspannung liegen können. Die Zeiten beschleunigter Abintegration sind im Digitalisierungsergebnis wertigkeitsgemäß berücksichtigt.

Dem Digitalteil 8' der Digitalisieranordnung 8 ist der ausgangsseitige Umsetzungsrechner 9 nachgeordnet, für den mit der Andeutung von erforderlichem Speicherplatz 9' (für Daten, Programmteile usw.) auf die erfindungsgemäß erforderliche Durchschnitts-Bewertung von zwei Zyklusergebnissen der AD-Umsetzung hingewiesen werden soll. Zwischen beiden gleichberechtigten Zyklen einer Gesamt-AD-Umsetzung werden die η Widerstände 14' bis 14" der Serienanordnung 6.1 durch die jeweils vorherigen 15' bis 15" der Parallelanordnung 6.2 und die η Widerstände 15' bis 15" der Parallelanordnung 6.2 durch die jeweils vorherigen 14' bis 14" der Serienanordnung 6.1 ersetzt (vollständige Vertauschung). Der Mittelwert oder die Summe der Umsetzungsergebnisse aus beiden AD-Umsetzungszyklen ist dann von widerstandsbedingten Fehlern der AD-Umsetzung nahezu unabhängig. Mit relativen Abweichungen von AR/R der 2 η Widerstände 14'; 14"; 15'; 15" untereinander und ungünstigster Widerstandsanordnung überschreitet der daraus entstehende widerstandsbedingte Fehler der AD-Umsetzung betragsmäßig nicht einen Wert von Ѵг · (AR/R)². Beispielsweise bleibt der Fehler für |AR/R | < 10~³ betragsmäßig unter 5 · 10~⁷, so daß sich Präzisionswiderstände erübrigen. Auch Veränderungen des Beschleunigungsfaktors 1/n² über eine umsteuerbare Anzahl η der Serien-14'; 14" und Parallelwiderstände 15'; 15" sind mit einem gleichermaßen reduzierten widerstandsbedingten Fehler behaftet, wodurch eine fehlerarme Steilheitsveränderung ermöglicht wird.

Claims (9)

1. Schaltungsanordnung in einem Mehrflanken-Analog/Digital(AD)-Umsetzer mit beschleunigter Rückladung, bestehend aus einer Referenzquelle, Umschaltmitteln, einer integrierenden Digitalisieranordnung mit einem Vergleichseingang und einem Beschleunigungseingang, einem ausgangsseitigen Umsetzungsrechner, einem Eingangsanschluß und einem Ausgangsanschluß, gekennzeichnet dadurch, daß zwischen dem Ausgang eines eingangsseitig einerseits mit dem Eingangsanschluß (1) und andererseits mit der Referenzquelle (4) verbundenen Vergleichsumschlalters (5) und dem Vergleichseingang (16) der Digitalisieranordnung (8) eine Serienanordnung (6.1) und zwischen der Referenzquelle (4) und dem Beschleunigungseingang (17) der Digitalisieranordnung (8), vorzugsweise in Reihe mit einem Beschleunigungsschalter (7), eine Parallelanordnung (6.2) von jeweils η Widerständen gleichen Nennwertes innerhalb einer Vergleichsanordnung (6) angeordnet ist und daß zu einer vollständigen AD-Umsetzung in zwei gleichwertigen Zyklen die η Serienwiderstände (14'; 14") gegen die η Parallelwiderstände (15'; 15") im zweiten Zyklus gegenüber dem ersten Zyklus vertauscht sind.

2. Schaltungsanordnung nach Anspruch 1, gekennzeichnet dadurch, daß die Anzahl η der Widerstände (14'; 14" und 15'; 15") innerhalb der Serien- (6.1) und Parallelanordnung (6.2) umsteuerbar ist.

3. Schaltungsanordnung nach den Ansprüchen 1 und 2, gekennzeichnet dadurch, daß ein erster, mit dem Vergleichsumschalter (5) verbundener Referenzausgang (10) und ein zweiter, vorzugsweise mit dem Beschleunigungsschalter (7) verbundener Referenzausgang (11) der Referenzquelle (4) auf dergleichen Referenzspannung liegen können.

4. Schaltungsanordnung nach den Ansprüchen 1 bis 3, gekennzeichnet dadurch, daß der erste Referenzausgang (10) zeitweilig über einen zuschaltbaren Abintegrationswiderstand, der auch in Reihe zur Serienanordnung (6.1) liegen kann, mit dem Vergleichseingang (16) der Digitalisieranordnung (8) verbunden ist.

5. Schaltungsanordnung nach den Ansprüchen 1 bis 4, gekennzeichnet dadurch, daß für Mehrflanken-AD-Umsetzer mit zeitlich aufeinanderfolgender Auf- und Entladephase die während der Aufladephase innerhalbderSerienanordnung (6.1) in Reihe angeordneten η Widerstände (14'; 14") dieselben wie-jene während des anschließenden beschleunigten Teiles der Entladephase innerhalb der Parallelanordnung (6.2) parallel angeordneten η Widerstände (15'; 15") sind.

6. Schaltungsanordnung nach den Ansprüchen 1 bis 5, gekennzeichnet dadurch, daß unter Verwendung einer in einem Korrekturschritt anstelle des Eingangsanschlusses (1) zuschaltbaren Hilfsspannungsquelle — aus einem Ergebnis der vollständigen AD-Umsetzung mit Zweizyklusvertauschung und Mittelwertbildung einerseits und dem einer Einzyklus-AD-Umsetzung mit einer gleichbleibenden Vergleichsanordnung andererseits im Umsetzungsrechner (9) ein Korrekturfaktor gebildet ist, der anschließend zur rechnerischen oder gesteuerten (Steilheits-) Korrektur des mit der gleichbleibenden Vergleichsanordnung entstehenden AD-Umsetzungsergebnisses berücksichtigt ist, vorzugsweise mit einer von den in beiden Zyklen bestehenden Anordnungen derSerien-(14'; 14") und Parallelwiderstände (15'; 15") innerhalb der Serien- (6.1) und Parallelanordnung (6.2) als die gleichbleibende Vergleichsanordnung.

7. Schaltungsanordnung nach den Ansprüchen 1 bis 6-, gekennzeichnet dadurch, daß vor dem Eingangsanschluß (1), vorzugsweise vor oder in einem vorangestellten normierenden Wandler, und innerhalb des Umsetzungsrechners (9) für sich bekannte Korrekturumschaltungen und -Umrechnungen, mindestens eine Offsetgröße betreffend, schaltungsmäßig gebildet und programmäßig implementiert sind und daß jeder Korrekturschritt eine vollständige AD-Umsetzung in zwei Zyklen einschließlich der Mittelwertbildung umfaßt.

8. Schaltungsanordnung nach den Ansprüchen 1 bis 7, gekennzeichnet durch einen im Umsetzungsrechner (9) über 2 p Zyklen (p > 1, ganz) der AD-Umsetzung gemittelten Ausgangsdigitalwert (D_a) oder/und Korrekturdigitalwert, vorzugsweise mit zeitlich zusammenhängenden oder jeweils abwechselnden ρ ersten und ρ zweiten Zyklen der AD-Umsetzung.

9. Schaltungsanordnung nach den Ansprüchen 1 bis 9, gekennzeichnet dadurch, daß seitens des Umsetzungsrechners (9) die Ausgabe des bezüglich beider Zyklusergebnisse mittelwertgleichen oder -proportionalen Ausgangsdigitalwertes (D₃) mit einer Häufigkeit erfolgt, die gleich der

Summe der Häufigkeiten beider Zyklen der AD-Umsetzung ist, wobei jedes Zyklusergebnis zusammen mit dem vorhergehenden und danach zusammen mit dem nachfolgenden Zyklusergebnis in zwei aufeinanderfolgenden Ausgangsdigitalwerten (D_a) rechnerisch berücksichtigt. 10. Schaltungsanordnung nach den Ansprüchen 8 und 9, gekennzeichnet durch eine gleitende Mittelwertbildung über jeweils ρ abwechselnd aufeinanderfolgende erste und zweite Zyklen der AD-Umsetzung mit nach jedem Zyklus erneutem Ausgangsdigitalwert (D_a).

Hierzu 1 Seite Zeichnung

Anwendungsgebiet der Erfindung

Die Erfindung betrifft eine Schaltungsanordnung zur integrierenden Mehrflanken-Analog/Digital(AD)-Umsetzung mit beschleunigter Rückladung und geringem Umsetzungsfehler. Die Schaltungsanordnung ist vor allem in Geräten und Baugruppen der elektronischen Meß- und Testtechnik anwendbar und sie ist für eine Ausführung als integrierter Schaltkreis geeignet.

Charakteristik des bekannten Standes der Technik

Bekannte integrierende Verfahren zur AD-Umsetzung; vor allem zum Vergleich eienr Analoggröße mit einer Referenzgröße als meßtechnisches Grundproblem, beruhen auf einem Ladungsgleichgewicht im zeitlichen Mittel (Präzision mit Komfort; Elektronik-Journal 1988,1/2, S.23-25). Beim Zweiflanken-Verfahren (dual slope, beispielsweise DE-OS 2059862, 21 al-36/00) wird ein Integrationskondensator, der im Gegenkopplungszweig eines Operationsverstärkers angeordnet ist, über einen Integrationswiderstand und einen Umschalter zunächst in einer vorgegebenen Aufladezeit von der umzusetzenden Eingangsspannung geladen. Die anschließende Entladezeit mit einer Referenzspannung wird mittels Zeitintervallmessung gemessen. Dieses Digitalisierungsergebnis ist zur Eingangsspannung proportional. Als dominierende Umsetzungsfehler des Zweiflankenverfahrens sind neben dem unvermeidlichen Fehler der Referenzspannung vor allem jene Fehler zu nennen, die auf dielektrischen Nachwirkungen des Integrationskondensators (Kennliniennichtlinearität) und auf Entscheidungsunsicherheiten des Komparators für das Ladungsgleichgewicht beruhen (W. Fiegebaum; Präzisions-AD-undPräzisions-DA-Umsetzungjradio-fernsehen-elektronikSO [1981]; H.7, S.416-421; H.8, S. 517-522). Störend istferner die relativ große Umsetzungszeit, während Offsetfehler üblicherweise in einem Korrekturschritt beseitigt werden (Analogprozessorschaltkreise für integrierte Analog-Digital-Wandler C500D und C504D; TGL 43084 und TGL 43286). Für Präzisions-AD-Umsetzer sind die genannten Fehler bzw. Nachteile der Zweiflanken-AD-Umsetzung durch einen Übergang zur Mehrflanken-AD-Umsetzung (DE-AS 2114141,21 al-36/00) weitgehend beseitigt worden. Dabei wird schon während der Aufladezeit in Abhängigkeit vom Ladezustand für kurze definierte Zeitintervalle beschleunigt abintegriert. Das Triple-slope-Verfahren mit anschließender am Anfang beschleunigter Abintegration (DE-OS 1762465,21a1-36/00) ist hierzu ein Zwischenschritt mit vergleichbarer schaltungstechnischer Ausführung. Mittels gezielter Vorspannung und stark verlangsamter Entladung kann die Entscheidungssicherheit des Komparators weiter verbessert werden (Präzision mit Komfort; Elektronik-Journal 1988,1/2, S. 23-25). Die gegenüber dem Zweiflankenverfahren erreichten Verbesserungen werden jedoch auf Kosten eines zusätzlichen widerstandsbedingten Fehlers erreicht, da die Aufladung und mindestens die beschleunigte Entladung über zwei verschiedene Widerstände erfolgen. Selbst aufwendige Paarung dieser wertmäßig ungleichen Widerstände nach näherungsweise gleichen Temperaturkoeffizienten ist unter den üblichen Einsatzbedingungen nur von begrenzter Wirksamkeit, neben der Paarungsunsicherheit vor allem aus langzeitigen und temperaturmäßig vorübergehend ungleichen Veränderungen der Widerstandswerte resultierend. Dieser Nachteil des widerstandsbedingten Fehlers begrenzt den Gebrauchswert von Mehrflanken-AD-Umsetzern vor allem für Präzisionsmeßaufgaben.

Ziel der Erfindung

Es ist das Ziel der Erfindung, den widerstandsbedingten Fehler in Mehrflanken-AD-Umsetzern zu verringern.

Darlegung des Wesens der Erfindung

Aufgabe der Erfindung ist es, einen integrierenden Mehrflanken-AD-Umsetzer mit beschleunigter Rückladung zu schaffen, der einen geringeren widerstandsbedingten Umsetzungsfehler aufweist.

Erfindungsgemäß ist die Aufgabe, eine Schaltungsanordnung in einem Mehrflanken-AD-Umsetzer mit beschleunigter Rückladung, bestehend aus einer Referenzquelle, Umschaltmitteln, einer integrierenden Digitalisieranordnung mit einem Vergleichseingang und einem Beschleunigungseingang, einem ausgangsseitigen Umsatzrechner, einem Eingangsanschluß und einem Ausgangsanschluß, zu schaffen, dadurch gelöst, daß zwischen dem Ausgang eines eingangsseitig einerseits mit dem Eingangsanschluß und andererseits mit der Referenzquelle verbundenen Vergleichsumschalters und dem Vergleichseingang der Digitalisieranordnung eine Serienanordnung und zwischen der Referenzquelle und dem Beschleunigungseingang der Digitalisieranordnung, vorzugsweise in Reihe mit einem Beschleunigungsschalter, eine Parallelanordnung von jeweils η Widerständen gleichen Nennwertes innerhalb einer Vergleichsanordnung angeordnet ist. Zu einer vollständigen AD-Umsetzung in zwei gleichwertigen Zyklen sind die η Serienwiderstände gegen die η Parallelwiderstände im zweiten Zyklus gegenüber dem ersten Zyklus vertauscht. Die Ausgabe eines zum Mittelpunkt beider Zyklusergebnisse proportionalen vorzugsweise gleichen Ausgangsdigitalwertes erfolgt am Ausgang des demgemäß programmierten Umsetzungsrechners.