DD288043A5 - Schaltungsanordnung in einem zweiflanken-ad-umsetzer - Google Patents

Abstract

Die Erfindung betrifft eine Schaltungsanordnung zur Veraenderung des Eingangsspannungsbereiches mit geringem Maszstabsfehler. Erfindungsgemaesz ist mittels eines Vergleichsumschalters (5) und einer nachgesetzten Vergleichsanordnung (6) ein Integratoreingang (14) einer Digitalisieranordnung (7) waehrend der Aufladephase ueber eine Serienanordnung * von n nennwertgleichen Widerstaenden (13; 13) mit einem Eingangsanschlusz (1) und waehrend der Entladephase ueber eine Parallelanordnung * der gleichen n Widerstaende (13; 13) mit einer Referenzquelle (4) verbunden. Vertauschbare Zuordnung der Serien- und Parallelanordnungen * 6.2) zu den Lade- und Entladephasen sowie Variation der Anzahl n der Widerstaende (13; 13) ergeben gegenueber herkoemmlicher Zweiflanken-AD-Umsetzung ein Verhaeltnis der Aussteuerbereiche zwischen n2 und 1n2 und somit insgesamt von n4, wofuer nur ein widerstandsbedingter Maszstabsfehler von 12 (DR/R)2 auftritt, so dasz sich Praezisionswiderstaende eruebrigen. Die Erfindung ist in der Mesz- und Testtechnik anwendbar und fuer eine Ausfuehrung als integrierter Schaltkreis geeignet. Figur{AD-Umsetzer; Zweiflankenverfahren; Vergleichsumschalter; Referenzquelle; Digitalisieranordnung; Vergleichsanordnung; Serienanordnung; Parallelanordnung; Aufladephase; Entladephase; Aussteuerbereich; Widerstandsfehler; Maszstabsfehler}

Description

Hierzu 1 Seite Zeichnung

Anwendungsgebiet der Erfindung

Die Erfindung betrifft eine Schaltungsanordnung zur fehlerverringerten Veränderung des Eingangsspannungsbereiches eines Zweiflanken-Analog/Digital(AD)-Umsetzers. Die Schaltungsanordnung ist vor allem in Geräten und Baugruppen der elektronischen Meß- und Testtechnik anwendbar und sie ist für eine Ausführung als integrierter Schaltkreis geeignet.

Charakteristik des bekannten Standes der Technik

Schaltungsanordnungen zur Zweizyklus-AD-Umsetzung (Dual-slope-Verfahren) sind allgemein bekannt (DE-OS 2059862,21a¹-36/00) und in vielfachen Variationen realisiert worden, auch als integrierte Schaltkreise (Analogprozessorschaltkreise für integrierte Analog-Digital-Wandler C500D und D504D; TGL 43084 und TGL 43268). Charakteristisch ist der Vergleich der umzusetzenden Eingangsspannung mit einer inerten Referenzspannung bei integrierender Bewertung, d. h. mit Störunterdrückung (G.Sahner; digitale Meßverfahren; VEB Verlag Technik, 1987).

Das Speichermittel (Kondensator) eines Integrators wird während einer Aufladephase konstanter Dauer mit der Eingangsspannung geladen und während einer Entladephase aus der Referenzspannung entladen. Zeitintervallmessung der Entladedezeit ergibt das Digitalisierungsorgebnis. Letzteres hängt theoretisch nahezu ausschließlich von der Referenzspannung ab, da die zeitliche Vorgabe (Aufladezcit) und Messung (Entladezeit) mit vergleichsweise hoher Genauigkeit möglich ist. Fehler und Grenzen ergeben sich bekanntermaßen vor allem aus Entscheidungsunsicherheiten des Komparator für die Entladung und aus dielektrischen Nachwirkungen des Integratorkondensators (nichtlineare Kennlinie) (W. Fiegenbaum; Präzisions-AD-undPräzisions-DA-Umsetzung;radio-fernsehen-elektronik;30[1981);H.7,S.416-421;H.8,S.517-522).Dadie Auf- und Entladungen über den gleichen Widerstand erfolgen, ist ein Widerstandseinfluß ve rnachlässigbar, abgesehen von eventueller thermisch-elektrischer Wechselwirkung infolge nicht vernachlässigbarer aussteuerungsabhängiger Erwärmung.

Der Nachteil, daß der Eingangsspannungsbereich an den Spannungswert der Referenzspannung gebunden ist, kann in Abwandlung des Umsetzungsverfahrens durch Verwendung unterschiedlicher Widerstände für did Aufladung und die Entladung behoben werden, zieht dann jedoch betragsmäßig die Summe zweier Widerstandsfehler als zusätzlichen Umsetzungsfehler nach sich, Aufwendige Paarung der Temperaturabhängigkeit dieser Widerstände reduziert zwar den maximal zu erwartenden Umsetzungsfehler, bleibt aber über lange Betriebszeiten und für große und schnelle Temperaturveränderungen immer unvollkommen und begrenzt selbst mit Präzisionswiderständen die Genauigkeit, vor allem für Präzisionsanwendunken.

Ziel der, Erfindung

Es ist das Ziel der Erfindung, in Zweiflanken-AD-Umsetzern mit der Veränderung des Aussteuerbereiches verbundenezusätzliche Umsetzungsfehler zu verringern.

Darlegung des Wesens der Erfindung

Aufgabe der Erfindung ist es, eine Schaltungsanordnung zu schaffen, die innerhalb eines Zweiflanken-AD-Umsetzers eine Veränderung des Aussteuerbereiches mit verringertem Fehler ermöglicht.

Erfindungsgemäß ist die Aufgabe mittels einer Schaltungsanordnung in einem Zweiflanken-AD-Umsetzer mit einer Referenzquelle, einer integrierenden Oigitalisieranordnung, einem eingangsseitigen Vergleichsumschalter, vorzugsweise einem ausgangsseitigen Umsetzungsrechner, einem Eingangsanschluß, einem Bezugsanschluß, einem Ausgangsanschluß und zeitlich charakterisiert durch eine Aufladephase und eine Entladephase mit einem Ladungsgewicht im zeitlichen Mittel dadurch gelöst, daß zwischen einem ausgangsseitigen Anschluß des Vergleichsumschalters und einem Integratoreingang der Digitalisieranordnung eine Vergleichsanordnung eingefügt ist. Die Vergleichsanordnung ist mittels Umschaltmittel während der Aufladephase eine Serienanordnung und während der Entladephase eine Parallelanordnung von η Widerständen gleichen Nennwertes. Der Vergleichsumschalter ist eingangsseitig während der Aufladephase mit dem Eingangsanschluß und während der Entladephase mit der Referenzquelle verbunden.

Zwischen dem Eingangsanschluß und dem Bezugsanschluß der Schaltungsanordnung liegt eine analog/digital umzusetzende Eingangsspannung, die während der Aufladephase konstanter Dauer über die Reihenschaltung der η Widerstände innerhalb der Vergleichsanordnung einen proportionalen Ladestrom In den auf virtuellem Bezugspotential befindlichen Integratoreingang der Digitalisiereinrichtung fließen läßt. Die daraus resultierende Aufladung eines Integratorkondensators in der Gegenkopplung eines nachfolgenden Operationsverstärkers wird anschließend-während der Entladephase-infolge eines Entladestromes, der sich aus einer konstanten Referenzspannung von entgegengesetzter Polarität und der Parallelschaltung jener η Widerstände innerhalb der Vergleichsanordnung ergibt, die während der Aufladephase in Reihe angeordnet waren, wieder abgebaut. Getaktete Zeitintervallmessungen für die Entladezeit liefert den zur Eingangsspannung und zur Aufiadezeit direkt und zur Referenzspannung umgekehrt proportionalen Digitalwert, wobei die Aufladezeit und die Referenzspannung mit hoher Präzision konstant gehalten werden. Proportionalität besteht fernor zum Verhältnis 1/n² der Anzahl der Widerstände innerhalb der Vergleichsanordnung, genauer gesagt zum Verhältnis aus dem Gesamtparallelwiderstand der Entladephase - als Zähler- und dem Gesamtreihenwiderstand der Aufladaphase - als Nenner-. Um den Reziprokwert dieses Verhältnisses - einen Maßstabsfaktor n²- ist damit der Eingangsspannungsbereich gegenüber herkömmlicher Zweiflanken-AD-Umsetzung mit gleichbleibendem Auflade- und Entladewiderstand vergrößert.

Aufgrund der Verwendung von η Widerständen gleichen Nennwertes sowohl in der Serienanordnung (Aufladephase) als auch in der Parallelanordnung (Entladephase) ist der Fehler des Maßstabsfaktors n² gering. Er bleibt für relative Widerstandsunterschiede von AR/R betragsmäßig unter¹/? · (AR/R)², beispielsweise schon mit |AR/R| s 10"³ unter 5 · 10"⁷,so daß sich Präzistonswiderstände erübrigen.

E/i ist vorteilhaft, daß innerhalb der Vergleichsanordnung während der Aufladephase die Parallelanordnung und während der Entladephase die Serienanordnung der η Widerstände gebildet ist. Für den nunmehrigen Maßstabsfaktor 1/n² (erhöhte Empfindlichkeit) gelten die gleichen reduzierten Fehler. Vorteilhaft ist ebenfalls, daß innerhalb der Vergleichsanordnung die Anzahl η der Widerstände oder/und die Zuordnung der Serienanordnung und der Parallelanordnung dieser Widerstände zur Auflade- und Entladephase umsteuerbar ist, wodurch eine fehlerreduzierte Maßstabsvariation bis zum Verhältnis n⁴ zwischen n² und 1/n² ermöglicht wird.

Es ist zweckmäßig, daß zusätzlich im Rahmen einer speziellen Betriebsweise innerhalb der Vergleichsanordnung die η oder ein Teil der η Widerstände in zwischen der Aufladephase und der Entladephase gleichbleibender Anordnung entweder nur als Serienanordnung oder nur als Parallelanordnung oder in kombinierter Serien- und Parallelanordnung verbunden sind. Das entspricht der Ergänzung der Betriebsweise und damit dem Maßstabsfaktor eines herkömmlichen Zweiflanken-AD-Umsetzers.

Es ist zweckmäßig, daß vor dem Eingangsanschluß, vorzugsweise vor oder in einem vorangestellten normierenden Wandler, und innerhalb des Umsetzungsrechners für sich bekannte Korrekturumschaltungen und -Umrechnungen, mindestens eine Offsetgröße betreffend, schaltungsmäßig gebildet und programmäßig implementiert sind.

Es kann dann zweckmäßig sein/beispielsweise zur Erhöhung der Korrekturempfindlichkeit, daß zwischen mindestens einer Korrekturphase und der Umsetzungsphase innerhalb der Vergleichsanordnung die Anzahl η der Widerstände oder/und die Zuordnung der Serienanordnung und der Parallelanordnung zur jeweiligen Auflade- und Entladephase umgesteuert ist. Die erfindungsgemäße Lösung für eine Schaltungsanordnung in einem Zweiflanken-AD-Umsetzer hat den Vorteil einer fehlerverringerten Veränderung des Maßstabsfaktors und damit auch des Eingangsspannungsbereiches der AD-Umsetzung. Außerdem sind keine Präzistonswiderstände erfordorlich.

Ausföhrungsbelsplel

Die Erfindung soll nachstehend anhand eines Ausführungsbeispieles näher erläutert werden. Die zugehörige Zeichnung zeigt die erfindungsgemäße Lösung in einem Zweiflanken-AD-Umsetzer mit einem Eingangsanschluß 1, einem Bezugsanschluß 2, einem Ausgangsanschluß 3, einer Referenzquelle 4, einem Vergleichsumschalter 5, einer Vergleichsanordnung 6, einer Digitalisleranordnung 7 und einem Umsetzungsrechner 8. Eine zwischen dem Eingangsanschluß 1 und dem Bezugsanschluß anliegende Eingangsspannung U, ist mittels indirekten Vergleiches mit einer Referenzspannung U_R in einen proportionalen Ausgangsdigitalwert D, am Ausgangsanschluß 3 umzusetzen. Die Proportionalität ergibt sich über die wirksame AD-Umsetzungssteilheit.

Die an einem Referenzausgang 9 der über einen Steuereingang 10 polaritätsmäßig steuerbaren Roferenzquelle 4 verfügbare Referenzspannung U_R ist ebenfalls auf das Potential am Bezugsanschluß 2 bezogen. Dieser potentialmäßige Bezug gilt auch für die Digitalisieranordnung 7, vor allem hinsichtlich ihres Integratoreingangs 14, der virtuelles Bezugspotential annimmt. Dazu wird mittels abwechselnder Auf- und Entladung eines Integratorkondensators 15, der in der Gegenkopplung eines auf das Bezugspotential bezogenen Operationsverstärkers 16 angeordnet ist, Übersteuerung des Operationsverstärkers 16 vermieden. Das Ladungsgleichgewicht gilt im zeitlichen Mittel jeweils einer Auf- und Entladung, wobei sich die Aufladung aus der Eingangsspannung U, und die Entladung aus der polaritätsmäßig entgegengesetzten Referenzspannung U_ft ergibt. Hierzu ist der ausgangsseitig an einem Vergleichsausgang 11 der Vergleichsanordnung 6 angeschlossene Vergleichsumschalter 5eingangsseitig während der konstanten Aufladezeit der Aufladephase mit dem Eingangsanschluß 1 und während der zur Eingangsspannung U, proportionalen Entladezeit der Entladephase mit dem Referenzausgang 9 der Referenzquelle 4 verbunden. Innerhalb der Vergleichsanordnung 6 ist zwischen dem Vergleichseingang 11 und dem mit dem Integratoreingang 14 der Digitalisieranordnung 7 verbundenen Ausgang während der Aufladephase eine Serienanordnung und während der Entladephase eine Parallelanordnung 6.2 von η Widerständen gleichen Nennwertes, eines ersten 13' bis eines letzten 13" Widerstandes, angeordnet, wobei dieselben Widerstandsexemplare 13'; 13" sowohl seriell (6.17 als auch parallel (6.2) eingesetzt sind.

Entsprechende Umschaltmittel sind bekannt und im Ausführungsbeispiel nicht dargestellt. Sowohl der Umschalter 5 als auch die Parallel/Serien-Umschaltungen der Widerstände 13' bis 13" über einen Steuereingang 12 der Vergleichsanordnung 6 und auch die Referenzquelle 4 werden von einem Digitalteil T der Digitalisieranordnung 7 gesteuert. Für den datenmäßig der Digitalisieranordnung 7 nachgesetzten Umsetzungsrechner 8 wird mit der Andeutung eines Korrekturspeichers 8' auf die Zweckmäßigkeit der Anwendung für sich bekannter schaltungs- und rechentechnischer Korrekturmaßnahmen hingewiesen, denen ebenfalls die Parallel/Serien-Vertauschung der Widerstände 13'; 13" innerhalb der Vergleichsanordnung 6 für die Korrekturschritte zugrundeliegt, wobei zugehörige Korrekturumschaltungen vor dem Eingangsanschluß 1 vorzusehen sind, beispielsweise in oder vor einem vorangestellten normierenden Analoggrößen/Spannungs-Wandler. Mit einei Anzahl η von Widerständen 13'; 13" stellt sich so ein n²-facher Eingangsspannungsbereich ein, verglichen mit herkömmlicher Zweiflanken-AD-Umsetzung. Andererseits ergibt sich mit der umgekehrten Zuordnung der Parallelanordnung 6.2 zur Aufladephase und der Serienanordnung 6.1 zur Entladephase eine n²-fache Empfindlichkeit, d.h. ein auf 1 /n² reduzierter Eingangsspannungsbereich. Zwischen beiden Extremen ist daher mit η Widerständen ein bis zum Verhältnis n⁴ umsteuerbarer Maßstabsfaktor (Eingangsspannungsbereich und Empfindlichkeit) nutzbar, wobei sich auch mit der Variation der genutzten Anzahl η von Widerständen einerseits und/oder mit einer Betriebsweise als herkömmlicher Zweiflanken-AD-Umsetzer mit gleichbleibendem Vergleichswiderstand Maßstabsveränderungen ergeben. Wegen des Einsatzes der gleichen η Widerstände 13' bis 13" sowohl in der Serienanordnung 6.1 als auch in der Parallelanordnung 6.2 während einander zugeordneter Auflade- und Entladephasen ergibt sich im Vergleich mit üblichen Widerstandstoleranzen ein stark reduzierter Fehler dieser Maßstabs- und Eingangsspannungsveränderung. Relative Widerstandstoleranzen von AR/R bewirken nur einen betragsmäßigen Maßstabsfehler von höchstens '/2 (AR/R)², beispielsweise nur <5 · 10~⁷ für |AR/R| s 10~³, so daß sich Präzisionswiderstände erübrigen. Schon mit η = 2 ergibt sich so eine nutzbar α fehlerarme Maßstabs- und Eingangsspannungsvariation von ri* = 16, d.h. zwischen dem Vierfachen und einem Viertel des Eingangsspannungsbereiches der herkömmlichen Zweiflanken-AD-Umsetzung mit seiner strengen Anbindung an die Referenzspannung Un.

Claims (6)

1. Schaltungsanordnung in einem Zweiflanken-Analog/Digital(AD)-Umsetzer mit einer Referenzquelle, einer integrierenden Digitalisieranordnung, einem eingangsseitigen Vergleichsumschalter, vorzugsweise einem ausgangsseitigen Umsetzungsrechner, einem Eingangsanschluß, einem Bezugsanschluß, einem Ausgangsanschluß und zt itlich charakterisiert durch eine Aufladephase und eine Entladephase mit einem Ladungsgleichgewicht im zeitlichen Mittel, gekennzeichnet dadurch, daß zwischen einem ausgangsseitigen Anschluß des Vergleichsumschalters (5) und einem Integratoreingang (14) der Digitalisieranordnung (7) eine Vergleichsanordnung (6) eingefügt und mittels Umschaltmittel während der Aufladephase eine Serienanordnung (6.1) und während der Entladephase eine Parallelanordnung (6.2) von η Widerständen (13'; 13") gleichen Nennwertes ist und daß der Vergleichsumschalter (5) eingangsseitig während der Aufladephase mit dem Eingangsanschluß (1) und während der Entladephase mit der Referenzquelle (4) verbunden ist.

2. Schaltungsanordnung nach Anspruch 1, gekennzeichnet dadurch, daß innerhalb der Vergleichsanordnung (6) während der Aufladephase die Parallelanordnung (6.2) und während der Entladephase die Serienanordnung (6.1) der η Widerstände (13'; 13") gebildet ist.

3. Schaltungsanordnung nach den Ansprüchen 1 und 2, gekennzeichnet dadurch, daß innerhalb der Vergleichsanordnung (6) die Anzahl η der Widerstände (13'; 13") oder/und die Zuordnung der Serienanordnung (6.1) und der Parallelanordnung (6,2) dieser Widerstände (13'; 13") zur Auflade- und Entladophase umsteuerbar ist.

4. Schaltungsanordnung nach den Ansprüchen 1 bis 3, gekennzeichnet dadurch, daß innerhalb der Vergleichsanordnung (6) die η oder ein Teil der η Widerstände (13'; 13") in zwischen der Aufladephase und der Entladephase gleichbleibender Anordnung entweder nur als Serienanordnung (6.1) oder nur als Parallelanordnung (6.2) oder in kombinierter Serien- und Parallelanordnung verbunden sind.

5. Schaltungsanordnung nach den Ansprüchen 1 bis 4, gekennzeichnet dadurch, daß vor dem Eingangsanschluß (1), vorzugsweise vor oder in einem vorangestellten normierenden Wandler, und innerhalb des Umsetzungsrechners (8) für sich bekannte Korrekturumschaltungen und Umrechnungen, mindestens eine Offsetgröße betreffend, schaltungsmäßig gebildet und programmäßig implementiert sind.

6. Schaltungsanordnung nach Anspruch 5.· gekennzeichnet dadurch, daß zwischen mindestens einer Korrekturphase und der Umsetzungsphase innerhalb der Vergleichsanordnung (6) die Anzahl η der Widerstände (13'; 13") oder/und die Zuordnung der Serienanordnung (6.1) und der Parallelanordnung (6.2) zur jeweiligen Auflade- und Entladephase umgesteuert ist.