DD288043A5

DD288043A5 - CIRCUIT ARRANGEMENT IN A TWO-TONE AD CONVERTER

Info

Publication number: DD288043A5
Application number: DD33272489A
Authority: DD
Inventors: Wilfried Fiegenbaum
Original assignee: Veb Mikroelektronik "Karl Marx" Erfurt,De
Priority date: 1989-09-18
Filing date: 1989-09-18
Publication date: 1991-03-14

Abstract

Die Erfindung betrifft eine Schaltungsanordnung zur Veraenderung des Eingangsspannungsbereiches mit geringem Maszstabsfehler. Erfindungsgemaesz ist mittels eines Vergleichsumschalters (5) und einer nachgesetzten Vergleichsanordnung (6) ein Integratoreingang (14) einer Digitalisieranordnung (7) waehrend der Aufladephase ueber eine Serienanordnung * von n nennwertgleichen Widerstaenden (13; 13) mit einem Eingangsanschlusz (1) und waehrend der Entladephase ueber eine Parallelanordnung * der gleichen n Widerstaende (13; 13) mit einer Referenzquelle (4) verbunden. Vertauschbare Zuordnung der Serien- und Parallelanordnungen * 6.2) zu den Lade- und Entladephasen sowie Variation der Anzahl n der Widerstaende (13; 13) ergeben gegenueber herkoemmlicher Zweiflanken-AD-Umsetzung ein Verhaeltnis der Aussteuerbereiche zwischen n2 und 1n2 und somit insgesamt von n4, wofuer nur ein widerstandsbedingter Maszstabsfehler von 12 (DR/R)2 auftritt, so dasz sich Praezisionswiderstaende eruebrigen. Die Erfindung ist in der Mesz- und Testtechnik anwendbar und fuer eine Ausfuehrung als integrierter Schaltkreis geeignet. Figur{AD-Umsetzer; Zweiflankenverfahren; Vergleichsumschalter; Referenzquelle; Digitalisieranordnung; Vergleichsanordnung; Serienanordnung; Parallelanordnung; Aufladephase; Entladephase; Aussteuerbereich; Widerstandsfehler; Maszstabsfehler}The invention relates to a circuit arrangement for changing the input voltage range with low Maszstabsfehler. According to the invention, an integrator input (14) of a digitizing arrangement (7) is connected to an input terminal (1) during the charging phase via a serial arrangement * of n rated equivalent resistors (13; 13) by means of a comparison switch (5) and a subsequent comparison arrangement (6) Discharge phase via a parallel arrangement * of the same n resistors (13, 13) connected to a reference source (4). Interchangeable assignment of series and parallel arrangements * 6.2) to the charge and discharge phases and variation of the number n of resistors (13; 13) compared to conventional two-flank AD conversion result in a ratio of the control ranges between n2 and 1n2 and thus in total of n4, for which only a resistance-related miscibility error of 12 (DR / R) 2 occurs, so that precision resistances disappear. The invention is applicable in the Mesz- and test technology and suitable for an embodiment as an integrated circuit. Figure {AD converter; Two flank procedures; Compare switches; Reference source; Digitalisieranordnung; Comparison arrangement; Series arrangement; Parallel arrangement; charging phase; discharge; Dynamic range; Resistance error; Maszstabsfehler}

Description

Hierzu 1 Seite ZeichnungFor this 1 page drawing

Field of application of the invention

Die Erfindung betrifft eine Schaltungsanordnung zur fehlerverringerten Veränderung des Eingangsspannungsbereiches eines Zweiflanken-Analog/Digital(AD)-Umsetzers. Die Schaltungsanordnung ist vor allem in Geräten und Baugruppen der elektronischen Meß- und Testtechnik anwendbar und sie ist für eine Ausführung als integrierter Schaltkreis geeignet.The invention relates to a circuit arrangement for error-reduced change in the input voltage range of a two-flank analog / digital (AD) converter. The circuit arrangement is mainly applicable in devices and assemblies of the electronic measurement and test technology and it is suitable for an embodiment as an integrated circuit.

Characteristic of the known state of the art

Schaltungsanordnungen zur Zweizyklus-AD-Umsetzung (Dual-slope-Verfahren) sind allgemein bekannt (DE-OS 2059862,21a¹-36/00) und in vielfachen Variationen realisiert worden, auch als integrierte Schaltkreise (Analogprozessorschaltkreise für integrierte Analog-Digital-Wandler C500D und D504D; TGL 43084 und TGL 43268). Charakteristisch ist der Vergleich der umzusetzenden Eingangsspannung mit einer inerten Referenzspannung bei integrierender Bewertung, d. h. mit Störunterdrückung (G.Sahner; digitale Meßverfahren; VEB Verlag Technik, 1987).Circuit arrangements for two-cycle AD conversion (dual-slope method) are well known (DE-OS 2059862,21a ¹ -36 / 00) and have been realized in many variations, including as integrated circuits (analog processor circuits for integrated analog-to-digital converters C500D and D504D; TGL 43084 and TGL 43268). Characteristic is the comparison of the input voltage to be converted with an inert reference voltage in an integrating evaluation, ie with interference suppression (G.Sahner, digital measurement methods, VEB Verlag Technik, 1987).

Das Speichermittel (Kondensator) eines Integrators wird während einer Aufladephase konstanter Dauer mit der Eingangsspannung geladen und während einer Entladephase aus der Referenzspannung entladen. Zeitintervallmessung der Entladedezeit ergibt das Digitalisierungsorgebnis. Letzteres hängt theoretisch nahezu ausschließlich von der Referenzspannung ab, da die zeitliche Vorgabe (Aufladezcit) und Messung (Entladezeit) mit vergleichsweise hoher Genauigkeit möglich ist. Fehler und Grenzen ergeben sich bekanntermaßen vor allem aus Entscheidungsunsicherheiten des Komparator für die Entladung und aus dielektrischen Nachwirkungen des Integratorkondensators (nichtlineare Kennlinie) (W. Fiegenbaum; Präzisions-AD-undPräzisions-DA-Umsetzung;radio-fernsehen-elektronik;30[1981);H.7,S.416-421;H.8,S.517-522).Dadie Auf- und Entladungen über den gleichen Widerstand erfolgen, ist ein Widerstandseinfluß ve rnachlässigbar, abgesehen von eventueller thermisch-elektrischer Wechselwirkung infolge nicht vernachlässigbarer aussteuerungsabhängiger Erwärmung.The storage means (capacitor) of an integrator is charged with the input voltage during a charging phase of constant duration and discharged from the reference voltage during a discharge phase. Time interval measurement of the discharge time yields the digitization result. The latter depends theoretically almost exclusively on the reference voltage, since the timing (Aufladezcit) and measurement (discharge time) with relatively high accuracy is possible. Errors and limitations are known to arise, above all, from decision uncertainties of the comparator for the discharge and from dielectric after-effects of the integrator capacitor (non-linear characteristic) (W. Fiegenbaum; Precision AD and Precision DA Conversion; radio-television-electronics; 30 [1981] H.7, S.416-421, H.8, S.517-522) .Die the charges and discharges take place over the same resistance, a resistance influence is negligible, apart from possible thermo-electrical interaction due to not negligible control-dependent Warming.

Der Nachteil, daß der Eingangsspannungsbereich an den Spannungswert der Referenzspannung gebunden ist, kann in Abwandlung des Umsetzungsverfahrens durch Verwendung unterschiedlicher Widerstände für did Aufladung und die Entladung behoben werden, zieht dann jedoch betragsmäßig die Summe zweier Widerstandsfehler als zusätzlichen Umsetzungsfehler nach sich, Aufwendige Paarung der Temperaturabhängigkeit dieser Widerstände reduziert zwar den maximal zu erwartenden Umsetzungsfehler, bleibt aber über lange Betriebszeiten und für große und schnelle Temperaturveränderungen immer unvollkommen und begrenzt selbst mit Präzisionswiderständen die Genauigkeit, vor allem für Präzisionsanwendunken.The disadvantage that the input voltage range is bound to the voltage value of the reference voltage can be remedied by using different resistors for did charging and discharging, but then amounts to the sum of two resistance errors as an additional conversion error, costly pairing of the temperature dependence Although these resistors reduce the maximum expected conversion error, but remains imperfect over long periods of operation and for large and rapid temperature changes and limits the accuracy even with precision resistors, especially for Präzisionsanwendkten.

Aim of, invention

Es ist das Ziel der Erfindung, in Zweiflanken-AD-Umsetzern mit der Veränderung des Aussteuerbereiches verbundenezusätzliche Umsetzungsfehler zu verringern.It is the object of the invention to reduce additional conversion errors in two-edge AD converters with the change of the drive range.

Explanation of the essence of the invention

Aufgabe der Erfindung ist es, eine Schaltungsanordnung zu schaffen, die innerhalb eines Zweiflanken-AD-Umsetzers eine Veränderung des Aussteuerbereiches mit verringertem Fehler ermöglicht.The object of the invention is to provide a circuit arrangement which allows a change in the control range with reduced error within a two-flank AD converter.

Erfindungsgemäß ist die Aufgabe mittels einer Schaltungsanordnung in einem Zweiflanken-AD-Umsetzer mit einer Referenzquelle, einer integrierenden Oigitalisieranordnung, einem eingangsseitigen Vergleichsumschalter, vorzugsweise einem ausgangsseitigen Umsetzungsrechner, einem Eingangsanschluß, einem Bezugsanschluß, einem Ausgangsanschluß und zeitlich charakterisiert durch eine Aufladephase und eine Entladephase mit einem Ladungsgewicht im zeitlichen Mittel dadurch gelöst, daß zwischen einem ausgangsseitigen Anschluß des Vergleichsumschalters und einem Integratoreingang der Digitalisieranordnung eine Vergleichsanordnung eingefügt ist. Die Vergleichsanordnung ist mittels Umschaltmittel während der Aufladephase eine Serienanordnung und während der Entladephase eine Parallelanordnung von η Widerständen gleichen Nennwertes. Der Vergleichsumschalter ist eingangsseitig während der Aufladephase mit dem Eingangsanschluß und während der Entladephase mit der Referenzquelle verbunden.According to the invention the object by means of a circuit arrangement in a two-flank AD converter with a reference source, an integrating Oigitalisieranordnung, an input-side comparison switch, preferably an output-side conversion computer, an input terminal, a reference terminal, an output terminal and characterized by a charging phase and a discharge phase with a time Charge weight in the time average achieved by the fact that a comparison arrangement is inserted between an output-side terminal of the comparison switch and an integrator input of the digitizer. The comparison arrangement is by means of switching means during the charging phase a series arrangement and during the discharge phase, a parallel arrangement of η resistors of the same nominal value. The comparison switch is the input side during the charging phase to the input terminal and connected to the reference source during the discharge phase.

Zwischen dem Eingangsanschluß und dem Bezugsanschluß der Schaltungsanordnung liegt eine analog/digital umzusetzende Eingangsspannung, die während der Aufladephase konstanter Dauer über die Reihenschaltung der η Widerstände innerhalb der Vergleichsanordnung einen proportionalen Ladestrom In den auf virtuellem Bezugspotential befindlichen Integratoreingang der Digitalisiereinrichtung fließen läßt. Die daraus resultierende Aufladung eines Integratorkondensators in der Gegenkopplung eines nachfolgenden Operationsverstärkers wird anschließend-während der Entladephase-infolge eines Entladestromes, der sich aus einer konstanten Referenzspannung von entgegengesetzter Polarität und der Parallelschaltung jener η Widerstände innerhalb der Vergleichsanordnung ergibt, die während der Aufladephase in Reihe angeordnet waren, wieder abgebaut. Getaktete Zeitintervallmessungen für die Entladezeit liefert den zur Eingangsspannung und zur Aufiadezeit direkt und zur Referenzspannung umgekehrt proportionalen Digitalwert, wobei die Aufladezeit und die Referenzspannung mit hoher Präzision konstant gehalten werden. Proportionalität besteht fernor zum Verhältnis 1/n² der Anzahl der Widerstände innerhalb der Vergleichsanordnung, genauer gesagt zum Verhältnis aus dem Gesamtparallelwiderstand der Entladephase - als Zähler- und dem Gesamtreihenwiderstand der Aufladaphase - als Nenner-. Um den Reziprokwert dieses Verhältnisses - einen Maßstabsfaktor n²- ist damit der Eingangsspannungsbereich gegenüber herkömmlicher Zweiflanken-AD-Umsetzung mit gleichbleibendem Auflade- und Entladewiderstand vergrößert.Between the input terminal and the reference terminal of the circuit arrangement there is an analog / digital input voltage, which during the charging phase of constant duration via the series connection of the η resistors within the comparison arrangement a proportional charging current flows into the located on virtual reference potential integrator input of the digitizer. The resulting charging of an integrator capacitor in the negative feedback of a subsequent operational amplifier is then-during the discharge phase-due to a discharge current resulting from a constant reference voltage of opposite polarity and the parallel connection of those η resistors within the comparison arrangement, arranged in series during the charging phase were, dismantled again. Timed time interval measurements for the discharge time provide the digital value inversely proportional to the input voltage and to the charging time and to the reference voltage, the charging time and the reference voltage being kept constant with high precision. Proportionality is given by the ratio 1 / n ^{2 of} the number of resistors within the comparison arrangement, more precisely the ratio of the total parallel resistance of the discharge phase - as the numerator and the total series resistance of the charging phase - as the denominator. By the reciprocal of this ratio - a scale factor n ² - thus the input voltage range over conventional two-flank AD conversion is increased with constant charging and discharging resistance.

Aufgrund der Verwendung von η Widerständen gleichen Nennwertes sowohl in der Serienanordnung (Aufladephase) als auch in der Parallelanordnung (Entladephase) ist der Fehler des Maßstabsfaktors n² gering. Er bleibt für relative Widerstandsunterschiede von AR/R betragsmäßig unter¹/? · (AR/R)², beispielsweise schon mit |AR/R| s 10"³ unter 5 · 10"⁷,so daß sich Präzistonswiderstände erübrigen.Due to the use of η resistors of the same nominal value both in the series arrangement (charging phase) and in the parallel arrangement (discharge phase), the error of the scale factor n ^{2 is} low. It remains below ¹ /? For relative resistance differences of AR / R. · (AR / R) ² , for example with | AR / R | s 10 " ³ under 5 x 10" ⁷ so that precision resistors are unnecessary.

E/i ist vorteilhaft, daß innerhalb der Vergleichsanordnung während der Aufladephase die Parallelanordnung und während der Entladephase die Serienanordnung der η Widerstände gebildet ist. Für den nunmehrigen Maßstabsfaktor 1/n² (erhöhte Empfindlichkeit) gelten die gleichen reduzierten Fehler. Vorteilhaft ist ebenfalls, daß innerhalb der Vergleichsanordnung die Anzahl η der Widerstände oder/und die Zuordnung der Serienanordnung und der Parallelanordnung dieser Widerstände zur Auflade- und Entladephase umsteuerbar ist, wodurch eine fehlerreduzierte Maßstabsvariation bis zum Verhältnis n⁴ zwischen n² und 1/n² ermöglicht wird.E / i is advantageous in that the parallel arrangement is formed within the comparison arrangement during the charging phase and during the discharge phase, the series arrangement of the η resistors. For the now scale factor 1 / n ² (increased sensitivity), the same reduced errors apply. Is also advantageous in that inside the comparison arrangement, the number η of the resistors and / or the allocation of the series arrangement and parallel arrangement of the resistors for charging and discharging is reversible, whereby an error-reduced scale variation to the ratio n ⁴ between n ² and 1 / n ² is possible.

Es ist zweckmäßig, daß zusätzlich im Rahmen einer speziellen Betriebsweise innerhalb der Vergleichsanordnung die η oder ein Teil der η Widerstände in zwischen der Aufladephase und der Entladephase gleichbleibender Anordnung entweder nur als Serienanordnung oder nur als Parallelanordnung oder in kombinierter Serien- und Parallelanordnung verbunden sind. Das entspricht der Ergänzung der Betriebsweise und damit dem Maßstabsfaktor eines herkömmlichen Zweiflanken-AD-Umsetzers.It is expedient that, in addition, in the context of a special mode of operation within the comparison arrangement, the η or a part of the η resistors are connected in a constant arrangement between the charging phase and the discharge phase either only as a series arrangement or only as a parallel arrangement or in combined series and parallel arrangement. This corresponds to the addition of the mode of operation and thus the scale factor of a conventional two-flank AD converter.

Es ist zweckmäßig, daß vor dem Eingangsanschluß, vorzugsweise vor oder in einem vorangestellten normierenden Wandler, und innerhalb des Umsetzungsrechners für sich bekannte Korrekturumschaltungen und -Umrechnungen, mindestens eine Offsetgröße betreffend, schaltungsmäßig gebildet und programmäßig implementiert sind.It is expedient that in front of the input terminal, preferably in front of or in a preceding standardizing converter, and within the conversion computer known per se correction switches and conversions, at least one offset size, circuit-wise formed and implemented by the program.

Es kann dann zweckmäßig sein/beispielsweise zur Erhöhung der Korrekturempfindlichkeit, daß zwischen mindestens einer Korrekturphase und der Umsetzungsphase innerhalb der Vergleichsanordnung die Anzahl η der Widerstände oder/und die Zuordnung der Serienanordnung und der Parallelanordnung zur jeweiligen Auflade- und Entladephase umgesteuert ist. Die erfindungsgemäße Lösung für eine Schaltungsanordnung in einem Zweiflanken-AD-Umsetzer hat den Vorteil einer fehlerverringerten Veränderung des Maßstabsfaktors und damit auch des Eingangsspannungsbereiches der AD-Umsetzung. Außerdem sind keine Präzistonswiderstände erfordorlich.It may then be appropriate / example, to increase the correction sensitivity that between at least one correction phase and the implementation phase within the comparison arrangement, the number η of the resistors and / or the assignment of the series arrangement and the parallel arrangement is reversed to the respective charging and discharging. The solution according to the invention for a circuit arrangement in a two-flank AD converter has the advantage of an error-reduced change of the scale factor and thus also of the input voltage range of the AD conversion. In addition, no Präzistonswiderstände are required.

Ausföhrungsbelsplel

Die Erfindung soll nachstehend anhand eines Ausführungsbeispieles näher erläutert werden. Die zugehörige Zeichnung zeigt die erfindungsgemäße Lösung in einem Zweiflanken-AD-Umsetzer mit einem Eingangsanschluß 1, einem Bezugsanschluß 2, einem Ausgangsanschluß 3, einer Referenzquelle 4, einem Vergleichsumschalter 5, einer Vergleichsanordnung 6, einer Digitalisleranordnung 7 und einem Umsetzungsrechner 8. Eine zwischen dem Eingangsanschluß 1 und dem Bezugsanschluß anliegende Eingangsspannung U, ist mittels indirekten Vergleiches mit einer Referenzspannung U_R in einen proportionalen Ausgangsdigitalwert D, am Ausgangsanschluß 3 umzusetzen. Die Proportionalität ergibt sich über die wirksame AD-Umsetzungssteilheit.The invention will be explained below with reference to an exemplary embodiment. The accompanying drawing shows the solution according to the invention in a two-flank AD converter with an input terminal 1, a reference terminal 2, an output terminal 3, a reference source 4, a Vergleichumschalter 5, a comparison arrangement 6, a Digitalisleranordnung 7 and a conversion computer 8. A between the Input terminal 1 and the reference terminal applied input voltage U, is to be converted by indirect comparison with a reference voltage U _R in a proportional output digital value D, at the output terminal 3. Proportionality results from the effective AD conversion rate.

Die an einem Referenzausgang 9 der über einen Steuereingang 10 polaritätsmäßig steuerbaren Roferenzquelle 4 verfügbare Referenzspannung U_R ist ebenfalls auf das Potential am Bezugsanschluß 2 bezogen. Dieser potentialmäßige Bezug gilt auch für die Digitalisieranordnung 7, vor allem hinsichtlich ihres Integratoreingangs 14, der virtuelles Bezugspotential annimmt. Dazu wird mittels abwechselnder Auf- und Entladung eines Integratorkondensators 15, der in der Gegenkopplung eines auf das Bezugspotential bezogenen Operationsverstärkers 16 angeordnet ist, Übersteuerung des Operationsverstärkers 16 vermieden. Das Ladungsgleichgewicht gilt im zeitlichen Mittel jeweils einer Auf- und Entladung, wobei sich die Aufladung aus der Eingangsspannung U, und die Entladung aus der polaritätsmäßig entgegengesetzten Referenzspannung U_ft ergibt. Hierzu ist der ausgangsseitig an einem Vergleichsausgang 11 der Vergleichsanordnung 6 angeschlossene Vergleichsumschalter 5eingangsseitig während der konstanten Aufladezeit der Aufladephase mit dem Eingangsanschluß 1 und während der zur Eingangsspannung U, proportionalen Entladezeit der Entladephase mit dem Referenzausgang 9 der Referenzquelle 4 verbunden. Innerhalb der Vergleichsanordnung 6 ist zwischen dem Vergleichseingang 11 und dem mit dem Integratoreingang 14 der Digitalisieranordnung 7 verbundenen Ausgang während der Aufladephase eine Serienanordnung und während der Entladephase eine Parallelanordnung 6.2 von η Widerständen gleichen Nennwertes, eines ersten 13' bis eines letzten 13" Widerstandes, angeordnet, wobei dieselben Widerstandsexemplare 13'; 13" sowohl seriell (6.17 als auch parallel (6.2) eingesetzt sind.The reference voltage U _{R which} is available at a reference output 9 of the roferenzquelle 4 which is controllable in polarity via a control input 10 is likewise based on the potential at the reference terminal 2. This potential reference also applies to the digitizer arrangement 7, in particular with regard to its integrator input 14, which assumes virtual reference potential. For this purpose, by means of alternating charging and discharging of an integrator capacitor 15, which is arranged in the negative feedback of an operational amplifier 16 related to the reference potential, overriding of the operational amplifier 16 is avoided. The charge balance applies to the time average of each charge and discharge, the charge from the input voltage U, and the discharge results from the polarity opposite reference voltage U _ft . For this purpose, the comparator 5 connected on the output side to a comparison output 11 of the comparator 6 is connected to the reference output 4 during the constant charging time of the charging phase with the input terminal 1 and during the discharging time of the discharging phase proportional to the input voltage U. Within the comparison arrangement 6, a series arrangement is arranged between the comparison input 11 and the output connected to the integrator input 14 of the digitizing arrangement 7 during the charging phase and during the discharge phase a parallel arrangement 6.2 of η resistors of the same nominal value, a first 13 'to a last 13 "resistor , wherein the same resistance copies 13 ', 13 "are used both serially (6.17 and parallel (6.2).

Entsprechende Umschaltmittel sind bekannt und im Ausführungsbeispiel nicht dargestellt. Sowohl der Umschalter 5 als auch die Parallel/Serien-Umschaltungen der Widerstände 13' bis 13" über einen Steuereingang 12 der Vergleichsanordnung 6 und auch die Referenzquelle 4 werden von einem Digitalteil T der Digitalisieranordnung 7 gesteuert. Für den datenmäßig der Digitalisieranordnung 7 nachgesetzten Umsetzungsrechner 8 wird mit der Andeutung eines Korrekturspeichers 8' auf die Zweckmäßigkeit der Anwendung für sich bekannter schaltungs- und rechentechnischer Korrekturmaßnahmen hingewiesen, denen ebenfalls die Parallel/Serien-Vertauschung der Widerstände 13'; 13" innerhalb der Vergleichsanordnung 6 für die Korrekturschritte zugrundeliegt, wobei zugehörige Korrekturumschaltungen vor dem Eingangsanschluß 1 vorzusehen sind, beispielsweise in oder vor einem vorangestellten normierenden Analoggrößen/Spannungs-Wandler. Mit einei Anzahl η von Widerständen 13'; 13" stellt sich so ein n²-facher Eingangsspannungsbereich ein, verglichen mit herkömmlicher Zweiflanken-AD-Umsetzung. Andererseits ergibt sich mit der umgekehrten Zuordnung der Parallelanordnung 6.2 zur Aufladephase und der Serienanordnung 6.1 zur Entladephase eine n²-fache Empfindlichkeit, d.h. ein auf 1 /n² reduzierter Eingangsspannungsbereich. Zwischen beiden Extremen ist daher mit η Widerständen ein bis zum Verhältnis n⁴ umsteuerbarer Maßstabsfaktor (Eingangsspannungsbereich und Empfindlichkeit) nutzbar, wobei sich auch mit der Variation der genutzten Anzahl η von Widerständen einerseits und/oder mit einer Betriebsweise als herkömmlicher Zweiflanken-AD-Umsetzer mit gleichbleibendem Vergleichswiderstand Maßstabsveränderungen ergeben. Wegen des Einsatzes der gleichen η Widerstände 13' bis 13" sowohl in der Serienanordnung 6.1 als auch in der Parallelanordnung 6.2 während einander zugeordneter Auflade- und Entladephasen ergibt sich im Vergleich mit üblichen Widerstandstoleranzen ein stark reduzierter Fehler dieser Maßstabs- und Eingangsspannungsveränderung. Relative Widerstandstoleranzen von AR/R bewirken nur einen betragsmäßigen Maßstabsfehler von höchstens '/2 (AR/R)², beispielsweise nur <5 · 10~⁷ für |AR/R| s 10~³, so daß sich Präzisionswiderstände erübrigen. Schon mit η = 2 ergibt sich so eine nutzbar α fehlerarme Maßstabs- und Eingangsspannungsvariation von ri* = 16, d.h. zwischen dem Vierfachen und einem Viertel des Eingangsspannungsbereiches der herkömmlichen Zweiflanken-AD-Umsetzung mit seiner strengen Anbindung an die Referenzspannung Un.Corresponding switching means are known and not shown in the exemplary embodiment. Both the changeover switch 5 and the parallel / serial switching of the resistors 13 'to 13 "via a control input 12 of the comparison arrangement 6 and also the reference source 4 are controlled by a digital part T of the digitizing arrangement 7. For the conversion calculator 8 following the digitizer arrangement 7 is pointed to the suggestion of a correction memory 8 'on the usefulness of the application for known circuit and computational corrective measures, which is also the parallel / series interchange of the resistors 13', 13 "underlying the comparison arrangement 6 for the correction steps, with associated correction switching be provided in front of the input terminal 1, for example, in or in front of a preceding standardizing analogue to voltage converter. With a number η of resistors 13 '; On the other hand, with the reverse assignment of the parallel arrangement 6.2 to the charging phase and the series arrangement 6.1 to the discharge phase, there is an n ^2- fold sensitivity, ie, an increase of n ² times the input voltage range 1 / n ² reduced input voltage range Therefore, with η resistors, a scale factor (input voltage range and sensitivity) which can be reversed up to the ratio n ^{4 can be used} between the two extremes, whereby also the variation of the used number η of resistors on the one hand and / or with an operating mode as Because of the use of the same η resistors 13 'to 13 "both in the series arrangement 6.1 and in the parallel arrangement 6.2 during associated charging and discharging results in comparison with conventional Widerstan D tolerances a greatly reduced error this scale and input voltage change. Relative resistance tolerances of AR / R only cause an amount-scale error of no more than '/ 2 (AR / R) ^2, for example, only <5 x 10 ^-7 for | AR / R | s 10 ~ ³ , so that precision resistances are unnecessary. Even with η = 2, this results in a usable α low-error scale and input voltage variation of ri * = 16, ie between four times and one quarter of the input voltage range of the conventional two-sided AD conversion with its strict connection to the reference voltage Un.

Claims

1. Circuit arrangement in a two-flank analog / digital (AD) converter with a reference source, an integrating digitizer, an input-side comparison switch, preferably an output-side conversion computer, an input terminal, a reference terminal, an output terminal and zt itlich characterized by a charging phase and a discharge phase with a charge balance on average over time, characterized in that a comparison arrangement (6) is inserted between an output-side terminal of the comparison switch (5) and an integrator input (14) of the digitizing arrangement (7) and a series arrangement (6.1) and during switchover during the charging phase the discharge phase is a parallel arrangement (6.2) of η resistors (13 ', 13 ") of the same nominal value and that the comparison switch (5) on the input side during the charging phase with the input terminal (1) and during the discharge phase with the Referenzque (4) is connected.

2. A circuit arrangement according to claim 1, characterized in that within the comparison arrangement (6) during the charging phase, the parallel arrangement (6.2) and during the discharge phase, the series arrangement (6.1) of the η resistors (13 ', 13 ") is formed.

3. Circuit arrangement according to claims 1 and 2, characterized in that within the comparison arrangement (6) the number η of the resistors (13 ', 13 ") and / or the assignment of the series arrangement (6.1) and the parallel arrangement (6.2) these resistors (13 ', 13 ") can be reversed to the charging and discharging phase.

4. The circuit arrangement according to claims 1 to 3, characterized in that within the comparison arrangement (6) the η or a portion of the η resistors (13 ', 13 ") in between the charging phase and the discharge phase constant arrangement either only as a series arrangement (6.1 ) or only as a parallel arrangement (6.2) or in combined series and parallel arrangement are connected.

5. Circuit arrangement according to claims 1 to 4, characterized in that in front of the input terminal (1), preferably in front of or in a leading normalizing converter, and within the conversion computer (8) known correction corrections and conversions, at least one offset size, in terms of circuit formed and implemented programmatically.

6. Circuit arrangement according to claim 5, characterized in that between at least one correction phase and the conversion phase within the comparison arrangement (6), the number η of the resistors (13 ', 13 ") and / or the assignment of the series arrangement (6.1) and the parallel arrangement (6.2) is reversed to the respective charging and discharging phase.