DD288042A5

DD288042A5 - COMPARISON ARRANGEMENT IN AN AD-TRANSFER

Info

Publication number: DD288042A5
Application number: DD33272389A
Authority: DD
Inventors: Wilfried Fiegenbaum
Original assignee: Veb Mikroelektronik "Karl Marx" Erfurt,De
Priority date: 1989-09-18
Filing date: 1989-09-18
Publication date: 1991-03-14

Abstract

Die Erfindung betrifft den fehlerverringerten Vergleich von Eingangs- und Referenzspannung mit reduziertem widerstandsbedingtem Vergleichsfehler. Erfindungsgemaesz sind Vergleichseingaengen (8; 8) einer Digitalisiereinrichtung (8) mit periodischer Rueckladung (fH) eingangsseitig (1) eine Serienanordnung * und referenzseitig (6) eine Parallelanordnung * mit jeweils n seriell (13; 13) und parallel (14; 14) verbundenen Widerstaenden gleichen Nennwertes vorangestellt. Die AD-Umsetzung erfolgt in zwei Zyklen, zwischen denen die seriellen (13; 13) und die parallelen (14; 14) Widerstaende ueber Umschaltmittel ihre Plaetze tauschen, mit Ausgabe (Da) des Mittelwertes beider Zyklusergebnisse nach dem Umsetzungsrechner * Variation der Anzahl n und/oder Vertauschen der Serien- und Parallelanordnung * 7.2) ermoeglichen zusaetzlich eine umsteuerbare Vervielfachung des Eingangsspannungsbereiches bzw. ein Steilheitsverhaeltnis von V(nmax)4; auch dafuer bleibt der widerstandsbedingte Restfehler unter * Praezisionswiderstaende eruebrigen sich; die hohe Umsetzungsrate ist unabhaengig von n moeglich. Die Erfindung ist in der Mesz- und Testtechnik anwendbar und fuer eine Ausfuehrung als integrierter Schaltkreis geeignet. Fig. 1{AD-Umsetzer; Vergleichsanordnung; Referenzquelle; Digitalisieranordnung; Umsetzungsrechner; Serienanordnung; Parallelanordnung; Zweizyklusverfahren; Mittelwert; Eingangsspannungsbereich; Umsetzungsrate; Widerstandsfehler; Vergleichsfehler}The invention relates to the error-reduced comparison of input and reference voltage with reduced resistance-based comparison error. According to the invention, comparison inputs (8; 8) of a digitizing device (8) with periodic reverse charge (fH) are (1) a series arrangement * and reference (6) a parallel arrangement * each with n serial (13; 13) and parallel (14; 14) prefixed connected resistors of the same nominal value. The AD conversion takes place in two cycles, between which the serial (13, 13) and the parallel (14, 14) resistors exchange their places via switching means, with output (Da) of the mean value of both cycle results after the conversion calculator * Variation of the number n and / or interchanging the series and parallel arrangement * 7.2) additionally allow a reversible multiplication of the input voltage range or a slope ratio of V (nmax) 4; also for this the resistance-related residual error remains under * Precision resistances are not required; the high conversion rate is independent of n possible. The invention is applicable in the Mesz- and test technology and suitable for an embodiment as an integrated circuit. Fig. 1 {AD converter; Comparison arrangement; Reference source; Digitalisieranordnung; Implementation computer; Series arrangement; Parallel arrangement; Two cycle process; Average; Input voltage range; Conversion rate; Resistance error; Comparison error}

Description

Field of application of the invention

Die Erfindung betrifft eine Anordnung ium fehlerverringerten Vergleich von Eingangs- und Referenzspannung In einem hochauflösenden Integrierenden AD-UmseUer mit aufgeprägter Rückladung. Die Anordnung Ist vor allem In Geräten und Baugruppen der elektronischen Meß- und Testtechnik anwendbar, und sie ist für eine Ausführung als integrierter Schaltkreis geeignet.The invention relates to an arrangement ium error-reduced comparison of input and reference voltage in a high-resolution Integrating AD UmseUer with impressed recharge. The arrangement is particularly applicable in devices and assemblies of the electronic measuring and test technology, and it is suitable for an embodiment as an integrated circuit.

Characteristic of the known state of the art

Der gemäß DE-AS 2430652 (H03 K13/20) bekannte integrierende AD-Umsetzer mit aufgeprägter Rückladung erreicht bei hoher Auflösung eine sehr geringe Linearitätsabweichung der Umsetzungskennlinie. Mittels periodischer Pulsdauer- und Polaritätssteuerung der mit der Eingangsspannung zu vergleichenden Referenzspannung 3tellt sich an einem dynamischen Integrator Gleichgewicht im zeitlichen Mittel ein. Differenzzeitintervallmessung ergibt den zur Eingangsspannung und zur Meßzeit proportionalen Digitalwert. In die Genauigkeit des Umsetzungsergebnisse:! geht neben der Referenzquelle vor allem . das Verhältnis zweier in den Vergleich einbezogener Integratorwiderstände für die Eingangsspannung und die Referenzspannung unmittelbar ein. Unter langzeitigen und temperaturabhängigen Einsatzbedingungen sind mit einer aufwendigen Paarung„dieser Widerstände erreichbare Genauigkeitsverbesserungen begrenzt, auch mit einer Offsetkorrektur gemäß DE-OS 2826314 (H 03 K13/20). Es wurde bereits vorgeschlagen, die Fehlerauswirkungen zweier gleichgroßer Integratorwiderstände durch ein Vertauschen und eine Umsetzung in zwei Schritten mit Mittelwertbildung weitgehend zu beseitigen. Ähnliches gilt auch für das bereits vorgeschlagene vollständige Vertauschen der jeweils n-m und m von η gleichen parallelen Integratorwiderständen, wodurch der Eingangsspannungsbereich nicht unmittelbar an den Betrag der Referenzspannung gebunden ist. Nachteilig ist dafür jedoch noch die relativ große Anzahl erforderlicher Vertauschungen, wodurch die maximale Umsetzungshäufigkeit beträchtlich reduziert und damit der Gebrauchswert des AD-Umsetzers verringert wird.The integrating AD converter with impressed back charge known from DE-AS 2430652 (H03 K13 / 20) achieves a very low linearity deviation of the conversion characteristic at high resolution. By means of periodic pulse duration and polarity control of the reference voltage to be compared with the input voltage, equilibration takes place on a dynamic integrator on an average over time. Differential time interval measurement gives the digital value proportional to the input voltage and the measuring time. In the accuracy of the implementation results :! goes next to the reference source above all. the ratio of two included in the comparison integrator resistance for the input voltage and the reference voltage immediately. Under long-term and temperature-dependent conditions of use achievable accuracy improvements are limited with an elaborate pairing "of these resistors, even with an offset correction according to DE-OS 2826314 (H 03 K13 / 20). It has already been proposed to largely eliminate the fault effects of two equal integrator resistances by interchanging and implementing two-step averaging. The same applies to the already proposed complete interchange of the respective n-m and m of η equal parallel integrator resistors, whereby the input voltage range is not directly tied to the magnitude of the reference voltage. However, the disadvantage is still the relatively large number of required permutations, whereby the maximum conversion frequency is considerably reduced and thus the utility value of the AD converter is reduced.

Ziol of the invention It is the object of the invention to increase the utility value of the AD converter. Explanation of the essence of the invention

Aufgabe der Erfindung ist es, eine Vergleichsanordnung in einem Analog/Digital(AD)-Umsetzer mit reduziertem widerstandsbedingtem Fehlerzu schaffen, die in einem großen Bereich der Eingangsspannung eine hoho Umsetzungshäufigkeit ermöglicht.The object of the invention is to provide a comparison arrangement in an analog-to-digital (AD) converter with a reduced resistance-induced error, which enables a high frequency of implementation in a large range of the input voltage.

Erfindungsgemäß wird die Aufgabe mittels einer Vergleichsanordnung in einem AD-Umsetzer mit einer steuerbaren Referenzquelle, einer zwei Vergleichseingänge und aufgeprägte Rückladung aufweisenden integrierenden Digitalisieranordnung, einem Umsetzungsrechner, einem Eingangsanschluß und einem Ausgangsanschluß dadurch gelöst, daii zwischen dem Eingangsanschluß und dem ersten Vergleichseingang eine Serienanordnung und zwischen einem Referenzausgang der Referenzquelle und dem zweiten Vergleichseingang eine Parallelanordnung von jeweils η Widerständen gleichen Nennwertes innerhalb einer Vergleichsanordnung realisiert ist. Eine vollständige AD-Umsetzung umfaßt zwei gleichwertige Zyklen und die Ausgabe eines dem Mittelwert beider Zyklusergebnisse proportionalen Ausgangsdigitalwertes am Ausgang des Umsetzungsrechners. Mittels vollständigen Austauschen sind η Serienwiderstände und η Parallelwiderstände im ersten Zyklus als Bestandteile der Parallel- und Serienanordnung angeordnet.According to the invention the object is achieved by means of a comparison arrangement in an AD converter with a controllable reference source, a two comparison inputs and impressed recharge having integrating digitizer, a conversion computer, an input terminal and an output terminal solved daii between the input terminal and the first comparison input a series arrangement and between a reference output of the reference source and the second comparison input a parallel arrangement of each η resistors same nominal value is realized within a comparison arrangement. Full AD conversion involves two equivalent cycles and the output of an output digital value proportional to the average of both cycle results at the output of the conversion calculator. By means of complete replacement, η series resistors and η shunt resistors in the first cycle are arranged as components of the parallel and series arrangement.

Am Eingangsanschluß der Schaltungsanordnung liegt eine analog-digital umzusetzende Eingangsspannung an und erzeugt über die Serienschaltung der η Widerstände am ersten Vergleichseingang der Digitalisieranordnung einen Eingangsstrom, der im zeltlichen Mittel (integrierende AD-Umsetzung) von einem Referenzstrom am zweiten Vergleichseingang zu kompensieren ist. Der Referenzstrom entsteht aus einer zeitlich und polaritätsabhängig gesteuerten Referenzspannung und fließt über die Parallelschaltung von ebenfalls η Widerständen innerhalb der Parallelanordnung. Die Vergleichseingänge sind Eingänge eines Integrators und befinden sich auf virtuellem Bezugspotential. Das Gleichgewicht im zeltlichen Mittel wird über eine periodisch aus einem Hilfsgeiisrator erzwungene Integratorrückladung über die Steuerung des zeitlichen Mittelwertes der Referenzspannung erreicht (dynamische Integration). Ein- oder mehrfache Differenzzeitintervallmessung innerhalb einer vorgesehenen Umsetzungszeit liefert das AD-Umsetzungsergebnis für einen der beiden gleichartigen Zyklen. Im jeweils anderen Zyklus werden die bisherigen Serienwiderstände zu Parallelwiderständen und die bisherigen Parallelwiderstände zu Serienwiderständen der sonst ihre Einordnung beibehaltenden Serien- bzw. Parallelanordnung. Mit einer maximalen relativen Widerstandsabweichung von AR/R und ungünstigster Widerstandskombination ergibt sich infolge der Mittelwertbildung über beide Zyklusergebnisse nur ein maximaler widerstandsbedingter Fehler des Vergleiches zwischenAt the input terminal of the circuit arrangement is an analog-digital to be converted input voltage and generated via the series connection of the η resistors at the first comparison input of the digitizer an input current to be compensated in the cental means (integrating AD conversion) of a reference current at the second comparison input. The reference current is generated from a time-dependent and polarity-dependent controlled reference voltage and flows through the parallel connection of also η resistors within the parallel arrangement. The comparison inputs are inputs of an integrator and are at virtual reference potential. The equilibrium in the average is achieved by means of an integrator recharge periodically forced from an auxiliary geiator via the control of the time average of the reference voltage (dynamic integration). One or more differential time interval measurements within a designated conversion time provides the AD conversion result for one of the two similar cycles. In the other cycle, the previous series resistors to parallel resistors and the previous shunt resistors to series resistances of the otherwise retaining their classification series or parallel arrangement. With a maximum relative resistance deviation of AR / R and the most unfavorable resistance combination, only a maximum resistance-related error of the comparison results between the two cycle results due to the averaging

der Eingangsspannung und der Referenzspannung von Vj / ]². Mit insgesamt 2 η Widerständen gleichen Nennwertes stelltthe input voltage and the reference voltage of Vj /] ² . With a total of 2 η resistors of the same nominal value

sich gegenüber dem direkten Vergleich (n = 1) ein um den Faktor n² höheres Vergleichsverhältnis, d. h. ein n²-facher Eingangsspannungsbereich, ein.Compared with the direct comparison (n = 1), a comparison ratio higher by a factor of n ² , ie, an n ^2- fold input voltage range.

Es kann vorteilhaft sein und ist von gleicher verringerter Fehlerauswirkung, daß innerhalb der Vergleichsanordnung die Serienanordnung und die Parallelanordnung vertauscht angeordnet sind, was gegenüber η = 1 zu einer um den Faktor n² erhöhten Empfindlichkeit der AD-Umsetzung führt (Vm des Aussteuerbereiches).It may be advantageous and is of the same reduced error effect that within the comparison arrangement, the series arrangement and the parallel arrangement are arranged reversed, which compared to η = 1 to a factor of n ² increased sensitivity of AD conversion leads (Vm of the modulation range).

It is for the purpose of sensitivity change by a defined factor (steepness reversal) advantageous that the respective Number η of the resistors within the series and parallel arrangement can be reversed Is and / or that the series arrangement and

die Parallelanordnung innerhalb der Vergleichsanordnung vertauschbar realisiert sind, wodurch eich ein umsteuerbarer und zusätzlich erweiterter variierbarer Eingangsspannungsbereich ergibt, beispielsweise schon zwischen 4 (n = 2), 1 (n = 1) und Ά (η = 2, vertauscht) mit n_m„ = 2. Das jeweilige Steilheitsverhältnis weist ebenfalls einen reduzierten widerstandsbedingten Fehler auf.the parallel arrangement within the comparison arrangement are realized interchangeable, whereby eich results in a reversible and additionally extended variable input voltage range, for example, already between 4 (n = 2), 1 (n = 1) and Ά (η = 2, interchanged) with n _m " = 2. The respective slope ratio also has a reduced resistance-related error.

It is expedient in the interest of a higher AD conversion rate that - using a in a correction step

anstelle des Eingangsanschlusses zuschaltbaren Hilfsspannungsquelle - aus einem Ergebnis der vollständigen AD-Umsetzung mit Zwelzyklusvertauschung und Mittelwertbildung einerseits und dem einer Einzyklus-AD-Umsetzung mit einer gleichbleibenden Vergleichsanordnung andererseits im Umsetzungsrechner ein Korrekturfaktor abgeleitet ist, der anschließend zur rechnerischen oder gesteuerten Korrektur des mit der gleichbleibenden Vergleichsanordnung entstehenden AD-instead of the input terminal switchable auxiliary voltage source - from a result of complete AD conversion with Zwelzyklusvertauschung and averaging on the one hand and a one-cycle AD conversion with a constant comparison arrangement on the other hand, a correction factor is derived in the conversion calculator, which then to the computational or controlled correction of the constant Comparative arrangement resulting AD

Implementation results is taken into account. Then it is appropriate that as a constant comparison arrangement one of the given in both cycles arrangements

der Serien- und Parallelwiderstände innerhalb der Serien- und Parallelanordnung realisiert ist und ihr Fehler rechnerischthe series and parallel resistors within the series and parallel arrangement is realized and their error mathematically

Takes into account. It is advantageous that in front of the input terminal, preferably in front of or in a preceding normalizing transducer, and

innerhalb des Umsetzungsrechners für sich bekannte Korrekturumschaltungen und -Umrechnungen, mindestens einewithin the conversion computer known per se correction switches and conversions, at least one

Regarding offset size, formed in circuit and implemented by the program and that each correction step a

vollständige AD-Umsetzung in zwei Zyklen einschließlich Mittelwertbildung umfaßt. Damit werden die Eigenschaften betriebsarten- und bereichsabhängiger normierender Wandlung für verschiedene analoge Eingangsgrößen ebenfalls in diecomplete AD conversion in two cycles including averaging. Thus, the properties of mode-specific and area-dependent normalizing conversion for various analog input variables also in the

Correction included. It is also advantageous to have several partial cycles within the first and / or second cycle of the AD conversion. It may be expedient to use a conversion calculator over 2 ρ cycles (p a 1, whole) of the AD conversion To use output digital value, preferably with temporally related or alternating ρ first and

ρ zweiten Zyklen der AD-Umsetzung, beispielsweise angepaßt an Forderungen nach geringster Zyklusumschalthäufigkeit oder höchster (Teil-)Umsetzungsrate für eine möglichst fjenaue Bewertung der Eingangsspannung.ρ second cycles of AD conversion, for example adapted to demands for lowest cycle switching frequency or highest (partial) conversion rate for a fjenaue evaluation of the input voltage as possible.

It is advantageous that on the part of the conversion computer, the output of the medium-equivalent with respect to both cycle results

oder -proportionalen Ausgangsdigitalwertes mit einer Häufigkeit erfolgt, die gleich der Summe aus den Häufigkelten beideror -proportional output digital value occurs at a frequency equal to the sum of the frequencies of both

Cycles of AD conversion is, with each cycle result being first together with the previous one and then together

mit dem nachfolgenden anderen Zyklusergebnis in zwei aufeinanderfolgenden Ausgangsdigitalwerten berücksichtigt ist. Diese gleitende Mittelwertbildung sichert auch ohne Korrekturerfordernisse die doppelte (Gesamt-)Umsetzungsrate der Zweizyklus-is taken into account with the subsequent other cycle result in two consecutive output digital values. Even without correction requirements, this moving averaging ensures double the (overall) conversion rate of the two-cycle

AD conversion with constant interference suppression (same total integration time). For the calculation of the output digital value over a total of 2 p cycles is a moving averaging over each ρ

abwechselnd aufeinanderfolgende erste und zweite Zyklen der AD-Umsetzung mit nach jedem Zyklus erneuertemalternately consecutive first and second cycles of AD conversion with renewed after each cycle

Output digital value appropriate. This also achieves a higher interference suppression. For simultaneous use of the reference source outside the actual AD converter, especially for their

fehlerkompensierdnde gleichzeitige Nutzung im Rahmen der vorausgehenden normierenden Wandlung, beispielsweise inerror-compensating simultaneous use in the context of the preceding normative conversion, for example in

It is advantageous that a sample and hold circuit-preferably without internal

widerstandsabhängige Bewortung - eingangsseitig mit einem Referenzausgang der Referenzquelle und bezugsseitig mit dem internen Bez.igspotential verbunden und steuerungsseitig synchron mit dem Rhythmus einer Hilfsfrequenz zur periodischenResistance-dependent Bewortung - on the input side with a reference output of the reference source and the reference side connected to the internal Bez.igspotential and control side synchronous with the rhythm of an auxiliary frequency to the periodic

Recharge of an integrator is activated within the digitizer. The advantage of the inventive solution for a comparison arrangement in an AD converter is, above all, that

sie bei reduziertem widerstand ^bedingtem Fehler in einem weiten und veränderbaren Bereich der Eingangsspannung eine hoheIn the case of reduced resistance, it causes a high error in a wide and changeable range of the input voltage

Enables conversion frequency and that also for the factor of steepness reversal a reduced

widerstandsbedin'/iter Fehlereinfluß gewährleistet ist. Präzisionswiderstände erübrigen sich.Resistant condition '/ iter error influence is guaranteed. Precision resistances are unnecessary.

embodiment

Die Erfindung soll nachstehend anhand eines Ausführungsbeispiels näher erläutert werden. In der zugehörigen Zeichnung zeigenThe invention will be explained below with reference to an embodiment. In the accompanying drawing show

Fig. 1: ein Blockschaltbild der erfindungsgemäßen Lösung und Fig. 2: eine Detaillösung zur Vergleichsanordnung.Fig. 1: a block diagram of the solution according to the invention and Fig. 2: a detailed solution to the comparison arrangement.

Die Vergleichsanordnung in einem Analog/Digital(AD)-Umsetzer nach Fig. 1 ist Bestandteil einer Schaltungsanordnung mit einem Eingangsanschluß 1, einem mit einem internen Bezugspotential 3 verbundenen Bezugsanschluß 2 und einem Ausgangsanschluß 4. Die Schaltungsanordnung enthält eine Referenzquelle 6, eine Vergleichsanordnung 7 mit einer eingangsseitigen Serienanordnung 7.1 und einer referenzseitigen Parallelanordnung 7.2, eine Digitalisieranordnung 8, einen ausgangsseitigen Umsetzungsrechner 9, einen Taktgenerator 10, einen Hilfsgenerator 11 und eine Steuerschaltung 12, gegebenenfalls zusätzlich einen vorangestellten normierenden Wandler 5. Letzterer wandelt - gesteuert vom Umsetzungsrechner 9 - betriebsarten- und bereichsabhängig eine analoge Eingangsgröße A,, die zwischen einen äußeren Eingang 5' und einem äußeren Bezugseingang 5" anliegt, in eine für die nachfolgende AD-Umsetzung maßgebliche und zwischen dem Eingangsanschiuß 1 und dem Bezugsanschluß 2 anliegende Eingangsspannung U, um. Die Referenzquelle 6 ist über einen Steuereingang 6" hinsichtlich einer Referenzspannung U_n, die zwischen einem Referenzausgang 6' und dem mit dem internen Bezugspotential 3 verbundenen Referenzbezugsanschluß angeordnet ist, potentialmäßig steuerbar. Zwischen dem Eingangsanschluß 1 und einem ersten Vergleichseingang 8' der Digitalisieranordnung 8 Ist die Serienanordnung 7.1 und zwischen dem Referenzausgang 6' der Refe:cnzquelle 6 und einem zweiten Vergleichseingang 8" ist die Parallelanordnung 7.2 eingefügt.The comparison arrangement in an analog / digital (AD) converter according to FIG. 1 is part of a circuit arrangement having an input terminal 1, a reference terminal 2 connected to an internal reference potential 3 and an output terminal 4. The circuit arrangement comprises a reference source 6, a comparison arrangement 7 an input-side series arrangement 7.1 and a reference-side parallel arrangement 7.2, a digitizer 8, an output conversion computer 9, a clock generator 10, an auxiliary generator 11 and a control circuit 12, optionally additionally preceded normalizing converter 5. The latter converts - controlled by the conversion computer 9 - mode and region-dependent an analog input A ', which is applied between an outer input 5' and an outer reference input 5 ", in a relevant for the subsequent AD conversion and applied between the Eingangsanschiiuß 1 and the reference terminal 2 Eing voltage U, um. The reference source 6 is potentially controllable via a control input 6 "with respect to a reference voltage U _n , which is arranged between a reference output 6 'and the reference reference terminal connected to the internal reference potential 3. Between the input terminal 1 and a first comparison input 8' of the digitizing arrangement 8 Ist the series arrangement 7.1 and between the reference output 6 'of the reference source 6 and a second comparison input 8 ", the parallel arrangement 7.2 is inserted.

Innerhalb dor Serienanordnung 7.1 sind η Widerstände, vom ersten 13' bis zum letzten '.3" Serienwiderstand, in Reihe und innerhalb der Parallelanordnung 7.2 η Widerstände, vom ersten 14' bis zum letzten 14" F arallelwiderstand, parallel angeordnet. Alle diese 2 η Widerstände 13' bis 13" und 14' bis 14" weisen den gleichen Nennwert Ihres Widerstandes auf. In Fig, 1 nicht dargestellte Umschaltmittel (FET-Schalter oder Relais) innerhalb der Vergleichsanordnung 7 ermöglichen einerseits die beschriebenen Serien- und Parallelschaltungen für einen ersten Zyklus der AD-UmseUung und andererseits eine Vertauschung aller η Serienwiderstände 13' bis 13" mit den Parallelwiderständen 14' bis 14" für einen zweiten Zyklus, mit der Umsteuerfrequenz fu von der Steuerschaltung 12 über einen Umsteuereingang T oder direkt vom Umsetzungsrechner 9 (gestrichelt dargestellt) gesteuert.Within the series arrangement 7.1, η resistors are arranged in parallel, from the first 13 'to the last' .3 "series resistor, in series and within the parallel arrangement 7.2 η resistors, from the first 14 'to the last 14" parallel resistor. All of these 2 η resistors 13 'to 13 "and 14' to 14" have the same rating of their resistance. In Fig. 1 switching means (FET switch or relay), not shown within the comparison arrangement 7 allow on the one hand the described series and parallel circuits for a first cycle of AD UmseUung and on the other hand a permutation of all η series resistors 13 'to 13 "with the parallel resistors fourteenth 'to 14' for a second cycle, with the Umsteuerfrequenz fu controlled by the control circuit 12 via a Umsteuereingang T or directly from the conversion computer 9 (shown in phantom).

Beide Vergleichseingänge 8'; 8" der Digitalisleranordnung 8 liegen an dem invertierenden Eingang des eingangsseitigen Integrators, der weiterhin einen nichtinvertierenden auf das Interne Bezugspotential 3 bezogenen Eingang, einen Operationsverstärker 15 und einen rückkoppelnden Kondensator 16 enthält. Die verfahrenstypische periodische Rückladung des Integrators (dynamische Integration), gesteuert von dem Hilfsgenerator 11 im Rhythmus einer Hilfsfrequenz fm ist in Fig. 1 nicht näher dargestellt. Davon ausgelöste periodische Umsteuerung der Polarität der Referenzspannung U_R mit Tastverhältnissen, die von der Eingangsspannung U. abhängen, ergeben ein Gleichgewicht im zeitlichen Mittel, gebildet über eine Umsetzungszeit Tu- Innerhalb dieser Zeit wird mittels Differenzzeitintervallmessung innerhalb einer Digitalschaltung 8.1 . mittels einer Taktfrequenz f„, ein Umsetzungsdigitalwert D' ermittelt und dem Umsetzungsrechner 9 zugeführt. Der gesamte zeitliche Ablauf der AD-Umsetzung, gegebenenfalls auch der des Umsetzungsrechners 9, wird vom Taktgenerator 10 gesteuert.Both comparison inputs 8 '; 8 "of the digitaliser arrangement 8 are located at the inverting input of the input-side integrator, which further contains a noninverting input related to the internal reference potential 3, an operational amplifier 15 and a feedback capacitor 16. The process-typical periodic return charge of the integrator (dynamic integration) controlled by the Auxiliary generator 11 in the rhythm of an auxiliary frequency fm is not shown in more detail in Fig. 1. Periodic reversal of the polarity of the reference voltage U _R with duty ratios which depend on the input voltage U.sub.i results in an equilibrium in the time average formed over a conversion time T.sub.U. Within this time, by means of a differential frequency measurement within a digital circuit 8.1, a conversion digital value D 'is determined by means of a clock frequency f "and supplied to the conversion computer 9. The entire time sequence of the AD conversion, if appropriate also the the conversion calculator 9 is controlled by the clock generator 10.

Für den Umsetzungsrechner 9 sind in Fig. 1 ein erster, mit dem normierenden Wandler 5 und der Steuerschaltung 12 (oder gegebenenfalls direkt mit der Vergleichsanordnung 7) verbundener erster Steuerausgang 9' und in die allgemeinen Steueraufgaben symbolisierender zweiter Steuerausgang 9" sowie ein Speicherplatzbereich 9.1 für die zyklusabhängigen AD-Umsetzungsergebnisse angedeutet, ferner die ausgangsseitige Verbindung mit dem Ausgangsanschluß 4 für einen zur Eingangsspannung U, proportionalen Ausgangsdigitalwert D₁. Letzterer entsteht aus dem Mittelwert der in den beiden gleichberechtigten AD-Umsetzungszyklen mit Vertauschung der Widerstände innerhalb der Vergleichsanordnung 7 erhaltenen Zyklusergebnisse.1, a first, with the normalizing transducer 5 and the control circuit 12 (or optionally directly with the comparison arrangement 7) connected first control output 9 'and in the general control tasks symbolizing second control output 9 "and a memory area 9.1 for The cycle-dependent AD conversion results are also indicated, and the output-side connection to the output terminal 4 is an output digital value D ₁ proportional to the input voltage U. The latter results from the mean value of the cycle results obtained in the two equal AD conversion cycles with permutation of the resistors within the comparison arrangement 7.

Andererseits kann der Mittelwert aber auch zur Korrektur des Fohlers einer unveränderten Vergleichsanordnung 7 ohne Widerstandstausch, unter Inanspruchnahme einer zuschaltbaren Hilfseingangsgröße anstelle von U₁₁ (in Fig. 1 nicht dargestellt) herangezogen werden, wobei die Korrektur nachträglich digital, im Umsetzungsrechner 9 oder steuernd, die unveränderte Vergleichsanordnung 7 betreffend, erfolgen kann. Diese Art gelegentlicher Korrektur ermöglicht anschließend die doppelte AD-Umsetzungsrate, auch mit Relaisumschaltmitteln innerhalb der Vergleichsanordnung 7.On the other hand, the mean value can also be used for correcting the filing of an unchanged comparison arrangement 7 without resistance exchange, using a switchable auxiliary input variable instead of U ₁₁ (not shown in FIG. 1), wherein the correction is subsequently digital, in the conversion calculator 9 or controlling the concerning unchanged comparison arrangement 7, can take place. This type of occasional correction then allows twice the AD conversion rate, even with relay switching means within the comparator 7.

Der Mittelwert beider Zyklusergebnisse weist mit einer maximalen realtiven Widerstandsabweichung von AR/R aller 2 η Widerstände 13' bis 13" und 14' bis 14" innerhalb der Vergleichsanordnung 7 auch bei ungünstiger Verteilung keinen größeren widerstandsbedingten Fehler des Vergleiches zwischen der Eingangsspannung U, und der Referenzspannung U_R alsThe average of both cycle results, with a maximum realtiven resistance deviation of AR / R of all 2 η resistors 13 'to 13 "and 14' to 14" within the comparison arrangement 7, even with unfavorable distribution no major resistance-related error of the comparison between the input voltage U, and Reference voltage U _R as

'/2· j j² auf, beispielsweise höchstens 5· 10~⁷ für | AR/R | S 10~³, so daß sich Präzisionswiderstände erübrigen. Gegenüber'/ 2 · jj ² , for example at most 5 · 10 ~ ⁷ for | AR / R | S 10 ~ ³ , so that precision resistors are unnecessary. Across from

η = 1 ergibt sich bei reduzierter AD-Umsetzungssteilheit eine Vergrößerung des Eingangsspannungsbereiches um den Faktorη = 1 results in an increase of the input voltage range by a factor with reduced AD conversion steepness

On the other hand arises with interchanging the series arrangement 7.1 and the parallel arrangement 7.2 inside the outside

gleichbleibend angeschlossenen Vergleichsanordnung 7 eine um den Faktor n² erhöhte Empfindlichkeit und Steilheit derConsistently connected comparison arrangement 7 increased by the factor n ² sensitivity and transconductance of

AD conversion (Vm of the modulation range for η = 1). With controllable variation of the parallel / series arrangement on the one hand and

der Anzahl 2n der Widerstände andererseits, jeweils innerhalb der Vergleichsanordnung 7, entsteht so eine zusätzlich nutzbarerethe number 2n of the resistors on the other hand, each within the comparison arrangement 7, so creates an additionally usable

Multiplication of the input voltage range and thus a slope ratio of V = (n _mix ) ⁴ , for example already for

fW = 2 mit Faktoren von n² = 4 (n = 2), n² = 1(n = 1) und Vm = ¹A (n = 2, vertauscht) sowie V = 16. Für die Faktoren n² bzw.fW = 2 with factors of n ² = 4 (n = 2), n ² = 1 (n = 1) and Vm = ¹ A (n = 2, interchanged) and V = 16. For the factors n ² and

Vm, and thus also for the multiplication of the input voltage range or the slope ratio V, arises thereby

ebenfalls nur ein maximaler widerstandsbedingter Fehler von Vi · (AR/R)².also only a maximum resistance-related error of Vi · (AR / R) ² .

It is expedient, an offset correction step in known input-side switching with the input voltage zero

ergänzen, den Offsetdigitalwert ebenfalls in zwei gleichberechtigten Zyklen der AD-Umsetzung als Mittelwert zu ermitteln und anschließend von den Umsetzungsergebnissen rechnerisch zu subtrahieren.complement to determine the offset digital value also in two equal cycles of AD conversion as an average and then to subtract from the conversion results computationally.

2 shows details of the comparison arrangement 7 with η = 2 (4 resistors 13 ', 13 ", 14', 14") and the periodically by means of a Auxiliary voltage U _{H of} the frequency f _H via a coupling capacitor 18 and a resistor 17 forced return of the Integrator 15; 16 shown. In the other cycle of the AD conversion, the resistors 13 'and 14' and 13 "interchange.

und 14" ihre Plätze (Umschalter sind nicht dargestellt), wozu nur ein Vertauschungsschritt erforderlich ist, unabhängig von derand 14 "their places (switches are not shown), which only one interchange step is required, regardless of the

Number η of the resistors.

Claims

1. comparison arrangement in an analog / digital (AD) converter with a controllable reference source, a two comparison inputs and impressed recharge integrating digitizer, a conversion calculator, an input terminal and an output terminal, characterized in that between the input terminal (1) and the first Comparative input (8 ') a series arrangement (7.1) and between a reference output (6') of the reference source (6) and the second comparison input (8 ") a parallel arrangement (7.2) of each η resistors (13 ', 13" and 14'; 14 ") of the same nominal value are arranged within a comparison arrangement (7) and that for complete AD conversion in two equivalent cycles, the η series resistances (13 ', 13") oppose the η parallel resistors (14', 14 ") in the second cycle the first cycle are reversed.

2. Comparison arrangement according to claim 1, characterized in that within the comparison arrangement (7), the series arrangement (7.1) against the parallel arrangement (7.2) is arranged interchangeable.

3. Comparison arrangement according to claims 1 and 2, characterized in that the respective number η of the resistors (13 ', 13 "and 14', 14") within the series (7.1) and parallel arrangement (7.2) is reversible.

4. comparison arrangement according to claims 1 to 3, characterized in that-using a switchable in a Ktirrekturschritt instead of the input terminal (1) auxiliary voltage source - from a result of the complete AD conversion with two-cycle interpolation and averaging on the one hand and a one-cycle AD Implementation with a constant comparison arrangement on the other hand in the conversion computer (9), a correction factor is derived, which is then taken into account for computational or controlled correction of the resulting with the same comparison arrangement AD conversion result.

5. Comparison arrangement according to claim 4, characterized in that as a constant comparison arrangement one of the given in both cycles arrangements of the series (13 ', 13 ") and shunt resistors (14', 14") within the series (7.1) and parallel arrangement (7.2) is realized.

6. comparison arrangement according to claims 1 to 5, characterized in that in front of the input terminal (1), preferably before or in a leading normalizing transducer (5), and within the conversion computer (9) known per se correction switches and conversions, at least one Pertaining to offset size, formed and implemented programmatically, and that each correction step comprises a full AD conversion in two cycles including averaging.

7. comparison arrangement according to claims 1 to 6, characterized by a plurality of sub-cycles within the first and / or second cycle of AD conversion.

8. Comparison arrangement according to claims 1 to 7, characterized by a in the conversion calculator (9) over 2 ρ cycles (p> 1, all) of the AD conversion averaged output digital value (D _a ), preferably with time-related or alternating ρ first and ρ second cycles of AD conversion.

9. comparison arrangement according to claims 1 to 8, characterized in that on the part of the Urnsetzungsrechners (9) the output of the two cycle results with respect to the mean or -proportional output digital value (D _a ) takes place with a frequency equal to the sum of the frequencies of both cycles of the AD Implementation is, wherein each cycle result is first taken into account computationally together with the preceding and then together with the subsequent other cycle result in two successive output digital values (D _a ).

10. comparison arrangement according to claims 8 and 9, characterized by a moving averaging over each ρ alternately consecutive first and second cycles of AD conversion with renewed after each cycle output digital value (D _a ).

11. Comparison arrangement according to claims 1 to 10, characterized in that a sample and hold circuit-preferably without internal resistance-dependent evaluation on the input side with a ReTerenzausgang the reference source (6) and the reference side with the internal reference potential (3) and control side synchronously with the rhythm an auxiliary frequency (f _H ) is activated for periodic recharge.

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