DD288045A5

DD288045A5 - INPUT CIRCUIT ARRANGEMENT IN AN AD-TRANSMITTER

Info

Publication number: DD288045A5
Application number: DD33272689A
Authority: DD
Inventors: Wilfried Fiegenbaum
Original assignee: Veb Mikroelektronik "Karl Marx" Erfurt,De
Priority date: 1989-09-18
Filing date: 1989-09-18
Publication date: 1991-03-14

Abstract

Die Erfindung betrifft die Verringerung widerstandsbedingter Bewertungsfehler in AD-Umsetzern. Erfindungsgemaesz ist innerhalb einer passiven oder/und aktiven Eingangsschaltungsanordnung ein Spannungs- bzw. Stromteiler (16, 16) als Reihen- bzw. Parallelschaltung einer Serienanordnung (5, 5) und einer Parallelanordnung (6, 6) von jeweils n Widerstaenden (5.1 bis 5.n; 6.1 bis 6.n) gleichen Nennwertes mit zugeordneten Umschaltmitteln angeordnet. Eine vollstaendige AD-Umsetzung mittels nachfolgendem internem AD-Umsetzer (8, 8) und Umsetzungsrechner * umfaszt zwei gleichwertige Zyklen - mit einem Austausch der jeweils n Widerstaende der Parallelanordnung (6, 6) mit jenen der Serienanordnung (5, 5) - und einen zum Mittelwert beider Zyklusergebnisse proportionalen Ausgangsdigitalwert * Eine zulaessige Widerstandsabweichung DR/R bewirkt in der vollstaendigen AD-Umsetzung einen Umsetzungsfehler unter * so dasz sich Praezisionswiderstaende und ein Abgleich des Teilungsfaktors T3n21 eruebrigen. Die Erfindung ist in der Mesz- und Testtechnik anwendbar und ist fuer eine Ausfuehrung als integrierter Schaltkreis geeignet. Fig. 1 a, b{AD-Umsetzer; Eingangsschaltung; Spannungsteiler; Stromteiler; Umsetzungsrechner; Widerstandsfehler; Umsetzungsfehler; Serienanordnung; Parallelanordnung; Zweizyklusumsetzung; Mittelwert; Teilungsfaktor}The invention relates to the reduction of resistance-related evaluation errors in AD converters. According to the invention, within a passive and / or active input circuit arrangement, a voltage divider (16, 16) is connected in series or parallel with a series arrangement (5, 5) and a parallel arrangement (6, 6) of n resistors (5.1 to 5 .n; 6.1 to 6.n) of the same nominal value are arranged with assigned switching means. A complete AD conversion by means of the following internal AD converter (8, 8) and conversion computer * comprises two equivalent cycles - with an exchange of each n resistors of the parallel arrangement (6, 6) with those of the series arrangement (5, 5) - and one to the mean value of both cycle results proportional digital output value * A permissible resistance deviation DR / R causes a conversion error in the complete AD conversion under * so that precision resistances and an adjustment of the division factor T3n21 are eliminated. The invention is applicable in the Mesz- and test technology and is suitable for an embodiment as an integrated circuit. Fig. 1 a, b {AD converter; Input circuit; Voltage divider; Flow divider; Implementation computer; Resistance error; Implementation errors; Series arrangement; Parallel arrangement; Two cycle implementation; Average; Dividing factor}

Description

9. Schaltungsanordnung nach den Ansprüchen 1 bis 8, gekennzeichnet dadurch, daß vor dem Eingangsanschluß (1) der Eingangsschaltung und innerhalb des Umsetzungsrechners (8.1) für sich bekannte Korrekturumschaltungen und -Umrechnungen, mindestens eine Offsetgröße betreffend, gebildet und programmäßig implementiert sind und daß jeder damit gebildete Korrekturschritt eine vollständige AD-Umsetzung in zwei Zyklen umfaßt.9. Circuit arrangement according to claims 1 to 8, characterized in that in front of the input terminal (1) of the input circuit and within the conversion computer (8.1) known per se correction switches and conversions, at least one offset size, are formed and implemented by the program and that each thus formed correction step comprises a full AD conversion in two cycles.

10. Schaltungsanordnung nach den Ansprüchen 1 bis 9, gekennzeichnet dadurch, daß für eine Bewertung von Wechselspannungen oder Wechselströmen durch den Spannungsteiler (16) oder den Stromteiler (16') innerhalb der Eingangsschaltung letztere ausgangsseitig einen zugeordneten und vorzugsweise zuschaltbaren Wechselgrößen-ZGIeichgrößen-Konverter aufweist.10. Circuit arrangement according to claims 1 to 9, characterized in that for the evaluation of AC voltages or AC currents through the voltage divider (16) or the current divider (16 ') within the input circuit latter output side has an associated and preferably switchable Wechselgrößen ZGIeichgrößen converter ,

11. Schaltungsanordnung nach den Ansprüchen 1 bis 10, gekennzeichnet dadurch, daß die jeweils aktivierte Anzahl 2n der Widerstände (5.1 bis 5.n; 6.1 bis6.n) innerhalb des Spannungsteilers (16) oder des Stromteilers (16') über Schalter umsteuerbar ist.11. Circuit arrangement according to claims 1 to 10, characterized in that the respectively activated number 2n of the resistors (5.1 to 5.n; 6.1 bis6.n) within the voltage divider (16) or the current divider (16 ') is reversible via switches ,

12. Schaltungsanordnung nach den Ansprüchen 1 bis 11, gekennzeichnet dadurch, daß vor, nach oder anstelle der eigentlichen Eingangsschaltung, die mindestens aus einem Spannungs- oder Stromteiler (16 oder 16') und einem Differenzverstärker (19; 24) besteht, ein Spannungsteiler oder Stromteiler mit dem Teilungsverhältnis (n² + 1):1 -gegebenenfalls in der Gegenkopplung eines Verstärkers der Verstärkung n² + 1 - zuschaltbar angeordnet und dafür innerhalb des Umsetzungsrechners (8.1) ein Korrekturprogramm implementiert ist, vorzugsweise zur rechnerischen Ergebniskorrektur.12. Circuit arrangement according to claims 1 to 11, characterized in that before, after or instead of the actual input circuit, which consists of at least one voltage or current divider (16 or 16 ') and a differential amplifier (19; 24), a voltage divider or Current divider with the division ratio (n ² + 1): 1 - if necessary in the negative feedback of an amplifier of the gain n ² + 1 - arranged switchable and for this within the conversion computer (8.1) a correction program is implemented, preferably for arithmetic correction of results.

13. Schaltungsanordnung nach den Ansprüchen 1 bis 12, gekennzeichnet dadurch, daß innerhalb einer Eingangsschaltung eine Anzahl B gleichzeitig und unabhängig bewertender Teiler T_b (b = 1 bis B; Spannungs- oder/und Stromteiler), jeweils mit interner Serien- und Parallelanordnung von 2 · пь Widerständen und innerhalbjedesTeilersT_bgleichem Widerstandsnennwert R_b,angeordnet ist und daß ein vollständiger AD-Umsetzungszyklus 2^B verschiedene Zyklen mit darüber mittelwertproportionalem Ausgangsdigitalwert (D_a) und 2^B-1 verschiedene Kombinationen von Widerstandsvertauschungen zwischen den jeweils zugeordneten der ^BSerien- und Parallelanordnungen umfaßt.13. Circuit arrangement according to claims 1 to 12, characterized in that within an input circuit, a number B simultaneously and independently evaluating divider T _b (b = 1 to B; voltage and / or current divider), each with internal series and parallel arrangement of 2 × resistors and within each divider T _b same resistance rating R _b , and that a complete AD conversion cycle 2 ^B different cycles with over average proportional output digital value (D _a ) and 2 ^B -1 different combinations of resistance interchanges between the respectively assigned ^B series and parallel arrangements.

Hierzu 3 Seiten ZeichnungenFor this 3 pages drawings

Field of application of the invention

Die Erfindung betrifft eine bewertende, mit Spannungs- oder/und Stromteilung ausgestattete passive oder/und aktive Eingangsschaltungsanordnung in einem AD-Umsetzer mit sehr geringem Umsetzungsfehler. Sie ist vor allem in Geräten und Baugruppen der elektronischen Meß- und Testtechnik anwendbar und kann als integrierter Schaltkreis ausgeführt werden.The invention relates to an evaluative, voltage or / and current division equipped passive and / or active input circuitry in an AD converter with very low conversion error. It is mainly applicable in devices and assemblies of electronic measurement and test technology and can be designed as an integrated circuit.

Characteristic of the known state of the art

Hochauflösende Analog/Digital(AD)-Umsetzung mit geringem Umsetzungsfehler erfolgt üblicherweise im Nennaussteuerbereich eines eigentlichen (internen) AD-Umsetzers, vor allem mit im allgemeinen integrierender und damit störunterdrückender Bewertung der mittleren Gleichspannung oder des mittleren Gleichstromes (G. Sahner; Digitale Meßverfahren; VEB Verlag Technik, Berlin, 1987). Dem internen AD-Umsetzer ist eine betriebsarten- und bereichsabhängig bewertende Eingangsschaltung vorangestellt, die das Eingangssignal (Spannung, Strom) verstärkt oder/und teilt sowie gegebenenfalls ergänzt ist durch Aufgaben der normierenden Analoggrößenwandlung für andere analoge Eingangsgrößen. Eingangsspannungsteiler bis etwa 1000 V und Nanovoltverstärker in Präzisionsdigitalvoltmetern sind typische Ausführungen solcher Eingangsschaltungen. (B.Nicholson; Novel A/D converters, built-in facilities extend DMM accuracies and capabilities; EDN, April 5,1984, S. 85-91).High-resolution analog / digital (AD) conversion with a low conversion error usually takes place in the nominal output range of an actual (internal) AD converter, in particular with a generally integrating and hence interference-suppressing evaluation of the mean DC voltage or the average direct current (G. Sahner; VEB Verlag Technik, Berlin, 1987). The internal AD converter is preceded by a mode-dependent and area-dependent evaluating input circuit which amplifies and / or divides the input signal (voltage, current) and is optionally supplemented by normalizing analog variable conversion tasks for other analog input variables. Input voltage dividers up to about 1000 V and nV amplifiers in precision digital voltmeters are typical versions of such input circuits. (B.Nicholson, Novel A / D converters, built-in facilities extend DMM accuracies and capabilities; EDN, April 5,1984, pp. 85-91).

Der bezüglich des Eingangssignales innerhalb der Eingangsschaltung wirksame Bewertungsfehler hängt im wesentlichen von den diesbezüglichen Eigenschaften (Temperaturabhängigkeit, Langzeitkonstanz) der als Eingangs- oder/und Gegenkopplungsteiler von Differenzverstärkern eingesetzten Spannungs-oder Stromteiler ab (M. Seifart; Analoge Schaltungen; VEB Verlag Technik, Berlin, 1987). Dabei ist für eine AD-Umsetzung mit sehr geringem Umsetzungsfehler bezüglich des Differenzverstärkers mit einer geringen zeit- und temperaturabhängigen Drift sowie einer sehr hohen Leerlaufverstärkung ein beträchtlicher Aufwand erforderlich (J. Dostal; Operationsverstärker; VEB Verlag Technik, Berlin, 1986). Über die Spannungsund Stromteiler hängen die Eigenschaften der gesamten AD-Umsetzung dann nahezu vollständig von den verstärkungsbestimmenden Widerständen oder Widerstandsverhältnissen ab, vor allem hinsichtlich dertemperaturabhängigen und zeitlichen Stabilität (W. Fiegenbaum; Präzisions-AD- und Präzisions-DA-Umsetzung; radio - fernsehen - elektronik 30 [1981], H.7, S.416-421; H.8, S. 517-522). Für einen Temperaturbereich von 10K und über ein Jahr ist derzeit mit handelsüblichen Präzisionswiderständen der widerstandsbedingte Bewertungsfehler in einer solchen Eingangsschaltung auf etwa 1 · 10~⁵ begrenzt, mit Widerstandsteilern in monolithisch integrierten Schaltkreisen dagegen nur auf etwa 1 · 10~³.The evaluation error effective with respect to the input signal within the input circuit depends essentially on the relevant properties (temperature dependence, long-term stability) of the voltage or current dividers used as input and / or negative feedback divider of differential amplifiers (Seifart M. Analogue circuits, VEB Verlag Technik, Berlin , 1987). A considerable effort is required for an AD conversion with a very low conversion error with respect to the differential amplifier with a low time- and temperature-dependent drift and a very high open-loop gain (J. Dostal, Operational Amplifier, VEB Verlag Technik, Berlin, 1986). Via the voltage and current dividers, the properties of the entire AD conversion then depend almost completely on the gain-determining resistances or resistance ratios, especially with regard to temperature-dependent and temporal stability (W. Fiegenbaum; Precision AD and Precision DA Implementation; elektronik 30 [1981], H.7, p.416-421, H.8, pp. 517-522). For a temperature range of 10K and over a year is currently limited with commercially available precision resistors of the evaluation error in such an input circuit limited to about 1 · 10 ~ ⁵ , with resistance dividers in monolithic integrated circuits, however, only about 1 · 10 ^-3 .

Eine Thermostatisierung der genauigkeitsbestimmenden Spannungs- oder Stromteiler ist mit sehr hohem Aufwand verbunden und verringert nur den temperaturabhängigen Fehleranteil, wobei langzeitig sogar ein verstärkter Fehler durch Alterung zu verzeichnen ist.A thermostatting of the accuracy-determining voltage or current divider is associated with very high costs and only reduces the temperature-dependent error component, with long-term even an increased error due to aging is recorded.

Der Nachteil der bekannten spannungs- oder strombewertenden Eingangsschaltungen in hochauflösenden AD-Umsetzern besteht vor allem in einer prinzipiell begrenzten Bewertungsgenauigkeit durch die widerstandsbestückten Spannungs- oder Stromteiler. Zudem sind ein beträchtlicher Abgleich- und Prüfaufwand erforderlich.The disadvantage of the known voltage- or current-rating input circuits in high-resolution AD converters is, above all, a fundamentally limited evaluation accuracy by the resistor-mounted voltage or current dividers. In addition, a considerable adjustment and testing effort is required.

Object of the invention

Es ist das Ziel der Erfindung, den Bewertungsfehler von spannungs- oder strombewertenden Eingangsschaltungen in AD-Umsetzern zu verringern.It is the object of the invention to reduce the evaluation error of voltage or current-valued input circuits in AD-converters.

Explanation of the essence of the invention

Aufgabe der Erfindung ist es, eine spannungs- oder strom bewertende Eingangsschaltung in AD-Umsetzern zu schaffen, deren widerstandsbedingter Bewertungsfehler innerhalb des AD-Umsetzungsfehlers wesentlich reduziert ist. Erfindungsgemäß ist die Aufgabe für eine Eingangsschaltung in einem AD-Umsetzer mit einem als Eingangsteiler oder/und Gegenkopplungsteiler gebildeten Spannungsteiler oder Stromteiler, einem Differenzverstärker, einem internen AD-Umsetzer, einem ausgangsseitigen Umsetzungsrechner, einem Eingangsanschluß, einem Bezugsanschluß und einem Ausgangsanschluß dadurch gelöst, daß zwischen den eingangsseitigen Anschlüssen des Spannungsteilers oder des Stromteilers eine Reihenschaltung oder eine Parallelschaltung einer Serienanordnung und einer Parallelanordnung- mit dem Verbindungspunkt zwischen beiden als laststromfreiem oder lastspannungsfreiem Ausgangsanschluß-angeordnet und in eine passive oder aktive Spannungsbewertung oder Strombewertung innerhalb der Eingangsschaltung, an die sich der interne AD-Umsetzer anschließt, einbezogen ist. Im Spannungsteiler oder Stromteiler sind von 2-n⁴Widerständen gleichen Nennwertes η Widerstände innerhalb der Serienanordnung in Reihe und weitere η Widerstände innerhalb der Parallelanordnung parallel geschaltet. Im Gegensatz zu dieser in einem ersten Zyklus der AD-Umsetzung bestehenden Verteilung der 2-n-Widerstände sind während eines zweiten Zyklus- unter Verwendung von Umschaltmitteln- die η Widerstände der Serienanordnung mit jenen der Parallelanordnung vertauscht. Eine vollständige AD-Umsetzung umfaßt den ersten und zweiten Zyklus in gleicher Häufigkeit und Wertigkeit, vorzugsweise jeden von zwei gleichwertigen Zyklen einmal. Als Ausgangsdigitalwert wird ein zum Mittelwert der Zyklusergebnisse einer vollständigen AD-Umsetzung proportionaler —vorzugsweise gleicher— Digitalwert berechnet. Es ist zweckmäßig, daß die ausgangsseitigen Anschlüsse des Spannungsteilers oder des Stromteilers jene der Parallelanordnung oder jene der Serienanordnung sind, so daß sich ein Teilungsfaktor von (n² + 1):1 ergibt. Der Teilungsfaktor eines solchen Spannungs-oder Stromteilers, bestehend aus der Serienanordnung und der Parallelanordnung, beträgt allgemein n² + 1 oder 1 -(n² + 1), je nach ausgangsseitigen Anschlußanordnungen. Wegen der vollständigen Parallel/Serien-Widerstandsvertauschung erhält man für eine relative Widerstandsabweichung von AR/R unter allen 2-n-Widerständen des Spannungsteilers oder Stromteilers bezüglich der über zwei gleiche Zyklen gemittelten AD-Umsetzung betragsmäßig nur einen widerstandsbedingten Teilungs-Restfehler der vollständigen AD-Umsetzung von <¹/2 · (AR/R)², beispielsweise <5 · 1(T⁷ für |AR/R|<10"³.The object of the invention is to provide a voltage or current evaluating input circuit in AD converters, the resistance-related evaluation error is substantially reduced within the AD conversion error. According to the invention, the object is achieved for an input circuit in an AD converter with a voltage divider or current divider formed as input divider and / or negative feedback divider, a differential amplifier, an internal AD converter, an output conversion computer, an input terminal, a reference terminal and an output terminal between the input terminals of the voltage divider or the current divider, a series circuit or a parallel circuit of a series arrangement and a parallel arrangement with the connection point between the two as load current or load voltage free output terminal arranged and in a passive or active voltage evaluation or current evaluation within the input circuit to which the internal AD converter connects, is included. In the voltage divider or current divider η resistors within the series arrangement in series and further η resistors within the parallel arrangement are connected in parallel by 2-n ⁴ resistors of the same nominal value. In contrast to this distribution of the 2-n resistors existing in a first cycle of the AD conversion, the η resistors of the series arrangement are interchanged with those of the parallel arrangement during a second cycle using switching means. Full AD conversion includes the first and second cycles in equal frequency and valence, preferably once every two equivalent cycles. The output digital value is calculated as being proportional to the mean value of the cycle results of a complete AD conversion-preferably equal-digital value. It is desirable that the output side terminals of the voltage divider or the current divider are those of the parallel arrangement or those of the series arrangement, so that a division factor of (n ² + 1): 1 results. The division factor of such a voltage or current divider, consisting of the series arrangement and the parallel arrangement, is generally n ² + 1 or 1 - (n ² + 1), depending on the output side terminal arrangements. Due to the complete parallel / series resistance interchange, for a relative resistance deviation of AR / R, only one resistive pitch residual error of the complete AD is obtained under all 2-n resistors of the voltage divider or current divider with respect to the AD conversion averaged over two equal cycles. reaction of ^<1/2 · (AR / R) ^2, for example <5 x 1 (T ⁷ for | AR / R | <10 ^"3.

Es ist zur Realisierung näherungsweise idealisierter Teilerlastbedingungen und zur Impedanzwandlung vorteilhaft, daß der Spannungsteiler oder der Stromteiler innerhalb der Eingangsschaltung vor einem als Spannungsfolger oder Stromfolger gegengekoppelten Differenzverstärker an dessen nichtinvertierendem oder invertierendem Verstärkereingang angeschlossen ist.It is advantageous for the implementation of approximately idealized Teilerlastbedingungen and impedance conversion that the voltage divider or the current divider is connected within the input circuit in front of a counter-connected as a voltage follower or current follower differential amplifier to its non-inverting or inverting amplifier input.

Es ist vorteilhaft, daß innerhalb der Eingangsschaltung der Spannungsteiler oder der Stromteiler als verstärkungsbestimmender Gegenkopplungsteiler zwischen einem Verstärkerausgang und einem invertierenden Verstärkereingang des Differenzverstärkers in dieser Wirkungsrichtung angeordnet ist, vorzugsweise für eine Verstärkung von V = n² + 1. Es ist zweckmäßig, daß die Anzahl η der innerhalb der Parallelanordnung und der Serienanordnung angeordneten Widerstände jeweils η = 3 beträgt, womit sich ein fehlerreduziert nutzbarer Teilungs-oder Verstärkungsfaktor von 10 ergibt. Es ist vorteilhaft, daß innerhalb der gleichen Eingangsschaltung ein Spannungsteiler oder ein Stromteiler hinsichtlich seiner Eingangsanschlüsse einerseits und seiner Ausgangsanschlüsse andererseits mittels Umschaltmittels vertauschbar und damitinvers betrieben — auch als Stromteiler oder Spannungsteiler umsteuerbar ist, natürlich im Zusammenspiel mit dualen Lastbedingungen (Leerlauf doer Kurzschluß). Diese Vertauschbarkeit (Dualität) ist eine spezielle Eigenschaft solcher Spannungsund Stromteiler mit den voraussetzungsgemäßen Serien- und Parallelanordnungen von jeweils π Widerständen gleichen Nennwertes.It is advantageous that within the input circuit of the voltage divider or the current divider is arranged as a gain-determining negative feedback divider between an amplifier output and an inverting amplifier input of the differential amplifier in this direction of action, preferably for a gain of V = n ² + 1. It is appropriate that the number η of the arranged within the parallel arrangement and the series arrangement resistors each η = 3, which results in a reduced error usable division or gain of 10. It is advantageous that within the same input circuit, a voltage divider or a current divider on the one hand and its output terminals on the other hand by means of switching means interchangeable and thus operated inverse - even as a current divider or voltage divider is reversible, of course, in conjunction with dual load conditions (idle doer short circuit). This interchangeability (duality) is a special property of such voltage and current dividers with the prerequisite serial and parallel arrangements of π resistors of the same nominal value.

Es ist auch vorteilhaft, daß eine vollständige AD-Umsetzung in zwei Zyklen nur während eines Korrekturschrittes - unter Einbezug einer eingangsseitig zuschaltbaren Hilfsspannungsquelle- und im Vergleich mit einem feststehenden Spannungsteiler oder Stromteiler gebildet ist und daß ein so für letzteren im Umsetzungsrechner ermittelter Korrekturfaktor auf zeitlich nachfolgende AD-Umsetzungen mit diesem feststehenden Spannungsteiler oder Stromteiler korrigierend angewendet ist, vorzugsweise mit der in einer von beiden Zyklen bestehenden Anordnung der Widerstände innerhalb der Parallelanordnung und der Serienanordnung als feststehendem Spannungsteiler oder Stromteiler und mit rechnerischer Korrektur im Umsetzungsrechner.It is also advantageous that a complete AD conversion in two cycles is formed only during a correction step - with the inclusion of an input side switchable auxiliary voltage source - and in comparison with a fixed voltage divider or current divider and that a so determined for the latter in the conversion calculator correction factor on temporally subsequent AD-Umsetzungen with this fixed voltage divider or current divider is applied corrective, preferably with the existing in one of both cycles arrangement of the resistors within the parallel arrangement and the series arrangement as a fixed voltage divider or current divider and with computational correction in the conversion computer.

Zur erhöhten Anzeigeauflösung und Störunterdrückung der vollständigen AD-Umsetzung ist es ferner vorteilhaft, daß im Umsetzungsrechner- unter Einbeziehung seines Ergebnisspeichers-eine mittelwertproportionale Bewertung über ρ erste und ρ zweite Zyklen der AD-Umsetzung erfolgt (p a 1, ganz) vorzugsweise mit nach jedem Zyklus erneuerter Bewertung über die jeweils letzten 2-p-Zyklusergebnisse bei regelmäßigem Wechsel von erstem und zweitem Zyklus.For increased display resolution and interference suppression of the complete AD conversion, it is also advantageous that in the conversion calculator including its result memory, a mean-proportional evaluation of ρ first and ρ second cycles of AD conversion takes place (pa 1, all) preferably with after each cycle renewed evaluation of the last 2-p cycle results with regular alternation of the first and second cycles.

Es ist zweckmäßig, daß vor dem Eingangsanschluß der Eingangsschaltung und innerhalb des Umsetzungsrechners für sich bekannte Korrekturumschaltungen und -Umrechnungen, mindestens eine Offsetgröße betreffend, gebildet und programmäßig implementiert sind und daß jeder damit gebildete Korrekturschritt eine vollständige AD-Umsetzung in zwei Zyklen umfaßt.It is expedient that, before the input connection of the input circuit and within the conversion computer, correction corrections and conversions known per se concerning at least one offset variable are formed and implemented by the program, and that each correction step formed thereby comprises a complete AD conversion in two cycles.

Zweckmäßig ist auch, daß für eine Bewertung (Teilung und/oder Verstärkung) von Wechselspannungen oder Wechselströmen durch den Spannungsteiler oder Stromteiler innerhalb der Eingangsschaltung letztere ausgangsseitig einen zugeordneten und vorzugsweise zuschaltbaren Wechselgrößen-/Gleichgrößen-Konverter aufweist.It is also expedient that, for an evaluation (division and / or amplification) of alternating voltages or alternating currents through the voltage divider or current divider within the input circuit, the latter has on the output side an associated variable-size / constant-size converter which can preferably be switched on.

Zur Teilungs- oder Verstärkungsveränderung ist es vorteilhaft, daß die jeweils aktivierte Anzahl 2 η der Widerstände innerhalb des Spannungsteilers oder des Stromteilers über Schalter umsteuerbar ist, vor allem für den Teilungs- oder Verstärkungsfaktor n² + 1, beispielsweise im Wechsel zwischen η = 3 (η² + 1 = 10) und η = 1 (η² + 1 = 2).For the division or gain change, it is advantageous that the respectively activated number 2 η of the resistors within the voltage divider or the current divider is reversible via switches, especially for the division or amplification factor n ² + 1, for example in the change between η = 3 ( η ² + 1 = 10) and η = 1 (η ² + 1 = 2).

Es ist zur Übertragbarkeit des erreichbaren sehr geringen widerstandsbedingten Restfehlers der AD-Umsetzung auf andere Teilungs- oder/und Verstärkungsmittel innerhalb einer allgemeineren Eingangsschaltung zweckmäßig, daß vor, nach oder anstelle der eigentlichen Eingangsschaltung, die mindestens aus einem Spannungs- oder Stromteiler und einem Differenzverstärker besteht, ein Spannungsteiler oder Stromteiler mit dem Teilungsverhältnis (n² + 1):1 -gegebenenfalls in der Gegenkopplung eines Verstärkers der Verstärkung n² + 1 -zuschaltbar angeordnet und dafür innerhalb des Umsetzungsrechners ein Korrekturprogramm implementiert ist, vorzugsweise zur rechnerischen, oder aber auch zur rückkoppelnd steuernden Korrektur des Ergebnisses oder des korrekturbedürftigen Teilungsfaktors.It is useful for the transferability of the achievable very low residual resistance of AD conversion to other division and / or amplifying means within a more general input circuit that before, after or instead of the actual input circuit, which consists of at least one voltage or current divider and a differential amplifier , a voltage divider or current divider with the division ratio (n ² + 1): 1 - if necessary arranged in the negative feedback of an amplifier of the gain n ² + 1 - switched and implemented within the conversion computer, a correction program, preferably for mathematical, but also for feedback-controlling correction of the result or of the division factor requiring correction.

Es kann vorteilhaft sein, daß innerhalb einer Eingangsschaltung eine Anzahl B gleichzeitig und unabhängig bewertender Teiler T (b = 1 bis B; Spannungs-oder/und Stromteiler), jeweils mit interner Serien-und Parallelanordnung von 2 n_b Widerständen und innerhalb jedes Teilers T_b gleichem Widerstandswert R_b, angeordnet ist und daß ein vollständiger AD-Umsetzungszyklus 2^B verschiedene Zyklen mit darüber mittelwertproportionalem Ausgangsdigitalwert (D_a) und 2^B—1 verschiedene Kombinationen von Widerstandsvertauschungen zwischen den jeweils zugeordneten der B Serien- und Parallelanordnungen umfaßt. Beispielsweise ergeben sich für B = 2 Teiler 2² = 4 verschiedene Zyklen mit 2²—1 = 3 verschiedene Tauschkombinationen und (maximal) 2 verschiedene Widerstandsnennwerte R, und R₂.It may be advantageous that within an input circuit there are a number B of simultaneously and independently evaluating dividers T (b = 1 to B, voltage and / or current divider), each with internal series and parallel arrangement of 2 n _b resistors and within each divider T _{b is the} same resistance value R _b , and that a complete AD conversion cycle comprises 2 ^B different cycles with over average proportional output digital value (D _a ) and 2 ^B -1 different combinations of resistance interchanges between the respectively associated B series and parallel arrangements. For example, for B = 2 divisors 2 ² = 4 different cycles with 2 ² -1 = 3 different exchange combinations and (maximum) 2 different resistance nominal values R ₁ and R ₂ .

Die erfindungsgemäße Lösung für eine Eingangsschaltung in einem AD-Umsetzer hat den Vorteil, daß widerstandsbedingte Teilungs- oder/und Verstärkungsfehler bezüglich des vollständigen AD-Umsetzungsergebnisses wesentlich reduziert sind, so daß sich Präzisionswiderstände und Abgleicharbeiten erübrigen, und daß auch in Ausführung als integrierter Schaltkreis den diesbezüglichen Präzisionsanforderungen genügt werden kann.The solution according to the invention for an input circuit in an AD converter has the advantage that resistance-related division or / and amplification errors are substantially reduced with respect to the complete AD conversion result, so that precision resistors and balancing work unnecessary, and that even in the form of an integrated circuit relevant precision requirements can be met.

embodiment

Die Erfindung soll im folgenden anhand eines Ausführungsbeispiels näher erläutert werden. Die zugehörige Zeichnung zeigtThe invention will be explained in more detail below with reference to an embodiment. The accompanying drawing shows

Fig. 1: Blockschaltbilder der erfindungsgemäßen Lösung,1 shows block diagrams of the solution according to the invention,

Fig.2: eine Detaildarstellung des Spannungsteilers mit den erforderlichen Umschaltern zum Vertauschen von Serien- und Parallelanordnung,2 shows a detailed representation of the voltage divider with the required switches for interchanging series and parallel arrangement,

Fig.3: Anwendungsbeispiele mit Spannungsteilern, Fig. 4: Anwendungsbeispiele mit Stromteilern.Fig. 3: Application examples with voltage dividers, Fig. 4: Application examples with current dividers.

Die erfindungsgemäßen Eingangsschaltungen in AD-Umsetzern gemäß den Blockschaltbildern in Fig. 1 a und Fig. 1 b weisen jeweils einen Eingangsanschluß 1; 1', einen Bezugsanschluß 2; 2' und einen Schaltungsausgang 10 für einen Ausgangsdigitalwert D_a auf. Sie enthalten jeweils einen Spannungsteiler 16 oder Stromteiler 16'- mit der Reihenschaltung einer Serienanordnung 5; 5'und einer Parallelanordnung 6; 6'-und einen nachgeordneten internen AD-Umsetzer 8; 8', mit einem ausgangsseitigen Umsetzungsrechner 8.1. Der Spannungsteiler 16 und der Stromteiler 16' werden seitens des Umsetzungsrechners 8.1 über Steuereingänge 7; T gesteuert und sind mit ihren Ausgangsanschlüssen 4; 4' an Eingängen 9; 9' und mit ihren Ausgangsbezugsanschlüssen 3; 3' an Bezugseingängen 9.1; 9.1'der internen AD-Umsetzer 8; 8'angeschlossen. Innerhalb des Spannungsteilers 16 und des Stromteilers 16' sind jeweils 2-n-Widerstände 5.1. bis 5.n und 6.1 bis 6.n gleichen Nennwertes angeordnet. Davon sind jeweils η Widerstände-ein erster 5.1. bis n-ter5.n Serienwiderstand-innerhalb der Serienanordnung 5; 5'in Reihe und η Widerstände-ein erster 6.1 bis n-ter6.n Parallelwiderstand-innerhalb der Parallelanordnung 6; 6'parallel angeordnet. Für den Spannungsteiler 16 in Fig. 1 a bildet der Verbindungsanschluß zwischen der Serienanordnung 5 und der Parallelanordnung 6 den Ausgangsanschluß 4, der äußere Anschluß der Serienanordnung 5 den Eingangsanschluß 1 und der äußere Anschluß der Parallelanordnung 6 zugleich den Eingangsbezugsanschluß 2 und den Ausgangsbezugsanschluß 3. Für den Stromteiler 16' in Fig. 1 b bildet der Verbindungsanschluß zwischen der Serienanordnung 5' und der Parallelanordnung 6' den Eingangsanschluß 1', der äußere Anschluß der Serienanordnung 5' den Ausgangsanschluß 4' und der äußere Anschluß der Parallelanordnung 6' zugleich den Eingangsanschluß 2' und den Ausgangsbezugsanschluß 3'. Zwischen einer anliegenden Eingangsspannung U, und einer leerlaufenden Ausgangsspannung U_a des Spannungsteilers 16 oder einem einströmenden Eingangsstrom I, und einem kurzgeschlossenen Ausgangsstrom I₃ des Stromteilers 16' entsteht dann ein Teilungsfaktor von T = n² + 1. Dieser Teilungsfaktor ist normalerweise infolge von Toleranzen der Widerstandswerte etwa in gleichem Maße fehlerbehaftet. Zur Reduzierung dieses Teilungsfehlers innerhalb des Fehlers der AD-Umsetzung wird letztere in zwei gleichwertigen Zyklen ausgeführt und ein zum Mittelwert beider Zyklusergebnisse proportionaler Ausgangsdigitalwert D_a ausgegeben. Über Umschaltmittel (in Fig. 1 nicht dargestellt) werden innerhalb des Spannungsteilers 16 oder des Stromteilers 16' zwischen beiden Zyklen der AD-Umsetzung die η Serienwiderstände 5.1 bis 5.η der Serienanordnung 5; 5' mit den η Parallel-Widerständen 6.1 bis 6.n der Parallelanordnung 6; 6' vertauscht.The input circuits according to the invention in AD converters according to the block diagrams in FIGS. 1 a and 1 b each have an input terminal 1; 1 ', a reference terminal 2; 2 'and a circuit output 10 for an output digital value D _a . They each contain a voltage divider 16 or current divider 16 'with the series connection of a series arrangement 5; 5 'and a parallel arrangement 6; 6 'and a downstream internal AD converter 8; 8 ', with an output conversion computer 8.1. The voltage divider 16 and the current divider 16 'are on the part of the conversion computer 8.1 via control inputs 7; T controlled and are with their output terminals 4; 4 'at inputs 9; 9 'and with their output reference terminals 3; 3 'at reference inputs 9.1; 9.1'the internal AD converter 8; 8'angeschlossen. Within the voltage divider 16 and the current divider 16 'are each 2-n resistors 5.1. to 5.n and 6.1 to 6.n same nominal value arranged. Of these, each η resistors-a first 5.1. to n-ter5.n series resistance-within the series arrangement 5; 5 'in series and η resistances-a first 6.1 to n-ter6.n shunt resistance-within the shunt 6; 6'parallel arranged. For the voltage divider 16 in Fig. 1 a, the connection terminal between the series arrangement 5 and the parallel arrangement 6 forms the output terminal 4, the outer terminal of the series arrangement 5, the input terminal 1 and the outer terminal of the parallel arrangement 6 at the same time the input reference terminal 2 and the output reference terminal 3. For the current divider 16 'in Fig. 1 b, the connection terminal between the series arrangement 5' and the parallel arrangement 6 'forms the input terminal 1', the outer terminal of the series arrangement 5 'the output terminal 4' and the outer terminal of the parallel arrangement 6 'at the same time the input terminal 'and the output reference terminal 3'. Between an applied input voltage U, and an open-ended output voltage U _{a of} the voltage divider 16 or an incoming input current I, and a short-circuited output current I _{3 of} the current divider 16 'then creates a division factor of T = n ² + 1. This division factor is normally due to tolerances the resistance values are approximately equally errored. To reduce this division error within the error of the AD conversion, the latter is carried out in two equivalent cycles and an output digital value D _a proportional to the mean of the two cycle results is output. By switching means (not shown in Fig. 1) are within the voltage divider 16 or the current divider 16 'between the two cycles of AD conversion, the η series resistors 5.1 to 5.η the series arrangement 5; 5 'with the η parallel resistors 6.1 to 6.n of the parallel arrangement 6; 6 'reversed.

Das Ergebnis der vollständigen AD-Umsetzung (über zwei Zyklen, mittelwertproportional, vertauschte Widerstände) ist von widerstandsbedingten Umsetzungsfehlern (aus fehlerhafter Verstärkung) nahezu befreit, denn für eine relative Abweichung von AR/R der 2-n-Widerstände 5.1 bis 5.η und 6.1 bis 6.n untereinander ergibt sich der daraus resultierende AD-Umsetzungsfehler im Ausgangsdigitalwert D_a betragsmäßig nicht größer als '/2 · (AR/R)², beispielsweise 5 · 10"⁹für |AR/R| = Ю"⁴, was derzeit auch mit Präzisionswiderständen in feststehenden Spannungs-oder Stromteilern bei weitem nicht erreichbar ist, vor allem nicht zeit- und temperaturunabhängig. Andererseits sind mit entsprechenden integrierten Schaltkreisen bereits für |AR/R | <10~² teilungsbedingte Umsetzungsfehler unter 5 10~⁵ zu erwarten. Von besonderer Bedeutung erscheint die Realisierung dekadischer Spannungs-oder Stromteiler 16; 16'mit η = 3.The result of the complete AD conversion (over two cycles, average proportional, reversed resistors) is almost freed of resistance-related conversion errors (from erroneous amplification), because for a relative deviation of AR / R of the 2-n resistors 5.1 to 5.η and 6.1 to 6.n, the resulting AD conversion error in the output digital value D _{a is} not greater than '/ 2 * (AR / R) ² , for example 5 * 10 " ⁹ for | AR / R | = Ю" ⁴ , What is currently far from attainable even with precision resistors in fixed voltage or current dividers, especially not time and temperature independent. On the other hand, with corresponding integrated circuits already for | AR / R | <10 ~ ² divisional conversion errors below 5 10 ~ ⁵ expected. Of particular importance is the realization of decade voltage or current divider 16; 16'with η = 3.

Es erscheint auch zweckmäßig, die so für die vollständige AD-Umsetzung in zwei Zyklen erreichbare Teilungsgenauigkeit in gelegentlichen Korrekturschritten zur davon abgeleiteten Korrektur zeitlich nachfolgender AD-Umsetzungen (dann jedoch nur in einem Zyklus) zu verwenden, rechnerisch oder auch mit rückkoppelnder Korrektursteuerung eines feststehenden Teilers. Dafür ist eine über beide Zyklen kurzzeitstabile Korrekturhilfsspannung zuschaltbar vorzusehen.It also appears expedient to use the pitch accuracy achievable in this way for the complete AD conversion in two cycles in occasional correction steps for the correction of time-sequential AD conversion (but then only in one cycle) derived therefrom, mathematically or else with feedback control of a fixed divider , For a short-term stable correction auxiliary voltage is provided switchable over both cycles.

In Fig. 2 ist ein mit Widerständen gleichen Nennwertes und mit Umschaltmitteln gebildeter Spannungsteiler 16 zwischen der Eingangsspannung U₀ und der unbelasteten Ausgangsspannung U_a dargestellt, der bei umgekehrter (inverser) äußerer Anschlußgestaltung wahlweise auch als Stromteiler 16' zwischen dem dann gültigen Eingangsstrom I₈' und dem Ausgangsstrom I₃' bei ausgangsseitigem Kurzschluß (gestrichelt dargestellt) verwendbar ist. Für 2-n-Widerstände (Teilungsfaktor n² + 1) sind in der verallgemeinerungsfähigen Schaltungsanordnung nach Fig. 2 jeweils 3 η - 1 Umschalter erforderlich. Gleichzeitiges Umschalten aller Umschalter kennzeichnet den Wechsel von einem zum anderen Zyklus der vollständigen AD-Umsetzung in zwei Zyklen.In FIG. 2, the outer at the reverse (inverse) terminal configuration is ₀ and the unloaded output voltage U _a shown a with resistors same nominal value and with switching means formed voltage divider 16 between the input voltage U, optionally also as a flow divider 16 'between the then valid input current I ₈ 'and the output current I ₃ ' at the output side short circuit (shown in phantom) can be used. For 2-n resistors (division factor n ² + 1), 3 η-1 changeover switches are required in the generalizable circuit arrangement according to FIG. 2. Simultaneous switching of all switches marks the change from one to the other cycle of full AD conversion in two cycles.

Für den in Fig. 2 aufgrund der Schalterstellungen dargestelten Zyklus bilden ein erster 12.1, zweiter 12.2 bis n-ter 12.η Serienwiderstand in Reihe die Serienanordnung 5 und ein erster 14.1, zweiter 14.2 bis n-ter 14.n Parallelwiderstand parallel geschaltet die Parallelanordnung 6 nach Fig. 1. Während des anderen Zyklus nach Umschaltung aller Umschalter 11.2... 11.n, 13.1...13П und 15.1...15.η in Fig.2 werden die bisherigen Parallelwiderstände 14.1 bis14.nzu in Reihe angeordneten Bestandteilen der Serienanordnung 5 und die bisherigen Serienwiderstände 12.1 bis 12.2 zu parallel geschalteten Bestandteilen der Parallelanordnung 6 nach Fig. 1.For the cycle illustrated in FIG. 2 due to the switch positions, a first 12.1, second 12.2 to n-th 12.η series resistance in series form the series arrangement 5 and a first 14.1, second 14.2 to n-ter 14.n parallel resistance connected in parallel form the parallel arrangement 6 of Fig. 1. During the other cycle after switching all switches 11.2 ... 11.n, 13.1 ... 13П and 15.1 ... 15.η in Figure 2, the previous parallel resistors 14.1 to 14.nzu arranged in series Components of the series arrangement 5 and the previous series resistors 12.1 to 12.2 to parallel connected components of the parallel arrangement 6 of FIG. 1st

Für die zyklusabhängige Umschaltung mit vollständigem Widerstandstausch verbinden ein erster 13.1, zweiter 13.2 bis n-ter 13.η Serienumschalter die zugeordneten ersten 12.1 bis n-ten 12.η Serienwiderstände entweder in Reihe und mit dem Eingangsanschluß 1 (erster Zyklus) oder parallel und mit den Bezugsanschlüssen 2 und 3 (zweiter Zyklus), verbinden ein erster 15.!,zweiter 15.2 bis n-ter 15.η Bezugsumschalter die zugeordneten ersten 14.1 bis η-ten 14.n Parallelwiderstände entweder parallel und mit den Bezugsanschlüssen 2 und 3 (erster Zyklus) oder in Reihe und mit dem Eingangsanschluß 1 (zweiter Zyklus) und verbinden ein zweiter 11.2 bis n-ter 11.η Parallelumschalter entweder die n—1 zugeordneten zweiten 14.2 bis n-ten 14.η Paralleiwiderstände (erster Zyklus) oder die n—1 zugeordneten zweiten 12.2 bis n-ten 12.η Serienwiderstände (zweiter Zyklus) mit dem Ausgangsanschluß 4, an dem ferner der erste Serienwiderstand 12.1 und der erste Parallelwiderstand 14.1 ständig angeschlossen sind. Die zyklusabhängige Umschaltung wird über den Steuereingang 7 des Spannungsteilers 16 durch den Umsetzungsrechner 8.1 gesteuert.For Cycle Dependent Full Choke Switching, a first 13.1, second 13.2 thru nth 13.η series switch connect the associated first 12.1 to nth 12.η series resistors either in series and to input terminal 1 (first cycle) or parallel and with In the reference terminals 2 and 3 (second cycle), a first 15.!, second 15.2 to n-th 15.η reference switch connect the associated first 14.1 to η-th 14.n parallel resistors either in parallel and to the reference terminals 2 and 3 (first Cycle) or in series and with the input terminal 1 (second cycle) and connect a second 11.2 to n-th 11.η parallel switch either the n-1 associated second 14.2 to nth 14.η Paralleiwiderstände (first cycle) or the n -1 associated second 12.2 to n-th 12.η series resistors (second cycle) to the output terminal 4, to which further the first series resistor 12.1 and the first parallel resistor 14.1 ständi g are connected. The cycle-dependent switching is controlled by the conversion computer 8.1 via the control input 7 of the voltage divider 16.

In Fig.3a und Fig.3b sind Anwendungsbeispiele für das Zusammenspiel des Spannungsteilers 16 nach Fig, 1 a bzw. Fig.2 mit Differenzverstärkern 19 dargestellt. Gemäß Fig.3a bilden ein Eingangsanschluß 17 und ein Bezugsanschluß 18 den Eingangsanschluß 1 und den Bezugsanschluß 2; 3 des Spannungsteilers 16. Der als Elektrometerverstärker der Verstärkung eins (Spannungsfolger) vollständig gegengekoppelte Differenzverstärker 19 mit einem Verstärkerausgang 20 für die Ausgangsspannung U_a ist mit seinem nichtinvertierenden Eingang am Ausgangsanschluß 4 für eine Ausgangsspannung U_s' des Spannungsteilers 16 angeschlossen und dient beispielsweise einer fehlerarmen Impedanzwandlung.In FIGS. 3a and 3b, application examples for the interaction of the voltage divider 16 according to FIG. 1a and FIG. 2 with differential amplifiers 19 are shown. As shown in Fig. 3a, an input terminal 17 and a reference terminal 18 constitute the input terminal 1 and the reference terminal 2; 3 of the voltage divider 16. The as an electrometer amplifier of gain one (voltage follower) completely negative feedback differential amplifier 19 with an amplifier output 20 for the output voltage U _a is connected with its non-inverting input at the output terminal 4 for an output voltage U _s ' of the voltage divider 16 and serves, for example, a low-error impedance conversion.

Dagegen bildet in Fig.3 b der Spannungsteiler 16 mit dem an einem Verstärkerausgang 20' angeschlossenen Eingangsanschluß 1 und dem am invertierenden Eingang des Differenzverstärkers 19 angeschlossenen Ausgangsanschluß 4 den verstärkungsbestimmenden Gegenkopplungsteiler (Verstärkung n² + 1). Die Eingangsspannung U₈ liegt an dem nichtinvertierenden Eingang 17' des Differenzverstärkers 19.By contrast, in FIG. 3 b the voltage divider 16 with the input terminal 1 connected to an amplifier output 20 'and the output terminal 4 connected to the inverting input of the differential amplifier 19 forms the gain-determining negative feedback divider (gain n ² + 1). The input voltage U ₈ is applied to the non-inverting input 17 'of the differential amplifier 19.

Ein in Fig.4a mit seinem Eingangsanschluß 1' einem Eingangsanschluß 21 und mit seinen Bezugsanschlüssen 2'; 3' einem Bezugsanschluß 22 zugeordneter Stromteiler 16' ist bezüglich seines Ausgangsstromes l_a' über den Ausgangsanschluß 4' mit dem invertierenden Eingang eines strommäßig vollständig gegengekoppelten Differenzverstärkers 24 (Stromfolger) verbunden, der eingangsseitig nichtinvertierend auf Bezugspotential 23 bezogen ist. Über die Einordnung in die vollständige AD-Umsetzung in zwei Zyklen wird zwischen dem Eingangsstrom I, und dem Ausgangsstrom l_a, kompensierend vom Verstärkerausgang 26 zum invertierenden Eingang gerichtet, die volle Reduzierung des widerstandsbedingten Umsetzungsfehlers wirksam, während beispielsweise mit einem Lastwiderstand 25 in der Gegenkopplungsverbindung (als Konvertierungsnormal gestrichelt dargestellt) für die Ausgangsspannung U_a die Fehlerhaftigkeit des Lastwiderstandes 25 auch voll fehlerwirksam wird. In Fig.4b bildet der Stromteiler 16' den Gegenkopplungsteiler eines über den auf Bezugspotential 23 bezogenen Differenzverstärkers 24 gebildeten Stromverstärkers mit dem Verstärkungsfaktor n² + 1. Ein Eingangsanschluß 21' ist mit dem invertierenden Eingang des Differenzverstärkers 24 und dem Ausgangsanschluß 4' des Stromteilers 16'verbunden, dessen Eingangsanschluß 1' mit einem Verstärkerausgang 26'für den Ausgangsstrom l_a verbunden ist. Die gegebenenfalls ausgangsseitig entnommene Ausgangsspannung U_a ist für die vollständige AD-Umsetzung wiederum über den Fehler des wirksamen Konvertierungswiderstandes (Eingangswiderstand des Stromteilers 16') voll fehlerbehaftet, im Gegensatz zum Ausgangsstrom l_a.One in Figure 4a with its input terminal 1 'an input terminal 21 and with its reference terminals 2'; 3 'a reference terminal 22 associated flow divider 16' is connected with respect to its output current l _a 'via the output terminal 4' with the inverting input of a current fully negative feedback differential amplifier 24 (current follower), the input side noninverting to reference potential 23. By being placed in full AD conversion in two cycles, the full reduction of the resistive transposition error is effective between the input current I and the output current I _a compensating from the amplifier output 26 to the inverting input, for example, with a load resistor 25 in the negative feedback connection (shown in dashed lines as conversion standard) for the output voltage U _a, the defectiveness of the load resistor 25 is also fully effective in error. In FIG. 4 b, the current divider 16 'forms the negative feedback divider of a current amplifier with the amplification factor n ² + 1, formed by the differential amplifier 24 at reference potential 23. An input terminal 21' is connected to the inverting input of the differential amplifier 24 and the output terminal 4 'of the current divider 16 'whose input terminal 1' is connected to an amplifier output 26 'for the output current I _a . The optionally output side removed output voltage U _a is fully faulty for the full AD conversion again on the error of the effective conversion resistor (input resistance of the current divider 16 '), in contrast to the output current l _a .

Claims

1. Input circuitry in an analog-to-digital (AD) converter having a voltage divider or divider formed as an input divider and / or negative feedback divider, a differential amplifier, an internal AD converter, an output side conversion computer, an input terminal, a reference terminal and an output terminal characterized by in that between the input-side terminals (1; 2; or T; 2 ') of the voltage divider (16) or the current divider (16') is a series connection or a parallel connection of a series arrangement (5 or 5 ') and a parallel arrangement (6 or 6'). ) with the connection point between both as a load current-free or load voltage-free output terminal (4, or 4 ') - and in a passive or active voltage evaluation or current evaluation within the input circuit, which is followed by the internal AD converter (8 or 8') included is that in the voltage divider (16) or current divider (16 ') of 2-n resistors glei nominal value η resistors (5.1 to 5.n) within the series arrangement (5; 5 ') are connected in series and further η resistors (6.1 to 6.n) within the parallel arrangement (6; 6') in parallel, in that, in contrast to the distribution in a first cycle of the AD conversion

2-n resistors (5.1 to 5.n; 6.1 to 6.n) during a second cycle as η resistors of the series arrangement (5; 5 ') are interchanged with those of the parallel arrangement (6; AD conversion comprises the first and second cycles in equal frequency and valence, and that the output digital value (D _a ) is a digital value proportional to the mean value of the full AD conversion cycle results.

2. Circuit arrangement according to claim 1, characterized in that the output-side terminals of the voltage divider (16) or the current divider (16 ') those (3; 4) of the parallel arrangement (6) or those (3', 4 ') of the series arrangement (5 ') are.

3. Circuit arrangement according to claims 1 and 2, characterized in that the voltage divider (16) or current divider (16 ') is disposed within the input circuit before a negative sequence as a voltage follower or as a current follower differential amplifier (19 or 24) at its nichtinvertierendem or inverting amplifier input ,

4. The circuit arrangement according to claims 1 to 2, characterized in that within the input circuit of the voltage divider (16) or the current divider (16 ') as a gain-determining negative feedback divider between an amplifier output (20' or 26 ') and an inverting amplifier input of the differential amplifier (19 24), preferably for a gain of V = n ² + 1.

5. Circuit arrangement according to claims 1 to 4, characterized in that the number η of the within the parallel arrangement (6; 6 ') and the series arrangement (5; 5') arranged resistors (6.1 to 6.n; 5.1 to 5.n ) each η = 3.

6. Circuit arrangement according to claims 1 to 5, characterized in that within the input circuit, a voltage divider (16) or a current divider (16 ') with respect to its input terminals (1; 2 or 1'; 2 ') on the one hand and its output terminals (3; 4 or 3 '; 4') on the other hand interchangeable and thus reversible as a current divider or voltage divider.

7. Circuit arrangement according to claims 1 to 6, characterized in that a complete AD conversion is formed in two cycles only during a correction step -including an input side switchable auxiliary voltage source and in comparison with a fixed voltage divider or current divider, and that such for the latter in the conversion calculator (8.1) determined correction factor is applied to temporally subsequent AD conversions with this fixed voltage divider or current divider corrective, preferably with the fixed in one of two cycles arrangement of the resistors (5.1 to 5.n; 6.1 to 6.n) within the parallel arrangement (5; 5 ') and the series arrangement (6; 6') as a fixed voltage divider or current divider and with computational correction in the conversion computer (8.1).

8. Circuit arrangement according to claims 1 to 6, characterized in that in the conversion calculator (8.1) - taking into account its results memory- a mean-proportional evaluation on ρ first and ρ second cycles of AD conversion takes place (p> 1, all), preferably with after each cycle renewed evaluation of the last 2-p cycle results with regular alternation of first and second cycle.