DD288044A5

DD288044A5 - CIRCUIT ARRANGEMENT IN A MULTI-FLANGE AD CONVERTER

Info

Publication number: DD288044A5
Application number: DD33272589A
Authority: DD
Inventors: Wilfried Fiegenbaum
Original assignee: Veb Mikroelektronik "Karl Marx" Erfurt,De
Priority date: 1989-09-18
Filing date: 1989-09-18
Publication date: 1991-03-14

Abstract

Die Erfindung betrifft die fehlerarme integrierende AD-Umsetzung mit reduzierter Fehlerauswirkung genauigkeitsbestimmender Widerstaende. Erfindungsgemaesz sind einer Digitalisieranordnung (8) hinsichtlich der Aufintegration vom Eingangsanschlusz (1) eine Serienanordnung * und hinsichtlich der beschleunigten Abintegration aus der Referenzquelle (4) eine Parallelanordnung * von jeweils n Widerstaenden (14; 14 bzw. 15; 15) gleichen Nennwertes ueber Schalter (5; 7) vorangestellt. Die AD-Umsetzung erfolgt in zwei vollstaendigen Zyklen, zwischen denen mit Umschaltmitteln ein Austausch der Widerstaende (14; 14) der Serienanordnung * gegen jene (15; 15) der Parallelanordnung * und umgekehrt realisiert ist. Ein Umsetzungsrechner (9) berechnet den Ausgangsdigitalwert (Da) proportional zum Mittelwert von jeweils zwei aufeinanderfolgenden unterschiedlichen AD-Umsetzungszyklen. Widerstandsbedingte Umsetzungsfehler bleiben unter * aehnliches gilt fuer eine steuerbare Veraenderung der Umsetzungssteilheit. Praezisionswiderstaende eruebrigen sich. Die Erfindung ist in der Mesz- und Testtechnik anwendbar und fuer eine Ausfuehrung als integrierter Schaltkreis geeignet. Figur{AD-Umsetzer; Mehrflankenverfahren; Referenzquelle; Digitalisieranordnung; Vergleichsanordnung; Serienanordnung; Parallelanordnung; Aufintegration; Abintegration; Beschleunigung; Widerstandsfehler; Umsetzungsfehler; Mittelwert; Umsetzungsrechner}The invention relates to the low-error integrating AD conversion with reduced error effect accuracy determining resistors. According to the invention, a digitizing arrangement (8) with respect to the integration from the input terminal (1) is a series arrangement * and with respect to the accelerated integration from the reference source (4) a parallel arrangement * of n resistors (14, 14 or 15, 15) of the same nominal value via switches (5; 7) prefixed. The AD conversion takes place in two complete cycles, between which an exchange of the resistors (14, 14) of the series arrangement * with those (15, 15) of the parallel arrangement * and vice versa is realized with switching means. A conversion calculator (9) calculates the output digital value (Da) in proportion to the average of every two successive different AD conversion cycles. Resistance-related implementation errors remain under * similar applies to a controllable change in the implementation rate. Precision resistances are eliminated. The invention is applicable in the Mesz- and test technology and suitable for an embodiment as an integrated circuit. Figure {AD converter; More edge procedures; Reference source; Digitalisieranordnung; Comparison arrangement; Series arrangement; Parallel arrangement; up integration; down integration; Acceleration; Resistance error; Implementation errors; Average; Implementation computer}

Description

Eine zwischen dem Eingangsanschluß und dem Bezugsanschluß der Schaltungsanordnung anliegende Eingangsspannung U, ist, bewertet mit der AD-Umsetzungssteilheit, in den Ausgangsdigitalwert D„ umzusetzen, beispielsweise innerhalb einer Spannungsmeßeinrichtung. Dabei findet in der Digitalisieranordnung eine integrierende Bewertung statt, die auch den Vergleich mit einem aus der Referenzquelle (Referenzspannung U_R) abgeleiteten Bewertungsmaßstab betrifft. Hierzu wird das analoge Speichermittel des Integrators, im allgemeinen der rückkoppelnde Integrationskondensator in einem Operationsverstärker, von der Eingangsspannung während einer konstanten Zeit geladen und von der Referenzspannung entladen, wobei die Entladedauer gemessen und das Digitalisierungsergebnis ist.An input voltage U, applied between the input terminal and the reference terminal of the circuit arrangement, is to be converted into the output digital value D ", for example within a voltage measuring device, evaluated with the AD conversion steepness. In this case, an integrating evaluation takes place in the digitizer arrangement, which also relates to the comparison with a criterion derived from the reference source (reference voltage U _R ). For this purpose, the analog storage means of the integrator, generally the feedback integrating capacitor in an operational amplifier, is charged from the input voltage for a constant time and discharged from the reference voltage, the discharge duration being measured and the digitization result.

Als Spezifikum des Mehrflankenverfahrens erfolgt die Entladung zeitweilig mit erhöhter Geschwindigkeit, entweder erst nach der Aufladephase (Triple-slope-Verfahren) oder schon mehrfach während der Aufladephase, wobei der Beschleunigungsfaktor in der erhöhten Bewertung der verkürzten (beschleunigten) Entladezeiten maßstabsgerecht Berücksichtigung findet. Die beschleunigte Entladung ergibt sich infolge eines gegenüber der Aufladung verringerten Integrationswiderstandes, und zwar dadurch, daß innerhalb der Vergleichsanordnung während der Aufladephase η Widerstände in Reihe und während der beschleunigten Entladephase η weitere Widerstände gleichen Nennwertes parallel wirksam sind.As a specific feature of the multi-slope method, the discharge is temporarily carried out at an increased speed, either only after the charging phase (triple-slope method) or several times during the charging phase, the acceleration factor being considered in scale in the increased evaluation of the shortened (accelerated) discharge times. The accelerated discharge results from a comparison with the charging reduced integration resistance, namely the fact that within the comparison arrangement during the charging phase η resistors in series and during the accelerated discharge phase η more resistors same nominal value are effective in parallel.

Diese in einem ersten AD-Umsetzungszyklus gültige Anordnung der 2 η Widerstände gleichen Nennwertes ist in einem zugehörigen zweiten Zyklus dahingehend geändert, daß die im ersten Zyklus seriell verbundenen η Widerstände nun parallel und die bisher parallel verbundenen η weiteren Widerstände nun seriell angeordnet sind, mit ebenfalls vertauschter Zuordnung zur Auflade- und beschleunigten Entladephase der AD-Umsetzung.This valid in a first AD conversion cycle arrangement of the 2 η resistors of the same nominal value is changed in an associated second cycle to the effect that the first cycle serially connected η resistors are now parallel and the previously connected in parallel η further resistors are now arranged in series, also with interchangeable assignment to the charging and accelerated discharge phase of the AD implementation.

Die Ausgabe des Mittelwertes der in beiden Zyklen erhaltenen AD-Umsetzungsergebnisse (auch der Summe) macht infolge des Widerstandstausches das Gesamtdigitalisierungsergebnis von widerstandsbedingten Fehlern nahezu unabhängig. Für relative Abweichungen AR/R zwischen den 2 η Widerständen wird nur ein betragsmäßiger Fehler von höchstens Ѵг · (AR/R)² verursacht, beispielsweisevonS5 · 10~⁷für |AR/R| < 10~³, so daß sich Präzisionswiderstände erübrigen. Gegenüber der Aufladephase ist für den genauigkeitsbestimmenden Teil der Entladung - für die beschleunigte Entladung - ein Beschleunigungsfaktor von n² wirksam.The output of the mean value of the AD conversion results obtained in both cycles (including the sum) makes the total digitization result of resistance-related errors almost independent due to the resistance change. For relative deviations AR / R between the 2 η resistors, only an absolute error of at most Ѵg · (AR / R) ^{2 is} caused, for example, S5 · 10 ~ ⁷ for | AR / R | <10 ~ ³ , eliminating the need for precision resistors. Compared to the charging phase, an acceleration factor of n ^{2 is} effective for the accuracy-determining part of the discharge - for the accelerated discharge.

Zwecks Veränderung der AD-Umsetzungsstei!heit ist es daher vorteilhaft, die Anzahl η der Widerstände innerhalb der Serien- und Parallelanordnung umsteuerbar ist, wobei sich die Verringerung widerstandsbedingter Umsetzungsfehler auch auf den Fehler der Veränderung des Beschleunigungsfaktors n² überträgt.For the purpose of altering the AD conversion unit, it is therefore advantageous to be able to reverse the number η of the resistors within the series and parallel arrangement, the reduction of resistance-related conversion errors also being transferred to the error of the change in the acceleration factor n ² .

Es kann vorteilhaft sein-vor allem zur Minimierung widerstandsbedingter Fehler aus der Referenzaufbereitung-, daß ein erster, mit dem Vergleichsumschalter verbundener Referenzausgang und ein zweiter, vorzugsweise mit dem Beschleunigungsschalter verbundener Referenzausgang der Referenzquelle auf der gleichen Referenzspannung liegen.It may be advantageous-above all for minimizing resistance-related errors from the Referenzaufbereitung-, that a first, connected to the comparison switch reference output and a second, preferably connected to the acceleration switch reference output of the reference source are at the same reference voltage.

Zur Realisierung sehr hoher Auflösung der AD-Umsetzung mittels verbesserter Komparatoreigenschaften ist es zweckmäßig, daß der erste Referenzausgang zeitweilig - vor dem Nulldurchgang der nun verlangsamten Entladephase - über einen zuschaltbaren Abintegrationswiderstand, der auch in Reihe zur Serienanordnung liegen kann, mit dem Vergleichseingang der Digitalisieranordnung verbunden ist, beispielsweise kombiniert mit einer für sich bekannten geringen Verschiebung des Komparaturbezugspotentials.To realize very high resolution AD conversion by means of improved comparator properties, it is expedient that the first reference output temporarily - before the zero crossing of the now slowed discharge - via a switchable Abintegrationswiderstand, which may also be in series with the series arrangement, connected to the comparison input of the digitizer is, for example, combined with a known small shift of the reference Komparaturbezugspotentials.

Es ist aus Aufwandsgründen zweckmäßig, daß für Mehrflanken-AD-Umsetzer mit zeitlich aufeinanderfolgender Auf- und Entladephase die innerhalb der Serienanordnung in Reihe angeordneten π Widerstände dieselben wie jene während des anschließenden beschleunigten Teiles der Entladephase innerhalb der Parallelanordnung parallel angeordneten η Widerstände sind, beispielsweise ausgehend von der klassischen Triple-slope-Umsetzung.It is expedient for expense reasons that for multi-edge AD converter with successive charging and discharging the arranged within the series arrangement in series π resistors are the same as those during the subsequent accelerated part of the discharge phase within the parallel arrangement arranged in parallel η resistors, for example starting from the classic triple-slope implementation.

Es ist im Interesse einer größeren Umsetzungshäufigkeit vorteilhaft, daß - unter Verwendung einer in einem Korrekturschritt anstelle des Eingangsanschlusses zuschaltbaren Hilfsspannungsquelle— aus einem Ergebnis der vollständigen AD-Umsetzung mit Zweizyklusvertauschung und Mittelwertbildung einerseits und dem einer Einzyklus-AD-Umsetzung mit einer gleichbleibenden Vergleichsanordnung andererseits im Umsetzungsrechner ein Korrekturfaktor gebildet ist, der anschließend zur rechnerischen oder gesteuerten (Steilheits-) Korrektur des mit der gleichbleibenden Vergleichsanordnung entstehenden AD-Umsetzungsergebnisses berücksichtigt ist, vorzugsweise mit einer von den in beiden Zyklen bestehenden Anordnungen der Serien- und Parallelwiderstände innerhalb der Serien- und Parallelanordnung als diese gleichbleibende Vergleichsanordnung.It is advantageous in the interest of a greater frequency of implementation that - using a switchable in a correction step instead of the input terminal auxiliary voltage source - from a result of complete AD conversion with two-cycle interpolation and averaging on the one hand and a one-cycle AD conversion with a constant comparison arrangement on the other hand in Implementation computer, a correction factor is formed, which is then taken into account for computational or controlled (steepness) correction of the resulting with the same comparison arrangement AD conversion result, preferably with one of the existing in both cycles arrangements of the series and shunt resistors within the series and parallel arrangement as this constant comparison arrangement.

Es ist ferner zweckmäßig, daß vor dem Eingangsanschluß, vorzugsweise vor oder in einem vorangestellten normierenden Wandler, und innerhalb des Umsetzungsrechners für sich bekannte Korrekturumschaltungen und -Umrechnungen, mindestens eine Offsetgröße betreffend, schaltungsmäßig gebildet und programmäßig implementiert sind und daß jeder Korrekturschritt eine vollständige AD-Umsetzung in zwei Zyklen einschließlich der Mittelwertbildung umfaßt. Damit werden die Eigenschaften betriebsarten- und bereichsabhängiger normierender Wandlung für verschiedenen analoge Eingangsgrößen ebenfalls in die Korrektur einbezogen.It is also expedient that in front of the input terminal, preferably in front of or in a preceding standardizing converter, and within the conversion computer known per se correction corrections and conversions, concerning at least one offset size, formed in terms of circuits and implemented programmatically and that each correction step a complete AD Implementation in two cycles including averaging includes. Thus, the properties of mode-specific and area-dependent normalizing conversion for different analog input variables are also included in the correction.

Eine zweckmäßige Lösung kann ferner durch einen im Umsetzungsrechner über 2p Zyklen (p a 1, ganz) der AD-Umsetzung gemittelten Ausgangsdigitalwert oder/und Korrekturdigitalwert charakterisiert sein, vorzugsweise mit zeitlich zusammenhängenden oder jeweils abwechselnden ρ ersten und ρ zweiten Zyklen der AD-Umsetzung, beispielsweise angepaßt an Forderungen nach geringster Zyklusumschalthäufigkeit oder höchster (Teil-) Umsetzungsrate bezüglich der Eingangsspannung.An expedient solution can also be characterized by an output digital value and / or correction digital value averaged in the conversion computer over 2 p cycles (pa 1, all) of the AD conversion, preferably with time-related or alternating ρ first and ρ second cycles of the AD conversion, for example adapted to demands for lowest cycle switching frequency or highest (partial) conversion rate with respect to the input voltage.

Es ist vorteilhaft, daß seitens des Umsetzungsrechners die Ausgabe des bezüglich beider Zyklusergebnisse mittelwertgleichen oder -proportionalen Ausgangsdigitalwertes mit einer Häufigkeit erfolgt, die gleich der Summe aus den Häufigkeiten beider Zyklen der AD-Umsetzung ist, wobei jedes Zyklusergebnis zusammen mit dem vorgesehenen und danach zusammen mit dem nachfolgenden Zyklusergebnis in zwei aufeinanderfolgenden Ausgangsdigitalwerten rechnerisch berücksichtigt ist. Diese gleitende Mittelwertbildung sichert auch ohne Korrekturerfordernisse die doppelte Umsetzungsrate der Zweizyklus-AD-Umsetzung bei gleichbleibender Störunterdrückung durch die gleiche Gesamtintegrationszeit.It is advantageous that on the part of the conversion calculator, the output of the output mean digital value with respect to both cycle results at a frequency equal to the sum of the frequencies of both cycles of AD conversion, each cycle result together with the provided and then together with the following cycle result is mathematically taken into account in two successive output digital values. Even without correction requirements, this moving averaging ensures twice the conversion rate of the two-cycle AD conversion with constant interference suppression by the same total integration time.

Für die Berechnung des Ausgangsdigitalwertes über insgesamt 2 ρ Zyklen ist aus ähnlichen Überlegungen heraus eine gleitende Mittelwertbildung über jeweils ρ abwechselnd aufeinanderfolgende erste und zweite Zyklen der AD-Umsetzung mit nach jedem Zyklus erneuertem Ausgangsdigitalwert zweckmäßig (erhöhte Störunterdrückung).For the calculation of the output digital value over a total of 2 ρ cycles, for similar considerations, a sliding averaging over each ρ alternately consecutive first and second cycles of the AD conversion with an initial digital value renewed after each cycle is appropriate (increased interference suppression).

Die erfindungsgemäße Schaltungsanordnung in einem integrierenden Mehrflanken-AD-Umsetzer mit beschleunigender Rückladung hat den Vorteil, daß widerstandsbedingte Umsetzungsfehler prinzipiell wesentlich reduziert sind, was auch für eine steuerbare Veränderung der Umsetzungssteilheit zutrifft. Dadurch erübrigen sich Präzisionswiderstände.The circuit arrangement according to the invention in an integrating multi-edge AD converter with accelerating recharge has the advantage that resistance-related conversion errors are in principle substantially reduced, which also applies to a controllable change in the conversion rate. This eliminates precision resistors.

embodiment

Die erfindungsgemäße Lösung soll im folgenden anhand eines Ausführungsbeispiels naher erläutert werden. Die zugehörige Zeichnung zeigt das Blockschaltbild für einen integrierenden Mehrflanken-Analog/Digital(AD)-Umsetzer mit beschleunigter Rückladung. Die Schaltungsanordnung weist einen Eingangsanschluß 1, einen Bezugsanschluß 2 und einen Ausgangsanschluß 3 auf und enthält eine Referenzquelle 4, einen Vergleichsumschalter 5, eine Vergleichsanordnung 6, einen Beschleunigungsschalter 7, eine Digitalisieranordnung 8 und einen Umsetzungsrechner 9. Zwischen dem Eingangsanschluß 1 und dem Bezugsanschluß 2 liegt eine Eingangsspannung U_e an, die in einen proportionalen Ausgangsdigitalwert D_a am Ausgangsanschluß 3 umzusetzen ist. Die Referenzquelle 4 und die Digitalisieranordnung 8 sind auf das Potential des Bezugsanschlusses 2 bezogen.The solution according to the invention will be explained in more detail below with reference to an embodiment. The accompanying drawing shows the block diagram for an integrating multi-rate analog-to-digital (AD) converter with accelerated recharge. The circuit arrangement has an input terminal 1, a reference terminal 2 and an output terminal 3 and includes a reference source 4, a Vergleichumschalter 5, a comparison arrangement 6, an acceleration switch 7, a digitizer 8 and a conversion computer 9. Between the input terminal 1 and the reference terminal 2 is located an input voltage U _e , which is to be converted into a proportional output digital value D _a at the output terminal 3. The reference source 4 and the digitizer 8 are related to the potential of the reference terminal 2.

Die Referenzquelle 4, beispielsweise mit einer internen Z-Diodenspannung Uz als eigentlicher primärer Referenzgröße, weist einen ersten Referenzausgang 10 für eine erste Referenzspannung Ur, einen zweiten Referenzausgang 11 für eine zweite Referenzspannung U'_R und einen mit der Digitalisieranordnung 8 verbundenen Steuereingang 12 auf. Der ebenfalls aus der Digitalisieranordnung 8 - aus einem Digitalteil 8' - gesteuerte Vergleichsumschalter 5 ist eingangsseitig einerseits mit dem Eingangsanschluß 1 und andererseits mit dem ersten Referenzausgang 10 und ausgangsseitig über eine Serienanordnung 6.1 mit einem Vergleichseingang 16 der Digitalisieranordnung 8 verbunden. Zwischen dem zweiten Referenzausgang 11 und einem Beschleunigungseingang 17 der Digitalisieranordnung 8 ist die Reihenschaltung des Beschleunigungsschalters 7 und einer Parallelanordnung 6.2 vorgesehen. Die Serienanordnung 6.1 und die Parallelanordnung 6.2 bilden — einschließlich nicht dargestellter Umschaltmittel-die Vergleichsanordnung 6, die über den Umsteuereingang 13 gesteuert wird. Im Innern der Digitalisieranordnung 8 sind der Vergleichseingang 16 und der Beschleunigungseingang 17 miteinander und mit dem invertierenden Eingang eines über einen Integrationskondensator 19 als Integrator gegengekoppelten Operationsverstärkers 18 verbunden. Innerhalb der Serienanordnung 6.1 sind η Widerstände —ein erster 14' bis ein letzter 14" Widerstand — in Reihe und innerhalb der Parallelanordnung 6.2 ebenfalls η Widerstände —ein erster 15' bis ein letzter 15" Widerstand-parallel geschaltet. Alle 2 π Widerstände 14'; 14" und 15'; 15" weisen die gleichen Nennwerte ihrer Widerstandswerte auf. Die jeweils angeschlossenen der 2n Serien- oder/und Parallelwiderstä'nde 14'; 14"; 15'; 15" wirken bezüglich der Spannungsintegration als Integrationswiderstände für die integrale Bewertung der Eingangsspannung U_e bzw. der Referenzspannungen Ur oder Ur'.The reference source 4, for example with an internal Z-diode voltage Uz as the actual primary reference variable, has a first reference output 10 for a first reference voltage Ur, a second reference output 11 for a second reference voltage U ' _R and a control input 12 connected to the digitizer 8. The likewise from the digitizer 8 - from a digital part 8 '- controlled comparison switch 5 is the input side connected on the one hand to the input terminal 1 and the other with the first reference output 10 and the output side via a series arrangement 6.1 with a comparison input 16 of the digitizer 8. Between the second reference output 11 and an acceleration input 17 of the digitizer 8, the series connection of the acceleration switch 7 and a parallel arrangement 6.2 is provided. The series arrangement 6.1 and the parallel arrangement 6.2 form - including unillustrated switching means-the comparison arrangement 6, which is controlled via the reversing input 13. In the interior of the digitizing arrangement 8, the comparison input 16 and the acceleration input 17 are connected to one another and to the inverting input of an operational amplifier 18, which is counter-coupled via an integration capacitor 19 as an integrator. Within the series arrangement 6.1, η resistors -a first 14 'to a last 14 "resistor - are connected in series and, within the parallel arrangement 6.2, also η resistors -a first 15' to a last 15" resistor-parallel. All 2 π resistors 14 '; 14 "and 15 ';15" have the same nominal values of their resistance values. The respective connected 2n series and / or parallel resistors 14 '; 14 ", 15 ', 15" act with respect to the voltage integration as integration resistors for the integral evaluation of the input voltage U _e or the reference voltages Ur or Ur'.

Während der Aufladephase konstanter Dauer verbindet der Vergleichsumschalter 5 den Eingangsanschluß 1 mit der Serienanordnung 6.1, und der Integrationskondensator 19 wird von der Eingangsspannung U₀ geladen, Die anschließende oder gleichzeitige (oder mehrfach kurzzeitige) beschleunigte Entladung erfolgt über die Parallelanordnung 6.2, d.h. über 1/n² des Widerstandswertes während der Aufladung, aus der zweiten Referenzspannung Ur' bei geschlossenem Beschleunigungsschalter 7, während die erste Referenzspannung Ur erst unmittelbar vor dem Nulldurchgang der Integratorenausgangsspannung die verlangsamte (normale) Abintegration über die Serienanordnung 6.1 übernimmt, wobei die beiden Referenzspannungen U_R und Ur' auf dergleichen Referenzspannung liegen können. Die Zeiten beschleunigter Abintegration sind im Digitalisierungsergebnis wertigkeitsgemäß berücksichtigt.During the charging phase of constant duration, the comparison switch 5 connects the input terminal 1 to the series arrangement 6.1, and the integration capacitor 19 is charged by the input voltage U _0. The subsequent or simultaneous (or multiple short-time) accelerated discharge takes place via the parallel arrangement 6.2, ie via 1 / n ^{2 of} the resistance value during charging, from the second reference voltage Ur 'with closed acceleration switch 7, while the first reference voltage Ur only immediately before the zero crossing of the integrator output voltage, the slowed (normal) Abintegration over the series arrangement 6.1 assumes, the two reference voltages U _R and Ur 'can be on the same reference voltage. The times of accelerated integration are taken into account in the digitization result in terms of value.

Dem Digitalteil 8' der Digitalisieranordnung 8 ist der ausgangsseitige Umsetzungsrechner 9 nachgeordnet, für den mit der Andeutung von erforderlichem Speicherplatz 9' (für Daten, Programmteile usw.) auf die erfindungsgemäß erforderliche Durchschnitts-Bewertung von zwei Zyklusergebnissen der AD-Umsetzung hingewiesen werden soll. Zwischen beiden gleichberechtigten Zyklen einer Gesamt-AD-Umsetzung werden die η Widerstände 14' bis 14" der Serienanordnung 6.1 durch die jeweils vorherigen 15' bis 15" der Parallelanordnung 6.2 und die η Widerstände 15' bis 15" der Parallelanordnung 6.2 durch die jeweils vorherigen 14' bis 14" der Serienanordnung 6.1 ersetzt (vollständige Vertauschung). Der Mittelwert oder die Summe der Umsetzungsergebnisse aus beiden AD-Umsetzungszyklen ist dann von widerstandsbedingten Fehlern der AD-Umsetzung nahezu unabhängig. Mit relativen Abweichungen von AR/R der 2 η Widerstände 14'; 14"; 15'; 15" untereinander und ungünstigster Widerstandsanordnung überschreitet der daraus entstehende widerstandsbedingte Fehler der AD-Umsetzung betragsmäßig nicht einen Wert von Ѵг · (AR/R)². Beispielsweise bleibt der Fehler für |AR/R | < 10~³ betragsmäßig unter 5 · 10~⁷, so daß sich Präzisionswiderstände erübrigen. Auch Veränderungen des Beschleunigungsfaktors 1/n² über eine umsteuerbare Anzahl η der Serien-14'; 14" und Parallelwiderstände 15'; 15" sind mit einem gleichermaßen reduzierten widerstandsbedingten Fehler behaftet, wodurch eine fehlerarme Steilheitsveränderung ermöglicht wird.The digital part 8 'of the digitizing arrangement 8 is followed by the output conversion computer 9, for which with the indication of required storage space 9' (for data, program parts, etc.) should be pointed to the inventively required average rating of two cycle results of AD conversion. Between two equal cycles of a total AD conversion, the η resistors 14 'to 14 "of the series arrangement 6.1 through the respective previous 15' to 15" of the parallel arrangement 6.2 and the η resistors 15 'to 15 "of the parallel arrangement 6.2 by the respective previous 14 'to 14 "of the series arrangement 6.1 replaced (full permutation). The average or sum of the conversion results from both AD conversion cycles is then nearly independent of resistance-related AD conversion errors. With relative deviations of AR / R of the 2 η resistors 14 '; 14 ", 15 ', 15" with respect to each other and unfavorable resistance arrangement, the resulting resistance-related error of the AD conversion does not exceed a value of Ѵg · (AR / R) ^{2 in} terms of absolute value. For example, the error remains for | AR / R | < 10 ~ ^{3 in} magnitude below 5 · 10 ~ ⁷ , eliminating the need for precision resistors. Also changes in the acceleration factor 1 / n ² over a reversible number η of the series 14 '; 14 "and shunt resistors 15 ', 15" are equally subject to a reduced resistance-related error, allowing a low-error steepness change.

Claims

1. Circuit arrangement in a multi-slope analog / digital (AD) converter with accelerated recharge, consisting of a reference source, switching means, an integrating digitizer with a comparison input and an acceleration input, an output conversion computer, an input terminal and an output terminal, characterized in that between the output of a comparator (5) connected on the input side on the one hand to the input terminal (1) and on the other hand to the reference source (4) and the comparison input (16) of the digitizer arrangement (8), a series arrangement (6.1) and between the reference source (4) and the Acceleration input (17) of the digitizer assembly (8), preferably in series with an acceleration switch (7), a parallel arrangement (6.2) of each η resistors of the same nominal value within a comparison arrangement (6) is arranged and that to a complete AD conversion into two gleichwer cycles, the η series resistances (14 '; 14 ") are interchanged with the η shunt resistors (15 ', 15") in the second cycle with respect to the first cycle.

2. Circuit arrangement according to claim 1, characterized in that the number η of the resistors (14 ', 14 "and 15', 15") within the series (6.1) and parallel arrangement (6.2) is reversible.

3. Circuit arrangement according to claims 1 and 2, characterized in that a first, with the comparison switch (5) connected reference output (10) and a second, preferably with the acceleration switch (7) connected reference output (11) of the reference source (4) may be the same reference voltage.

4. The circuit arrangement according to claims 1 to 3, characterized in that the first reference output (10) temporarily via a connectable Abintegrationswiderstand, which may also be in series with the series arrangement (6.1), with the comparison input (16) of the digitizer (8) is.

5. Circuit arrangement according to claims 1 to 4, characterized in that for multi-edge AD converter with successive charging and discharging during the charging phase within the series arrangement (6.1) arranged in series η resistors (14 '; 14 ") the same as- those during the subsequent accelerated part of the discharge phase within the parallel arrangement (6.2) arranged in parallel η resistors (15 ', 15 ") are.

6. Circuit arrangement according to claims 1 to 5, characterized in that using a switchable in a correction step instead of the input terminal (1) auxiliary voltage source - from a result of complete AD conversion with Zweicykluservauschung and averaging on the one hand and a one-cycle AD conversion On the other hand, a correction factor is formed in the conversion computer (9) with a constant comparison arrangement, which is subsequently taken into account for the calculated or controlled (steepness) correction of the AD conversion result resulting from the constant comparison arrangement, preferably with one of the two-cycle arrangements of the series converter. (14 '; 14 ") and shunt resistors (15', 15") within the series (6.1) and shunt (6.2) as the same comparison arrangement.

7. Circuit arrangement according to claims 1 to 6, characterized in that in front of the input terminal (1), preferably before or in a leading normalizing converter, and within the conversion computer (9) known per se correction switching and conversions, at least one offset size , circuit-formed and program-implemented, and that each correction step involves full AD conversion in two cycles including averaging.

8. Circuit arrangement according to claims 1 to 7, characterized by a in the conversion calculator (9) over 2 p cycles (p> 1, all) of the AD conversion averaged output digital value (D _a ) and / or correction digital value, preferably with temporally related or respectively alternating ρ first and ρ second cycles of AD conversion.

9. Circuit arrangement according to claims 1 to 9, characterized in that on the part of the conversion computer (9) the output of the relative to both cycle results averaging or -proportional output digital value (D ₃ ) takes place at a frequency equal to the

Sum of the frequencies of both cycles of the AD conversion is calculated, taking into account each cycle result together with the preceding and then together with the subsequent cycle result in two successive output digital values (D _a ). 10. Circuit arrangement according to claims 8 and 9, characterized by a moving averaging over each ρ alternately consecutive first and second cycles of AD conversion with after each cycle again output digital value (D _a ).

For this 1 page drawing

Field of application of the invention

The invention relates to a circuit arrangement for integrating multiple-edge analog / digital (AD) conversion with accelerated back charge and low conversion error. The circuit arrangement is mainly applicable in devices and assemblies of the electronic measurement and test technology and it is suitable for an embodiment as an integrated circuit.

Characteristic of the known state of the art

Known integrating methods for AD conversion; especially for comparison of an analogue size with a reference variable as a basic metrological problem, are based on a charge balance on average over time (Precision with Comfort, Elektronik-Journal 1988,1 / 2, p.23-25). In the two-flank method (dual slope, for example DE-OS 2059862, 21 al-36/00) an integration capacitor, which is arranged in the negative feedback branch of an operational amplifier, initially charged via an integration resistor and a changeover switch in a predetermined charging time of the input voltage to be converted. The subsequent discharge time with a reference voltage is measured by time interval measurement. This digitization result is proportional to the input voltage. The dominant transposition errors of the two-flank method are, in addition to the unavoidable error of the reference voltage, especially those errors which are based on dielectric after-effects of the integration capacitor (characteristic nonlinearity) and decision uncertainties of the charge balance comparator (W. Fiebaum, Precision AD and Precision DA). Implementation radio-television-elektronikSO [1981]; H.7, p.416-421; H.8, pp. 517-522). Furthermore, the relatively large conversion time is troublesome, while offset errors are usually eliminated in a correction step (analog processor circuits for integrated analog-to-digital converters C500D and C504D, TGL 43084 and TGL 43286). For precision AD converters, the aforementioned errors or disadvantages of the two-flank AD conversion have largely been eliminated by a transition to multi-edge AD conversion (DE-AS 2114141.21 al-36/00). In this case, even during the charging time, depending on the state of charge, it is acceleratedly deconstructed for short, defined time intervals. The triple-slope method with subsequent accelerated abintegration (DE-OS 1762465,21a1-36 / 00) is this an intermediate step with comparable circuitry execution. Selective preload and greatly slowed discharge can further improve the decision-making reliability of the comparator (Precision with Comfort, Elektronik-Journal 1988,1 / 2, pp. 23-25). However, the improvements achieved over the two-flank method are achieved at the cost of an additional resistance-related fault, since the charging and at least the accelerated discharge occur via two different resistors. Even elaborate pairing of these value unequal resistors to approximately the same temperature coefficient is under the usual conditions of use only of limited effectiveness, in addition to the mating uncertainty mainly from long-term and temperature moderately temporary uneven changes in the resistance values resulting. This drawback of the resistive error limits the utility of multi-edge AD converters, especially for precision measurement tasks.

Object of the invention

It is the object of the invention to reduce the resistance-related error in multi-edge AD converters.

Explanation of the essence of the invention

The object of the invention is to provide an integrating multi-edge AD converter with accelerated recharge, which has a lower resistance-related conversion error.

The object of the invention is to provide a circuit arrangement in a multi-edge AD converter with accelerated recharge, consisting of a reference source, switching means, an integrating digitizing arrangement with a comparison input and an acceleration input, an output-side conversion calculator, an input terminal and an output terminal in that between the output of a comparison switch connected on the input side to the input terminal and the reference source and the comparison input of the digitizer arrangement is a series arrangement and between the reference source and the acceleration input of the digitizer arrangement, preferably in series with an acceleration switch, a parallel arrangement of respectively η resistances of the same nominal value is arranged within a comparison arrangement. For complete AD conversion in two equivalent cycles, the η series resistances to the η shunt resistors in the second cycle are reversed from the first cycle. The output of a preferably equal output digital value, which is proportional to the midpoint of both cycle results, is output at the output of the conversion computer programmed accordingly.