DE4020532A1 - Fast A=D converter - uses voltage divider in conjunction with parallel comparators with voltage offsets - Google Patents

Fast A=D converter - uses voltage divider in conjunction with parallel comparators with voltage offsets

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DE4020532A1
DE4020532A1 DE19904020532 DE4020532A DE4020532A1 DE 4020532 A1 DE4020532 A1 DE 4020532A1 DE 19904020532 DE19904020532 DE 19904020532 DE 4020532 A DE4020532 A DE 4020532A DE 4020532 A1 DE4020532 A1 DE 4020532A1
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Daniel Grenzendorf
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Abstract

Three comparators (K31,K32,K33), have two offset terminals each, connected to a voltage divider chain (336,330,300) and a common voltage. The difference between succession comparator input levels (e.g. 300,330) is an integer number of multiple (n) of 2 or more of a quatisation value. For each input value (e.g. 330) n parallel switched comparators (K31,K32,K33) exist, and the characteristic of each offset voltage to give the required quantisation value. Pref., the offset voltage is applied to the offset conpensation inputs. ADVANTAGE - Faster and uses fewer components.

Description

Die Erfindung betrifft eine Anordnung zur parallelen Analog/Digital- Umsetzung eines analogen Eingangssignales, wie im Oberbegriff des Patentanspruchs 1 angegeben.The invention relates to an arrangement for parallel analog / digital Implementation of an analog input signal, as in the preamble of Claim 1 specified.

Bei der bekannten Anordnung zur parallelen Analog/Digital-Umsetzung (A/D-Umsetzung) eines analogen Eingangssignales ist für jeden mög­ lichen digitalen Code des Umsetzers ein Vergleichsnormal vorhanden, so daß in einem Schritt bestimmt werden kann, welches der Vergleichs­ normale dem Eingangssignal am besten entspricht.In the known arrangement for parallel analog / digital conversion (A / D conversion) of an analog input signal is possible for everyone the digital code of the converter, a comparison standard is available, so that it can be determined in one step which of the comparison normal best matches the input signal.

Eine Darstellung der bekannten Anordnung, wie es z. B. von R. Eckl, L. Pütgens und J. Walter in dem Buch "A/D- und D/A-Wandler", Franzis′- Verlag, 1988, S. 30-35, beschrieben ist, wird nachfolgend anhand von Fig. 1 gegeben, wobei diese Darstellung einen Ausschnitt zur Bildung von zwei Vergleichsnormalen zeigt.A representation of the known arrangement, as z. B. by R. Eckl, L. Pütgens and J. Walter in the book "A / D and D / A converter", Franzis'- Verlag, 1988, pp. 30-35, is described below with reference to Fig. 1 given, this illustration shows a section for the formation of two comparison standards.

Bei diesem Ausschnitt werden die beiden Vergleichsnormale 100 und 130 durch einen Spannungsteiler (R10 bis R12) in drei Quantisierungs­ intervalle (Uq) unterteilt, wodurch die beiden Vergleichsnormale 110 und 120 gebildet werden.In this section, the two comparison standards 100 and 130 are divided into three quantization intervals (U q ) by a voltage divider (R 10 to R 12 ), as a result of which the two comparison standards 110 and 120 are formed.

Zusätzlich ist für jedes dieser Vergleichsnormale ein Spannungskompa­ rator (z. B. K10) vorhanden, welcher die Eingangsspannung Ue mit einem der Vergleichsnormale (110) vergleicht. Die Ergebnisse (S10, S11) der Komparatoren bilden einen Summencode, wobei die Größe der Eingangs­ spannung anhand des 0-1-Überganges dieses Summencodes bestimmt werden kann. Hierzu ist es vielfach üblich, diesen Übergang mittels eines Prÿoritätsdecoders zu bestimmen und zugleich das Ergebnis in eine Binär- oder BCD-Zahl umzucodieren.In addition, a voltage comparator (eg K 10 ) is available for each of these comparison standards, which compares the input voltage U e with one of the comparison standards ( 110 ). The results (S 10 , S 11 ) of the comparators form a sum code, and the size of the input voltage can be determined on the basis of the 0-1 transition of this sum code. To this end, it is common to determine this transition using a priority decoder and at the same time to transcode the result into a binary or BCD number.

Aufgrund der besseren Anschaulichkeit sind bei den Komparatoren (z. B. K10) zusätzlich die Offseteingänge, wie sie zur Kompensation der Eingangsoffsetspannung vielfach üblich sind, und der Idealwert der hiermit eingestellten Offsetspannung (O10) eingezeichnet, wobei die Eingangsoffsetspannung bei der bekannten Anordnung den Wert Null aufweist.For the sake of clarity, the comparator (e.g. K 10 ) also shows the offset inputs, which are common for compensating the input offset voltage, and the ideal value of the offset voltage (O 10 ) set here, with the input offset voltage in the known arrangement has the value zero.

Die bekannte Anordnung weist dadurch den schwerwiegenden Nachteil auf, daß für einen A/D-Umsetzer mit N Bit Auflösung ein Spannungs­ teiler mit 2N Präzisionswiderständen und 2N- 1 Komparatoren benötigt werden. The known arrangement therefore has the serious disadvantage that a voltage divider with 2 N precision resistors and 2 N - 1 comparators are required for an A / D converter with N bit resolution.

Die erzielbare Auflösung wird dadurch einerseits durch die verfügbare Chipfläche und andererseits, da die Vergleichsnormale mittels eines Spannungsteilers generiert werden, durch die Toleranzen der Wider­ stände begrenzt. Zudem wird bei der Vergrößerung der Auflösung die erzielbare Umsetzrate durch die höheren Signallaufzeiten reduziert.The achievable resolution is determined on the one hand by the available resolution Chip area and on the other hand, since the comparison standards by means of a Voltage divider are generated by the tolerances of the counter limited. In addition, when the resolution is increased, the achievable conversion rate reduced by the longer signal transit times.

Es ist deshalb Aufgabe der Erfindung, die Signallaufzeit und die Anzahl der benötigten Präzisionswiderstände zu reduzieren.It is therefore an object of the invention, the signal transit time and the number to reduce the required precision resistors.

Diese Aufgabe wird erfindungsgemäß durch einen A/D-Umsetzer der eingangs genannten Art gelöst, welcher die kennzeichnenden Merkmale des Patentanspruchs 1 aufweist.This object is achieved by an A / D converter solved type mentioned above, which the characteristic features of claim 1.

Vorteilhafte Weiterbildungen sind in den Unteransprüchen, in der Beschreibung und in der Zeichnung angegeben.Advantageous further developments are in the dependent claims in the Description and indicated in the drawing.

Ein erfindungsgemäßer A/D-Umsetzer verringert die Herstellungskosten gegenüber der bekannten Anordnung.An A / D converter according to the invention reduces the manufacturing costs compared to the known arrangement.

Ein Ausführungsbeispiel der Erfindung wird nachfolgend anhand der Zeichnung beschrieben, wobei dieAn embodiment of the invention is based on the Described drawing, the

Fig. 1 bereits vorgestellt ist. In Fig. 1 is already presented. In

Fig. 2 ist eine erfindungsgemäße Anordnung und in Fig. 2 is an arrangement according to the invention and in

Fig. 3 eine Verallgemeinerung dieser Anordnung dargestellt. Fig. 3 shows a generalization of this arrangement.

Fig. 4 dient der Erläuterung der Offset-Einstellung der Komparatoren. Fig. 4 is used to explain the offset setting of the comparators.

Das in Fig. 2 dargestellte Blockschaltbild zeigt einen Ausschnitt aus einem erfindungsgemäßen A/D-Umsetzer, wobei diese Anordnung, wie bei der in Fig. 1 dargestellten funktionalen Entsprechung, zur Bildung zweier Stellen (S20 und S21) des Summencodes dient.The block diagram shown in FIG. 2 shows a section of an A / D converter according to the invention, this arrangement, as in the functional correspondence shown in FIG. 1, used to form two digits (S 20 and S 21 ) of the sum code.

Gegenüber der bekannten Anordnung wurde hierbei jeder zweite Wider­ stand weggelassen, so daß an jedem der verbleibenden Widerstände der doppelte Spannungsabfall, was der Größe von zwei Quantisierungsinter­ vallen entspricht, auftritt. Um die Vergleiche dennoch in den Abständen von einem Quantisierungsintervall ausführen zu können, wird zusätzlich an jedem zweiten Komparator eine Offsetspannung von der Größe eines Quantisierungsintervalles eingestellt, wodurch eine Verschiebung deren Übertragungskennlinie erreicht wird.Compared to the known arrangement, every second contradiction was omitted so that on each of the remaining resistors the double voltage drop, the size of two quantization inter vallen corresponds, occurs. To the comparisons nevertheless in the intervals of being able to execute from a quantization interval is additional an offset voltage of the magnitude of one on every second comparator Quantization interval set, causing a shift whose transmission characteristic is reached.

Dadurch vergleichen die beiden Komparatoren K20 und K21, trotz ihrer Parallelschaltung, das Eingangssignal mit zwei verschiedenen Vergleichsnormalen. As a result, the two comparators K 20 and K 21 , despite their parallel connection, compare the input signal with two different comparison standards.

So vergleicht der Komparator K21 das Eingangssignal Ue mit dem Vergleichsnormal 220, welches zwei Quantisierungsintervalle über dem Vergleichsnormal 200 liegt.The comparator K 21 thus compares the input signal U e with the comparison standard 220 , which is two quantization intervals above the comparison standard 200 .

Die bei dem Komparator K20 eingestellte Eingangsoffsetspannung von +Uq führt zu einer Verschiebung der Übertragungskennlinie, wodurch die Wirkung erreicht wird, daß dieser Komparator das um Uq erhöhte Eingangssignal mit dem Vergleichsnormal 220 vergleicht.The input offset voltage of + U q set in the comparator K 20 leads to a shift in the transmission characteristic, whereby the effect is achieved that this comparator compares the input signal increased by U q with the comparison standard 220 .

Bezogen auf das Vergleichsnormal 200 läßt sich dieser Vergleich durch die FormelIn relation to the comparison standard 200 , this comparison can be made using the formula

ausdrücken, woraus durch Äquivalenzumformung folgt:express what follows from equivalence transformation:

Hieraus folgt, daß der Komparator K20 das Eingangssignal mit einem Vergleichsnormal vergleicht, welches um ein Quantisierungsintervall größer als das Vergleichsnormal 200 ist, was einem Mittelabgriff an R20 gleichkommt.It follows from this that the comparator K 20 compares the input signal with a comparison standard which is larger than the comparison standard 200 by a quantization interval, which is equivalent to a center tap at R20.

Eine Verallgemeinerung dieser Anordnung für die Parallelschaltung dreier Komparatoren ist in Fig. 3 dargestellt.A generalization of this arrangement for the parallel connection of three comparators is shown in FIG. 3.

Bei dem Komparator K32 ist hierbei eine Offsetspannung von Null, bei dem Komparator K31 von +Uq und bei dem Komparator K33 von -Uq eingestellt.The comparator K 32 has an offset voltage of zero, the comparator K 31 of + U q and the comparator K 33 of -U q .

Der Komparator K32 vergleicht hierdurch das Eingangssignal Ue direkt mit dem Vergleichsnormal 330, der Komparator K31 vergleicht dagegen Ue mit dem um ein Quantisierungsintervall Uq verminderten und der Komparator K33 mit dem um ein Uq erhöhten Vergleichsnormal 330. Dadurch ermöglicht es diese Anordnung mit einem Vergleichsnormal (330) drei Stellen (S31 bis S33) des Summencodes zu bestimmen, wodurch die Anzahl der benötigten Vergleichsnormale - und damit auch der benötigten Präzisionswiderstände - auf ein Drittel reduziert wird. The comparator K 32 hereby compares the input signal U e directly with the comparison standard 330 , the comparator K 31 , on the other hand, compares U e with the quantization interval U q reduced and the comparator K 33 with the comparison standard 330 increased by U q . This arrangement makes it possible to determine three digits (S 31 to S 33 ) of the sum code with a comparison standard ( 330 ), which reduces the number of comparison standards required - and thus also the required precision resistors - to one third.

Der dadurch erzielbare Vorteil besteht, neben einer Reduktion der An­ zahl der benötigten Präzisionswiderstände, insbesondere darin, daß die Signallaufzeit verringert wird, da hierbei die Komparatoren physikalisch enger benachbart angeordnet werden können.The advantage that can be achieved in this way is, in addition to a reduction in the An number of precision resistors required, especially in that the Signal transit time is reduced because the comparators are physical can be arranged closer together.

Zur Einstellung einer Offsetspannung können prinzipiell alle bekannten Verfahren zur Kompensation der Offsetspannung angewendet werden. Da diese jedoch für den Einsatz in Parallel-Umsetzern hoher Auflösung im allgemeinen zu aufwendig sind, ist es gemäß einer Ausbildung der An­ ordnung vorgesehen, die Offsetspannung durch Variation der Bauteile­ parameter zu generieren.In principle, all known ones can be used to set an offset voltage Methods for compensating the offset voltage are used. However, since these are for use in high-resolution parallel converters are generally too expensive, it is according to a training of the An order provided, the offset voltage by varying the components to generate parameters.

Die in Fig. 4 dargestellte Ausbildung eines Vorverstärkers eines bekann­ ten Spannungskomparators dient hierbei der Erläuterung der Offset- Einstellung.The formation of a preamplifier of a known voltage comparator shown in FIG. 4 serves to explain the offset setting.

Weisen bei dieser Anordnung die beiden Eingangsspannungen (Ue, Uv), die beiden Betriebsspannungen (UB1, UB2) die gleiche Größe und die Bau­ teile die gleichen Parameter auf, so ergibt sich hierbei für die Ausgangs­ spannung (UD) der Wert Null, da an den beiden Kollektorwiderständen (R41, R42) aufgrund der Teilung des Stromes Ik der gleiche Spannungs­ abfall auftritt.In this arrangement, the two input voltages (U e , U v ), the two operating voltages (U B1 , U B2 ) have the same size and the construction parts have the same parameters, so that the output voltage (U D ) results in Value zero since the same voltage drop occurs at the two collector resistors (R 41 , R 42 ) due to the division of the current I k .

Eine Offsetspannung kann deshalb eingestellt werden, indem die Bau­ teileparameter der beiden Hälften des Differenzverstärkers unterschied­ liche Werte erhalten. So kann eine Offsetspannung entweder dadurch, daß die Kollektorwiderstände (R41, R42) unterschiedliche Werte erhalten, oder dadurch, daß die Transistoren (T1, T2) unterschiedliche Geometrien erhalten, eingestellt werden.An offset voltage can therefore be set by giving the component parameters of the two halves of the differential amplifier different values. An offset voltage can be set either by the collector resistors (R 41 , R 42 ) receiving different values or by the transistors (T 1 , T 2 ) receiving different geometries.

Diese Form der Offset-Einstellung weist jedoch den Nachteil auf, daß die Größe der Offsetspannung fest ist, wodurch auch die Größe des Eingangsspannungsbereiches festgelegt wird.However, this form of offset setting has the disadvantage that the size of the offset voltage is fixed, which also makes the size of the Input voltage range is set.

Es ist deshalb gemäß einer bevorzugten Ausbildung der Anordnung vor­ gesehen, die Offset-Einstellung der Komparatoren variabel zu gestalten, so daß die Größe der Offsetspannung dem Eingangsspannungsbereich des A/D-Umsetzers angepaßt werden kann. Hierfür werden die beiden Hälften des Differenzverstärkers mit zwei verschiedenen Betriebsspan­ nungen (UB1, UB2) betrieben, so daß bei gleichen Spannungsabfällen über R41 und R42 die Differenzspannung UD dennoch ungleich Null ist. It is therefore seen according to a preferred embodiment of the arrangement, to make the offset setting of the comparators variable, so that the size of the offset voltage can be adapted to the input voltage range of the A / D converter. For this purpose, the two halves of the differential amplifier are operated with two different operating voltages (U B1 , U B2 ), so that with the same voltage drops across R 41 and R 42, the differential voltage U D is nevertheless non-zero.

Diese Anordnung weist dadurch den Vorteil auf, daß für alle Kompara­ toren, für die eine Verschiebung der Übertragungskennlinie vorgesehen ist, die Offsetspannung mittels einer Spannungsquelle zugleich ein­ gestellt werden kann.This arrangement has the advantage that for all Kompara gates for which a shift in the transmission characteristic is provided is the offset voltage by means of a voltage source at the same time can be put.

Weiter weist diese Anordnung den Vorteil auf, daß die Polarität der Offsetspannung durch Vertauschen der beiden Betriebsspannungen UB1 und UB2 invertiert werden kann, so daß zur Realisierung der in Fig. 3 dargestellten Anordnung lediglich eine Spannungsquelle benötigt wird.This arrangement also has the advantage that the polarity of the offset voltage can be inverted by interchanging the two operating voltages U B1 and U B2 , so that only one voltage source is required to implement the arrangement shown in FIG. 3.

Im Vergleich zu der bekannten Anordnung bedeutet dies, daß mittels einer zusätzlichen Spannungsquelle die Anzahl der benötigten Präzisions­ widerstände auf ein Drittel reduziert werden kann.In comparison to the known arrangement, this means that means an additional voltage source the number of precision required resistance can be reduced to a third.

Der Bedarf an Präzisionswiderständen kann hierbei weiter reduziert werden, indem den Komparatoren K31 bis K33 weitere Komparatoren mit einer Offsetspannung, welche ein ganzzahliges Vielfaches eines Quanti­ sierungsintervalles beträgt, parallelgeschaltet werden.The need for precision resistors can be further reduced by connecting the comparators K 31 to K 33 in parallel with an offset voltage which is an integer multiple of a quantization interval.

Claims (5)

1. Anordnung zur parallelen Analog/Digital-Umsetzung eines analogen Eingangssignales durch Vergleich dieses Eingangssignales mit einer Vielzahl von Vergleichsnormalen, dadurch gekennzeichnet, daß die Differenz zwischen zwei aufeinanderfolgenden Vergleichsnormalen (z. B. 300, 330) ein ganzzahliges Vielfaches n, mit n 2, eines Quantisie­ rungsintervalles beträgt, und daß zur Durchführung der Vergleiche in Abständen eines Quantisierungsintervalles für ein Vergleichsnormal (z. B. 330) n Komparatoren parallelgeschaltet sind, wobei die Übertrag­ ungskennlinie der Komparatoren (K31, K32, K33) durch die Einstellung einer Offsetspannung um jeweils ein Quantisierungsintervall verschoben ist.1. Arrangement for parallel analog / digital conversion of an analog input signal by comparing this input signal with a multiplicity of comparison standards, characterized in that the difference between two successive comparison standards (e.g. 300, 330 ) is an integer multiple n, with n 2 , a quantization interval, and that to carry out the comparisons at intervals of a quantization interval for a comparison standard (z. B. 330 ) n comparators are connected in parallel, the transfer characteristic of the comparators (K 31 , K 32 , K 33 ) by the setting an offset voltage is shifted by one quantization interval. 2. Anordnung nach Anspruch 1, gekennzeichnet durch die Anwendung der Verfahren zur Offset-Kompensation für die Einstellung einer Offset­ spannung.2. Arrangement according to claim 1, characterized by the application the method of offset compensation for setting an offset tension. 3. Anordnung nach Anspruch 1, dadurch gekennzeichnet , daß die Einstellung einer Offsetspannung der Komparatoren mittels unterschiedlicher Werte für die Bauteileparameter der beiden Hälften des Eingangsverstärkers des Komparators ausgeführt ist.3. Arrangement according to claim 1, characterized in that the Setting an offset voltage of the comparators using different values for the component parameters of the two halves of the input amplifier of the comparator. 4. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Offset­ spannung der Komparatoren dem Eingangsspannungsbereich angepaßt werden kann.4. Arrangement according to claim 1, characterized in that the offset voltage of the comparators adapted to the input voltage range can be. 5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß zur Einstellung einer Offsetspannung der Komparatoren die beiden Hälften des Eingangsverstärkers mit unterschiedlichen Betriebsspannungen (UB1, UB2) betrieben werden.5. Arrangement according to claim 4, characterized in that for setting an offset voltage of the comparators, the two halves of the input amplifier are operated with different operating voltages (U B1 , U B2 ).
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DE10350596A1 (en) * 2003-10-30 2005-06-16 Infineon Technologies Ag Comparator for comparing an incoming signal with a threshold value has differential switching elements along with devices to supply an adjusting current with different steady rate characteristics

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