DE3129338A1

DE3129338A1 - SIGNAL CONVERTER

Info

Publication number: DE3129338A1
Application number: DE19813129338
Authority: DE
Inventors: Yuzo Tokyo Kita; Katsuaki Takagi
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1980-07-28
Filing date: 1981-07-24
Publication date: 1982-04-08
Also published as: US4388612A; JPS5728429A; JPS6161578B2

Description

BESCHREIBUNGDESCRIPTION

Die Erfindung betrifft einen Signalwandler, insbessondere betrifft die Erfindung einen Digital-Analog-Wandler, der eine lineare Eingangs-Ausgangs-Charakteristik aufweist; ferner betrifft die Erfindung einen Analog-Digital-Wandler mit sukzessiver Approximation/ der einen Digital-Analog-Wandler als lokalen Decodierer verwendet.The invention relates to a signal converter, in particular the invention relates to a digital-to-analog converter, which has a linear input-output characteristic; The invention also relates to an analog-to-digital converter with successive approximation / which uses a digital-to-analog converter as a local decoder.

Ein linearer Digital-Analog-Wandler (D/A-Wandler) oder Analog-Digital-Wandler (A/D-Wandler) ist ein wichtiger Bestandteil einer Eingabe-Ausgabe-Schaltung bei den verschiedensten Steuerungssystemen, welche digitale Datenverarbeitungseinrichtungen, z.B. Rechner, verwenden. Bislang gibt es die verschiedensten Ausführungsformen.A linear digital-to-analog converter (D / A converter) or Analog-to-digital converter (A / D converter) is an important part an input-output circuit in the most varied of control systems, which digital data processing devices, e.g. use a calculator. So far there have been a wide variety of embodiments.

Eine bekannte Ausführungsform dieser Art von Wandler ist vom sogenannten gewichteten Kapazitätstyp und verwendet ein Feld, das aus einer Vielzahl von Kondensatoren besteht, die binär gewichtete Kapazitätsverhältnisse haben. In diesem Falle entsprechen die Kondensatoren den entsprechenden Bits einen Binärwortes. Die Anschlüsse der Kondensatoren auf einer Seite sind dabei gemeinsam an eine einzige Signalleitung angeschlossen, während die Anschlüsse auf der anderen Seite wahlweise an eine Referenzspannungs-Versorgungsleitung oder eine Erdspannungs-Versorgungsleitung angeschlossen werden, und zwar jeweils über entsprechende Schalter. Bei diesem Wandler werden die Schalter in Abhängigkeit vom Muster des Binärwortes ein- und ausgeschaltet. Die Kondensatoren, die den Bits mit dem Binärwert "1" entsprechen, werden an die Referenzspannung angeschlossen, während die anderen Kondensatoren an Erde angeschlossen sind, so daß auf der Signalleitung eine Analogspannung erzeugt wird, die einem Digitalwert entspricht.A known embodiment of this type of transducer is of the so-called weighted capacitance type and uses a field consisting of a large number of capacitors, which have binary weighted capacity ratios. In this case the capacitors correspond to the corresponding bits a binary word. The connections of the capacitors on one side are common to a single signal line connected, while the connections on the other side optionally to a reference voltage supply line or a ground voltage supply line can be connected, in each case via corresponding switches. With this one Converter, the switches are switched on and off depending on the pattern of the binary word. The capacitors, those that correspond to the bits with the binary value "1" are connected to the reference voltage, while the others Capacitors are connected to earth, so that an analog voltage is generated on the signal line, which is a Corresponds to the digital value.

Da Kondensatoren auf einem Halbleitersubstrat mit relativ hoher Genauigkeit unter Verwendung der MOS-Technik erzeugt werden können, besitzt ein derartiger Wandler den Vorteil einer ausgezeichneten Linearität. Wenn jedoch einSince capacitors on a semiconductor substrate with relatively high accuracy using MOS technology can be generated, such a transducer has an advantage of excellent linearity. However, if a

derartiger Wandler eine hohe Auflösung besitzen muß, dann ergibt sich das Problem, daß das Halbleitersubstrat eine große Fläche besitzen muß, um ausreichend Kondensatoren aufzunehmen,, welche die richtigen binärgewichteten Koeffizienten besitzen*such a converter must have a high resolution, then there is a problem that the semiconductor substrate must have a large area in order to have sufficient capacitors to include, which have the correct binary-weighted coefficients *

Beispielsweise kann eine solche Kondensatoranordnung mit binärgewichteten Koeffizienten so hergestellt werden, daß eine große Anzahl von Kondensatoren hergestellt wird, die jeweils eine Einheitskapazität besitzen, und daß die Kondensatoren zahlenmäßig entsprechend den gewichteten Koeffizienten kombiniert werden, um Kondensatoren der entsprechenden Bits zu bilden» Bei diesem Vorgehen sind jedoch 2 Einheitskondensatoren für einen Wandler mit einem Auflösungsvermögen von η Bits erforderlich. Wenn andererseits beabsichtigt ist, die Kondensatoren der entsprechenden Bits in Form von einzelnen Kondensatoren ungleicher Bereiche oder Flächen auszubilden, ist es erforderliche die Größe des Kondensators für das am wenigstens signifikante Bit (LSB) mit einer gewissen Größe auszubilden und die Größen der anderen Kondensatoren bezüglich der zuerst . erwähnten Größe präzise zu bestimmen, um auf diese Weise innerhalb eines vorgegebenen Bereiches Fehler der Kapazitätsverhältnisse der Kondensatoren zu unterdrücken, die der Herstellungstechnik zuzuschreiben sind. Wenn beabsichtigt ist, ein Kondensatorfeld oder eine Kondensatoranordnung von binär gewichteten Koeffizienten zu erhalten, wobei der Kondensator für das am wenigsten signifikante Bit LSB auf eine kleine Kapazität eingestellt ist, ist zu befürchten, daß die Binärkoeffizienten aufgrund von Herstellungsfehlern nicht korrekt sind und daß die Änderungen der Analogwerte gegenüber die kontinuierlichen Zunahme der Digitalwerte in einer Richtung nicht-monoton werden. Eine derartige Störung der Monotonie verschlechtert jedoch die differentielle Linearität des A/D-Wandlers und begrenzt seine Einsatzmöglichkeiten= Eine andere Art von Wandler ist von der Bauart, die eine Widerstandskette verwendet. Bei einem Wandler dieserFor example, such a capacitor arrangement with binary-weighted coefficients can be produced in such a way that that a large number of capacitors are manufactured, each having a unit capacitance, and that the Capacitors are numerically combined according to the weighted coefficients to make capacitors of the corresponding To form bits »With this procedure, however, there are 2 unit capacitors for a converter with a single resolution of η bits required. On the other hand, if it is intended, the capacitors of the corresponding bits In the form of individual capacitors of unequal areas or surfaces, it is necessary the size of the capacitor for the least significant bit (LSB) with a certain size and the sizes the other capacitors regarding the first. mentioned size precisely to determine in this way within of a predetermined range to suppress errors in the capacitance ratios of the capacitors, which are attributable to the manufacturing technology. If one is intended To obtain capacitor array or a capacitor array of binary weighted coefficients, the capacitor for the least significant bit LSB is set to a small capacity, it is feared that the Binary coefficients are incorrect due to manufacturing errors and that the changes in analog values compared to the continuous increases in digital values in one direction become non-monotonic. Such a disruption of the However, monotony worsens the differential linearity of the A / D converter and limits its possible applications = Another type of transducer is of the type that uses a resistor string. With a converter this

Art wird eine Referenzspannung mit der Widerstandskette in gleiche Teile geteilt, um eine geteilte Spannung abzuleiten, die einem Binärwort entspricht. Die Wahl der geteilten Spannung kann mit Hilfe einer Vielzahl von Schaltern erfolgen, die in Form einer Matrix angeschlossen sind, wie es beispielsweise in der JP-OS 52-28851 beschrieben ist.Art becomes a reference voltage with the resistor chain divided into equal parts to derive a divided voltage corresponding to a binary word. The choice of shared Voltage can be done with the help of a variety of switches connected in the form of a matrix are as described, for example, in JP-OS 52-28851.

Eine derartige Schaltermatrix hat N Strompfade, die mit Anschlußpunkten der Widerstandskette verbunden sind, wobei jeder von ihnen η Schalter aufweist, welche die Relation N = 2ⁿ erfüllen. Die Schalter werden von Steuersignalen eingeschaltet bzw. ausgeschaltet, welche den entsprechenden Bits des Binärwortes entsprechen.Such a switch matrix has N current paths which are connected to connection points of the resistor chain, each of them having η switches which satisfy ^{the relation N = 2 n.} The switches are switched on or off by control signals which correspond to the corresponding bits of the binary word.

Bei einem Wandler dieser Bauart mit Widerstandskette wird eine der N Spannungen, die von der Widerstandskette geteilt wird, in Abhängigkeit vom Binärwort gewählt, und somit besteht der Vorteil, daß eine monotone Zunahme der analogen Ausgangsspannungen gegenüber der Zunahme der Digitalwerte gewährleistet ist. Die Widerstandswerte der Widerstände, die auf einem Halbleiter ausgebildet sind, ändern sich jedoch in Abhängigkeit von der Form oder aufgrund von äußeren Drücken, die auf das Substrat wirken. Auch wenn somit beabsichtigt ist, einen Wandler dieser Bauart mit hohem Auflösungsvermögen herzustellen, ist es schwierig, eine Widerstandskette mit gleichmäßiger Widerstandsverteilung auszubilden, und es treten Probleme bei der Linearität der Eingangs/Ausgangs-Charakteristi-k auf.In a converter of this type with a resistor chain, one of the N voltages is generated by the resistor chain is chosen depending on the binary word, and thus there is the advantage that a monotonic increase in analog output voltages versus the increase in digital values is guaranteed. The resistance values of the resistors, however, which are formed on a semiconductor change depending on the shape or due to external pressures acting on the substrate. Even if it is intended to use a converter of this type It is difficult to produce a resistor chain with a uniform resistance distribution and there are problems in the linearity of the input / output characteristics.

Aufgabe der Erfindung ist es, einen linearen D/A-Wandler, der die Eigenschaften der gewichteten Kapazitätsbauart und der Widerstandskettenbauart vereinigt und sowohl eine ausgezeichnete Linearität als auch Monotonie besitzt, sowie einen A/D-Wandler anzugeben, der eine sukzessive Approximation vornimmt und den D/A-Wandler verwendet.The object of the invention is to provide a linear D / A converter, which combines the characteristics of the weighted capacitance type and the resistor chain type and is both excellent Has linearity as well as monotony, as well as specifying an A / D converter that makes a successive approximation and uses the D / A converter.

Im Hinblick auf Wandler, bei denen eine Kombination der gewichteten Kapazitätsbauart und der Widerstandskettenbauart erfolgt, sind bereits Anwendungsbeispiele für einenWith regard to converters using a combination of the weighted capacitance type and the resistor chain type takes place, are already application examples for one

Codierer und einen Decodierer für PCM-Signale bekannt, die nichtlineare Eingangs-Ausgangs-Umwandlungscharakteristiken besitzen= Beispielsweise ist in der Literaturstelle IEEE Journal of Solid-state Circuits, Vol. SC-14, Nr. 1, Februar 1979, Seiten 65 bis 73, ein Wandler (CODEC) beschrieben, bei dem eine komprimierte Quantisierungsgröße von ,u - 255 durch 15 Sehnen oder Segmente approximiert wird und bei dem acht Segmente jeweils mit positiven und negativen Polaritäten von einem Kondensatorfeld bestimmt werden, während 16 Schritte innerhalb jedes Segmentes von einer Widerstandskette bestimmt werden. In diesem Falle besteht das Kondensatorfeld aus acht Kondensatoren, die binär gewichtete Kapazitätsverhältnisse (Koeffizienten) aufweisen. Die Kondensatoren von dem des kleinsten Koeffizienten bis zu dem eines Koeffizientenwertes,, der durch die oberen drei Bits eines Binärwortes zugeordnet ist, mit Ausnahme des Vorzeichenbit, werden mit einer Referenzspannung versorgt, während dem Kondensator des oberen Bits neben dem Kondensator des zugeordneten Koeffizientenwertes eine geteilte Spannung zugeführt wird, die den unteren vier Bits des Binärwortes entspricht und die von der Widerstandskette erhalten ist; die übrigen Kondensatoren werden an Erdpotential gelegt.Encoder and a decoder for PCM signals known, which have non-linear input-output conversion characteristics = For example, is in the reference IEEE Journal of Solid-state Circuits, Vol. SC-14, No. 1, February 1979, pages 65 to 73, describes a converter (CODEC), in which a compressed quantization size of, u - 255 is approximated by 15 chords or segments and in which eight segments each with positive and negative polarities are determined by a capacitor field, during 16 steps within each segment are determined by a chain of resistors. In this case there is the capacitor field of eight capacitors, which have binary weighted capacitance ratios (coefficients). The capacitors from that of the smallest coefficient to to that of a coefficient value ,, which is passed through the top three Bits of a binary word are assigned, with the exception of the sign bit, are supplied with a reference voltage, during the capacitor of the upper bit next to the capacitor of the assigned coefficient value a divided Voltage is supplied, which corresponds to the lower four bits of the binary word and that of the resistor chain is preserved; the remaining capacitors are connected to earth potential.

Wenn bei dem Aufbau des Wandlers CODEC die Kondensatoren des Kondensatorfeldes gleiche Kapazitätswerte erhalt ten, kann eine lineare Quantisierungscharakteristik erreicht werden. Bei einem derartigen Aufbau ist jedoch die Anzahl von Kondensatoren erforderlich, die gleich der Anzahl von Segmenten ist, und ein Wandler, bei dem die oberen η Bits des Binärwortes der Segmentzuordnung zugewiesen sind, erfordert eine Anzahl von 2 Kondensatoren. Außerdem erfordert der Aufbau drei Schalter, um selektiv die Referenzspannung, die geteilte Spannung bzw. das Erdpotential an die Konden*- satoren anzulegen, so daß eine Zunahme der Anzahl von Kondensatoren auch eine Erhöhung der Anzahl von Schalter mit sich bringt» infolgedessen müssen, um beispielsweise dieIf the capacitors of the capacitor field receive the same capacitance values during the construction of the converter CODEC th, a linear quantization characteristic can be achieved. With such a structure, however, the number is of capacitors is required, which is equal to the number of segments, and a converter in which the upper η bits of the binary word of the segment assignment requires a number of 2 capacitors. Also requires the structure of three switches to selectively apply the reference voltage, the divided voltage or the earth potential to the condensers * - to apply capacitors, so that an increase in the number of capacitors also an increase in the number of switches entails »consequently need to, for example, the

Segmentzuordnungsbits von drei Bits auf vier Bits zu erhöhen, acht Kondensatoren und vierundzwanzig Schalter hinzugefügt werden. Auf diese Weise ist die Zunahme von Schaltungselementen, die zur Steigerung des Auflösungsvermögens um nur ein Bit erforderlich sind, sehr groß.Increase segment allocation bits from three bits to four bits, eight capacitors and twenty four switches are added. In this way, the increase in circuit elements, which are required to increase the resolution by only one bit, very large.

Ein weitereg Ziel der Erfindung ist es, einen Wandler mit neuartigem Aufbau anzugeben, der bei gesteigertem Auflösungsvermögen· nicht eine derartige extreme Zunahme der Anzahl von Bauelementen im Kondensatorfeld erfordert.A further aim of the invention is to provide a transducer with a novel structure which, with increased resolution does not require such an extreme increase in the number of components in the capacitor array.

Ein D/A-Wandler gemäß der Erfindung ist zur Erreichung dieser Ziele durch folgende Baugruppen gekennzeichnet: m Kondensatoren, die m oberen Bits eines Digitalsignals entsprechen, welche binär gewichtete KapazitätsVerhältnisse haben und deren Anschlüsse an einer Seite gemeinsam an eine Analogspannungs-Ausgangsleitung angeschlossen sind; eine Versorgungsleitung mit einem ersten Potential; eine Versorgungsleitung mit einem zweiten Potential; eine Versorgungsleitung mit einem dritten Potential; eine Versorgungsleitung mit einem vierten Potential; eine Widerstandskette, die an der einen Seite an ein erstes Potential und an der anderen Seite an ein zweites Potential angeschlossen ist und eine an ihre Anschlüsse, angelegte Klemmenspannung durch 2 teilt; eine AbIeitungseinrichtung für die geteilte Spannung,A D / A converter according to the invention is to achieve these objectives are characterized by the following assemblies: m capacitors, which correspond to the m upper bits of a digital signal, which have binary weighted capacity ratios and their connections on one side together to one Analog voltage output lines are connected; a supply line at a first potential; a supply line with a second potential; a supply line with a third potential; a supply line with a fourth potential; a chain of resistance that is connected to a first potential on one side and to a second potential on the other side, and divides a terminal voltage applied to its terminals by 2; a derivation device for the divided voltage,

i 2ⁿ - i um Spannungen, die gleich — und —— der Klemmenspannungi 2 ⁿ - i around voltages that are equal to - and - the terminal voltage

sind (wobei i. einen durch die η Bits ausgedrückten numerischen Wert bezeichnet) von der Widerstandskette abzuleiten, und zwar in Abhängigkeit von den η unteren Bits des Digitalsignals, und um sie den Versorgungsleitungen für das dritte Potential bzw. das vierte Potential zuzuführen; eine Schalt— einrichtung, um selektiv die Anschlüsse der entsprechenden Kondensatoren auf der anderen Seite an die Versorgungsleitungen für das erste, zweite, dritte und vierte Potential anzuschließen; und eine Steuereinrichtung, um die Schalteinrichtung in Abhängigkeit von den m oberen Bits des Digitälsignals zu steuern.are (where i.a numeric expressed by the η bits Value) from the resistor chain, depending on the η lower bits of the digital signal, and around them the supply lines for the third Supply potential or the fourth potential; a switching device to selectively switch the connections of the corresponding Capacitors on the other hand to the supply lines for the first, second, third and fourth potential to connect; and a control device to control the switching device as a function of the m upper bits of the digital signal to control.

Die Schalteinrichtung weist im Prinzip eine erste Gruppe von Schaltern, welche die anderen Anschlüsse der entsprechenden Kondensatoren selektiv mit der Versorgungsleitung für das erste Potential oder der Versorgungsleitung für das zweite Potential verbindet, und eine zweite Gruppe von Schaltern auf, welche die anderen Anschlüsse der entsprechenden Kondensatoren selektiv mit der Versorgungsleitung für das dritte Potential oder der Versorgungsleitung für das vierte Potential anstelle der Versorgungsleitungen für das erste und zweite Potential verbindet=The switching device has in principle a first group of switches, which the other connections of the corresponding capacitors selectively with the supply line for the first potential or the supply line for the second potential connects, and a second group of switches on which the other terminals of the corresponding Capacitors selectively with the supply line for the third potential or the supply line for the fourth potential instead of the supply lines for the first and second potential connects =

Die Steuereinrichtung der Schalter steuert die erste Gruppe von Schaltern mit dem Digitalsignal der m oberen Bits und steuert die zweite Gruppe von Schaltern mit einem Steuersignal, das in Abhängigkeit von einem Bitmuster des m-Bit—Digitalsignals erzeugt wird. Die erste Gruppe von Schaltern arbeitet in der Weise, daß sie an die Versorgungsleitung für das erste Potential die Kondensatoren anschließt, die Bits mit dem Binärwert "0" entsprechen, und daß sie an die Versorgungsleitung für das zweite Potential die Kondensatoren anschließt, welche Bits mit dem Binärwert "1" entsprechen. Die zweite Gruppe von Schaltern arbeitet hingegen in der Weise, daß sie den Kondensator mit dem niedrigsten Bit unter den Kondensatoren, die an die Versorgungsleitung für das erste Potential angeschlossen sind, mit der Versorgungsleitung für das dritte Potential anstelle der Versorgungsleitung für das erste Potential verbindet, und daß sie die Kondensatoren der niedrigeren Bits als der Kondensator des niedrigsten Bits mit der Versorgungsleitung für das vierte Potential anstelle der Versorgüngsleitung für das zweite Potential verbindet.The control device of the switches controls the first group of switches with the digital signal of the upper m Bits and controls the second group of switches with a control signal that is dependent on a bit pattern of the m-bit digital signal is generated. The first group of switches operate to connect to the utility line for the first potential the capacitors are connected which correspond to bits with the binary value "0" and that they are connected to the supply line for the second potential connects the capacitors, which bits with the binary value "1" correspond. The second group of switches, however, works in such a way that they put the capacitor with the lowest Bit among the capacitors that are connected to the supply line for the first potential with the Connecting the supply line for the third potential instead of the supply line for the first potential, and that they connect the capacitors of the lower bits than the capacitor of the lowest bit to the supply line for the fourth potential instead of the supply line for the second potential.

Ein Ä/D-Wandler der Bauart mit sukzessiver Approximation gemäß der Erfindung wird so aufgebaut, daß man den vorstehend angegebenen D/A-Wandler an einen Teil eines lokalen Decodierers anlegt und ihn mit einem Spannungskomparator kombiniert<>An A / D converter of the type with successive approximation according to the invention is so constructed that the above-mentioned D / A converter to a part of a local decoder and combines it with a voltage comparator <>

Die Erfindung wird nachstehend anhand der Beschreibung von Ausführungsbeispielen und unter Bezugnahme auf die beiliegende Zeichnung näher erläutert. Die Zeichnung zeigt in
Figur 1 ein Blockschaltbild zur Erläuterung des allgemeinenThe invention is explained in more detail below with the aid of the description of exemplary embodiments and with reference to the accompanying drawings. The drawing shows in
Figure 1 is a block diagram to explain the general

Aufbaus eines A/D-Wandlers gemäß der Erfindung; Figur 2 ein Schaltbild zur Erläuterung von konkreten Anordnungen eines Iiripulsgenerators und von Registern zur sukzessiven Approximation beim Wandler gemäß Figur 1;Structure of an A / D converter according to the invention; Figure 2 is a circuit diagram to explain specific arrangements a pulse generator and registers for successive approximation in the converter according to FIG. 1;

Figur 3 Signalwellenformen zur Erläuterung der OperationenFigure 3 shows signal waveforms for explaining the operations

der Schaltungen in Figur 2;
Figur 4 ein Diagramm zur Angabe der Relationen zwischen Steuerimpuls b - b^ und b sowie Steuerimpulsen a_ - a₃, die von den Registern zur sukzessiventhe circuits in Figure 2;
Figure 4 is a diagram indicating the relationships between control pulse b - b ^ and b and control pulses a_ - a ₃ , which from the registers to the successive

Approximation in Figur 2 geliefert werden; Figur 5 ein Schaltbild zur Erläuterung von Ausführungsformen einer Kondensatorfeld-Schaltung und einer Widerstandsketten-Schaltung bei der Anordnung nach Figur 1;Approximation can be provided in Figure 2; Figure 5 is a circuit diagram to explain embodiments of a capacitor array circuit and a Resistance chain circuit in the arrangement of Figure 1;

Figur 6A und 6B Diagramme zur Erläuterung der Zusammenhänge zwischen Fehlern der Kapazitätsverhältnisse eines Kondensatorfeldes und der Eingangs/Ausgangs-Charakteristik beim erfindungsgemäßen Wandler; Figur 7 ein Schaltbild zur Erläuterung einer anderen Ausführungsform der Widerstandsketten-Schaltung; Figur 8 eine schematische Darstellung zur Erläuterung eines anderen Ausführungsbeispiels der Anordnung eines Spannungskomparators beim erfindungsgemäßen Wandler; Figur 9 und 10 Schaltbilder zur Erläuterung verschiedenerFIGS. 6A and 6B are diagrams to explain the relationships between errors in the capacitance ratios of a capacitor field and the input / output characteristic in the converter according to the invention; FIG. 7 is a circuit diagram for explaining another embodiment the resistor chain circuit; Figure 8 is a schematic illustration to explain a another embodiment of the arrangement of a voltage comparator in the converter according to the invention; Figures 9 and 10 circuit diagrams to explain various

Ausführungsformen der Kondensatorfeld-Schaltung bzw. Widerstandsketten-Schaltung;
Figur 11A und 11B grafische Darstellungen zur Erläuterung von Eingangs/Ausgangs-Chärakteristiken bei einem Standardaufbau bzw. einem modifizierten Aufbau gemäß der Erfindung; ""und inEmbodiments of the capacitor field circuit or resistor chain circuit;
FIGS. 11A and 11B are graphs for explaining input / output characteristics in the case of a standard structure and a modified structure according to the invention; ""and in

Figur 12 ein Schaltbild zur Erläuterung einer abgewandeltenFIG. 12 is a circuit diagram to explain a modified one

Ausführungsform des erfindungsgemäßen Wandlers. Die schematische Darstellung gemäß Figur 1 zeigt den allgemeinen Aufbau eines Analog/Digital-Wandlers oder A/D-Wandlers gemäß der Erfindung. Dabei bezeichnen das Bezugszeichen 1 eine Eingangsklemme für eine abgetastete Analogspannung V , das Bezugszeichen 2 eine Spannungsquelle, die eine Referenzspannung ¥„„„ erzeugt, das BezugszeichenEmbodiment of the converter according to the invention. The schematic representation according to FIG. 1 shows the general structure of an analog / digital converter or A / D converter according to the invention. The reference numeral 1 denotes an input terminal for a scanned one Analog voltage V, the reference symbol 2 a voltage source which generates a reference voltage ¥ "" ", the reference symbol

ΚτιΓΚτιΓ

eine Kondensatoranordnung, welche die oberen m Bits eines digitalen Ausgangssignals bestimmt, das Bezugszeichen 4 eine Widerstandskette, welche die unteren η Bits des digitalen Ausgangssignals bestimmt, das Bezugszeichen 5 einen Spannungskomparator, der eine Spannung auf der Ausgangsleitung der Kondensatoranordnung mit dem Erdpotential vergleicht, das Bezugszeichen 6 Register für die sukzessive Approximation, welche nacheinander Schaltsteuerimpulse b, a^ und a_T für die Kondensatoranordnung 3 und die Widerstandskette 4 in Abhängigkeit vom Ausgangssignal CMP des Spannungskomparators 5 liefern und das Bezugszeichen 8 einen Impulsgenerator, der Zeitsteuerungsimpulse oder Taktimpulse P - P zur Steuerung der Operation der Register 6 zur sukzessiven Approximation erzeugt, und zwar aus einem Basistaktsignal CL in Abhängigkeit von einem Startsignal ST, das von einer nicht dargestellten, externen Steuereinrichtung angelegt wird. Synchron mit den Taktimpulsen P-P erzeugt die Logikschaltung 6 für die sukzessive Approximation die Schaltsteuerimpulse b, a„ und a_T, und wandelt die am Ein-a capacitor arrangement which determines the upper m bits of a digital output signal, the reference numeral 4 a resistor chain which determines the lower η bits of the digital output signal, the reference numeral 5 a voltage comparator which compares a voltage on the output line of the capacitor arrangement with the ground potential, the reference numeral 6 registers for the successive approximation, which successively supply switching _{control pulses b, a ^ and a T} for the capacitor arrangement 3 and the resistor chain 4 depending on the output signal CMP of the voltage comparator 5 and the reference number 8 a pulse generator, the timing pulses or clock pulses P - P for control the operation of the registers 6 for successive approximation generated, namely from a base clock signal CL as a function of a start signal ST, which is applied by an external control device, not shown. In synchronism with the clock pulses PP, the logic circuit 6 generates the switching control pulses b, a "and a _T for the successive approximation, and converts the

-*· ti Ju- * ti Ju

gang anliegende Analogspannung V_TN in das Digitalsignal D um und liefert es einer Ausgangsklemme 7. Wenn der Vorgang der A/D-Umwandlung für jedes analoge Eingangssignal beendet ist„ wird ein Endsignal EWD vom Impulsgenerator 8 für die externe Steuereinrichtung geliefert.The applied analog voltage V _{TN converts} into the digital signal D and delivers it to an output terminal 7. When the A / D conversion process for each analog input signal is completed, an end signal EWD is supplied by the pulse generator 8 for the external control device.

Konkrete Ausführungsbeispiele der Anordnungen und derSpecific embodiments of the arrangements and

Operationen der verschiedenen Schaltungsteile werden nachstehend anhand von Figur 2 bis 5 für den Fall von m = 4 und η = 3 beschrieben.Operations of the various circuit parts are shown below described with reference to FIGS. 2 to 5 for the case of m = 4 and η = 3.

Figur 2 zeigt eine Ausführungsform der Logikschaltung 6 zur sukzessiven Approximation sowie des Zeitsteuerungs-Impulsgenerators 8, während Figur 3 Signalwellenformen in verschiedenen Bereichen zeigt.Figure 2 shows an embodiment of the logic circuit 6 for successive approximation and the timing pulse generator 8, while FIG. 3 shows signal waveforms in shows different areas.

Der Impulsgenerator 8 weist ein Schieberegister, das aus Stufen 1O bis 18 besteht und das synchron mit dem Basistaktsignal CL Verschiebungsoperationen vornimmt, sowie ein Flip-Flop 19 auf, das an die Endstufe 18 des Schieberegisters angeschlossen ist. Das Flip-Flop 19 wird vom Impuls PThe pulse generator 8 has a shift register that consists of stages 1O to 18 and synchronously with the base clock signal CL carries out shift operations, as well as a flip-flop 19, which is sent to the output stage 18 of the shift register connected. The flip-flop 19 is from the pulse P

3.3.

zurückgesetzt, der von der ersten Stufe 10 des Schieberegisters beim Start der A/D-Umwandlungsoperation geliefert wird, während es vom Impuls P_fi gesetzt wird, der von der Endstufe 18 am Ende der A/D-Umwandlung geliefert wird. Das gesetzte Ausgangssignal des Flip-Flops 19 wird zum Endsignal END der ümwandlungsoperation. Wenn in einem Zustand, in dem das Signal END den Pegel "1" hat, das Startsignal ST empfangen wird, wird es über ein UND-Gatter 20 an ein UND-Gatter angelegt. Zu diesem Zeitpunkt befindet sich der Ausgang P^which is supplied by the first stage 10 of the shift register at the start of the A / D conversion operation, while it is set by the pulse P _fi which is supplied by the final stage 18 at the end of the A / D conversion. The set output signal of the flip-flop 19 becomes the end signal END of the conversion operation. When the start signal ST is received in a state where the signal END is "1" level, it is applied to an AND gate via an AND gate 20. At this point in time the output is P ^

der ersten Stufe 10 im Zustand ¹¹O", so daß das UND-Gatter vom Ausgangssignal eines Inverters 22, der den Impuls Pof the first stage 10 in the state ¹¹ O ", so that the AND gate from the output signal of an inverter 22, which the pulse P

erhält, eingeschaltet gehalten wird. Dementsprechend geht das Startsignal ST durch das UND-Gatter 21 hindurch und wird an die erste Stufe 10 angelegt, woraufhin der Ausgang Pis kept switched on. Accordingly, the start signal ST passes through the AND gate 21 and becomes applied to the first stage 10, whereupon the output P

beim Anstieg des Basistaktsignals CL auf den Pegel "1" geht. Beim nächsten ankommenden Taktsignal geht der Ausgang P der zweiten Stufe 11 auf den Wert "1", und der Ausgang Pgoes to level "1" when the base clock signal CL rises. When the next clock signal arrives, the output P of the second stage 11 goes to the value "1", and the output P.

der ersten Stufe 10 geht auf "0" zurück. Ähnliche Vorgänge zu der obigen Operation laufen in der zweiten Stufe 11 bis zur Endstufe 18 nacheinander ab, mit dem Ergebnis, daß die Zeitsteuerungsimpulse P , P und P₁^ - P,- gemäß Figur 3 vonthe first stage 10 goes back to "0". Processes similar to the above operation take place one after the other in the second stage 11 up to the output stage 18, with the result that the timing pulses P, P and P ₁ ^ - P, - according to FIG

ar (j οar (j ο

den entsprechenden Stufen des Schieberegisters in den Perioden T₀ - T„ erzeugt werden.the corresponding stages of the shift register in the periods T ₀ - T "are generated.

Der Zeitsteuerungsimpuls P wird der Logikschaltung 6The timing pulse P is sent to the logic circuit 6

zur sukzessiven Approximation aufgeprägt und wird zu einemimpressed for successive approximation and becomes a

Steuerimpuls a . Der Impuls P wird auch einer Eingangskien ρ aControl pulse a. The momentum P also becomes an input kien ρ a

eines UND-Gatters 30 innerhalb der Logikschaltung 6 aufge-an AND gate 30 within the logic circuit 6

prägt. Jeder der Zeitsteuerungsimpulse P₀, P₁, P- und P₃ wird einer Eingangskiemine der entsprechenden UND-Gatter 31-34 innerhalb der Logikschaltung über die entsprechenden ODER-Gatter 24 - 27 zusammen mit dem Impuls P aufgeprägt.shapes. Each of the timing pulses P ₀ , P ₁ , P- and P ₃ is impressed together with the pulse P on an input terminal of the corresponding AND gates 31-34 within the logic circuit via the corresponding OR gates 24-27.

Jeder der Zeitsteuerungsimpulse P₄, P,- und Pg wird einer Eingangsklemme der entsprechenden UND-Gatter 35, 36 und 37 in der Logikschaltung 6 aufgeprägt. Außerdem werden diese Impulse von einem ODER-Gatter 28 im Impulsgenerator 8 gesammelt und UND-Gattern 4 3 und 44 innerhalb der Logikschaltung 6 als Zeitsteuerungsimpuls PL zugeführt. Jedes der UND-Gatter 30 bis 37 wird an seiner anderen Eingangsklemme mit dem Basistaktsignal CL versorgt und liefert einen Zeitsteuerungsimpuls synchron damit» Die Logikschaltung 6 zur sukzessiven Approximation weist Flip-Flops 50 bis 56 zur Erzeugung von Steuerimpulsen a_ - a, sowie UND-Gatter 40 - 44 zur Erzeugung von Steuerimpulsen b_Q bis b auf. Die Flip-Flops 50 - 56 sind D-Flip-Flops mit Setz- und Rücksetz-Eingängen S bzw. R. Sie erhalten das Zustandssignal einer Signalleitung 57 zu den Zeiten der Ausgangsimpulse von den UND-Gattern 31 - 37 und liefern Steuerimpulse a_Q - a_g mit den Pegeln "1" oder "0" in Abhängigkeit von den jeweiligen Zuständen der Signalleitung 57« Das Ausgangssignal CMP des Spannungskomparators 5 und der Zeitsteuerungsimpuls P vom Impulsgenerator 8Each of the timing pulses P ₄ , P, - and Pg is impressed on an input terminal of the corresponding AND gates 35, 36 and 37 in the logic circuit 6. In addition, these pulses are collected by an OR gate 28 in the pulse generator 8 and supplied to AND gates 4 3 and 44 within the logic circuit 6 as a timing pulse PL. Each of the AND gates 30 to 37 is supplied with the base clock signal CL at its other input terminal and supplies a timing pulse in synchronism with it 40-44 for generating control pulses b _Q to b. The flip-flops 50-56 are D flip-flops with set and reset inputs S and R. They receive the status signal of a signal line 57 at the times of the output pulses from the AND gates 31-37 and supply control pulses a _Q - a _g with the levels "1" or "0" depending on the respective states of the signal line 57 «The output signal CMP of the voltage comparator 5 and the timing pulse P from the pulse generator 8

werden der Signalleitung 57 über ein ODER-Gatter 58 zugeführt. Der Setz-Eingang des Flip-Flops 50 wird mit dem Ausgangssignal des UND-Gatters 30 versorgt. Die Setzeingänge der entsprechenden Flip-Flops 51-56 werden mit Zeitsteuerungssignalen der Flip-Flops 50 - 55 der vorhergehenden benachbarten Stufen versorgt,, während ihre Rücksetzeingänge mit dem Zeitsteuerungssignal P versorgt werden. Aufgrund dieses Äufbaus„ wie er in Figur 3 dargestellt ist, werden die Impulse a und a - a., in der Periode T als "T" geliefert, und die Impulse a_ - ag werden nacheinander in den Perioden T.are fed to the signal line 57 via an OR gate 58. The set input of the flip-flop 50 is with the output signal of AND gate 30 supplied. The set inputs of the corresponding flip-flops 51-56 are provided with timing signals the flip-flops 50-55 of the preceding adjacent stages supplied, while their reset inputs with the Timing signal P are supplied. Because of this structure “as shown in FIG. 3, the pulses a and a - a., supplied as "T" in the period T, and the impulses a_ - ag are consecutively in the periods T.

- T₇ als "1" geliefert. Von diesem Impulsen werden die Impulse a_Q - a₃ an die Kondensatoranordnung 3 als Schalt-- T _{7 delivered} as "1". From these pulses, the pulses a _Q - a _{3 are sent} to the capacitor arrangement 3 as a switching

Steuerimpuls a„ angelegt, während die Impulse a. - a_fi an die Widerstandskette 4 als Schaltsteuerimpuls a_T angelegt werden. Die Impulse a_Q -^₆/ die in den Perioden T- - T₇ nacheinander geliefert werden, werden auf dem Pegel "1" oder "O" in Abhängigkeit von den Zuständen des Ausgangssignals CMP des Spannungskomparators 5 in den Perioden T2 - Tg gehalten, und sie ergeben die binären Ausgangsdaten als Signal D , das repräsentativ für das Ergebnis der A/D-ümwandlung ist.Control pulse a "applied, while the pulses a. - a _{fi can be applied} to the resistor chain 4 as a switching control pulse a _T. The pulses a _Q - ^ ₆ / which are successively delivered in the periods T - T ₇ are held at the level "1" or "O" depending on the states of the output signal CMP of the voltage comparator 5 in the periods T2 - Tg , and they result in the binary output data as signal D, which is representative of the result of the A / D conversion.

Eine Schaltung, die aus den UND-Gattern 40 - 44 und einem Inverter 4 5 besteht, liefert die Impulse b und b_Q - b,, die den nachstehenden Logikausdrücken entsprechen, in der Ausgangsperiode des Impulses P_T oder den Ausgangs-A circuit consisting of AND gates 40 - 44 and an inverter 4 5 supplies the pulses b and b _Q - b ,, which correspond to the following logic expressions, in the output period of the pulse P _T or the output

IjIj

Perioden der Steuerimpulse P., P₅ und P_g:Periods of control pulses P., P ₅ and P _g :

^bp = ^PL-^aO'^ar^a2-^a3 <¹⁾ ^b p = ^P L- ^a O ' ^a r ^a 2- ^a 3 < ¹⁾

b₃ = P_L-b_p (2)b ₃ = P _L -b _p (2)

^b2 ^{= b}3"^a3 ⁽³⁾ ^b 2 ^{= b} 3 " ^a 3 ⁽³⁾

b₁ = b₂-a₂ (4)b ₁ = b ₂ -a ₂ (4)

b₀ = b^a., (.5).b ₀ = b ^ a., (.5).

Diese Impulse werden an die Kondensatoranordnung 3 als Schaltsteuersignal b angelegt. Die entsprechenden Relationen zwischen den Inhalten der Impulse a_Q - a₃ und der Impulse b und b_n - b₃ haben die in Figur 4 dargestellte Form.These pulses are applied to the capacitor arrangement 3 as a switching control signal b. The corresponding relations between the contents of the pulses a _Q - a ₃ and the pulses b and b _n - b ₃ have the form shown in FIG.

Figur 5 zeigt eine konkrete Ausführungsform der Schaltung der Kondensatoranordnung 3 und der. Widerstandskette 4, die schaltungsmäßig von den Steuerimpulsen b, a„ und a_L in der oben beschriebenen Weise gesteuert werden.Figure 5 shows a specific embodiment of the circuit of the capacitor arrangement 3 and the. Resistance chain 4, which are controlled in terms of circuitry by the control pulses b, a ″ and a _L in the manner described above.

Die Kondensatoranordnung 3 besteht aus den Kondensatoren C_, C-, C-, C₃ und C , deren Anschlüsse auf einer Seite gemeinsam an eine Analogspannungs-Ausgangsleitung angeschlossen sind, sowie einer Gruppe von Schaltern, die auf der anderen Seite an die Anschlüsse der Kondensatoren angeschlossen sind. Die Kondensatoren C₀ - C₃ haben binär gewichtete Kapazitätsverhältnisse, und ihre Kapazitäten stehen mit der Einheitskapazität C in folgendem Verhältnis: C = 8C, C- = 4C, C₂ = 2C und C₃ — C. Der KondensatorThe capacitor arrangement 3 consists of the capacitors C_, C-, C-, C ₃ and C, the connections of which are jointly connected on one side to an analog voltage output line, and a group of switches which are connected to the connections of the capacitors on the other side are connected. The capacitors C ₀ - C ₃ have binary weighted capacitance ratios, and their capacities are in the following relationship with the unit capacitance C: C = 8C, C- = 4C, C ₂ = 2C and C ₃ - C. The capacitor

C hat die Einheitskapazität C und wird hinzugefügt, um die Gesamtkapazität der Kondensatoranordnung auf den Wert 16C zu bringen.C has unit capacitance C and is added to to bring the total capacitance of the capacitor arrangement to the value 16C.

Die Gruppe von Schaltern, die an die Kondensatoranordnung angeschlossen ist, besteht aus Schaltern SW,The group of switches that attach to the capacitor array is connected, consists of switches SW,

bObO

' *. und SW, jdie von den entsprechenden Steuersignalen b_Q - b, und b auf die Seite des X-Anschlusses oder Y-Anschlusses umgeschaltet werden, sowie Schaltern SW _- SW -,'*. and SW, j which are switched _{to the side of the X connection or Y connection by the corresponding control signals b Q} - b, and b, as well as switches SW _- SW -,

au ajau aj

und SW ,die von entsprechenden Steuersignalen a„ - a, und a gesteuert werden, um die Y-Änschlüsse an eine Erdspannungs-Versorgungsleitung 61 oder eine Referenzspannungs Versorgungsleitung 62 anzuschließen, sowie Schaltern SW 'and SW, which are controlled by corresponding control signals a "- a, and a are controlled to connect the Y-connections to a ground voltage supply line 61 or a reference voltage supply line 62 to be connected, as well as switches SW '

- SW _Q' und SW ', die von entsprechenden Steuersignalen a*3 ^J?- SW _Q 'and SW' , which are controlled by the corresponding control signals a * 3 ^ J?

a_Q - a₃ und a gesteuert werden, um die X-Anschlüsse mit einer Versorgungsleitung 63 für eine Spannung V^. oder einer Versorgungsleitung 64 für eine Spannung V„ zu verbinden. Im Gegensatz zu den anderen Kondensatoren haben hier der Kondensator C_Q des signifikantesten Bits MSB und der zusätz liche Kondensator C keine Verbindungsmöglichkeit mit der Versorgungsleitung 64 der Spannung V„. Dementsprechend steuern die Schalter SW ' und SW ' nur die Verbindungen der X-Anschlüsse der entsprechenden Schalter SW, _Q und SW, mit der Versorgungsleitung 63 für die Spannung V₁. Bei der vorliegenden Beschreibung wird die Operation erläutert, indem die Buchstaben X oder Y den Verbindungsanschlüssen der Schalter zugeordnet werden und unter der Annahme oder Voraussetzung, daß der Schalter auf die Seite des X-Anschlusses umgelegt wird, wenn der Schaltsteuerimpuls im Zustand "1" ist, während er auf die Seite des Y-Anschlusses herumgelegt wird, wenn der Impuls den Zustand "0" hat.a _Q - a ₃ and a are controlled to connect the X terminals to a supply line 63 for a voltage V ^. or to connect a supply line 64 for a voltage V ". In contrast to the other capacitors, the capacitor C _{Q of} the most significant bit MSB and the additional capacitor C have no connection option to the supply line 64 of the voltage V ". Accordingly, the switches SW 'and SW' only control the connections of the X terminals of the corresponding switches SW, _Q and SW, to the supply line 63 for the voltage V ₁ . In the present description, the operation is explained by assigning the letters X or Y to the connection terminals of the switches and assuming or assuming that the switch is flipped to the side of the X terminal when the switching control pulse is "1" while lying around on the Y-terminal side when the pulse is "0".

Die Analogspannungs-Ausgangsleitung 60 ist mit einem Schalter SW„ versehen, um sie selektiv zu erden, wenn das Analogsignal V_TN empfangen oder abgetastet wird* Die Referenzspannungs-Versorgungsleitung 62 ist mit einem Schalter SW_T versehen, so daß sie selektiv mit der Eingangsklemme 1 der Analogspannung V_JN oder der Referenz-The analog voltage output line 60 is provided with a switch SW "in order to ground, selectively, when the analog signal V _TN received or sampled * The reference voltage supply line 62 is provided with a switch SW _T, so that it selectively to the input terminal 1 the analog voltage V _JN or the reference

- 2O -- 2O -

spannung Vjvgp der Spannungsquelle 2 verbunden werden kann.voltage Vjvgp of the voltage source 2 can be connected.

Diese Schalter werden vom Steuerimpuls a gesteuert.These switches are controlled by the control pulse a.

Die Widerstandskette 4 besteht aus Widerständen 71 78, die in Reihe geschaltet sind und dazu dienen, die .5 Referenzspannung V-™ durch 8 zu teilen, Gruppen von .The resistor chain 4 consists of resistors 71 78, which are connected in series and serve to divide the .5 reference voltage V- ™ by 8, groups of.

Schaltern, die zur Ableitung der geteilten Spannungen dienen, sowie einem invertierenden Referenzverstärker 70 mit einem Verstärkungsfaktor 1, der mit seinem nicht-invertierenden Eingang als Referenz arbeitet. Die Gruppe von Schaltern besteht aus einem Schalter SW . ₍der von einem impuls a. gesteuert wird, Schaltern SW ,- und SW c ' , die vom Impuls a₅ gesteuert werden, und Schaltern SW ₆ - SW _fi"', die vom Impuls ag "gesteuert werden. Diese Schalter sind pyramidenförmig angeordnet, wie es in Figur 5 der Zeichnung darge- stellt ist. Die Widerständen 71 - 78 haben gleiche Widerstandswerte, und Spannungen mit den Werten (i · V' _ )/8, wobei i = O - 7, werden als Spannungen V₁. für die Versorgungsleitung 63 in Abhängigkeit von der Verknüpfungkonfiguration der Schalter abgeleitet. Der invertierende Eingang des Differenzverstärkers 70 wird mit der Spannung V_T versorgt, und der nicht-invertierende Eingang wird mit einer Spannung 4/8 V^₇₁₇-, versorgt, mit dem Ergebnis, daß eine Spannung mit dem WertSwitches which are used to derive the divided voltages, and an inverting reference amplifier 70 with a gain factor of 1, which works with its non-inverting input as a reference. The group of switches consists of a switch SW . ₍ which is controlled by a pulse a., switches SW, - and SW c ', which _{are controlled by pulse a 5} , and switches SW ₆ - SW _fi "', which are controlled by pulse ag". These switches are arranged in a pyramid shape 5 of the drawing, the resistors 71-78 have the same resistance values, and voltages with the values (i · V '_) / 8, where i = O-7, are used as voltages V ₁ . depending on the logic configuration of the switches for the supply line 63. The inverting input of the differential amplifier 70 is supplied with the voltage V _T , and the non-inverting input is supplied with a voltage 4/8 V ^ ₇₁₇ -, with the result that a tension with the value

H 8 REF
der Versorgungsleitung 64 geliefert wird.H 8 REF
the supply line 64 is supplied.

Gemäß der Erfindung werden bei der oben beschriebenen Schaltungsanordnung die Signale a_ - a₃ zuerst verwendet, um nacheinander die Gruppe von Schaltern der kondensatoranordnung zu betätigen und die oberen Bits des Binärwortes zu bestimmen. In diesem Falle gibt die Summation der Koeffizienten der Kondensatoren, die an die Referenzspannung V-.„„ angeschlossen sind, das untere Ende des Segmentes bei der Umwandlungscharakteristik an, zu der die Eingangsspannung V_TN gehört. Die Koeffizientenwerte der Kondensatoren werden mit den Schaltsteuersignalen a_o - a₃ als entsprechenden Bits binär angegeben. Gemäß der Erfindung werden nach denAccording to the invention, in the circuit arrangement described above, the signals a_ - a _{3 are} first used to successively operate the group of switches of the capacitor arrangement and to determine the upper bits of the binary word. In this case, the summation of the coefficients of the capacitors connected to the reference voltage V-. "" Indicates the lower end of the segment in the conversion characteristic to which the input voltage V _TN belongs. The coefficient values of the capacitors are specified in binary form _{with the switching control signals a o} - a _{3 as corresponding bits.} According to the invention after the

Umwandlungsoperationen der oberen Bits die Schalter von den Signalen b - b₃ und b so umorganisiert, daß unter den an Erde angeschlossenen Kondensatoren der Kondensator des am wenigsten signifikanten Bits mit der geteilten Spannung V versorgt werden kann, während die Kondensatoren mit niedrigeren Bits als der genannte Kondensator mit der geteilten Spannung V_T versorgt werden können. Unter Verwendung der Signale a, - a_fi werden die Schalter der Widerstandskette 4 so betätigt, daß nacheinander die Spannungen V„ und V"_T geändert und die unteren Bits bestimmt werden.Conversion operations of the upper bits reorganized the switches of the signals b - b ₃ and b so that, among the capacitors connected to ground, the capacitor of the least significant bit can be supplied with the divided voltage V, while the capacitors with bits lower than said one Capacitor can be supplied with the divided voltage V _T. Using the signals a, - a _fi , the switches of the resistor chain 4 are operated in such a way that the voltages V "and V" _{T are} changed one after the other and the lower bits are determined.

Sei Cm die Gesamtkapazität der Kondensatoranordnung, C„ die Summe der Kapazitäten der an die Referenzspannung Vj^p angeschlossenen Kondensatoren _s C_ft die Summe der an dieLet Cm be the total capacitance of the capacitor arrangement, C "the sum of the capacities of the capacitors connected to the reference voltage Vj ^ p, _s C _ft the sum of the capacitors connected to the

Spannung V„ (= — V_RFp) angeschlossenen Kapazitäten, undVoltage V "(= - V _RFp ) connected capacitances, and

C_n die Summe der an die Spannung V₁. (= —V __) angeschlossenen Kondensatoren, so läßt sich zu diesem Zeitpunkt die Eingangsspannung V"_T folgendermaßen ausdrücken:C _{n is} the sum of the voltage V ₁ . (= —V __) connected capacitors, the input voltage V " _T at this point in time can be expressed as follows:

. ^ψ (c_{s +} c_Ä, ₊ -ψ ic, - c_A) § !6).. ^ ψ (c _{s +} c _Ä , ₊ -ψ ic, - c _A ) §! 6).

Das heißt, beim erfindungsgemäßen Wandler wird aufThat is, the converter according to the invention is on

^CS ^{+ C}A ^C S ^{+ C} A

der Basis des Umwandlungsergebnisses —^ the base of the conversion result - ^

oberen Bits der Bereich, der sich von dort bis zum unterenupper bits of the area that extends from there to the lower

c + c S Bc + c S B

Ende — V_n-- des Segementes der benachbarten oberenEnd - V _n - of the segment of the adjacent upper

C KürC freestyle

Bits erstreckt, in η Schritte geteilt^ und die Spannung ^B ~ '"A iBits extends, divided into η steps ^ and the voltage ^ B ~ '"A i

—τ; · — Vp-pT? ^^es i~^ten Schrittes und die Basisspannung- τ; · - Vp-pT? ^ ^it i ~ ^th step and the base tension

werden addiert, um die analoge Eingangsspannung V₁ auszuwerten. are added to evaluate the analog input voltage V _1.

Die Schaltungsoperationen der Ausführungsform nach Figur 5 werden nachstehend unter Bezugnahme auf Figur 2 urid 3 näher erläutert, und zwar unter der Voraussetzung, daß dieThe circuit operations of the embodiment according to Figure 5 will be described below with reference to Figure 2 urid 3 explained in more detail, provided that the

Kondensatoranordnung richtig gewichtet ist und daß die Widerstandskette die Referenzspannung V _Fp richtig in acht gleiche Teile teilen kann. Die Gesamtkapazität C_ der Kondensatoranordnung hat in diesem Falle den Wert 16C.Capacitor arrangement is correctly weighted and that the resistor _{chain can} correctly divide the reference voltage V Fp into eight equal parts. The total capacitance C_ of the capacitor arrangement has the value 16C in this case.

In der ersten Periode T_n haben die Impulse a und a_n -In the first period T _n the pulses a and a _n -

a-> den Wert "1", und die Impulse b und b„ - b-, haben den S -^ ρ . 0 ja-> the value "1", and the pulses b and b "- b-, have the S - ^ ρ. 0 y

Wert "0" (sie haben den Wert "0" während der anderen Perioden als T₅ - T₇). Somit befinden sich die Schalter der Kondensatoranordnung 3 im Zustand, wie er in Figur 5 dargestellt ist, und die Kondensatoren C_n - C, und C werden mit dem analogen Eingangssignal V_JN über die Versorgungsleitung 62 geladen.Value "0" (they have the value "0" during periods other than T ₅ - T ₇ ). The switches of the capacitor arrangement 3 are thus in the state shown in FIG. 5, and the capacitors C _n - C and C are charged with the analog input signal V _JN via the supply line 62.

In der nächsten Periode T- hat nur der Impuls a den Wert "1", und alle anderen den Wert ¹¹O", so daß die Schalter SW_TM und SW- auf die Seite des Y-Ansehlusses umgeschaltet werden. Somit wird die Referenzspannung V-opp ^an ^i^e Versorgungsleitung 62 angelegt, und am invertierenden Eingang des Spannungskomparators 5 tritt eine Spannung V auf.In the next period T-, only the pulse a has the value "1" and all others have the value ¹¹ O ", so that the switches SW _TM and SW- are switched to the side of the Y terminal -opp ^to ^ i ^e supply line 62 is applied, and at the inverting input of voltage comparator 5, a voltage V occurs.

Während dieser Periode T.. ist nur der Kondensator C_n für das signifikanteste Bit an die Versorgungsleitung 62 der Referenzspannung angeschlossen, und die anderen Kondensatoren C- - C₃ und C sind an die Versorgungsleitung 61 mit Erdpotential angeschlossen. Dementsprechend findet eine Ladungsverteilung in der Kondensatoranordnung statt, und die Spannung der Ausgangsleitung 60 erhält den WertDuring this period, T .., _n for the most significant bit to the supply line 62 of the reference voltage connected to only the capacitor C, and the other capacitors C - C ₃ and C are connected to the supply line 61 to ground potential. Accordingly, a charge distribution takes place in the capacitor arrangement, and the voltage of the output line 60 receives the value

V = - V_TM + —Tr- V₁,.,-,. Nehmen wir an, daß die Eingangs-V = - V _TM + - Tr- V ₁ ,., - ,. Let us assume that the input

₂₇₂₇

spannung V__N den Wert Vjvgp hat, was dem dritten Schritt des dritten Segmentes entspricht, so wird der Wert der Ausgangsspannung V in der Periode T₁ positiv, und das Ausgangssignal am Ausgang CMP des Spannungskomparators 5 geht auf den Wert "0". .voltage V_ _N has the value Vjvgp, which corresponds to the third step of the third segment, the value of the output voltage V in the period T ₁ is positive, and the output signal at the output CMP of the voltage comparator 5 is set to the value "0". .

In der Periode T₂ erhält das Flip-Flop 50 in der Logikschaltung 6 zur sukzessiven Approximation das genannte Ausgangssignal vom Ausgang CMP und bringt den Impuls a_n auf den Wert "0" und hält ihn dabei, während das Flip-Flop 51In the period T ₂ , the flip-flop 50 in the logic circuit 6 receives the above-mentioned output signal from the output CMP for successive approximation and brings the pulse a _n to the value "0" and holds it while the flip-flop 51

den Impuls a. auf den Wert "1" bringt. Dementsprechend wird der Kondensator C_Q an die Versorgungsleitung 61 mit Erdpotential angeschlossen, und der zweite Kondensator C₁ wird an die Referenzspannungs-Versorgungsleitung 62 angeschlossen. In diesem Falle geht die Ausgangsspannung Vthe momentum a. brings it to the value "1". Accordingly, the capacitor C _{Q is connected} to the supply line 61 with ground potential, and the second capacitor C ₁ is connected to the reference voltage supply line 62. In this case, the output voltage V goes

27 4 ^X 27 4 ^X

auf einen Wert ^g- V^j, + -jg- V^p > 0, so daß dasto a value ^ g- V ^ j, + -jg- V ^ p > 0, so that

Signal CMP einen Wert "O" hat.Signal CMP has a value "O".

In der Periode T-, wird dem-entsprechend der Impuls aauf "0" gehalten, und der Impuls a₂ geht auf den Wert "1". In dieser Periode wird der dritte Kondensator C₂ mit der Referenzspannung V „ versorgt, die Ausgangsspannung gehtIn the period T-, accordingly, the pulse a is held at "0" and the pulse a ₂ goes to the value "1". In this period, the third capacitor C _{2 is} supplied with the reference voltage V ", the output voltage goes

27 227 2

auf den Wert V_x = ψ^ V^p + -^- V^₁, < 0, und das Signalto the value V _x = ψ ^ V ^ p + - ^ - V ^ ₁ , <0, and the signal

CMP geht auf den Pegel "1".CMP goes to level "1".

In der Periode T, wird der Impuls a₂ auf dem Wert "T gehalten, und der Impuls a-, geht auf den Pegel " 1", soIn the period T, the pulse a _{2 is held} at the value "T", and the pulse a-, goes to the level "1", see above

27 daß die Ausgangs spannung V auf den Wert V = - ^REF ⁺ -yjF~ V₀₁J₁^ < 0, und das Ausgangs signal CMP geht auf den Pegel "1". Infolgedessen wird der Inhalt der oberen vier Bits so bestimmt, daß fa , a., , a₂, a₃] = [001 \\ gilt. Die unteren drei Bits a», a^ und a_fi werden wie folgt umgewandelt: In den Perioden T,- - T-, werden die UND-Gatter-43 und 44 vom Ausgangsimpuls P, vom Impulsgenerator 8 betätigt? und die Schaltsteuerimpulse b_Q - b₃ und b ändern sich in Abhängigkeit vom Inhalt der oberen vier Bits a_o a^. Da bei diesem Beispiel die oberen vier Bits den Inhalt27 that the output voltage V to the value V = - ^ REF ⁺ -yjF ~ V ₀₁ J ₁ ^ < 0, and the output signal CMP goes to the level "1". As a result, the content of the upper four bits is determined such that fa, a.,, A ₂ , a ₃ ] = [001 \\ . The lower three bits a », a ^ and a _fi are converted as follows: In the periods T, - - T-, the AND gates 43 and 44 are actuated by the output pulse P from the pulse generator 8? and the switching control pulses b _Q - b ₃ and b change depending on the content of the upper four bits a _o a ^. In this example, the upper four bits represent the content

El ΓΟΟΙ 1j haben, ergibt sich für die Impulse {.b , b_Q, b^, b₂, El ΓΟΟΙ 1j results for the momenta {.b, b _Q , b ^, b ₂ ,

b₃3 der Inhalt [00111J , wie es in Figur 4 angegeben ist. Aufgrund der Impulsanderungen werden die Schalter SW, .. , SWj₃₂ ^{und sw}b3 ^entsP^{recnend von der} Seite des Y-Anschlusses auf die Seite des X-Anschlusses in der Kondensatoranordnung 3 umgeschaltet. Infolgedessen werden die Kondensatoren C„ und Co an die Versorgungsleitung 64 mit der Spannung V„ angeschlossen, anstatt an die Versorgungsleitung 62 mit der Referenzspannung V_OT1., und der Kondensator C₁ des oberenb ₃ 3 the content [00111J, as indicated in FIG. Due to the pulse changes, the switches SW,..., SWj ₃₂ ^{and sw} b3 are ^switched ^{over from the} side of the Y connection to the side of the X connection in the capacitor arrangement 3. As a result, the capacitors C ″ and Co are connected to the supply line 64 with the voltage V ″ instead of the supply line 62 with the reference _voltage V OT1., And the capacitor C _{1 of} the upper

KÜ.Ü IKÜ.Ü I

benachbarten Bits wird an die Versorgungsleitung 63 mit der Spannung V₁ angeschlossen anstatt an die Versorgungsleitungadjacent bits is connected to the supply line 63 with the voltage V ₁ instead of to the supply line

61 mit Erdpotential.61 with earth potential.

Wenn in dem obigen Zustand der Schaltsteuerimpuls a ^ in der Periode TV auf den Pegel "1" gegangen ist, wird der Schalter SW . an die Seite des X-Anschlusses angeschlossen, und sämtliche anderen Schalter werden an die Seite des Y-Anschlusses in der Widerstandskette 4 angeschlossen, und die Spannungen V und V„ erhalten jeweils 4 lh In the above state, when the switching control pulse a ^ has gone to "1" level in the period TV, the switch SW becomes . connected to the side of the X connection, and all other switches are connected to the side of the Y connection in the resistor chain 4, and the voltages V and V "are each given 4 lh

einen Wert von -g V„_EF. In diesem Falle geht die Ausgangs-a value of -g V " _EF . In this case, the starting point

spannung ν_χ auf einen Wert ν_χ = - ^- ^Vref ⁺ ^VREF^>0' TO und das Ausgangssignal CMP des Spannungskomparators 5 geht auf den Wert ¹¹O".voltage ν _χ to a value ν _χ = - ^ - ^V ref ⁺ ^V REF ^{> 0} 'TO and the output signal CMP of the voltage comparator 5 goes to the value ¹¹ O ".

In der Periode T,- geht der Impuls a, auf den Pegel "0", und der Impuls a,- geht auf den Pegel "1", es werden die Spannungen V_L = -g- 'V_BEF und V_R = -g V^p geliefert, und die Ausgangsspannung V geht auf den Wert 0 7 0 fiIn the period T, - the pulse a, goes to the level "0", and the pulse a, - goes to the level "1", the voltages V _L = -g- 'V _BEF and V _R = - g V ^ p supplied, and the output voltage V goes to the value 0 7 0 fi

^Vx ⁼ f28~ ^VREF ⁺ ^VREF^{<CO/ SO daß} ^V x ⁼ f28 ~ ^V REF ⁺ ^V REF ^{<CO / SO that}

CMP des Spannungskomparators 5 auf den Pegel "1" geht.CMP of the voltage comparator 5 goes to the "1" level.

In der Periode T₇ wird der Impuls a,- auf dem Pegel "1" gehalten, und der Impuls a_g geht auf den Pegel "1". In diesem Falle gelten die Spannungen V_T = -5- V-οτ-,π ^un<lIn the period T ₇ , the pulse a, - is held at the "1" level, and the pulse a _g goes to the "1" level. In this case, the voltages V _T = -5- V-οτ-, π ^un <l apply

j- J-I 0 KiVrj- J-I 0 KiVr

V-, = -5- V_7n^₇-,, während die Aus gangs spannung V auf den WertV-, = -5- V _7n ^ ₇ - ,, while the output voltage V to the value

_ 27 27 ^X _ 27 27 ^X

^V " "ΤΓ ^VREF ⁺ "Τ2Γ ^VREF ⁼ ° ^geht' ^{SO daß daS} signal CMP des Spannungskomparators 5 den Pegel "1" erhält. ^V "" ΤΓ ^V REF ⁺ "Τ2Γ ^V REF ⁼ ° ^goes ' ^{SO that the} signal CMP of the voltage comparator 5 receives the level" 1 ".

Infolgedessen wird der Impuls a_g auf dem Pegel "1" in der Periode T„ gehalten, in der die Umwandlungsoperation endet, und der Inhalt der unteren drei Bits wird so bestimmt, daß [a₄, a₅, a₆] = [oll] gilt.As a result, the pulse a _{g is held} at "1" level in the period T "in which the conversion operation ends, and the contents of the lower three bits are determined so that [a ₄ , a ₅ , a ₆ ] = [oll ] is applicable.

Wie sich aus der obigen Beschreibung-ergibt, führt derAs can be seen from the description above, the

erfindungsgemäße Wandler die Umwandlung der oberen. Bits unter Verwendung von Kondensatoren mit binär gewichteten Kapazitätsverhältnissen durch. Somit kann auch in dem Falle, wo die Anzahl von Bits erhöht wird, um die ümwandlungspräzision zu steigern, die Anzahl von Bauelementen der zu vergrößernden Kondensatoranordnung klein sein. Die Kondensatoranordnung kann ohne weiteres die Binärgewichtung realisieren, indem man die Kondensatoren mit Einheits-converter according to the invention the conversion of the upper. Bits below Use of capacitors with binary weighted capacitance ratios. Thus, even in the case where the number of bits is increased for the conversion precision to increase, the number of components of the capacitor arrangement to be enlarged can be small. the Capacitor arrangement can easily use binary weighting by using the capacitors with standard

kapazitäten parallel schaltet. Gemäß der Erfindung kann jedoch die erforderliche Anzahl von Kondensatoren im wesentlichen eine kleine Anzahl sein, die der Anzahl von Bits für die Zuordnung der Segmente entspricht, und somit können einzelne Kondensatoren mit ungleichen Flächenverhältnissen verwendet werden, um binär gewichtete Kapazitätsverhältriisse zu realisieren. Auch wenn in diesem Falle die tatsächlichen Kapazitätsverhälinisse etwas von den korrekten Binärkoeffizienten abweichen, wird die Monotonie gewährleistet, da die Änderungen der Schrittspannungen oder Stufenspannungen, welche die Umwandlungspräzision beeinflussen, mit der Widerstandskette erzeugt werden. Ein Beispiel der Kondensatoranordnung für den Fall, wo die tatsächlichen Kapazitätsverhältnisse von den korrekten Kapazi- tätsverhältnissen abweichen, sowie eine dazugehörige Eingangs/Ausgangs-Charakteristik sind in den Figuren 6A und 6B dargestellt.switches capacities in parallel. According to the invention, however, the required number of capacitors in essentially be a small number corresponding to the number of bits for the allocation of the segments, and thus individual capacitors with unequal area ratios can be used to create binary weighted capacitance ratios to realize. Even if in this case the actual capacity ratios are somewhat different from the correct ones Binary coefficients differ, the monotony is guaranteed, since the changes in the step voltages or step voltages which influence the conversion precision, can be generated with the resistor chain. An example of the capacitor arrangement for the case where the actual capacitance ratios differ from the correct capacitance conditions differ, as well as an associated input / output characteristic are shown in Figures 6A and 6B.

Figur 7 zeigt eine andere Ausführungsform der Widerstandskette 4, die bei der erfindungsgemäßen Schaltung Anwendung findet. Bei dieser Schaltung sind zur Vermeidung des invertierenden Differenzverstärkers 70 gemäß Figur 5 Schalter SW₇₁ - SW₇₈ vorgesehen, um Abgriffsspahnungen entsprechend den Widerständen 71 bis 78 zu wählen, und die Schalteranordnung ist so organisiert, daß die äquidistanten Abgriffspannungen von beiden Enden der Widerstandskette so gewählt werden können, daß sie die Spannungen V„ und V_T ergeben.FIG. 7 shows another embodiment of the resistor chain 4 which is used in the circuit according to the invention. In this circuit, to avoid the inverting differential _{amplifier 70 according to FIG. 5, switches SW 71} - SW _{78 are} provided to select tap voltages corresponding to resistors 71 to 78, and the switch arrangement is organized so that the equidistant tap voltages from both ends of the resistor chain are selected can be that they give the voltages V n and V _T.

Figur 8 zeigt einen Inverter 5", der den Spannungskomparator 5 ersetzen kann. Diese Bauart ist praktikabler für den Fall, daß der Wandler als MOS-Schaltung aufgebaut wird.Figure 8 shows an inverter 5 ″, which the voltage comparator 5 can replace. This type of construction is more practical in the event that the converter is constructed as a MOS circuit will.

Figur 9 zeigt ein Ausführungsbeispiel der Kondensatoranordnung 3„ die für eine integrierte Schaltung in MOS-Technik geeignet ist. Wie bei der Schaltung gemäß Figur · bereits erläutert, werden die Schalter SW, _o - ^ν- und SW, «die von den Steuersignalen b - b-, und b gesteuertFIG. 9 shows an exemplary embodiment of the capacitor arrangement 3 ″ which is suitable for an integrated circuit using MOS technology. As already explained in the circuit according to FIG., The switches SW, _o - ^ ν- and SW, «are controlled by the control signals b - b-, and b

ο ι / J J ο οο ι / J J ο ο

- 26 -- 26 -

werden, und die Schalter SW-SW und SW oder SW ' - SW ₃' und SW ' _;die von den Steuersignalen a« - a., und a gesteuert werden, in Reihenschaltung zwischen die entsprechenden Kondensatoren C - CU und C sowie die Spanriungs-Versorgungsleitungen 61 - 64 eingesetzt. Im Gegensatz dazu werden bei der Schaltung gemäß Figur 9 die Schalter 80-97 zwischen die Kondensatoren C_n - Co und C und die Spannungs-Versorgungsleitungen 61 64 eingesetzt, Logikschaltungen 100 - 104, die Steuerimpulse a und b_n, a₁ und b.. , . . . , bzw. a und b erhalten, sind den jeweiligen Kondensatoren entsprechend angeordnet, und die jeweiligen Schalter werden von den Ausgangssignalen dieser Logikschaltungen gesteuert und ein- und ausgeschaltet. and the switches SW-SW and SW or SW '- SW ₃ ' and SW '_; which are controlled by the control signals a «- a., and a, are used in series connection between the corresponding capacitors C - CU and C and the voltage supply lines 61 - 64. In contrast to this, in the circuit according to FIG. 9, the switches 80-97 are inserted between the capacitors C _n - Co and C and the voltage supply lines 61 64, logic circuits _{100-104, the control pulses a and b n} , a ₁ and b. .,. . . , or a and b are arranged in correspondence with the respective capacitors, and the respective switches are controlled and turned on and off by the output signals of these logic circuits.

Die Wirkungsweise wird nachstehend näher erläutert, wobei z.B. davon ausgegangen wird, daß die Logikschaltung 100 dem signifikantesten Bit entspricht. Diese Schaltung besteht aus zwei NOR-Gattern 110 und 111 mit zwei Eingängen sowie zwei Invertern 112 und 113. Das NOR-Gatter 110 schaltet den MOS-Schalter 80 beim Zustand [E_n^a_n ^] = "1" ein, das NOR-Gatter 111 schaltet den MOS-Schalter 81 beim Zustand [Ja *b_] = "1" ein, und der Inverter 112 schaltet den MOS-Schalter 82 beim Zustand jT E] = "1" ein. Infolgedessen wird der Kondensator C_ an die Spannungs-Versorgungsleitungen 62, 61 und 63 unter den gleichen Voraussetzungen wie im Falle der Schaltung gemäß Figur 5 angeschlossen. Die anderen Logikschaltungen 101 - 104 verbinden die entsprechenden Kondensatoren C. - C₃ und C selektiv mit den Spannungs-Versorgungsleitungen 61 - 64, und zwar unter äquivalenten Bedingungen wie bei der Schaltung gemäß Figur Mit einem derartigen Aufbau, bei dem nur ein Schalter zwischen den Kondensator und die spezielle Spannungs-Versorgungsleitung geschaltet ist, ergeben sich die Vorteile, daß die Arbeitsgeschwindigkeit der Schaltung erhöht und die erforderliche Fläche für den Schaltungsbereich verringert werden können.The mode of operation is explained in more detail below, it being assumed, for example, that the logic circuit 100 corresponds to the most significant bit. This circuit consists of two NOR gates 110 and 111 with two inputs and two inverters 112 and 113. The NOR gate 110 switches on the MOS switch 80 when the state [E _n ^ a _n ^] = "1", the NOR Gate 111 turns on the MOS switch 81 when the state [Yes * b_] = "1", and the inverter 112 turns on the MOS switch 82 when the state jT E] = "1". As a result, the capacitor C_ is connected to the voltage supply lines 62, 61 and 63 under the same conditions as in the case of the circuit according to FIG. The other logic circuits 101-104 connect the respective capacitors C. -C ₃ and C selectively to the voltage supply lines 61-64, under conditions equivalent to those of the circuit according to FIG Capacitor and the special voltage supply line is connected, there are advantages that the operating speed of the circuit can be increased and the area required for the circuit area can be reduced.

Figur 10 zeigt eine andere Ausführungsform der Widerstandskette, die eine Logikschaltung 140 verwendet, um die Anzahl von Schaltern in Reihenschaltung zu verringern. Von den von den Widerständen 71 - 78 geteilten Span- Figure 10 shows another embodiment of the Resistor chain using logic circuit 140, to reduce the number of switches connected in series. Of the voltage divided by resistors 71 - 78

nungen werden die Spannung ^v _F - -g V^p auf einer Spannungsleitung 130 über Schalter 120 - 124 und die Spannung -χ V - auf einer Spannungsleitung 131 über Schalter 125 - 129 abgenommen. Wenn ein Steuerbit a._& den Pegel "1" hat, schalten die Schalter 132 und 133 ein, und die geteilten Spannungen auf der Spannungsleitung 130 bzw. der Spannungsleitung 131 werden den Spannungs-Versorgungsleitungen 63 und 64 als Spannungen V_T und V„ zugefüfrrt. Andererseits schalten involtages, the voltage ^v _F - -g V ^ p on a voltage line 130 via switches 120-124 and the voltage -χ V - on a voltage line 131 via switches 125-129. When a control bit a. _{& is} "1" level, switches 132 and 133 turn on, and the divided voltages on voltage line 130 and voltage line 131 are supplied to voltage supply lines 63 and 64 as voltages V _T and V ". On the other hand, switch to

Jj ΠJj Π

dem Falle, wo das Steuerbit a* den Pegel "0" hat, die Schalter 134 und 135 ein, und die geteilten Spannungen auf den Spannungsleitungen 130 bzw. 131.werden als Spannungen ν« und V_T zugeführt. Diese Schaltung ist so aufgebaut,in the case where the control bit a * has the level "0", switches 134 and 135 on, and the divided voltages on voltage lines 130 and 131, respectively, are supplied as voltages ν «and V _T. This circuit is constructed in such a way

daß die Schalter 120 und 129, 121 und 128, , und 124that switches 120 and 129, 121 and 128,, and 124

und 125, welche sich von den Enden der Widerstandskette in symmetrischen Positionen befinden, gemeinsam von Ausgangssignalen S-, . .., bzw. S₁- von der Logikschaltung 140 gesteuert werden, und daß dann, wenn eine Spannung — V„_„ auf der einen Spannungsleitung 130 auftritt, eine Spannung V auf der anderen Spannungsleitung 131 auftritt.and 125, which are in symmetrical positions from the ends of the chain of resistors, together with output signals S-,. .., or S ₁ - are controlled by the logic circuit 140, and that when a voltage - V "_" occurs on the one power line 130, a voltage V appearing on the other voltage line 131st

Nachstehend wird eine abgewandelte Ausführungsform der Erfindung anhand der Figuren 11A, T1B und 12 erläutert.A modified embodiment of the invention is explained below with reference to FIGS. 11A, T1B and 12.

Bei den bislang beschriebenen Schaltungsanordnungen ist eine Eingangs/Ausgangs-Charakteristik gemäß Figur T1A erhalten worden, indem man die Referenzspannung V_REF durch Ä_ gleichmäßig geteilt hat, wobei £ = 2^m - 2ⁿ mit m = Anzahl der oberen Bits und η = Anzahl der unteren Bits gelten, und indem man geringere Analogwerte als das am wenigsten signifikante Bit LSB nicht berücksichtigt hat» Im Gegensatz dazu liefert die hier beschriebene Ausführungsform eine Eingangs/Ausgangs-Charakteristik mit einer Abweichung von 1/2 LSB, wie es in Figur 11B dargestellt ist, so daß analoge Eingangssignale im Bereich von ^REF (i - 1/2) bisIn the circuit arrangements described so far, an input / output characteristic according to Figure T1A has been obtained by dividing the reference _{voltage V REF} evenly by Ä_, where £ = 2 ^m - 2 ⁿ with m = number of upper bits and η = number of lower bits apply, and by ignoring lower analog values than the least significant bit LSB »In contrast, the embodiment described here provides an input / output characteristic with a deviation of 1/2 LSB, as shown in FIG. 11B , so that analog input signals in the range from ^REF (i - 1/2) to

jojo

—P— (i + ■=■) in Digitalwerte i. umgewandelt werden können* Figur 12 zeigt eine Schaltungsanordnung einer derartigen Ausfuhrungsfοrm.—P— (i + ■ = ■) in digital values i. can be converted * FIG. 12 shows a circuit arrangement of such an embodiment.

In Figur 12 bezeichnet das Bezguszeichen 3¹ einen Schaltkreis zur Verbindung der Kondensatoren C-C mit den Spannungs-Versorgungsleitungen, während das Bezugszeichen 4¹ einen Schaltkreis bezeichnet, um die Ausgänge der Widerstandskette bei 71 - 78 zu wählen. Diese Schaltkreisbereiche sind die gleichen wie bei der Anordnung gemäß Figur 5. Die hier angegebene Ausführungsform zeichnet sich dadurch aus, daß eine Kapazität mit dem Wert 1/2 mal Einheitskapazität zu der Kondensatoranordnung 3 hinzuaddiert wird, um eine minimale geteilte Spannung V_DDt, der Widerstandskette über einen Schalter 69 zuIn FIG. 12, reference numeral 3 ¹ denotes a circuit for connecting the capacitors CC to the voltage supply lines, while reference numeral 4 ¹ denotes a circuit to select the outputs of the resistor chain at 71-78. These circuit areas are the same as in the arrangement according to FIG. 5. The embodiment specified here is characterized in that a capacitance with the value 1/2 times the unit capacitance is added to the capacitor arrangement 3 to produce a minimum divided voltage V _DDt , of the chain of resistors via a switch 69 to

₂n ^VREF
ermög ₂ n ^V REF
enable

wird.will.

ermöglichen, wenn die Eingangsspannung V abgetastetenable when the input voltage V is sampled

Sei C die Einheitskapazität, O₁ der umgewandelte Wert von der Kondensatoranordnung (der Wert der oberen m Bits) und 2. <^er umgewandelte Wert von der Widerstandskette (der Wert der unteren ri Bits) , so gelten die nachstehenden Gleichungen bei der obigen Schaltung unter Berücksichtigung des Umstandes, daß Ladungen am Eingang der Analogspannung V_T in der Kondensatoranordnung während der Umwandlungsoperation aufrechterhalten werden: Let C be the unit _{capacitance, O 1} the converted value from the capacitor arrangement (the value of the upper m bits) and 2. <^ he converted value from the resistor chain (the value of the lower ri bits), then the following equations apply to the above circuit taking into account the fact that charges at the input of the analog voltage V _{T are maintained} in the capacitor arrangement during the conversion operation:

V^VIN ⁺ ¥"ψ- = ^CR-^VREF ^{+ C}·^ ^VEEF (7),V ^V IN ⁺ ¥ "ψ- = ^C R- ^V REF ^{+ C} · ^ ^V EEF (7),

wobei C_m = 2^m-C und C_n = χ.C (8).where C _m = 2 ^m -C and C _n = χ.C (8).

Aus den Gleichungen (7) und (8) ergibt sich die Eingangsspannung V_T zu _{The input voltage V T} results from equations (7) and (8)

^vin^{= (2n}'^{i +} 5 -1> -T^¹Tm ^vref <⁹>· ^v in ^{= (2n} ' ^{i +} 5 -1> -T ^ ¹ Tm ^v ref < ⁹ >

Diese Gleichung gibt an, daß die Versetzung von ■·=■ LSB zum Umwandlungsergebnis hinzugefügt worden ist. Wenn die Versetzung um ■=■ LSB auf diese Weise erfolgt, wird ent-This equation indicates that the offset of ■ · = ■ LSB has been added to the conversion result. If the offset by ■ = ■ LSB is done in this way, the

entsprechend das Eingangssignal einer Verarbeitung unter-the input signal of a processing

1 worfen, bei der ein "Zählen des Bruchteiles über 5 als eins und Nichtberücksichtigen des Restes" sowie ein anschließender Umwandlungsvorgang erfolgen- Insbesondere ist diese Ausführungsform für eine A/D-Umwandlung mit hoher Präzision wirksam, bei der Quantisierungsfehler problematisch sind. ■1 thrown where a "counting the fraction over 5 as one and disregarding the rest "as well as a subsequent one Conversion process is carried out- in particular this embodiment for A / D conversion with high Precision effective, problematic with quantization errors are. ■

Obwohl vorstehend die Anwendung der Erfindung auf einen A/D-Wandler beschrieben worden ist, versteht es sich von selbst, daß der Wandler auch als D/A-Wandler arbeiten kann, indem man Bit-Signale einer digitalen Eingangsgröße als Steuerimpulse a - a_fi anlegt und ein analoges Ausgangssignal auf der Ausgangsleitung 60 der Kondensatoranordnung abgreift.Although the application of the invention to an A / D converter has been described above, it goes without saying that the converter can also work as a D / A converter by using bit signals of a digital input variable as control pulses a - a _fi and an analog output signal is tapped on the output line 60 of the capacitor arrangement.

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Claims

9 3? 8

PATENTANWÄLTE " "PATENT LAWYERS ""

SHIP ν. FÜNER STREHL SCHÜBEL-HO PF EBBINGHAUS FINCK

MARIAHILFPLATZ 2 A 3, MDNCHEN ΘΟ POSTADRESSE: POSTFACH QS O1 6O, D-8OOO MÜNCHEN Θ5 ,,MARIAHILFPLATZ 2 A 3, MDNCHEN ΘΟ POST ADDRESS: POST BOX QS O1 6O, D-8OOO MUNICH Θ5 ,,

HITACHI, LTD. July 24, 1981

DEA-25 504

Signal converter
PATENT CLAIMS

1. Digital / analog converter, marked through the following assemblies:

m-capacitors, which correspond to m upper bits of a digital signal, have binary weighted capacitance ratios and whose terminals are connected in common to an analog voltage output line on one side; a supply line for a first potential; a supply line for a second potential; a supply line for a third potential; a supply line for a fourth potential; a resistor chain which is connected on one side to a first potential and on the other side to a second potential and divides a terminal voltage applied at its ends by 2;

a voltage divider to divert voltages with the

Values, where jL is one expressed by the η bits

2 ⁿ ₂ n _ _±

numerical value, and the terminal voltage

2 ⁿ derive from the resistor chain as a function of the n_ lower bits of the digital signal and feed them to the supply lines for the third or fourth potential; a switching device for selectively connecting the terminals of the respective capacitors on the other side to the supply lines for the first, second and fourth potential; and

a control device for controlling the switching device as a function of the m upper bits of the digital signal.

2. D / A converter according to claim 1, characterized in that the switching device has a first group of switches which selectively connect the other connections of the respective capacitors to the supply line for the connects the first potential or supply line for the second potential, and has a second group of switches, which the other connections of the respective capacitors selectively with the supply line for the third Potential or the supply line for the fourth potential instead of the supply lines for the first and second Potential connects, and that the switch control device connects the first group of switches to the digital signal of the m bits controls and selectively actuates the second group of switches with a control signal that is dependent on a Bit pattern of the digital signal with m bits is generated.

3. D / A converter according to claim 2, characterized in that the first group of switches operates in such a way that it connects the capacitors to the supply line for the first potential, the bits with a binary value "O" in the m-bit Correspond to the digital signal, and that it connects to the supply line for the second potential capacitors which correspond to bits with a binary value "1";
and in that the second group of switches operates to connect the capacitor of the lowest bit of the capacitors connected to the supply line for the first potential to the supply line for the third potential instead of the supply line for the first potential, and that it connects the capacitors of the lower bits than the capacitor connected to the supply line for the third potential to the supply line for the fourth potential instead of to the supply line for the second potential.

4ο D / A converter according to one of claims 1 to 3, characterized characterized in that the switching control device comprises a first logic circuit which generates a control signal in dependence from the bit pattern of the m-bit digital signal and a second logic circuit that sends a signal to Control of the switching device generated, in a predetermined logic on the basis of the output signal of the first logic circuit and the m-bit digital signal.

-A--A-

5. Analog / digital converter, marked through the following assemblies:

m capacitors that are in upper bits of a digital output signal correspond, have binary weighted capacity ratios and their connections on one side together to one Analog voltage output lines are connected; a voltage comparator that takes a voltage of the analog voltage output compares line with a given potential;

a signal input device which charges the respective capacitors with an analog input voltage; a supply line for a first potential; a supply line for a second potential; a supply line for a third potential; a supply line for a fourth potential; a resistor chain which is connected at one end to a first potential and at the other end to a second potential and divides ^{a terminal voltage at its ends by 2 n;}

a divider voltage diverter to selectively divert voltages

with the values - ■, where ± _ one through the η lower bits

2 ⁿ
numerical value expressed in the digital output signal

2 ⁿ - i
and from dt; r terminal voltage of the resistor

2 ⁿ .

to derive the stand chain and the supply lines for supplying the third potential and the fourth potential, respectively; a switching device to selectively switch the terminals of the respective Capacitors on the other side with the supply lines for the first, second, third and fourth Po-

potential to connect;

a pulse generator that generates timing pulses; and

Register for successive approximation, which the signal input device, the switching device and the divider voltage diverter control pulses in a predetermined sequence as a function of the timing pulses and an output signal of the voltage comparator and deliver a digital signal corresponding to the analog input signal.

6. A / D converter according to claim 5, characterized in that the switching device has a first Group of switches which selectively connect the other ■ connections of the respective capacitors to the supply line for the first potential or the supply line for the second potential connects, as well as a second group of Has switches, which the other connections of the respective capacitors selectively with the supply line for the third potential or the supply line for the fourth potential instead of the supply lines for the first and second potential connects, and that the register for successive approximation a first Control signal which corresponds to the upper m bits of the digital output signal and for controlling the first group of Serves switches, a second control signal which is determined as a function of a state of the first control signal and is used to control the second group of switches, as well as supplying a third control signal which corresponds to the η lower

Bits of the digital output signal and which is used to control the divider voltage diverter.

7. A / D converter according to claim 6, characterized ge ke η η -, characterized in that the first group of switches works in such a way that it connects the capacitors to the supply line for the first potential, the bits with a binary value " 0 "correspond to the first control signal, and that it connects the capacitors to the supply line for the second potential, which correspond to bits with a binary value" 1 ",
and that the second group of switches operates in such a way that, during the conversion of the nth lower bits, the capacitor of the lowest bit of the capacitors, which is connected to the supply line for the first potential, is connected to the supply line for the third potential connects and the capacitors of the lower bits than the capacitor, which is connected to the supply line for the third potential, connects to the supply line for the fourth potential.

8. A / D converter according to claim 5, characterized by an additional capacitor connected to the analog voltage output line is connected and has a capacitance value with half the unit capacitance that the respective m capacitors and that means is provided to the additional capacitor with a

- "7 -

To supply voltage 'with the value 1/2 ^{n of} the terminal voltage, which is derived from the chain of resistors, a connection to the signal input device being provided.