DE2319195A1

DE2319195A1 - ALIGNMENT

Info

Publication number: DE2319195A1
Application number: DE2319195A
Authority: DE
Inventors: Eberhard Lorenz
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1973-04-16
Filing date: 1973-04-16
Publication date: 1974-10-31

Description

Abgleichschaltung Die Erfindung betrifft eine Abgleichschaltung für Meßbrücken, nach dem Stufenumsetzverfahren arbeitende Analog-Digital-Umsetzer und dergleichen mit einem Vergleicher, dem eine Eingangs spannung mit einer Kompensationsspannung verglichen wird und von dessen Ausgangsspannung binäre Vergleichersignale abgeleitet werden, die in einem Register gespeichert werden, das Einstellelement für die Kompensationsspannung steuert.Balancing circuit The invention relates to a balancing circuit for Measuring bridges, analog-to-digital converters working according to the step conversion process and the like with a comparator, which an input voltage with a compensation voltage is compared and derived from its output voltage binary comparator signals stored in a register, the setting element for the compensation voltage controls.

Es sind Abgleichschaltungen bekannt, z.B. aus "Elektronischer Rundschau", 1969, Seite 57, die in nach dem sogtnannten Stufenumsetzverfahren arbeitenden Analog-Digita;-Umsetzern eingesetzt werden. Bei diesem Verfahren wird die Meßspannung mit einer Kompensationsspannung verglichen, die in einem Digital-Umsetzer aus dem Inhalt die binären Vergleichersignale speichernden Register mit Stufen unterschiedlicher Wertigkeit gebildet wird. Nach jedem Vergleich wird die Stufe des Registers mit der nächstniedrigen Wertigkeit zugeschaltet und, sofern die Kompensationsspannung größer als die Meßspannung war, die zuletzt zugeschaltete Stufe wieder zurückgesetzt. Auf diese Weise wra die Meßspannung schrittweise angenähert. Die Wertigkeiten der einzelnen Stufen können nach dem Dualcode abgestuft sein. In gleicher Weise können auch Meßbrücken abgeglichen werden, indem Abgleichwiderstände unterschiedlichen Widerstandswertes nacheinander zu- oder abgeschaltet werden und so die Brücke schrittweise abgeglichen wird.Adjustment circuits are known, e.g. from "Electronic Rundschau", 1969, page 57, the analog digital converters working according to the so-called step conversion process can be used. With this method, the measuring voltage is combined with a compensation voltage compared the binary comparator signals from the content in a digital converter storing registers with levels of different significance is formed. To the level of the register with the next lowest value is used for each comparison switched on and, if the compensation voltage was greater than the measuring voltage, the stage last switched on is reset. In this way the measurement voltage was obtained gradually approximated. The values of the individual levels can be based on the dual code be graded. In the same way, measuring bridges can also be adjusted by Balancing resistors with different resistance values are switched on or off one after the other and so the bridge is leveled step by step.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, die bekannten Abgleichschaltungen hinsichtlich der Anpassungsfähigkeit an das jeweilige meßtechnische Problem, z.B. durch Wahl des Taktes für die Abgleichschritte, der Einschaltmöglichkeit von Filtern oder anderen Schaltungen zu verbessern. Auch soll die Möglichkeit geschaffen werden, die Zeiten der Abgleichschritte an die auftretenden Zeitkonstanten anzupassen und auftretende Störgrößen bereits im Ausgangskreis des Vergleichers zu eliminieren, um eine hohe Genauigkeit zu erzielen.The present invention is based on the object of the known Adjustment circuits with regard to the adaptability to the respective measurement technology Problem, e.g. due to the selection of the cycle for the adjustment steps, the switch-on option of filters or other circuits to improve. The possibility should also be created to adapt the times of the adjustment steps to the occurring time constants and to eliminate disturbances occurring in the output circuit of the comparator, to achieve high accuracy.

Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß die die Kompensationsspannung erzeugenden Einstellelemente von bistabilen Kippstufen gesteuert sind, von denen jede an eine Stufe eines von Taktimpulsen fortgeschalteten Schieberegisters in der Weise angeschlossen ist, daß sie über einen Eingang mit dem Setzen der ihr zugeordneten Schieberegisterstufe gesetzt und bei Koinzidenz zwischen dem binären Vergleichersignal und dem Ausgangssignal der zugehörigen Schieberegisterstufe nach einer vorgegebenen Zeit zurückgesetzt wird.According to the invention, this object is achieved in that the compensation voltage generating setting elements are controlled by bistable multivibrators, of which each to a stage of a shift register advanced by clock pulses in the Way is connected that it has an input with the setting of its assigned Shift register stage set and when there is coincidence between the binary comparator signal and the output signal of the associated shift register stage according to a predetermined one Time is reset.

In einer solchen Abgleichschaltung bilden also die bistabilen Kippstufen das die binären Vergleichersignale speichernde Register. Je Stufe, d.h. je Stelle des Ausgangswertes, sind lediglich eine bistabile Kippstufe mit einem Setz- und einem Rücksetzeingang, eine Stufe eines Schieberegisters und ein Koinzidenzgatter erforderlich. Als Setzeingang kann der dynamische Eingang und als Rücksetzeingang ein statischer Eingang verwendet werden. Die vorgegebene Zeit, nach der die bistabile Kippstufe bei Koinzidenz zwischen Vergleichersignal und dem Ausgangssignal der zugehörigen Schieberegisterstufe zurückgesetzt wird, ist die Zeit, innerhalb der die Kompensationsspannung sich auf einen neuen Wert einstellen kann. Es wird angenommen, daß nach Ablauf dieser Zeit die Kompensationsspannung eingeschwungen ist. Ersichtlich kann diese Zeit durch Ändern der Frequenz der Schiebetaktimpulse variiert und damit an die jeweilige Einschwingzeit angepaßt werden. Auf diese Weise kann die Zeit für den gesamten Abgleich verkürzt werden.The bistable flip-flops form in such a balancing circuit the register storing the binary comparator signals. Per level, i.e. per position of the output value are only a bistable multivibrator with a setting and a reset input, a stage of a shift register and a coincidence gate necessary. The dynamic input and the reset input a static input can be used. The specified time after which the bistable Flip-flop if there is coincidence between the comparator signal and the output signal of the associated Shift register stage is reset, is the time within which the compensation voltage can adjust to a new value. It is believed that after this Time the compensation voltage has settled. Obviously, this time can go through Changing the frequency of the shift clock pulses varies and thus on the respective settling time can be adapted. That way, the time for the entire adjustment can be shortened.

Vergleicher geben zwei verschiedene Ausgangssignale ab, ein erstes in dem Falle, daß die Meßspannung größer als die Kompensationsspannung ist, und ein zweites, falls die Meßspannung kleiner als die Kompensationsspannung ist.Comparators emit two different output signals, a first in the event that the measurement voltage is greater than the compensation voltage, and a second if the measurement voltage is less than the compensation voltage.

Tritt am Ende der vorgegebenen Zeitspanne Koinzidenz eines dieser beiden Signale mit dem Ausgangssignal einer Schieberegisterstufe auf, so wird die dieser Schieberegisterstufe zugeordnete bistabile Kippstufe zurückgesetzt.If at the end of the given time span coincidence of one of these occurs two signals with the output signal of a shift register stage, the the bistable multivibrator associated with this shift register stage is reset.

Da nicht nur der Vergleicher, sondern auch die Schieberegisterstufen zwei unterschiedliche Ausgangssignale abgeben und außerdem die bistabilen Kippstufen an zwei Eingängen in unterschiedlicher Weise rückgesetzt werden können und zwei inverse Signale abgeben, gibt es eine Vielzahl von Möglichkeiten, den Vergleicherausgang mit den Ausgängen der Schieberegisterstufen zu verknüpfen, die Ausgangssignale der Verknüpfungsschaltungen den Rücksetzeingängen der bistabilen Kippstufen zuzuführen und die Einstellelemente für die Kompensationsspannung an die bistabilen Kippstufen anzuschließen. Diese Möglichkeiten stehen fast gleichwertig nebeneinander, und es hängt nur von der Wahl der Bauelemente und der gewünschten Funktionen ab, welche Möglichkeit zweckmäßig gewählt wird. Die häufigste Funktion ist die, daß zu Beginn eines Meßvorganges die Kompensationsspannung Null ist und nach Setzen jeder bistabilen Kippstufe erhöht wird, und zum Rücksetzen der bistabilen Kippstufen das Vergleicherausgangssignal benutzt wird, das auftritt, wenn die Meßspannung kleiner als die Kompensationsspannung ist Vorteilhaft werden die bistabilen Kippstufen bei Koinzidenz der Schiebetaktimpulse, des Ausgangssignals des Vergleichers und des Ausgangssignals der zugeordneten Schieberegisterstufe zurückgesetzt, indem diese Signale Koinzidenzschaltungen zugeführt sind, an welche die Rücksetzeingänge der bistabilen Kippstufen angeschlossen sind. Die Periodendauer der Taktimpulse ist gleich der Zeit eines Abgleichabschnittes. Zweckmäßig haben die Taktimpulse ein kleines Puls-/Pausenverhältnis.Since not only the comparator, but also the shift register stages emit two different output signals and also the bistable multivibrators can be reset in different ways at two inputs and two emit inverse signals, there are a number of ways to use the comparator output to link with the outputs of the shift register stages, the output signals of the To supply logic circuits to the reset inputs of the bistable multivibrators and the setting elements for the compensation voltage to the bistable multivibrators to connect. These possibilities are almost on an equal footing, and there depends only on the choice of components and the desired functions, which Possibility is appropriately chosen. The most common function is that at the beginning of a measuring process the compensation voltage is zero and after setting every bistable Flip-flop is increased, and to reset the bistable flip-flops, the comparator output signal is used, which occurs when the measurement voltage is less than the compensation voltage The bistable multivibrators are advantageous if the shift clock pulses coincide, the output signal of the comparator and the output signal of the associated shift register stage reset these signals by coincidence circuits fed to which the reset inputs of the bistable multivibrators are connected. The period of the clock pulses is equal to the time of an adjustment section. The clock pulses expediently have a small pulse / pause ratio.

Die bisher beschriebene Abgleichschaltung hat ebenso wie die bekannten die Eigenschaft, daß der Abgleich nur für einen bestimmten Zeitpunkt gilt, d.h., daß z.B. ein Analog-Digital-Umsetzer einen Digitalwert für die Meßspannung liefert, die im Augenblick der Beendigung des Abgleichvorganges am Meßeingang liegt. Im Falle, daß die Meßspannung eine ungestörte Gleichspannung ist, bringt diese Eigenschaft keine Nachteile mit sich. Anders ist es dagegen, wenn die Meßspannung von einer Wechselstörspannung überlagert ist. Das Meßergebnis hängt dann von der Größe der Störspannung im Augenblick der Beendigung des Abgleichvorganges ab. Um diesen Nachteil zu vermeiden, ist nach einer Weiterbildung der Erfindung die Periodendauer der Taktimpulse gleich einem ganzzahligen Vielfachen der Periodendauer des Störsignals gewählt, und dem Vergleicher ist ein Integrator mit einer Zeitkonstante nachgeschaltet, die etwa gleich der Periodendauer der Taktimpulse ist. Die Störspannung wird dadurch eliminiert. Da die Störspannung erst bei den letzten Abgleichschritten, bei denen die Kompensationsspannung immer noch verhältnismäßig wenig geändert wird, wirksam wird, genügt es, wenn der Integrator nur bei den letzten Abgleichschritten eingeschaltet ist.The balancing circuit described so far has just like the known the property that the comparison is only valid for a specific point in time, i.e., that e.g. an analog-digital converter supplies a digital value for the measuring voltage, which is at the measuring input at the moment the calibration process is completed. In the event of, that the measuring voltage is an undisturbed DC voltage brings this property no disadvantages with it. It is different, however, if the measuring voltage is from a AC interference voltage is superimposed. The measurement result then depends on the size of the Interference voltage from the moment the adjustment process is completed. To this disadvantage According to a further development of the invention, the period of the clock pulses is to be avoided chosen equal to an integer multiple of the period of the interference signal, and the comparator is followed by an integrator with a time constant that is approximately equal to the period of the clock pulses. The interference voltage is thereby eliminated. Since the interference voltage only occurs in the last adjustment steps, in which the compensation voltage is still changed relatively little, effective it is sufficient if the integrator is only switched on for the last adjustment steps is.

Bei den ersten Abgleichschritten kann sich die Zeit für einen Abgleichschritt nach der Einschwingzeit der Kompensationsspannung richten, die im allgemeinen kürzer ist als die Periodendauer der Störspannung, die meistens von der Netzspannung herrührt.With the first adjustment steps, the time for one adjustment step can be increased according to the settling time of the compensation voltage, which is generally shorter is than the period of the interference voltage, which mostly comes from the mains voltage.

Anhand der Zeichnung, in der Ausführungsbeispiele der Erfindung in Prinzipschaltbildern dargestellt sind, werden im folgenden die Erfindung sowie weitere Vorteile und Ergänzungen näher beschrieben und erläutert.With reference to the drawing, in the embodiments of the invention in Schematic diagrams are shown, the invention and others are shown below Advantages and additions described and explained in more detail.

Es zeigen Figur 1 das Schaltbild eines Analog-Digital-Umsetzers, Figur 2 Impulsdiagramme für die Schaltung nach Figur 1 und Figur 3 Teile einer selbsttätig abgleichenden Brückenschaltung.FIG. 1 shows the circuit diagram of an analog-digital converter, FIG 2 pulse diagrams for the circuit according to Figure 1 and Figure 3 parts of an automatic balancing bridge circuit.

In Figur 1 ist mit V ein Vergleicher bezeichnet, dessen einem Eingang als Eingangsspannung eine Meßspannung Ux und dessen anderem Eingang eine Kompensationsspannung UR zugeführt ist. Die Kompensationsspannung wird in einem Digital-Analog-Umsetzer DAU aus einem Digitalwert erzeugt, der ihm von bistabilen Kippstufen FF1, FF2, FF3 zugeführt wird. Die dynamischen Eingänge dieser bistabilen Kippstufen liegen an den Ausgängen der Stufen S1, So/2, S1/4 eines Schieberegisters SR; ihre statischen Rücksetzeingänge sind mit den Ausgängen von NAND-Gliedern N3, N4, N5, die als Koinzidenzschaltungen arbeiten, verbunden. Die einen Eingänge dieser NAND-Glieder liegen an den Ausgängen der Schieberegisterstufen Sl, S1/2, S1/4, die anderen Eingänge über die NAND-Gatter N2 und Nl und Schalter S1 und S2 am Ausgang des Vergleichers V bzw. am Ausgang einer Zeitstufe Z, die an einen Impulsgeber IG angeschlossen ist.In FIG. 1, V denotes a comparator, one input of which as input voltage a measurement voltage Ux and its other input a compensation voltage UR is supplied. The compensation voltage is used in a digital-to-analog converter DAU generated from a digital value that is given to it by bistable flip-flops FF1, FF2, FF3 is fed. The dynamic inputs of these bistable multivibrators are present the outputs of the stages S1, So / 2, S1 / 4 of a shift register SR; their static Reset inputs are connected to the outputs of NAND gates N3, N4, N5, which act as coincidence circuits work, connected. One of the inputs of these NAND gates are at the outputs the shift register stages Sl, S1 / 2, S1 / 4, the other inputs via the NAND gates N2 and Nl and switches S1 and S2 at the output of the comparator V or at the output of a Time stage Z, which is connected to a pulse generator IG.

Zunächst stehe in allen Schieberegisterstufen "O"-Signal und die bistabilen Kippstufen FF1, FF2 ... seien zurückgesetzt, so daß dem Digital-Analog-Umsetzer DAU der Digitalwert Null zugeführt wird und die Kompensationsspannung ebenfalls Null ist.First there is an "O" signal and the bistable in all shift register stages Flip-flops FF1, FF2 ... are reset, so that the digital-to-analog converter DAU the digital value zero is fed and the compensation voltage as well Is zero.

Im folgenden wird als Beispiel der Verschlüsselungsvorgang für den Fall beschrieben, daß die Meßspannung Ux den Wert 1,4 hat. Zur Veranschaulichung der Funktion der Schaltung nach Figur 1 dienen die Impulsdiagramme der Figur 2. Sie sind mit Kleinbuchstaben bezeichnet, die andeuten, daß sie an den Ausgängen von Bausteinen auftreten, die mit entsprechenden Großbuchstaben bezeichnet sind. Das Diagramm ig tritt also am Ausgang des Impulsgebers IG und das Diagramm z am Ausgang der Zeitstufe Z auf. Aus dem Diagramm v ist ersichtlich, daß zunächst, solange die Meßspannung Ux größer als die Kompensationsspannung UR ist, das Ausgangssignal des Vergleichers V "0" ist. Zu Beginn des Verschlüsselungsvorganges wird in die Schieberegisterstufe S1 eine 1 eingeschrieben. Diese 1 kann z.B. von außen über ein UND-Gatter U zugeführt werden, an dessen einem Eingang die Impulsfolge z und an dessen anderem Eingang von außen ein "1"-Signal angelegt wird. Das "1"-Signal kann auch von der letzten Schieberegisterstufe übertragen werden, wenn das Schieberegister nach Art eines Ringzählers rückgekoppelt ist. In beiden Fällen wird mit der Rückflanke eines Ausgangsimpulses der Zeitstufe Z die Stufe S1 des Schieberegisters gesetzt, und es erscheint das Signal s1. Mit der Vorderflanke dieses Signals wird die bistabile Kippstufe FF1 gesetzt und der Digital-Analog-Umsetzer DAU gibt eine Kompensationsspannung mit dem Wert 1 ab. Da die Meßspannung mit dem Wert 1,4 weiterhin größer als die Kompensationsspannung ist, gibt der Vergleicher V weiterhin "O"-Signal ab, so daß das NAND-Gatter N1 unverändert 'L"-Signal abgibt, das Gatter N3 mit "O"-Signal angesteuert wird und stets "L"-Signal auf den einen Eingang der bistabilen Kippstufe FF1 liefert. Da der andere Rücksetzeingang offen ist, was gleichbedeutend mit der Zuführung eines "L"-Signales ist, bleibt der Schaltzustand der bistabilen Kippstufe FF1 durch den auf den dynamischen Eingang gegebenen Impuls bestimmt; sie ändert ihren Schaltzustand also nicht.The following is an example of the encryption process for the Described case that the measurement voltage Ux has the value 1.4. As an illustration The pulse diagrams of FIG. 2 serve the function of the circuit according to FIG. 1. They are marked with lower case letters, which indicate that they are at the exits of building blocks occur, those with corresponding capital letters are designated. The diagram ig appears at the output of the pulse generator IG and that Diagram z at the output of time stage Z on. From diagram v it can be seen that initially, as long as the measuring voltage Ux is greater than the compensation voltage UR, the output of the comparator V is "0". At the beginning of the encryption process a 1 is written into the shift register stage S1. This 1 can e.g. from are fed externally via an AND gate U, at one input of which the pulse train z and at the other input of which a "1" signal is applied from the outside. The "1" signal can also be transferred from the last shift register stage if the shift register is fed back in the manner of a ring counter. In both cases the trailing edge is used of an output pulse of time stage Z, stage S1 of the shift register is set, and the signal s1 appears. With the leading edge of this signal, the bistable becomes Flip-flop FF1 is set and the digital-to-analog converter DAU provides a compensation voltage with the value 1. Since the measuring voltage with the value 1.4 continues to be greater than the Compensation voltage is, the comparator V continues to output "O" signal, so that the NAND gate N1 outputs unchanged 'L "signal, the gate N3 is driven with an" O "signal and always supplies "L" signal to one input of the bistable flip-flop FF1. Since the other reset input is open, which is equivalent to supplying a "L" signal is, the switching state of the bistable flip-flop FF1 remains through the determined on the dynamic input given impulse; it changes its switching state so not.

Mit der Rückflanke des nächsten Ausgangsimpulses der Zeitstufe Z wird das in der Schieberegisterstufe S1 enthaltene "1"-Signal in die Stufe S1/2 geschoben. Das Ausgangssignal der Stufe 51 wird somit wieder Null. Diese Signaländerung hat auf Kippstufe FF1 keine Wirkung, da an deren dynamischen Eingang nur der Signalwechsel von "0" nach "1" wirksam ist. Ein solcher Signalwechsel tritt am Ausgang der Stufe S1/2 auf, so daß die bistabile Kippstufe FF2 gesetzt wird. Da die Kippstufe FF1 weiterhin gesetzt ist, gibt der Digital-Analog-Umsetzer nun eine Kompensationsspannung mit dem Wert 1,5 ab, d.h. die Kompensationsspannung ist größer als die Meßspannung. Das Vergleichersignal wechselt damit seine Polarität von "O" nach "1" und gibt damit das NAND-Glied N1 für die Impulse der Zeitstufe Z frei. Deren nächster Ausgangsimpuls wird daher über das NAND-Glied N2 auf den einen Eingang der NAND-Glieder N3, N4 ... geschaltet. Da der andere Eingang des NAND-Gliedes N3 von der Schieberegisterstufe S1 "O"-Signal erhält, bleibt dessen Ausgang stets auf "1"-Signal.With the trailing edge of the next output pulse of the time stage Z becomes the "1" signal contained in the shift register stage S1 is shifted into the stage S1 / 2. The output signal of stage 51 thus becomes zero again. This signal change has no effect on flip-flop FF1, as only the signal change at its dynamic input from "0" after "1" is effective. Such a signal change occurs on Output of stage S1 / 2, so that the bistable flip-flop FF2 is set. There the flip-flop FF1 is still set, the digital-to-analog converter now outputs a Compensation voltage with the value 1.5, i.e. the compensation voltage is higher than the measuring voltage. The comparator signal changes its polarity from "O" to "1" and thus releases the NAND element N1 for the pulses of the time stage Z. Their next output pulse is therefore sent to one input via the NAND gate N2 the NAND gates N3, N4 ... switched. Since the other input of the NAND gate N3 receives the "O" signal from the shift register stage S1, its output always remains open "1" signal.

Dagegen erhält das NAND-Gatter N4 über beide Eingänge l-Signal, so daß für die Dauer des Ausgangsimpulses der Zeitstufe Z sein Ausgangs signal Fall wird. Damit wird die Kippstufe FF2 zurückgesetzt, wie im Diagramm ff2 veranschaulicht ist.In contrast, the NAND gate N4 receives a 1 signal via both inputs, see above that for the duration of the output pulse of the timer Z its output signal case will. This resets flip-flop FF2, as illustrated in diagram ff2 is.

Mit der Rückflanke desselben Zeitstufenimpulses wird das in der Stufe S1/2 enthaltene ll1ll-Signal in die Stufe S1/4 geschoben, die dieser Stufe zugeordnete bistabile Kippstufe FF3 wird gesetzt, der Digitäl-Analog-Umsetzer DAU erhöht die Kompensationsspannung um den Wert 1/4 und der Vergleicher V prüft wieder, ob die Meßspannung größer als die Kompensationsspannung ist. Da dies nicht der Fall ist, bleibt die der Stufe S1/4 zugeordnete Kippstufe während der Dauer des Abgleichs gesetzt. Das 't1't-Signal wird also im Schieberegister von einer Stufe höherer Wertigkeit zur Stufe mit der nächstniedrigen Wertigkeit weitergeschoben und zwischen zwei Ausgangsimpulsen der Zeitstufe Z wird je ein Abgleichschritt vorgenommen, an dessen Ende die gesetzte Kippstufe zurückgesetzt wird, wenn die Kompensationsspannung größer als die Meßspannung geworden ist.With the trailing edge of the same time step pulse, this becomes in the step S1 / 2 contained ll1ll signal is shifted to stage S1 / 4, the one assigned to this stage The bistable multivibrator FF3 is set, the digital-to-analog converter DAU increases the Compensation voltage by the value 1/4 and the comparator V checks again whether the Measurement voltage is greater than the compensation voltage. Since this is not the case, the trigger level assigned to level S1 / 4 remains for the duration of the adjustment set. The 't1't signal is thus of a higher significance level in the shift register shifted to the level with the next lower valence and between two output pulses A calibration step is carried out for each time stage Z, at the end of which the set Flip-flop is reset when the compensation voltage is greater than the measuring voltage has become.

Es ist ersichtlich, daß die Schaltung nach Figur 1 modifiziert werden kann. Z.B. können zu Beginn eines Abgleichvorganges alle bistabilen Kippstufen gesetzt sein und der Digital-Analog-Umsetzer gibt die maximale Kompensationsspannung ab. Während des Abgleichvorganges werden dann die Kippstufen nacheinander zurückgesetzt. Stellt der Vergleicher fest, daß bei einem Abgleichschritt die Meßspannung von der Kompensationsspannung unterschritten wird, so wird die entsprechende Kippstufe wieder gesetzt.It can be seen that the circuit of Figure 1 can be modified can. E.g. all bistable multivibrators can be set at the beginning of a balancing process his and the Digital-to-analog converter gives the maximum compensation voltage away. During the adjustment process, the trigger levels are then reset one after the other. If the comparator determines that the measuring voltage of the If the compensation voltage is not reached, the corresponding flip-flop is again set.

Ferner kann die Meßspannung auch negative Werte haben.Furthermore, the measuring voltage can also have negative values.

Der Abgleichvorgang läuft dann in gleicher Weise ab. Auch können die Polaritäten der in Figur 2 eingezeichneten Signale oder auch nur eines Teils davon vertauscht werden.The adjustment process then runs in the same way. They can also Polarities of the signals shown in FIG. 2 or only a part thereof be swapped.

Hierzu sind dann die inversen Ausgänge des Vergleichers, der Zeitstufe Z, der Schieberegisterstufen und der bistabilen Kippstufen zu verwenden. Außerdem können anstatt der dynamischen Eingänge, die auf Signalwechsel von t'O" nach "1" ansprechen, solche Eingänge verwendet werden, die auf Signalwechsel von "1" nach "O" ansprechen. Anstelle der NAND-Glieder können auch andere Koinzidenzschaltungen, wie UND- oder NOR-Glieder eingesetzt werden.The inverse outputs of the comparator, the timer, are then used for this purpose Z, the shift register stages and the bistable flip-flops to use. aside from that can instead of the dynamic inputs that respond to a signal change from t'O "to" 1 " respond, inputs are used that respond to a signal change from "1" to Address "O". Instead of the NAND gates, other coincidence circuits, how AND or NOR gates are used.

Durch Anpassung der Dauer der Abgleichschritte können unter Einsatz eines Integrators am Ausgang des Vergleichers, der in diesem Falle für die in Betracht kommenden kleinen Differenzen zwischen Meß- und Kompensationsspannung ein linearer Verstärker ist, periodische Störspannungen unterdrückt werden. Solche Störspannungen treten aufgrund der nicht völlig vermeidbaren Durchgriffskapazitäten in Netzteilen auf. Bei hohen Anforderungen an die Genauigkeit-und Empfindlichkeit der Abgleichschaltung genügen schon Kapazitäten von Bruchteilen eines Picofarad's für das Auftreten einer Störspannung. Im Ausführungsbeispiel nach Figur 1 besteht der Integrator aus einem integrierenden Analog-Digital-Umsetzer, der über die Schalter S1 und S2 dem Vergleicher V nachgeschaltet werden kann. Das Vergleicherausgangssignal gelangt über den Schalter S1 auf zwei Spannungs-Frequenz-Umformer SFU1 und SFU2. Der eine, SFU1, gibt über eine Torschaltung T1 Impulse mit einer zur Vergleicherausgangsspannung proportionalen Frequenz auf den Eingang für Vorwärtszählung eines Vorwärts-Rückwärtszählers VRZ, wenn die Vergleicherausgangsspannung positiv, d.h. die Meßspannung größer als die Kompensationsspannung ist. Der andere gibt Impulse über eine Torschaltung T2 auf den Eingang für die Rückwärtszählung, wenn die Vergleicherausgangsspannung negativ und die Meßspannung kleiner als die Kompensationsspannung ist. Die Tore T1 und T2 werden von der Zeitstufe Z freigegeben, und zwar während einer Zeit, die bis auf die Dauer des Tastimpulses für das Schieberegister und das NAND-Glied N1 gleich der Periodendauer der Impulse des Impulsgebers ist.By adjusting the duration of the adjustment steps, you can use an integrator at the output of the comparator, which in this case for the into consideration coming small differences between measurement and compensation voltage a linear Amplifier is to suppress periodic interference voltages. Such interference voltages occur due to the unavoidable access capacities in network parts on. With high demands on the accuracy and sensitivity of the balancing circuit Capacities of fractions of a picofarad are sufficient for the occurrence of one Interference voltage. In the embodiment of Figure 1, the integrator consists of one integrating analog-to-digital converter connected to the comparator via switches S1 and S2 V can be connected downstream. The comparator output signal comes through the switch S1 to two voltage-frequency converters SFU1 and SFU2. One, SFU1, is handing over a gate circuit with T1 pulses one for the comparator output voltage proportional frequency to the input for counting up an up / down counter VRZ if the comparator output voltage is positive, i.e. the measuring voltage is greater than is the compensation voltage. The other gives impulses via a gate circuit T2 to the input for the down counting if the comparator output voltage is negative and the measuring voltage is smaller than the compensation voltage. The gates T1 and T2 are released by time stage Z, for a time that is up to the duration of the key pulse for the shift register and the NAND gate N1 is the same is the period of the pulses from the pulse generator.

Mit der Vorderflanke des die Tore T1 und T2 öffnenden Impulses wird der Zähler VRZ zurückgesetzt. Der Impulsgeber ist zweckmäßig von der Störspannung synchronisiert, damit die Periodendauer seiner Ausgangsimpulse gleich der Periodendauer des Störsignals ist. Sind die maximale Ausgangsspannung des Vergleichers, die Spannungsfrequenzcharakteristik der Spannungs-Frequenz-Umformer und die Zählkapazität des Zählers VRZ so aufeinander abgestimmt, daß während eines Zählvorganges höchstens eine Impulszahl in den Zähler eingegeben wird, die im Falle eines Dualzählers gleich der halben Zählkapazität ist, so steht in der letzten Stelle des Zählers VRZ im Falle, daß die Impulse dem Vorwärtseingang zugeführt werden, eine "O" und im Falle, daß Impulse dem Rückwärtseingang zugeführt wurden, eine "1". Das Ausgangssignal der letzten Stelle gibt also an, welche Polarität das Vergleicherausgangssignal hat und somit, ob die Meßspannung größer oder kleiner als die Kompensationsspannung ist. Das Ausgangssignal der höchsten Zählerstufe wird auf das NAND-Glied Nl gegeben und wirkt in gleicher Weise wie in dem oben beschriebenen Falle, bei dem das Vergleicherausgangssignal unmittelbar auf das NAND-Glied N1 gegeben wird. Selbstverständlich können auch weitere Stellen des Vorwärts-Rückwärtszählers für die Entscheidung über die Polarität des Vergleicherausgangssignals herangezogen werden. Es kann dann die Zählkapazität besser ausgenutzt werden. Auch ist es möglich, die Tore T1 und T2 zusätzlich bei Erreichen bestimmter Zählerstände zu sperren, um ein Überlaufen des Zählers und damit eine Fehlanzeige zu verhindern. Es können auch, wie in Figur 1 eingezeichnet, zwei Komparatoren K1 und K2 für die eindeutige positive und negative Aussage über die Polarität des Vergleicherausgangssignals vorgesehen werden, da bei hohen Spannung gen im Vergleichszweig Übersteuerungen auftreten können.With the leading edge of the pulse opening gates T1 and T2, the counter VRZ is reset. The pulse generator is useful from the interference voltage synchronized so that the period of its output pulses is equal to the period of the interfering signal. Are the maximum output voltage of the comparator, the voltage frequency characteristic the voltage-frequency converter and the counting capacity of the counter VRZ so on each other matched that during a counting process at most one number of pulses in the counter is entered, which in the case of a dual counter is equal to half the counting capacity is, so is in the last digit of the counter VRZ in the event that the pulses dem Forward input are fed with an "O" and in the event that pulses are fed to the reverse input were fed, a "1". The output signal of the last digit thus indicates which polarity the comparator output signal has and thus whether the measuring voltage is greater or less than the compensation voltage. The output of the highest Counter stage is given to the NAND element Nl and acts in the same way as in the above-described case in which the comparator output signal is immediate is given to the NAND gate N1. Of course, other positions can also be used the up / down counter for deciding the polarity of the comparator output signal can be used. The counting capacity can then be better utilized. Even it is possible to use the gates T1 and T2 in addition when reaching certain To block counter readings to prevent the counter from overflowing and thus a false indication to prevent. As shown in FIG. 1, two comparators K1 and K2 for the clear positive and negative statement about the polarity of the comparator output signal must be provided, since overmodulation occurs at high voltage in the comparison branch may occur.

Die Ausgänge der Komparatoren Ki und K2 sind mit den Ausgängen des Zählers VRZ über ODER-Schaltungen 01 und 02 verknüpft.The outputs of the comparators Ki and K2 are connected to the outputs of the Counter VRZ linked via OR circuits 01 and 02.

Wie oben erwähnt, ist die Periodendauer der Impulse des Impulsgebers gleich einem ganzzahligen Vielfachen der Periodendauer der Störspannung. Die Integrationszeit erstreckt sich somit über mindestens eine volle Periode der Störspannung; die positive und negative Halbwelle der Störspannung heben sich somit auf. Bei dem vereinfachten Ausführungsbeispiel nach Figur 1 ist die Integrationszeit nicht exakt gleich der Periodendauer der Störspannung, sondern etwas kürzer, nämlich um die Dauer des von der Zeitstufe Z an das Schieberegister SR und das NAND-Glied N1 abgegebenen Impulses. Dies hat in den weitaus meisten Anwendungsfällen keinen störenden Einfluß, da die Störfrequenz im allgemeinen die Netzfrequenz ist, die Periodendauer des Impulsgebers also mindestens 20 msec beträgt, der Tastimpuls der Zeitstufe Z aber nur ca. 100 nsec dauern braucht, also ein etwaiger Fehler kleiner als 10 5 ist.As mentioned above, is the period of the pulses from the pulse generator equal to an integral multiple of the period of the interference voltage. The integration time thus extends over at least one full period of the interference voltage; the positive one and negative half-wave of the interference voltage cancel each other out. With the simplified one In the exemplary embodiment according to FIG. 1, the integration time is not exactly the same as that Period of the interference voltage, but somewhat shorter, namely by the duration of the from the timing stage Z to the shift register SR and the NAND gate N1 output pulse. In the vast majority of applications, this has no disruptive effect, since the Interference frequency is generally the mains frequency, the period duration of the pulse generator So is at least 20 msec, but the pulse of the time stage Z is only about 100 nsec takes, so any error is less than 10 5.

Da die Störspannung im allgemeinen zu Beginn des Abgleichvorganges klein im Vergleich zur Differenz zwischen Meß-und Kompensationsspannung ist, kann man zunächst den Vergleicher V über die Schalter S1 und S2 unmittelbar auf das NAND-Gatter N1 schalten. Der Integrator braucht erst dann zugeschaltet werden, wenn nach Setzen einiger bistabiler Kippstufen die Differenz zwischen der Meß- und der Kompensationsspannung klein geworden ist. Auf diese Weise kann der Abgleichvorgang verkürzt werden.Since the interference voltage is generally at the beginning of the adjustment process is small compared to the difference between measurement and compensation voltage one first the comparator V via the switches S1 and S2 directly to the NAND gate Switch N1. The integrator only needs to be switched on if after setting some bistable multivibrators the difference between the measurement and the Compensation voltage has become small. This allows the matching process be shortened.

Da der Stand des Zählers VRZ am Ende der Integratlonszeiten ein Maß für die Größe der Abweichung der Meßspannung von der Kompensationsspannung ist, kann aufgrund dieses Zählerstandes eine Vorentscheidung darüber getroffen werden, welche bistabile Kippstufen gesetzt werden. Es können daher zum Verkürzen der Abgleichszeit ein oder mehrere Abgleichsschritte übersprungen werden, indem kurz aufeinanderfolgend einige Schiebetaktimpulse auf das Schieberegister SR gegeben werden, wobei die aufgrund der Vorentscheidung bestimmten bistabilen Kippstufen gesetzt werden und dann erst der nächste Abgleichsschritt durchgeführt wird.Since the reading of the counter VRZ at the end of the integration times is a measure for the size of the deviation of the measuring voltage from the compensation voltage, a preliminary decision can be made on the basis of this meter reading, which bistable multivibrators are set. It can therefore shorten the adjustment time one or more adjustment steps can be skipped by successively some shift clock pulses are given to the shift register SR, the due the preliminary decision certain bistable flip-flops are set and only then the next adjustment step is carried out.

Figur 3 zeigt, wie die Schaltung nach Figur 1 in Verbindung mit einer selbsttätig abgleichenden Brückenschaltung eingesetzt werden kann. Der eine Brückenzweig wird von einer Diode D, dem Meßwiderstand RO und einem Widerstand R1 gebildet. Der andere Brückenzweig enthält neben einem Widerstand Ri die Parallelschaltung von mehreren Reihenschaltungen aus Transistoren und Widerständen. Die Widerstandswerte sind nach Potenzen von 2 abgestuft. Ein Transistor T1 wird von der bistabilen Kippstufe FF1, ein Transistor T2 von der bistabilen Kippstufe FF2, ein Transistor T3 von der bistabilen Kippstufe FF3 angesteuert. Der Vergleicher V liegt in der Brückendiagonale. Zu Beginn des Abgleichvorganges sei der Transistor T1 durchgeschaltet und die Transistoren T2, T7 ... gesperrt. Stellt der Vergleich er V fest, daß die Spannung am Abgriff des linken Brückenzweiges größer ist als die am Abgriff des rechten, d.h., daß der Widerstand RO kleiner ist als der Widerstand Rl, so wird die Kippstufe FF1 in der oben beschriebenen Weise zurückgesetzt und damit der Transistor T1 gesperrt und gleichzeitig der Transistor T2 durchgeschaltet, so daß nunmehr die Widerstände RO und R1/2 miteinander verglichen werden. Zeigt sich, daß der Widerstand R1/2 kleiner als der Widerstand RO ist, so wird versuchsweise der Widerstand Ri/4 durch Setzen der Kippstufe FF3 zugeschaltet. Die weiteren Abgleichschritte laufen also in gleicher-Weise wie die ersten ab, bis die Brücke abgeglichen ist. Der Digitalwert ergibt sich wiederum aus der Kombination der Ausgangssignale der bistabilen Kippstufen FF1, FF2, FF3 In den beschriebenen Schaltungen ist der gesamte Ablauf von einer einzigen Taktimpulsfolge abhängig und der Abstand von Taktimpuls zu Taktimpuls steht für die Entscheidungsfindung eines Abgleichschrittes zur Verfügung.Figure 3 shows how the circuit of Figure 1 in conjunction with a automatically balancing bridge circuit can be used. The one branch of the bridge is formed by a diode D, the measuring resistor RO and a resistor R1. Of the the other branch of the bridge contains, in addition to a resistor Ri, the parallel connection of several series connections of transistors and resistors. The resistance values are graded according to powers of 2. A transistor T1 is used by the bistable multivibrator FF1, a transistor T2 from the flip-flop FF2, a transistor T3 from the bistable flip-flop FF3 controlled. The comparator V lies in the bridge diagonal. At the beginning of the adjustment process, the transistor T1 is switched on and the transistors T2, T7 ... blocked. If the comparison he V finds that the voltage at the tap of the left bridge branch is larger than that at the tap of the right, i.e. that the Resistance RO is smaller than the resistance Rl, the flip-flop FF1 is in the reset manner described above and thus the transistor T1 is blocked and at the same time the transistor T2 is turned on, so that now the resistors RO and R1 / 2 with each other be compared. It turns out that the resistance R1 / 2 is smaller than the resistance RO, the resistance becomes Ri / 4 as an experiment switched on by setting the flip-flop FF3. The further adjustment steps are ongoing so in the same way as the first until the bridge is balanced. The digital value again results from the combination of the output signals of the bistable multivibrators FF1, FF2, FF3 In the circuits described, the entire sequence is one single clock pulse sequence and the distance from clock pulse to clock pulse is available for the decision-making of an adjustment step.

Durch Untersetzen der Taktimpulsfolge kann die Dauer eines Abgleichschrittes an die notwendige Entscheidungszeit angepaßt werden. Dies ist besonders wichtig bei selbstabgleichenden Brückenmeßverfahren, bei denen spezielle Prüflinge hohe Zeitkonstanten haben können.By reducing the clock pulse sequence, the duration of an adjustment step be adapted to the necessary decision-making time. This is especially important with self-balancing bridge measuring methods, in which special test objects high Can have time constants.

Vorteilhaft ist, daß der Ausgang jeder Stufe des Schieberegisters erreichbar ist und als Information für die Beendigung der Umsetzung herangezogen werden kann. Genauigkeit, Auflösung und Abgleichzeit können so der Meßaufgabe einfach angepaßt werden.It is advantageous that the output of each stage of the shift register can be reached and used as information for completing the implementation can be. Accuracy, resolution and adjustment time can be easily adapted to the measuring task be adjusted.

9 Patentansprüche 3 Figuren9 claims 3 figures

Claims

Claims 1. Adjustment circuit for measuring bridges, according to the step conversion process working analog-to-digital converter and the like, with a comparator in which an input voltage is compared with a compensation voltage and of that Output voltage binary comparison signals are derived, which are in a register that controls the setting elements for the compensation voltage, characterized in that the setting elements generating the compensation voltage (DAU) are controlled by bistable multivibrators (FF1, FF2, FF3 ...), each of which to a stage (ski, S1 / 2, si / 4 ...) of a shift register advanced by clock pulses (SR) is connected in such a way that it has an input with the setting of the their assigned shift register stage is set and when there is coincidence between the binary Comparator signal and the output signal of the associated shift register stage is reset after a specified time.

2. balancing circuit according to claim 1, characterized in that Coincidence circuits are provided to which the shift register (SR) incrementing Clock pulses, the output signals of the comparator (V) or those derived from them binary comparison signals and the output signals of the shift register stages (ski, Ski / 2, S1 / 4) are supplied.

3. balancing circuit according to claim 2, characterized in that the clock pulses and the output signal of the comparator or those derived from it binary comparison signals the two inputs of a first coincidence circuit (N1, N2) are supplied, the output of which is connected to one of the inputs of second coincidence circuits (N3; N4; N5 ...) are connected, their second Inputs to the Outputs of the shift register stages (S1, S1 / 2, S1 / 4) are connected and to their Outputs the bistable multivibrators are connected in such a way that they occur when they occur of the coincidence conditions are reset.

4. balancing circuit according to claim 2 or 3, characterized in that that the period of the clock pulses is equal to the desired time of an adjustment step is and that the clock pulses have a small pulse / pause ratio.

5. balancing circuit according to one of claims 1 to 4, characterized in that that the period of the clock pulses is equal to an integral multiple of the period an interference signal superimposed on the output signal of the comparator (V) and that the comparator (V) is an integrator whose time constant is approximately equal to the period the clock pulse is connected downstream.

6. balancing circuit according to claim 5, characterized in that the integrator from a voltage-frequency converter (SFU1, SFU2) for bipolar signals and an up / down counter summing its output pulses during an adjustment period (VRZ) exists, with its decoded output signal via the coincidence circuits (N1, N2, N3, N4 ...) Inputs of the bistable multivibrator (FF1, FF2, FF3 ...) controlled are.

7. balancing circuit according to claim 6, characterized in that the output signal from the highest stage of the up-down counter (VRZ) is taken is.

8. balancing circuit according to claim 6 or 7, characterized in that that the voltage-frequency converter (SFU1, SFU2) and the counter (VRZ) are comparators (Kl, g2) are connected in parallel for signals of positive and negative polarity.

9. balancing circuit according to claim 6 or 7, characterized in that that the counter (VRZ) is blocked at predetermined counter readings.

L e r s e i t e