DD273722A1 - Anordnung zur reduzierung des latchup-effektes bei integrierten cmos-schaltungen - Google Patents

Abstract

Die Erfindung betrifft eine Anordnung zur Reduzierung des Latchup-Effektes bei integrierten CMOS-Schaltungen. Der Erfindung liegt die Aufgabe zugrunde, eine Anordnung zur Reduzierung des Latchup-Effektes anzugeben, die es gestattet, den n -p -Abstand zu minimieren, ohne die Stromverstaerkungswerte der parasitaeren bipolaren Transistoren zu erhoehen. Erfindungsgemaess wird die Aufgabe bei integrierten CMOS-Schaltungen mit pn-Isolatoren dadurch geloest, dass ein zusaetzlicher Schutzring in einem entsprechenden Abstand um das jeweilige Wannengebiet angeordnet ist und den entgegengesetzten Leitungstyp wie das Substrat bzw. wie die Epitaxieschicht aufweist. Fig. 3

Description

Hierzu 6 Seiten Zeichnungen

Anwendungsgebiet der Erfindung

Die Erfindung bezieht sich auf eine Anordnung zur Reduzierung des Latchup-Effektes bei integrierten CMOS-Schaltungen, insbesondere bei hochintegrierten CMOS-Schaltkreisen mii k!?!.ien n⁺-p⁺-Abständen.

Charakteristik der bekannten technischen Lösungen

Anordnungen zur Reduzierung des Latchup-Effektes sind aus der Literatur bekannt. So wird z. B. in der EP142 258 vorgeschlagen, mit Hilfe einer Substratvorspannung den Latchup-Effekt (Thyristor-Effekt) zu reduzieren.

Eine andere Variante wird in der EP121096 für eine n-Wannen-Technologie angegeben. Hier wird der n-Wannen-Kontakt so hoch dotie -t und mit dem p⁺-Sourcegebiet so eng benachbart angeordnet, daß eine Tunneldiode wirksam wird, die die n-Wanne gegenüber den p⁺-Gebieten gering in Sperrichtung vorspannt.

In der EP 213425 wird eine Anordnung vorgeschlagen, die eine Substratvorspannung in Verbindung mit einer Schottky-Diode verwendet, um den Latchup-Effekt zu reduzieren.

Die Lösung nach EP197730 verwendet spezielle Wannenkontakte, um dieser. Effekt zu reduzieren, und in der WO 85/04525 wird eine spezielle Wannenanordnung mit einer speziellen Störstellenverteilung in den Wannen angegeben.

Weitere Arbeiten, die den Latchup-Effekt betrachten, sind aus der Zeitschriften-Literatur bekannt. So beschreiben A. W. Wieder

u. a. in „Design model for bulk CMOS scaling enabling accurate latchup prediction" in ED-30 (1983) No.3, S. 240-245 einen Doppelwannen-CMOS-Prozeß, der ein hochdotiertes n⁺-Substrat mit einer 3 μπι dicken η-Epitaxieschicht verwendet. Es wird hier u.a. erklärt, daß für eine gute Latchup-Sicherheit eine Epitaxieschicht obligatorisch ist. Durch das niederohmige Substrat wird der Substratwiderstand gegenüber dem eines CMOS-Bulk-Prozesses stark reduziert, so daß die Latchup-Sicherheit erhöht

Zu diesem Ergebnis kommt auch A.G. Lewis in „Latchup suppression in finedimension shallow p-well CMOS circuits" in ED-31 (1984), No. 10, S. 1472-1481. Er untersuchte Epitaxieschichtdicken von 1...5pm mit Konzentrationen zwischen 2...4· 10¹⁵cm"³.

In der IEDM 86, S. 243-251, wurden von ihm weitere Untersuchungen zum Latchup-Effekt veröffentlicht, die ein dreidimensionales Modeil als Grundlage haben. Um die Latchup-Haltespannung zu erhöhen, werden auch hier Epitaxieschichten vorgeschlagen.

M. C. Chen u. a. untersuchen in „A high performance submicron CMOS process with self-aligned chan-stop and punch-through implants (twin-tub V)" in IEDM 86, S. 256-259, die Latchup-Haltespannung in Abhängigkeit vom n⁺-p⁺-Abstand, wobei verschiedene Epitaxieschichtdicken als Parameter auftreten.

M. Yoshimoto u.a. verwenden in „A latchup-free CMOS RAM cell with well-source structure" in J.S.S.C, SC-22, No.4, Aug.87,

S. 538-542 die η-Wanne als Zuleitung für UDD und gewährleisten damit, daß die η-Wanne immer positiver vorgespannt ist als die in der η-Wanne vorhandenen p⁺-Source-Drain-Gebiete. Nachteilig ist bei dieser Anordnung der hohe Bahnwiderstand der η-Wanne, so daß diese Variante nicht Überali einsetzbar ist. H.Shinohara u.a. sehen in „A fast 8K x 8 mixed CMOS static RAM" in ED-32, No.9, Sept. 85, S. 1792-1796, hochdotierte Ringe innerhalb der Wannen vor und erreichen damit eine Verringerung der Stromverstärkungswerte der lateralen Transistoren u.id eine Reduzierung der Bahnwiderstände in den einzelnen Wannen. Bei dieser Anordnung konnte so die Trigger-on-Spannung auf etwa 13 Volt hinausgeschoben werden.

D.Takacs u.a. untersuchen in „Surface induced latchup in VLSI CMOS circuits" in ED-31, Nr.3, S.279-286, den Einfluß einer Polysiliziumleitbahn, die über ein dickes Feldoxid mit darunterliegenden aktiven Gebieten führt. Das Polysilizium dient hierbei als Gate eines Feldoxidtransistors. Wenn bei zu kleinen n⁺-p⁺-Abständen (<24μιπ) auf diesem Polysiliziumgate Spannungspitzen von etwa 10 Volt auftreten, kann es schon zum Einschalten des parasitären Thyristors kommen. Diese Spannungsspitzen können auch von außen kapazitiv eingekoppelt werden und führen dann an entsprechenden Stellen des Schaltkreises zur Einschaltung des parasitären Thyristors und damit zum Ausfall der Funktion des betreffenden Schaltungsteils.

Es wird angegeben, daß eine Reduzierung des Latchup-Effektes durch genügend große n⁺-p⁺-Abstände und durch hohe Feldschwellspannungen zu erreichen ist.

Alle diese Arbeiten zeigen, daß die Latchup-Empfindlichkeit durch die genannten Maßnahmen reduziert, aber nicht beseitigt werden kann.

In Fig. 1 ist die bekannte Anordnung von n- und p-Kanaltransistor bei einer p-Wannen-CMOS-Technologie nochmals dargestellt und soll in Verbindung mit dem Ersatzschaltbild in Fig. 2 näher erläutert werden.

Gemäß Fig. 1 wird ein hochdotiertes Substrat 1 (η-Typ) mit einer Konzentration von 10¹⁸... 10¹⁹cm~³ verwendet. Darauf wird eine Epitaxieschicht 2 (η-Typ) entsprechender Dicke abgeschieden. Im dargestellten Fall wird dann die p-Wanne 6 mit den entsprechenden Kanalstoppern erzeugt. In der bekannten Art und Weise werden danach der n-Kanaltransistor mit Drain 7, Source 8 und p⁺-Wannenanschluß 9 und der p-Kanaltransistor mit Drain 5, Source 3 und n⁺-Substratanschluß 4 realisiert. Die beiden Draingebiete 7 und 5 weder zusammengeschaltet und sind auf den Ausgang 12 geführt. Die Gates dor beiden Transistoren sind ebenfalls zusammengeschaltet und auf den Eingang 11 geführt. Die beiden Gebiete 8 und 9 sind an Masse 10 und die beiden Gebiete 3 und 4 an die Betriebsspannung 13 angeschaltet.

Bei dieser Anordnung von n- und p-MOS-Kanaltransistor wird nun auch ein parasitärer Thyristor in der Form eines vertikalen npn- und eines lateralen pnp-Transistors wirksam. In Fig. 2 ist das vereinfachte Ersatzschaltbild mit diesen parasitären Bauelementen dargestellt. Der vertikale npn-Trarisistor 15 wird aus den Gebieten 7 und 8 als Emitter, aus dem p-Wannengebiet 6 als Basis und aus der n-Epitaxieschicht 2 nvt dem n⁺-Substrat 1 als Kollektor gebildet. Zwischen Basis und Emitter dieses Transistors ist der Widerstand 17 wirksam, der sich aus dem relativ hochohmigen p-Wannengebiet 6 ergibt. Der laterale pnp-Transistor 14 wird gebildet aus den Gebieten 3 bzw. 5 als Emitter, aus der n-Epitaxieschicht 2 als Basis und aus dem p-Wannengebiet 6 als Kollektor. Auch hier i ?t ein Widerstand 16zwischen Basis und Emitter wirksam, der aus der n-Epitaxieschicht 2 und dem n⁺-Substrat 1 gebildet wird. Durch das n⁺-Substrat 1 kann dieser Widerstandswert stark reduziert werden, besonders dann, wenn Kontaktierungen in Bauelementenähe nicht immer möglich sind. Die Verkopplung dieser beiden Transistoren zu dem parasitär wirkenden Thyristor ist in Fig. 2 dargestellt.

Wenn am Eingang 11 des CMOS-Inverters ein „High"-Peget anliegt, so weist der Ausgang 12 den „Low"-Pegel auf. Der n-Kanal-MOS-Transisior ist leitend, der p-Kanal-MOS-Transistor ist entsprechend gesperrt. Tritt nun beispielsweise am Ausgang 12 ein negatives Überschwingen auf, so kann das n⁺-Gebiet 7 injizieren, und der parasitäre Thyristor schaltet ein. ils fließt ein großer Strom vom Betriebsspannungsanschluß UDD13 nach Masse 10. tun positives Überschwingen wird in diesem Schaltzustand durch den leitenden n-Kanal-MOS-Transistor abgebaut.

Wenn der Eingang einen „Low"-Pegel aufweist, so tritt am Ausgang entsprechend der „High"-Pegel auf. Damit sind der n-Kanal-MOS-Trans stör gesperrt und der p-Kanal-MOS-Transistor leitend. Durch ein negatives Überschwingen am Ausgang 12 kann wieder das n⁺-Gebiet 7 injizieren und den parasitären Thyristor einschalten, wobei die Amplitude aber schon relativ groß sein

muß. Beim positiven Überschwingen der Signalamplitude kann in diesem Schaltzustand das p⁺-Gebiet 5 injizieren, und der parasitäre Thyristor kann ebenfalls eingeschaltet werden.

Auch durch Störungen auf der Betriebsspannungsleitung 13 kann durch die parasitären Kapazitäten eine Injektion hervorgerufen werden, die den parasitären Thyristor einschaltet.

Die Bedingungen für das Einschalten eines Thyristors sind aus der Literatur hinreichend bekannt. Entscheidend sind die Stromverstärkungswerte des npn- und pnp-Transistors und die Werte der Widerstände 16 und 17.

Als geometrisches Maß für das Einschalten des parasitären Thyristors wird oft der n⁺-p⁺-Abstand zwischen dem n⁺-Gebiet 7 und dem ρ ^f-'. <ibiet 5 angegeben.

Aus dies er Darlegungen erkennt man, daß bei diesen dargestellten CMOS-Schaltungsanordnungen der Einschaltpunkt des parasit? f.ii Thyristors nur zu höheren Spannungen verschoben werden kann. Das Wirksamwerden eines parasitären Thyristors (Latchup-E'tekt) generell zu verhindern, ist nur durch eine Oxidisolation eines der beiden MOS-Transistoren möglich.

Alle im Stand der Technik aufgeführten Maßnahmen führen darauf hinaus, die Stromverstärkungswerte der parasitären Transistoren zu reduzieren und die Bahnwiderstände zu minimieren. Bei hochintegrierten Schaltkreisen möchte jedoch der n⁺ p⁺-Abstand reduziert werden, was der Forderung nach kleinen Stromverstärkungswerten widerspricht. Werden die Wannen entsprechend vorgespannt, also z. B. die p-Wanne 6 mit - (3... 5) Volt, so worden die pn-Übergänge Drain-Wanne zu stark belastet, was bei kleinen Wanneneindringtiefen zur Berührung der Raumladungszonen und damit zu unerwünschten raumladungsbegrenzten Strömen führen kann.

Ziel der Erfindung

Das Ziel der Erfindung ist es, eine Anordnung zur Reduzierung des Latchup-Effektes (Thyristoreffekt) bei integrierten CMOS-Schaltungen anzugeben, so daß solche Schaltungen realisiert werden können, die optimale elektrische Parameter erreichen, die eine hohe Packungsdichte auch bei diesen CMOS-Schaltungen zulassen und die damit eine ökonomische Fertigung gestatten.

Darlegung des Wesens der Erfindung

Der Erfindung liegt die Aufgabe zugrunde, eine Anordnung zur Reduzierung des Latchup-Effektes bei integrierten CMOS-Schaltungen zu finden, die es gestattet, den η ^y-p⁺-Abstand zu minimieren, ohne die Stromverstärkungswerte der parasitären bipolaren Transistoren zu erhöhen, so daß auch bei Submicrommeterstrukturen die kleinen Abstände für eine hohe Packungsdichte voll ausgenutzt werden können.

Erfindungsgemäß wird die Aufgebe bei integrierten CMOS-Schaltungen mit pn-lsolation dadurch gelöst, daß ein zusätzlicher Schutzring in einem entsprechenden Abstand um das jeweilige Wannengebiet angeordnet ist und den entgegengesetzten Leitungstyp wie das Substrat bzw. wie die .Epitaxieschicht aufweist. Dieser zusätzliche Schutzring kann z. B. mit der Wannendiffusion und/oder Source-Drain-Diffusion realisiert werden und damit die entsprechenden Eindringtiefen wie diese Gebiete aufweisen. Bei kleinen Strukturbreiten ist es z. B. vorteilhaft, den zusätzlichen Schutzring in Form eines dotierten Grabens um das jeweilige Wannengebiet zu realisieren. Die Tiefe dieses Grabens kann z. B. kleiner oder größer als die entsprechende Wanneneindringtiefe sein und hängt von der geforderten Latchup-Sicherheit ab. Dieser zusätzliche Schutzring ist bei einer p-Wannen-Technologie an Masse oder an eine zusätzliche negative Vorspannung angeschaltet. Bei einer n-Wannen-Technologie ist dagegen dieser Schutzring an die Betriebsspannung oder an eine zusätzliche positive Vorspannung angeschaltet.

Ausführungsbeispiel

Die Erfindung soll nachstehend cn einem Ausführungsbeispiel näher erläutert werden. In den dazugehörigen Zeichnungen zeigen

Fig, 1 und 2: den Stand der Technik

Fig. 3: die erfindungsgemäße Anordnung bei einer p-Wannen-Technologie Fig.4: das Ersatzschaltbild gemäß Fig.3

Fig. 5: die erfindungsgemäße Anordnung mit einem dotierten Graben

Fig. 6: die erfindungsgemäße Anordnung bei einer n-Wannen-Technologie für CMOS bzw. BICMCS

Gemäß Fig. 3 wird bei der p-Wannen-CMOS-Technologie von einem n⁺-Substrat 1 ausgegangen. Auf dem n⁺-Substrat 1 wird eine Epitaxieschicht 2 (n"-Typ) abgeschieden. In dieser n~-Epitaxieschicht sind die p-Wanne 6 und der zusätzliche p-Schutzring 18 realisiert. Anschließend werden in der bekannten Art und Weise die n⁺- und p⁺-Source-Drain- und Anschlußgebiete 3,4,5,6,7,8,9 erzeugt. Mit der p⁺-Diffusion kann gleichzeitig der Schutzring 18 höher dotiert werden, so daß ein möglichst kleiner Bahnwiderstand erzielt wird. Der pVp-Schutzring 18 ist in einem entsprechenden Abstand um die p-Wanne 6 angeordnet und ist im einfachsten Fall an Masse 10 angeschaltet. Günstiger ist jedoch, diesen Schutzring 18 an eine negative Vorspannung anzuschalten. Dazu ist der Anschluß 19 vorgesehen.

Das für diese Schaltungsanordnung gültige Ersatzschaltbild ist in Fig.4 angegeben. Durch das Einfügen des Schutzringes 18 werden zusätzlich die Transistoren 21,22 und 23 wirksam. Der parasitäre npn-Transistor ist wieder mit den n⁺-Gobieton 7,8 (Emitter), p-Wanne 6 (Basis) und η-Epitaxieschicht 2/n⁺-Substrat 1 (Kollektor) wirksam. Die parasitären lateralen pnp-Transistoren sind wie folgt aktiv:

- der pnp-Transistor 14 mit den p⁺-Gebieten 3 und 5 (Emitter), n-Epitaxieschicht 2 (Basis) und p⁺/p-Schutzring 18 (Kollektor),

- der mit dem pnp-Transistor 14 in Reihe geschaltete pnp-Transistor 22 mit p'Vp-Schutzring 18 (Emitter), n-Epitaxieschicht 2 (Basis) und p-Wanne 6 (Kollektor)

- und der zu Transistoren 14 und 22 parallelgeschaltete pnp-Transistor 21 mit den p⁺-Gebieten 3 und 5 (Emitter), n· Epitaxieschicht 2 (Basis) und p-Wanne 6 (Kollektor).

Zusätzlich wirkt ein eingeschränkter Sperrschichtfelderfekt-Transistor 23 mit dem Schutzring 1Ü als Gate. Das Gate (p⁺/p-Schutzring 18) ist zur n-Epitaxieschicht 2 in Sperrichtung vorgespannt. Die sich ausbildenden Raumladungszonan unterhalb des Schutzringes 18 schnüren den leitenden Kanal in der n-Epitaxieschicht entsprechend ab, so daß die Ladungsträger den Weg über das niederohmige n⁺-Substrat 1 nehmen müssen. Dabei rekombinieren die injizierten- Minoritätsladungsträger mehr oder weniger stark. Die angedeutete Verbindung vom SFET 23 zum pnp-Transistor 21 soll diesen beschriebenen Effekt charakterisieren. Der Stromverstärkungswert des pnp-Transistors 21 wird also von den elektrischen Eigenschaften des SFET beeinflußt. Die Majoritätsladungsträger, die über das niederohmige n⁺-Substrat 1 fließen können, werden im Ersatzschaltbild durch den Widerstand 20 symbolisiert.

Die Widerstände 16 und 17 wirken wie beschrieben. Der Widerstand 16 wird dabei aus der n-Epitaxieschicht 2 und dem n⁺-Substrat 1 gebildet, während der Widerstand 17 aus der hochohmigen p-Wanne 6 resultiert. Im normalen Betriebsfail liegt am Betriebsspannungsanschluß 13 eine positive Betriebsspannung von z. B. +5 Volt. Der Anschluß 19 des pVp-Schutzringes 18 ist ebenfalls wie Source 8 und p-Wanne 6/Wannenanschluß 9 mit Masse 10 verbunden. Zwischen dom p⁺/p-Schutzr ig 18 und der n-Epitaxieschicht 2 bildet sich ein6 Raumladungszone aus, die bis in das n⁺-Substrat 1 reichen soll. Werden nun beispielsweise Löcher vom p⁺-Gebiet 5 aufgrund eines Überschwingens am Ausgang 12 in die n-Epitaxiesnhicht 2 injiziert, ε < werden sie vom Schutzring 18 eingefangeri und nach Masse 10 abgeleitet (19,18 nach Fig.4 geerdet). Zum anderen gelangt ein Teil der Ladungsträger über die n-Epitaxieschicht 2 in des n⁺-Substrat 1 und von dort zur p-Wanne 6 als Kollektor. Da aber das n⁺-Substrat 1 eine hohe Konzentration von Ladungsträgern aufweist, rekombinieren dort die einfließenden Löcher sehr schnell und nur ein ganz geringer Bruchteil kann den Kollektor erreichen. Die Stromverstärkung dieses pnp-Transistors 21 ist also sehr klein und kann im Fall einer n-Epitaxieschicht auf einem n⁺-Substrat nahezu vernachlässigt werden. Damit wird die Zündbedingung (ß_npn · ß_pnp s 1) des parasitären Thyristors in keinem Fall erreicht. Eine solche Anordnung kann damit als latchup-sicher bezeichnet werden.

Etwas anders sehen die Verhältnisse aus, wenn nur ein n~-Substrat verwendet wird. Die Raumladungszone zwischen dem Schutzring 18 und dem n~-Substrat wird auch hier wirksam und dehnt sich einige pm ins Substrat hinein aus. Die injizierten Löcher vom p⁺-Gebiet 5 gelangen jetzt aber in einer größeren Anzahl um diese Raumladungszone herum zur p-Wanne 6. Die Stromverstärkung dieses nunmehr wirkenden pnp-Transistors 21 kann nicht mehr vernachlässigt werden. Die Latchup-Sicherheit wird in diesem Fall nur geringfügig erhöht.

Der Vorteil des Schutzringes 18 kommt aber orst richtig zur Wirkung, wenn mit einer Betriebsspannung um 3 Volt gearbeitet wird. In diesem Fall ist es vorteilhaft, den Schutzring an eine negatve Vorspannung von 2...3VoK anzuschalten. Die Wanneneindringtiefe kann relativ klein gewählt werden, da die Wanne durch die kleinere Betriebsspannung weniger belastet wird. Zwischen dem Schutzring 18 und der n-Epitaxieschicht 2 liegt aber eine fast doppelt so hohe Sperrspannung gegenüber

Wanne-Epitaxieschicht an, so daß sich die Raumladungszone bis In das n⁺-Substrat 1 ausdehnen kann und die Transistorwirkung des pnp-Transistors 21 fast vollständig unterdrückt. Damit sind kleine n⁺-p⁺-Abstände und geringe Wanneneindringtiefen zulässig, und eine hohe Packungsdichte ist gewährleistet.

Die Vorteile dieser Schaltungsanordnung kommen aber erst richtig bei Stegarbeiten im Sibmicrometerbereich zur Geltung, wenn der Platzbedarf des Schutzringes kaum noch ausschlaggebend ist, weil die n⁺-p⁺-Abst8nde sehr groß gewählt werden müßten, um die vorgegebene Latchup-Holdingspannung abzusichern.

Fig. 5 zeigt eine Anordnung mit einem dotierten Graben 24 als Schutzring. An passender Stelle des technologischen Prozesse.-; wird in die n-Epitaxieschicht 2 ein Graben geätzt (möglichst RIE). Dieser Graben hat je nach verwendeter Technologie eine Tiefe von 2... 5Mm. Anschließend wird der Graben mit p⁺-dotiertem Polysilizium aufgefüllt und getempert, so daß Störstellen aus dem p⁺-Polysilizium in die n-Epitaxieschicht 2 diffundieren. Dort wird dann ein p-dotiertes Gebiet erzeugt, das zusammen mit dem p⁺-Polysilizium die Funktion des Schutzringes 18 übernimmt. Der dotierte Graben 24 kann eine Tiefe haben, die größer oder kleiner als die Wanneneindringtiefe ist. Tiefere Gräben haben den Vorteil, daß eine kleinere Vorspannung gewählt werden kann, um zu erreichen, daß die Raumladungszone bis ins n⁺-Substrat 1 hineingreift. Für eine hohe Packungsdichte sind schmale und tiefe Gräben vorteilhaft. Das trifft besonders dann zu, wenn nur ein n~-Substrat zur Anwendung kommt. Fig. 6 zeigt die Ar Ordnung eines n⁺-Schutzringe.s 27 für eine n-Wannen-CMOS- bzw. BICMOS-Teclinologie. Gemäß Fig.6 ist das Ausgangsmaterial ein Substiat 1 (p-Typ) mit einer mittleren Dotierung. Unterhalb der p-Kanal-MOS-Transistoren und der Bipolar-Transistoren ist ein hochdotiertes n-Gobiet 26 angeordnet. Darüber befindet sich die Epitaxieschicht 2 (p~-Typ). In dieser p~-Epitaxieschicht sind die n-Wanne 25, der n⁺-Schutzring 27, die n⁺-Source-Drain-Gebiete 7,8 und das p⁺-Anschlußgebiet 9 realisiert. In der n-Wanne 25, die in das n⁺-Gebiet 26 hineinragt, sind die p⁺-Source-Drain-Gebiete 3,5 und das n⁺-Anschlußgebiet 4 angeordnet. Das n⁺-Gebiet 26 dehnt sich flächenmäßig auch unterhalb des n⁺-Schutzringe« 27 aus. Beim Betrieb alsCMOS-lnverter liegt am Betriebsspannungsanschluß 13 wieder eine positive Betriebsspannung von +5 Volt an. Auch am n⁺-Schutzring 27 liegt über den Anschluß 28 diese positive Spannung an. Das Substrat 1 mit der Epitaxieschicht 2 sind über das p⁺-Gebiet 9 mit der Masse 10 zusammengeschaltet. Das n⁺-Sourcegebiet 8 ist ebenfalls an Masse 10 angeschaltet. Zwischen dem Schutzring 27 und der Epitaxieschicht 2 und zwischen dem n⁺-Gebiet 26 und der Epitaxieschicht 2 bilden sich Raumladungszonen aus, die die Epitaxieschicht im angrenzenden Bereich abschnüren. Werden jetzt beispielsweise Elektronen vom n⁺-Gebiet 7 injiziert, so werden diese vom n⁺-Schutzring 27 eingefangen. Die Löcher, die von den p⁺-Gebieten 3 oder 5 injiziert werden könnten, kommen über die laterale pnp-Transistorwirkung auch nicht zur Wirkung, weil die p"-Epitaxieschicht abgeschnürt ist. Der pnp-Transitor, der über das n⁺-Gebiet 26 zum Substrat 1 wirksam wird, weist aber eine so kleine Stromverstärkung auf, die nicht in der Lage ist, mit der npn-Transistorstromverstärkung zusammen den parasitären Thyristor zu zünden. Im hochdotierten rv-Gebiet 26 rekombiniert der größte Teil der injizierten Löcher.

Bei einer BICMOS-Schaltungsanordnung ist es weiterhin vo'teilhaft, die Zuführung der Betriebsspannung über das n⁺-Gebiet 26 zu realisieren und die p⁺- und n*-Gebiete 3 und 4 nur kurzzuschließen. In diesem Fall sind die n-Wanne 25 und das n⁺-Gebiet 26 immer positiver gegenüber den p⁺-Gebieten 3 und 5 vorgespannt.

Der n⁺-Schutzring 27 kann bei dieser Technologie-Variante zur Realisierung seiner Funktionsweise mit der flachen η^ -Diffusion für die anderen n⁺-Gebiete realisiert werden, da die Breiton der Raumladungszonen, die sich bei den vorliegenden Spannungen und Konzentrationsverhältnissen ausbilden, etwa 2...3pm betragen. Das heißt, daß bei einer Epitaxieschichtdicke von 3...4μηι der Teilbereich der Epitaxieschicht unter dem n⁺-Schutzring 27 vollständig abgeschnürt wird, wenn noch Eindringtiefe des η "' -Schutzringes 27 und Ausdiffusion aus dem n⁺-Gebiet 26 berücksichtigt werden.

Damit sind bei einer n-Wannen-Techiiologie mit n⁺-Schutzring und vergrabenen n⁺-Gebieten auch ohne Grabenätzung kleine n⁺-p⁺-Abstände und damit hohe Packungsdichten bei einer hohen Latchup-Sicherheit realisierbar.

Claims (8)

1. Anordnung zur Reduzierung des Latchup-Effektes bei integrierten CMOS-Schaltungen mit p-n-Isolation und Wannengebieten, dadurch gekennzeichnet, daß ein zusätzlicher Schutzring (18; 27) in einem Abstand um das jeweilige Wannengobiet angeordnet ist und den entgegengesetzten l.eitungstyp wie das Substrat bzw. wie die Epitaxieschicht aufweist.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß der zusätzliche Schutzring (18; 27) die gleiche Eindringtiefe wie das entsprechende WannengebieL aufweist.

3. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß der zusätzliche Schutzring (Ib; 27) die gleiche Eindringtiefe wie die Source- und Draingebiete aufweist.

4. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß der zusätzliche Schutzring in Form eines dotierte! ι Grabens (24) um das jeweilige Wannengebiet angeordnet ist.

5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß der dotierte Graben (24) eine Tiefe aufweist, die größer als die Wanneneindringtiefe ist.

6. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß der dotierte Graben (24) eine Tiefe aufweist, die kleiner als die Wanneneindringtiefe ist.

7. Anordnung nach den Ansprüchen 1 bis 6, dadurch gekennzeichnet, daß b.ii einer p-Wannen-Technologie der zusätzliche p-dotierte Schutzring (18) an Masse (10) bzw. an das negativste Potential der Schaltungsanordnung angeschaltet ist.

8. Anordnung nach den Ansprüchen 1 bis 6, dadurch gekennzeichnet, daß bei einer n-Wannen-Technologie der zusätzliche n-dotierte Schutzring (27) an die Betriebsspannung UDD (13) bzw. an das höchste positive Potential der Schaltungsanordnung angeschaltet ist.