CS262243B1 - Diagnostic modul of tester of circuit elements - Google Patents
Diagnostic modul of tester of circuit elements Download PDFInfo
- Publication number
- CS262243B1 CS262243B1 CS875047A CS504787A CS262243B1 CS 262243 B1 CS262243 B1 CS 262243B1 CS 875047 A CS875047 A CS 875047A CS 504787 A CS504787 A CS 504787A CS 262243 B1 CS262243 B1 CS 262243B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- output
- data
- fast
- address
- Prior art date
Links
- 230000015654 memory Effects 0.000 claims description 44
- 230000003993 interaction Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Dram (AREA)
Description
2A paměťového pole pro přívod vybraných adres do paměťového pole.
Na první vstup Dl multiplexeru D je připojen přívod zapisovaných rychlých obrazových dat Dl pro zápis a na jeho druhý vstup 2D je připojen přívod zapisovaných obrazových dat DMI z řídicího procesoru a jeho výstup Dl je spojen se vstupem 1E registru vstupních dat za účelem shromáždění zapisovaných obrazových dat ve vstupním registru E. Výstup El registru vstupních dat je spojen s datovým vstupem 3A paměťového pole za účelem současného zápisu shromážděných obrazových dat do paměťového· pole. Datový výstup Al paměťového pole je spojen se vstupem 1F registru dat pro rychlé čtení za účelem jejich přepisu do vyrovnávacího registru, kde se udržují po skončení čtecí fáze cyklu obrazové paměti.
Výstup FI registru dat pro rychlé čtení s rychlými obrazovými daty DO je připojen na výstupní sběrnici dat. Datový výstup Al paměťového pole je spojen také se vstupem 1G registru dat pro součinnost s řídicím procesorem za účelem jejích přepisu do vyrovnávacího registru, kde se udržují po skončení čtecí fáze cyklu obrazové paměti. Výstup G1 registru dat pro součinnost s procesorem s čtenými obrazovými daty MDO pro procesor je připojen na výstupní sběrnici dat.
Funkce zapojení obvodů rychlé obrazové paměti bude blíže vysvětlena podle blokového schématu na obr. 1 realizovaného zapojení s příslušnými řídicími signály a podle jeho časového diagramu znázorněného na obr. 2. Z diagramu je patrné, že pracovní cyklus rychlé obrazové paměti se skládá ze dvou fází a v každé fázi je obsažen jeden cyklus použitých dynamických pamětí. Na vstup 1B bloku řízení se přivádí řídicí signály SC včetně hodinového signálu CKL, s jejichž pomocí se v bloku B řízení vytváří řídicí signály pro· řídicí vstup 1A paměťového pole A, pro první vstup 1C bloku C pro výběr adres a pro třetí vstup 3D multiplexeru D. V první fázi pracovního cyklu rychlé obrazové paměti se uskutečňuje zápis rychlých obrazových dat Dl nebo zápis dat DMI z řídicího procesoru nebo čtení dat DMO řídícím procesorem.
Řídicí signály RAS pro přepis řádkových adres, CAS pro přepis sloupcových adres a zápisový signál WE na řídicím vstupu ÍA paměťového pole zajišťují požadovanou činnost dynamických pamětí. Řídicí signály na prvním vstupu 1C bloku pro výběr adres zajišťují přivedení příslušné adresy na adresový vstup 2A paměťového pole a řídicí signály na třetím vstupu 3D multiplexeru zajišťují vstup příslušných dat na datový vstup 3A paměťového pole. Při zápisu rychlých obrazových dat Dl do paměťového pole A zajišťují signály RAS, CAS, WE na řídicím vstupu 1A paměťového pole zápisový cyklus dynamických pamětí. Řídicí signály na prvním vstupu 1C bloku pro výběr adres pře6 pnou blok C pro výběr adres na adresy CZ pro rychlé čtení a zápis na jeho druhém vstupu 2C, kde je připravena adresa ZA pro rychlý zápis. Řídicí signály na třetím vstupu 3D multiplexeru zajišťují přepnutí multiplexeru D na rychlá obrazová data Dl pro zápis, která se zapisují do registru E vstupních dat a pak do paměťového pole A.
Při zápisu obrazových dat DMI z řídicího procesoru zajišťují signály RAS, CAS, WE na vstupu 1A paměťového pole opět zápisový cyklus dynamických pamětí, ale řídicí signály na prvním vstupu 1C bloku pro výběr adres přepnou blok C pro výběr adres na adresy MA pro spolupráci s procesorem na jeho třetím vstupu 3C a řídicí signály na třetím vstupu 3D multiplexeru přepnou multiplexer D na obrazová data DMI z řídicího procesoru na jeho druhém vstupu 2D, která se zapíší do vstupního registru E a do paměťového pole A.
Při čtení obrazových dat DMO procesorem zajišťují signály RAS, CAS WE na vstupu 1A paměťového pole čtecí cyklus dynamických pamětí. Řídicí signály na prvním vstupu 1C bloku pro výběr adres přepnou blok C pro výběr adres na adresy MA pro spolupráci s procesorem na jeho třetím vstupu 3C. Data z řídicího výstupu Al paměťového pole přicházejí přes registr G pro součinnost s procesorem do řídicího procesoru.
Ve druhé fázi pracovního cyklu rychlé obrazové paměti se uskutečňuje čtení rychlých obrazových dat DO nebo obnovování obsahu dynamických pamětí. Při čtení rychlých obrazových dat DO zajišťují řídicí signály RAS, CAS, WE na vstupu 1A paměťového pole čtecí cyklus dynamických pamětí a řídicí signály na prvním vstupu 1C bloku pro výběr adres přepnou blok C pro výběr adres na adresy CZ pro rychlé čtení a zápis na jeho druhém vstupu 2C. Na uvedeném vstupu je v tomto okamžiku připravena adresa ČA pro rychlé čtení. Datový výstup Al paměťového pole je spojen se vstupem 1F registru dat pro rychlé čtení, do nějž se čtená data zapíší a z jeho výstupu FI postupně vychází tok rychlých obrazových dat DO pro čtení na výstupní datovou sběrnici.
Obnovování cyklu dynamických pamětí se provádí v neaktivní části TV řádku, tedy v době, kdy se neprovádí rychlé čtení. Řídicí signály RAS, CAS, WE na vstupu 1A paměťového pole zajišťují obnovovací cyklus dynamických pamětí a řídicí signály na prvním vstupu 1C bloku pro výběr adres přepnou blok C pro výběr adres na adresy RA pro zajištění obnovování obsahu dynamických pamětí na. jeho čtvrtém vstupu 4C.
Řešení zapojení obvodů rychlé obrazové paměti podle vynálezu lze využít v systémech pro digitální zpracování obrazu a v jiných zařízeních, kde se vyžaduje rychlý zápis a čtení dat, především obrazových v pamětech typu RAM,
Claims (1)
- PREDMETZapojení rychlé obrazové paměti sestává z bloku řízení, na jehož vstup je připojen přívod řídících signálů a jehož výstup je spojen se vstupem paměťového pole, s jehož dalším vstupem je spojen výstup bloku pro výběr adres, s jehož vstupem je spojen další výstup bloku řízení, s jehož dalším výstupem je spojen vstup multiplexeru, jehož výstup je spojen se vstupem registru vstupních dat, jehož výstup je spojen se vstupem paměťového pole, jehož výstup je spojen se vstupem registru dat pro rychlé čtení a vstupem registru dat pro součinnost s procesorem, vyznačující se tím, že přívod řídicích signálů (SCj je připojen na vstup (1B) bloku řízení (Bj, jehož první výstup (Bij je spojen s řídicím vstupem (1A) paměťového pole (Aj a jeho druhý výstup (B2j je spojen s prvým vstupem (ICj bloku (Cj pro výběr adres, přičemž na jeho druhý vstup (2C) je připojen přívod adres (ČZj pro rychlé čtení a zápis a na jeho třetí vstup (3C j je připojen přívod adres (MAj pro spolupráciVYNALEZU s procesorem a na jeho čtvrtý vstup (4C) je připojen přívod adres (RA) pro obnovování obsahu dynamických pamětí a jeho výstup (Cl) je spojen s adresovým vstupem (2A) paměťového pole, zatímco, na první vstup (ID) multiplexeru (Mj je připojen přívod rychlých obrazových dat (Dlj pro zápis, na jeho druhý vstup (2D) je připojen přívod obrazových dat (DMI) z řídicího, procesoru pro zápis a jeho třetí vstup (3D) je spojen s třetím výstupem (B3) bloku řízení a jeho výstup (Dlj je spojen se vstupem (IE) registru vstupních dat (Ej, jehož výstup (El) je spojen s datovým vstupem (3A) paměťového pole, jehož datový výstup (Al) je spojen jednak se vstupem (1F) registru dat (Fj pro rychlé čtení, jenž je opatřen výstupem (Fl) rychlých obrazových dat pro čtení a jednak se vstupem (1G) registru dat (G) pro součinnost s procesorem s výstupem (Gl) čtených obrazových dat (DMO) pro procesor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS875047A CS262243B1 (en) | 1987-07-03 | 1987-07-03 | Diagnostic modul of tester of circuit elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS875047A CS262243B1 (en) | 1987-07-03 | 1987-07-03 | Diagnostic modul of tester of circuit elements |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS504787A1 CS504787A1 (en) | 1988-07-15 |
| CS262243B1 true CS262243B1 (en) | 1989-03-14 |
Family
ID=5394577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS875047A CS262243B1 (en) | 1987-07-03 | 1987-07-03 | Diagnostic modul of tester of circuit elements |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS262243B1 (cs) |
-
1987
- 1987-07-03 CS CS875047A patent/CS262243B1/cs unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS504787A1 (en) | 1988-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4633441A (en) | Dual port memory circuit | |
| KR100268429B1 (ko) | 동기형반도체메모리장치의데이터의입력회로및데이터입력방법 | |
| JP3100622B2 (ja) | 同期型ダイナミックｒａｍ | |
| JP2740063B2 (ja) | 半導体記憶装置 | |
| JP3099931B2 (ja) | 半導体装置 | |
| JP4057084B2 (ja) | 半導体記憶装置 | |
| US4817054A (en) | High speed RAM based data serializers | |
| KR970051141A (ko) | 단일 ras 신호에 의해 동시 동작이 가능한 이중뱅크를 갖는 반도체 메모리장치 | |
| JP2000040367A (ja) | 集積メモリ | |
| KR100443607B1 (ko) | 메모리 장치의 국부 제어신호 발생 방법 및 장치 | |
| JPH06267275A (ja) | センスアンプ制御回路及びセンスアンプ制御方法 | |
| JPS6213758B2 (cs) | ||
| KR940016233A (ko) | 동기식 대규모 집적 회로 기억 장치 | |
| JPH0787037B2 (ja) | 半導体メモリ回路のデータ書込方法 | |
| KR870003431A (ko) | 데이타 처리장치 | |
| US5367495A (en) | Random access memory having control circuit for maintaining activation of sense amplifier even after non-selection of word line | |
| US4596004A (en) | High speed memory with a multiplexed address bus | |
| KR950007447B1 (ko) | 반도체 기억장치 | |
| JPH0283891A (ja) | 半導体メモリ | |
| CS262243B1 (en) | Diagnostic modul of tester of circuit elements | |
| KR100273491B1 (ko) | 데이터신호가 선택적으로 공급되는 데이터 증폭기를 갖는반도체 동기 파이프라인 메모리 | |
| JPH1069430A (ja) | 半導体記憶装置 | |
| US7681017B2 (en) | Pseudo pipeline and pseudo pipelined SDRAM controller | |
| JP3765452B2 (ja) | 半導体記憶装置 | |
| US5325515A (en) | Single-component memory controller utilizing asynchronous state machines |