CS262243B1

CS262243B1 - Diagnostic modul of tester of circuit elements

Info

Publication number: CS262243B1
Application number: CS875047A
Authority: CS
Inventors: Tomas Ing Lukas
Original assignee: Tomas Ing Lukas
Priority date: 1987-07-03
Filing date: 1987-07-03
Publication date: 1989-03-14
Also published as: CS504787A1

Description

2A paměťového pole pro přívod vybraných adres do paměťového pole.2A of a memory field for supplying selected addresses to the memory field.

Na první vstup Dl multiplexeru D je připojen přívod zapisovaných rychlých obrazových dat Dl pro zápis a na jeho druhý vstup 2D je připojen přívod zapisovaných obrazových dat DMI z řídicího procesoru a jeho výstup Dl je spojen se vstupem 1E registru vstupních dat za účelem shromáždění zapisovaných obrazových dat ve vstupním registru E. Výstup El registru vstupních dat je spojen s datovým vstupem 3A paměťového pole za účelem současného zápisu shromážděných obrazových dat do paměťového· pole. Datový výstup Al paměťového pole je spojen se vstupem 1F registru dat pro rychlé čtení za účelem jejich přepisu do vyrovnávacího registru, kde se udržují po skončení čtecí fáze cyklu obrazové paměti.The first input D1 of the multiplexer D is connected to the input of the write fast image data D1 for writing and its second input 2D is connected to the input of the written DMI image data from the control processor and its output D1 is connected to the input 1E of the input data register. In the input register E, the output of the input data register is coupled to the data input 3A of the memory array to simultaneously write the collected image data to the memory array. The data output A1 of the memory field is connected to the input 1F of the fast read data register to transcribe it to the buffer register, where it is maintained after the read phase of the image memory cycle is completed.

Výstup FI registru dat pro rychlé čtení s rychlými obrazovými daty DO je připojen na výstupní sběrnici dat. Datový výstup Al paměťového pole je spojen také se vstupem 1G registru dat pro součinnost s řídicím procesorem za účelem jejích přepisu do vyrovnávacího registru, kde se udržují po skončení čtecí fáze cyklu obrazové paměti. Výstup G1 registru dat pro součinnost s procesorem s čtenými obrazovými daty MDO pro procesor je připojen na výstupní sběrnici dat.The output of the fast data register FI with fast image data DO is connected to the output data bus. The data output A1 of the memory array is also coupled to the input 1G of the data register for interaction with the control processor to translate it to the buffer register, where it is maintained after the read phase of the image memory cycle is completed. The data register output G1 for interoperability with the processor with read MDO image data for the processor is connected to the output data bus.

Funkce zapojení obvodů rychlé obrazové paměti bude blíže vysvětlena podle blokového schématu na obr. 1 realizovaného zapojení s příslušnými řídicími signály a podle jeho časového diagramu znázorněného na obr. 2. Z diagramu je patrné, že pracovní cyklus rychlé obrazové paměti se skládá ze dvou fází a v každé fázi je obsažen jeden cyklus použitých dynamických pamětí. Na vstup 1B bloku řízení se přivádí řídicí signály SC včetně hodinového signálu CKL, s jejichž pomocí se v bloku B řízení vytváří řídicí signály pro· řídicí vstup 1A paměťového pole A, pro první vstup 1C bloku C pro výběr adres a pro třetí vstup 3D multiplexeru D. V první fázi pracovního cyklu rychlé obrazové paměti se uskutečňuje zápis rychlých obrazových dat Dl nebo zápis dat DMI z řídicího procesoru nebo čtení dat DMO řídícím procesorem.The operation of the fast image memory circuitry will be explained in greater detail with reference to the block diagram in Fig. 1 of the wiring with the respective control signals and its timing diagram shown in Fig. 2. It can be seen from the diagram that the fast image memory duty cycle consists of two phases. each cycle contains one cycle of used dynamic memories. The control block input 1B is supplied with control signals SC including a clock signal CKL to generate control signals for control block 1A of memory array A, for the first input 1C of the block C for address selection and for the third input of the 3D multiplexer. D. In the first phase of the fast picture memory duty cycle, the fast picture data D1 is written or the DMI data is written from the control processor or the DMO data is read by the control processor.

Řídicí signály RAS pro přepis řádkových adres, CAS pro přepis sloupcových adres a zápisový signál WE na řídicím vstupu ÍA paměťového pole zajišťují požadovanou činnost dynamických pamětí. Řídicí signály na prvním vstupu 1C bloku pro výběr adres zajišťují přivedení příslušné adresy na adresový vstup 2A paměťového pole a řídicí signály na třetím vstupu 3D multiplexeru zajišťují vstup příslušných dat na datový vstup 3A paměťového pole. Při zápisu rychlých obrazových dat Dl do paměťového pole A zajišťují signály RAS, CAS, WE na řídicím vstupu 1A paměťového pole zápisový cyklus dynamických pamětí. Řídicí signály na prvním vstupu 1C bloku pro výběr adres pře6 pnou blok C pro výběr adres na adresy CZ pro rychlé čtení a zápis na jeho druhém vstupu 2C, kde je připravena adresa ZA pro rychlý zápis. Řídicí signály na třetím vstupu 3D multiplexeru zajišťují přepnutí multiplexeru D na rychlá obrazová data Dl pro zápis, která se zapisují do registru E vstupních dat a pak do paměťového pole A.The row address rewrite control signals, the column address rewrite CAS, and the write control signal WE at the memory array control input IA provide the required operation of the dynamic memories. The control signals at the first input of the address selection block 1C supply the respective address to the address input 2A of the memory array, and the control signals at the third input of the 3D multiplexer input the respective data to the data input 3A of the memory array. When fast image data D1 is written to the memory field A, the RAS, CAS, WE signals at the memory input control input 1A provide a dynamic memory write cycle. The control signals on the first address input block 1C override the address selection block C to the fast read and write address CZ at its second input 2C, where the quick write address ZA is prepared. The control signals at the third input of the 3D multiplexer ensure that the multiplexer D is switched to fast write D1 data that is written to the input data register E and then to the memory array A.

Při zápisu obrazových dat DMI z řídicího procesoru zajišťují signály RAS, CAS, WE na vstupu 1A paměťového pole opět zápisový cyklus dynamických pamětí, ale řídicí signály na prvním vstupu 1C bloku pro výběr adres přepnou blok C pro výběr adres na adresy MA pro spolupráci s procesorem na jeho třetím vstupu 3C a řídicí signály na třetím vstupu 3D multiplexeru přepnou multiplexer D na obrazová data DMI z řídicího procesoru na jeho druhém vstupu 2D, která se zapíší do vstupního registru E a do paměťového pole A.When DMI image data is written from the control processor, RAS, CAS, WE signals at the memory array input 1A again write the dynamic memory write cycle, but the control signals at the first input of the address selection block switch the address selection block C to the MA addresses at its third input 3C and the control signals at the third input of the 3D multiplexer switch the multiplexer D to the DMI image data from the control processor at its second 2D input, which is written to the input register E and the memory array A.

Při čtení obrazových dat DMO procesorem zajišťují signály RAS, CAS WE na vstupu 1A paměťového pole čtecí cyklus dynamických pamětí. Řídicí signály na prvním vstupu 1C bloku pro výběr adres přepnou blok C pro výběr adres na adresy MA pro spolupráci s procesorem na jeho třetím vstupu 3C. Data z řídicího výstupu Al paměťového pole přicházejí přes registr G pro součinnost s procesorem do řídicího procesoru.When reading the DMO image data by the processor, the RAS, CAS WE signals at the memory array input 1A provide a read cycle of dynamic memories. The control signals at the first input of the address selection block 1C switch the address selection block C to the addresses of the MA to cooperate with the processor at its third input 3C. The data from the control output A1 of the memory array is sent to the control processor via register G for cooperation with the processor.

Ve druhé fázi pracovního cyklu rychlé obrazové paměti se uskutečňuje čtení rychlých obrazových dat DO nebo obnovování obsahu dynamických pamětí. Při čtení rychlých obrazových dat DO zajišťují řídicí signály RAS, CAS, WE na vstupu 1A paměťového pole čtecí cyklus dynamických pamětí a řídicí signály na prvním vstupu 1C bloku pro výběr adres přepnou blok C pro výběr adres na adresy CZ pro rychlé čtení a zápis na jeho druhém vstupu 2C. Na uvedeném vstupu je v tomto okamžiku připravena adresa ČA pro rychlé čtení. Datový výstup Al paměťového pole je spojen se vstupem 1F registru dat pro rychlé čtení, do nějž se čtená data zapíší a z jeho výstupu FI postupně vychází tok rychlých obrazových dat DO pro čtení na výstupní datovou sběrnici.In the second phase of the fast picture memory duty cycle, the fast picture data DO is read or the contents of the dynamic memories are refreshed. When reading fast image data DO, the control signals RAS, CAS, WE at the memory array input 1A provide a dynamic memory read cycle, and the control signals at the first input 1C of the address selection block switch the address selection block C to the address for quick read and write second input 2C. At this moment, the CA address for quick reading is ready. The data output A1 of the memory field is coupled to the input 1F of the fast read data register into which the read data is written and the output of the fast image data DO to the output data bus is gradually outputted from its FI output.

Obnovování cyklu dynamických pamětí se provádí v neaktivní části TV řádku, tedy v době, kdy se neprovádí rychlé čtení. Řídicí signály RAS, CAS, WE na vstupu 1A paměťového pole zajišťují obnovovací cyklus dynamických pamětí a řídicí signály na prvním vstupu 1C bloku pro výběr adres přepnou blok C pro výběr adres na adresy RA pro zajištění obnovování obsahu dynamických pamětí na. jeho čtvrtém vstupu 4C.The dynamic memory cycle refresh is performed in the inactive part of the TV line, ie at a time when fast reading is not performed. The control signals RAS, CAS, WE at the memory array input 1A provide a refresh cycle for the dynamic memories, and the control signals at the first input 1C of the address selection block switch the address selection block C to RA addresses to recover the dynamic memory contents to. its fourth input 4C.

Řešení zapojení obvodů rychlé obrazové paměti podle vynálezu lze využít v systémech pro digitální zpracování obrazu a v jiných zařízeních, kde se vyžaduje rychlý zápis a čtení dat, především obrazových v pamětech typu RAM,The fast image memory circuitry of the present invention can be used in digital image processing systems and other devices where fast data writing and reading is required, particularly image data in RAMs,

Claims

SUBJECT

The fast picture memory circuit comprises a control block to which control signal input is connected and whose output is coupled to a memory array input, the other to which the address selection block output is coupled, to which the other control block output is coupled, the other output of which is connected to a multiplexer input, the output of which is connected to an input of the input data register, the output of which is connected to a memory array input, the output of which is connected to the data register input for fast reading and data register input for processor interaction; that the control signal input (SCj is connected to the input (1B) of the control block (Bj), whose first output (Bij is connected to the control input (1A) of the memory field (Aj) and its second output (B2j is connected to the first input) (Cj for address selection, the second input (2C) of which is connected to the address supply (CJj for fast reading and writing) and its third input (3C j is connected to the address supply (MAj for collaboration)

BACKGROUND OF THE INVENTION and to its fourth input (4C) is connected an address feed (RA) for recovering the contents of the dynamic memories and its output (C1) is coupled to the address input (2A) of the memory array while Mj is connected to the fast image data input (D1j for writing), its second input (2D) is connected to the image data input (DMI) from the control processor, the write processor and its third input (3D) is connected to the third output (B3) of the control block and its output (D1j) is connected to the input (IE) of the input data register (Ej), whose output (E1) is connected to the data input (3A) of the memory array, whose data output (A1) is connected to the data register input (1F) (Fj for fast reading, which is provided with fast image data output (F1) for reading and on the other hand with input (1G) of data register (G) for cooperation with the processor, with read image data (DMO) for output.