CS246880B1 - Obvod riadenia dynamickéj paraati RAM - Google Patents
Obvod riadenia dynamickéj paraati RAM Download PDFInfo
- Publication number
- CS246880B1 CS246880B1 CS848623A CS862384A CS246880B1 CS 246880 B1 CS246880 B1 CS 246880B1 CS 848623 A CS848623 A CS 848623A CS 862384 A CS862384 A CS 862384A CS 246880 B1 CS246880 B1 CS 246880B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- circuit
- output
- memory
- blocking
- Prior art date
Links
Landscapes
- Dram (AREA)
Description
(54) Obvod riadenia dynamickéj paraati RAM
Obvod je vhodný pre zafoudovanie do polozákazníckeho alebo zákaznického integrovaného obvodu, ktorý tvoří základný obvod riadenia dynamickej památi RAM s pantátovými prvkami 16k/l a 64/1 pře obecné použitie.
Obvod generuje základné časové signály obvodu dynamickej památi na základe vonkajšej požiadavky o pamáťový cyklus a požiadavky o obnovovací pamáťový cyklus. Požiadavky o pamáťový cyklus možu byť nezávislé. Obvod má dalej adresný vstup, cez ktorý možno zablokovat vonkajšiu požiadavku o pamáťový cyklus a tiež uvolňovací vstup signálu výběru adresy stípca v pamáťovom prvku, ktorý sa može generovat v čase realizácie požiadavky o obnovovací cyklus památi.
Vynález sa týká obvodu riadenia dynamickej památi RAM, určeného hlavně pre mikropočítačové a minipočítačové systémy.
V doteraz známých zapojeniach je základný obvod riadenia dynamickej památi RAM zostavený vždy pre konkrétné riešenie dynamické]' památi RAM a nevyhovuje obecnému použitiu vo formě polozákazníckeho alebo zákaznického integrovaného obvodu
Tento nedostatok odstraňuje obvod riadenia dynamickej památi RAM podlá vynálezu, ktorého podstatou je, že vstup vonkajšej žiadosti o pamáťový cyklus je připojený na prvý štartovací vstup rozhodovacieho obvodu a na nulovací vstup prvého blokovacieho obvodu. Vstup žiadosti o obnovovací cyklus památi je připojený na druhý štartovací vstup rozhodovacieho obvodu a na nulovací vstup druhého blokovaciebo obvodu. Adresný vstup je připojený na adresný vstup rozhodovacieho obvodu, ktorého prvý blokovací vstup je připojený na blokovací výstup prvého blokovacieho obvodu a na výstup příznaku cyklu památi od vonkajšej žiadosti. Druhý blokovací vstup rozhodovacieho obvodu je připojený na blokovací výstup druhého blokovacieho obvodu. Výstup rozhodovacieho obvodu je připojený na rozhodovací vstup prvého blokovacieho obvodu, na rozhodovací vstup druhého blokovacieho obvodu, na přepínací vstup prepínacieho obvodu, na blokovací vstup tretieho hradla, na blokovací vstup druhého hradla a na výstup příznaku obnovovacieho cyklu památi. Blokovací výstup rozhodovacieho obvodu je připojený na blokovací vstup obvodu ukončenia výběru adresy riadku a na blokovací vstup obvodu spustenia a ukončenia pamáťového cyklu. Druhý výstup rozhodovacieho obvodu je připojený na spúšťací vstup prvého hradla, ktorého štartovací výstup je připojený na štartovací vstup obvodu spustenia a ukončenia pamáťového cyklu a na uvolňovací vstup obvodu ukončenia výběru adresy riadku, ktorého výstup je připojený na prvý vstup generátora riadiacich signálov pamáťového poTa. Štartovací výstup obvodu spustenia a ukončenia pamáťového cyklu je připojený na druhý štartovací vstup prepínacieho obvodu, na druhý vstup generátora riadiacich signálov pamáťového pol'a, na výstup příznaku pamáťového cyklu a na uvolňovací vstup prvého oneskorovacieho obvodu, ktorého výstup je připojený na prvý štartovací vstup prepínacieho obvodu, ktorého štartovací výstup je připojený na uvolňovací vstup generátora riadiacich signálov pamáťového poTa, ktorého prvý výstup je připojený na výstup výběru adresy riadku, druhý výstup je připojený na výstup výběru adresy stlpca, třetí výstup je připojený na přepínací výstup adresy a uvolňovací výstup je připojený na uvolňovací vstup Johnsonovho čítača, ktorého prvý výstup je připojený na nastavovací vstup generátora riadiacich signálov pamáťového pol'a a na prvý vstup druhého oneskorovacieho obvodu. Posledný výstup Johnsonovho čítača je připojený na druhý vstup druhého oneskorovacieho obvodu, ktorého uvolňovací výstup je připojený na uvoTňovací vstup prvého hradla. Skupinový výstup Johnsonovho čítača je připojený na časovači výstup, na prvý skupinový vstup a druhý skupinový vstup druhého časovacieho obvodu, na prvý skupinový vstup a druhý skupinový vstup prvého časovacieho obvodu, ktorého prvý výstup je připojený na hodinový vstup obvodu ukončenia výběru adresy riadku a druhý výstup je připojený na prvý hodinový vstup obvodu spustenia a ukončenia pamáťového cyklu. Prvý přepínací vstup je připojený na přepínací vstup druhého hradla, ktorého přepínací výstup je připojený na přepínací vstup prvého časovacieho obvodu. Druhý přepínací vstup je připojený na přepínací vstup druhého časovacieho obvodu, ktorého výstup je připojený na strobovací vstup prvého blokovacieho obvodu a na strobovací vstup druhého blokovacieho obvodu. Uvolňovací vstup výběru adresy stlpca je připojený na uvolňovací vstup tretieho hradla, ktorého uvolňovací výstup je připojený na uvolňovací vstup výběru adresy stlpca generátora riadiacich signálov pamáťového póla. Hodinový vstup je připojený na druhý hodinový vstup obvodu spustenia a ukončenia pamáťového cyklu, na hodinový vstup prvého oneskorovacieho obvodu, na hodinový vstup generátora riadiacich signálov pamáťového póla a na hodinový vstup Johnsonovho čítača.
Hlavnou výhodou obvodu riadenia polovodičové]' dynamickej památi RAM podlá vynálezu je v tom, že je vhodné na zabudovanie do polozákazníckeho integrovaného obvodu, ktorý by tvořil základný obvod riadenia dynamickej památi RAM pre obecné použitie hlavně v mikropočítačových a minipočítačových systémoch.
Predmet vynálezu je zřejmý z popisu a výkresu, na ktorom je znázorněná schéma uskutočnenia zapojenia uvedeného v dalšej časti realizácie vynálezu.
Obvod riadenia dynamickej památi RAM je charakterizovaný tým, že vstup vonkajšej žiadosti o pamáťový cyklus BR je připojený na prvý štartovací vstup 302 rozhodovacieho obvodu 3 a na nulovací vstup 100 prvého blokovacieho obvodu 1. Vstup RR žiadosti o obnovovací cyklus památi je připojený na druhý štartovací vstup 303 rozhodovacieho obvodu 3 a na nulovací vstup 200 druhého blokovacieho obvodu 2, Adresný vstup A je připojený na adresný vstup 300 rozhodovacieho obvodu 3. Blokovací výstup 103 prvého blokovacieho obvodu 1 je připojený na prvý blokovací vstup 301 rozhodovacieho obvodu 3 a na výstup EBR příznaku cyklu památi od vonkajšej žiadosti. Blokovací výstup 203 druhého blokovacieho obvodu 2 je připojený na druhý blokovací
4 6 68 0 vstup 384 rozhodovaciebo obvodu 3. Výstup
305 rozhodovaciebo obvodu 3 je připojený na rozhodovací vstup 101 prvého blokovacieho obvodu 1, na rozhodovací vstup 201 druhého blokovacieho obvodu 2, na přepínací vstup 801 prepínacieho obvodu 8, na blokovací vstup 160 tretieho hradla 16* na výstup REF příznaku obnovovacieho cyklu a na blokovací vstup 140 druhého hradla 14.
Druhý výstup 306 rozhodovacieho obvodu je připojený na spúšťací vstup 400 prvého hradla 4 a startovací výstup 402 prvého hradla 4 je připojený na uvolňovací vstup 500 obvodu 5 ukoněenia výběru adresy riadku a na startovací vstup 600' obvodu 6 spustenia a ukončenia paměťového cyklu. Blokovací výstup 307 rozhodovacieho obvodu 3 je připojený na blokovací vstup 503 obvodu 5 ukoněenia výběru adresy riadku a na blokovací vstup 603 obvodu 6 spustenia a ukončenia pamaťového cyklu. Obvod 5 ukončenia výběru adresy riadku je výstupom 502 připojený na prvý vstup 901 generátore 9 riadiacich signálov paměťového póla. Startovací výstup 602 obvodu 6 spustenia a ukončenia pamaťového cyklu je připojený na uvolňovací vstup 700 prvého oneskorovacieho obvodu 7, na druhý startovací vstup 802 prepínacieho obvodu 8, na druhý vstup 902 generátora 9 riadiacich signálov pamaťového poťa a na výstup ST příznaku paměťového cyklu.
Výstup 702 prvého oneskorovacieho obvodu 7 je připojený na prvý startovací vstup 800 prepínacieho obvodu 8, ktorého startovací výstup 803 je připojený na uvolňovací vstup 900 generátora 9 riadiacich signálov pamaťového póla, ktorého uvolňovací výstup 906 je připojený na uvolňovací vstup 130 Johnsonovho čítača 13. Prvý výstup 907 generátora 9 riadiacich signálov pamaťového póla je připojený na výstup RAS výheru adresy riadku, druhý výstup 908 na výstup CAS výběru adresy stípca a třetí výstup 909 na přepínací výstup RĚN adresy.
Prvý výstup 132 Johnsonovho čítača 13 je připojený na nastavovací vstup 905 generátora 9 riadiacich signálov pamaťového póla a na prvý vstup 159 druhého oneskorovacieho obvodu 15 a posledný výstup 133 je připojený na druhý vstup 151 druhého oneskorovacieho obvodu 15. Skupinový výstup 134 Johnsonovho čítača 13 je připojený na prvý skupinový vstup 121 a druhý skupinový vstup 122 druhého časovacieho obvodu 12, na prvý skupinový vstup 111 a druhý skupinový vstup 112 prvého časovacieho obvodu 11 a tiež na časovači výstup L. Uvolňovací výstup 152 druhého oneskorovacieho obvodu 15 je připojený na uvolňovací vstup 401 prvého hradla 4.
Hodinový vstup G je připojený na druhý hodinový vstup 604 obvodu 6 spustenia a ukončenia paměťového cyklu, na hodinový vstup 701 prvého oneskorovacieho obvodu 7, na hodinový vstup 904 generátora 9 riadiacich signálov paměťového póla a na hodinový vstup 131 Johnsonovho čítača 13.
Prvý přepínací vstup CQ je připojený na přepínací vstup 141 druhého hradla 14, ktorého přepínací výstup 142 je připojený na přepínací vstup 110 prvého časovacieho obvodu 11. Prvý výstup 113 prvého časovacieho obvodu 11 je připojený na hodinový vstup 501 obvodu 5 ukončenia výheru adresy riadku a druhý výstup 114 prvého časovacieho obvodu 11 je připojený na prvý hodinový vstup 601 obvodu 6 spustenia a ukončenia pamaťového cyklu.
Druhý přepínací vstup Cl je připojený na přepínací vstup 120 druhého časovacieho obvodu 12, ktorého výstup 123 je připojený na strobovací vstup 102 prvého blokovacieho obvodu 1 a na strobovací vstup 202 druhého blokovacieho obvodu 2.
Uvolňovací vstup INZ výběru adresy stlpca je připojený na uvolňovací vstup 161 tretieho hradla 16, ktorého uvolňovací výstup 162 je připojený na uvolňovací vstup 903 výběru adresy stípca generátora 9 riadiacich signálov paměťového póla.
Žiadosť o paměťový cyklus móže příst bud cez vstup BR vonkajšej žiadosti o paměťový cyklus, alebo cez vstup RR žiadosti o obnovovací cyklus paměti. Obe žiadosti sa posudzujú v rozhodovacom obvode 3. Realizuje sa žiadosť, ktorá přišla skór. Neskoršia žiadosť sa. realizuje po skončení realizácie prvej žiadosti. Žiadosť o paměťový cyklus sa objaví na druhom výstupe 306 rozhodovacieho obvodu 3. Žiadosť je blokovaná na uvolňovacom vstupe 401 prvého hradla 4, ak ešte prebieha paměťový cyklus. Po skončení paměťového cyklu sa nastaví nový paměťový cyklus cez startovací vstup 600 obvodu 6 spustenia a ukončenia pamaťového cyklu. Podlá logickej úrovně na prvom výstupe 305 rozhodovacieho obvodu 3 sa cez přepínací obvod 8 uvolňuje generátor 9 riadiacich signálov paměťového pol'a. Ak sa jedná o obnovovací cyklus paměti, zaraduje sa prvý oneskorovací obvod 7, ktorý vytvoří časovú rezervu potrebnú na prepnutie obnovovacej adresy do pamaťového póla. Generovanie riadiacich signálov paměti sa prevádza pomocou hodinových signálov prichádzajúcich z hodinového vstupu G.
Generátor 9 riadiacich signálov paměťového póla uvolní činnost Johnsonovho čítača 13. Tento vygeneruje po každom příchode hodinového signálu na vstup 131 Johnsonovho čítača 13 novů kombináciu výstupných signálov, ktoré sa vedú jednak na výstup L na časovanie dalšietio riadenia paměti, jednak na prepojovacie pole prvého časovacieho obvodu 11, a prepojovacie pole druhého časovacieho obvodu 12.
Prvý přepínací vstup CO, ak nie je obnovovací cyklus, přepíná zvolený vstup bud z prvého skupinového vstupu 111, alebo z druhého skupinového vstupu 112 prvého časovacieho obvodu 11 na prvý výstup 113, re246880 spektíve druhý výstup 114 prvého časovacieho obvodu 11 a tým sa prevádza ukončeme výběru adresy riadku cez obvod 5 ukončenia výběru riadku a tiež ukončenie cyklu památi cez obvod 6 spustenia a ukončenia pamáťového cyklu.
Druhý přepínací vstup Cl přepíná zvolený vstup buď z prvého skupinového vstupu 121, alebo z druhého skupinového vstupu 122 druhého časovacieho obvodu 12 na jeho výstup 123 a tým sa nastavuje začiatok blokovania opátovného spustenia prebiehajúceho typu cyklu pamati, ak úspěšná žladosť o pamáťový cyklus je stále nastavená.
Po příchode ukončovacieho signálu na prvý hodinový vstup 601 obvodu 6 spustenia a ukončenia pamáťového cyklu sa po příchode hodinového impulzu na jeho druhý hodinový vstup 604 ukončí cyklus památi, a to změnou úrovně na výstupe ST příznaku pamaťového cyklu. Tým sa znulujú obvody připojené na startovací výstup 632 obvodu 6 spustenia a ukončenia pamaťového cyklu. Ukončenie cyklu pamati sa oneskoruje cez druhý oneskorovací obvod 15, aby sa zabezpečila časová rezerva medzi dvoma za sebou idúcimi pamáťovými cyklami.
Cez adresný vstup A sa blokuje žiadosť o pamaťový cyklus, ktorý prišiel na vstup BR vonkajšej žiadosti o pamáťový cyklus. Toto blokovanie sa prevádza cez blokovací výstup 307 rozhodovacieho obvodu 3.
Uvolňovací vstup INZ výběru adresy stípca je aktivovaný v čase počiatočného popisu památi po náběhu napájania památi a cez uvolňovací vstup 161 tretieho hradla 16 umožňuje generovanie signálu výběru adresy stípca na druhom výstupe 908 generátora 9 riadiacich signálov pamaťového pol'a počas obnovovacieho cyklu památi.
Zapojenie podlá vynálezu je vhodné použit v riadiacich pantátových obvodoch s dynamickými pamáťovými prvkami NMOS 16k/l, alebo 64 k/1, kde vo formě polozákazníckeho alebo zákaznického integrovaného obvodu šetří miesto na doske plošných spojov a zjednodušuje riadenie památi. Obvod by bolo možné využit aj v oblasti statických zásobníkových památi, kde by riešil konflikty náhodných požiadaviek na ukladanie a vyberanie dat.
Claims (1)
- PREDMETObvod riadenia dynamickej pamati RAM, vyznačujúci sa tým, že vstup (BRj vonkajšej žiadosti o pamaťový cyklus je připojený na prvý startovací vstup (302 j rozhodovacieho obvodu (3) a na nulovací vstup (100) prvého blokovacieho obvodu (lj, ďalej vstup (RR) žiadosti o obnovovací cyklus pamati je připojený na druhý štartovací vstup (303) rozhodovacieho obvodu (3j a na nulovací vstup (200) druhého blokovacieho obvodu (2), ďalej adresný vstup (AJ je připojený na adresný vstup (300) rozhodovacieho obvodu (3), ktorého prvý blokovací vstup (301) je připojený na blokovací výstup (103) prvého blokovacieho obvodu (1) a na výstup (EBRj příznaku cyklu pamati od vonkajšej žiadosti, druhý blokovací vstup (304) rozhodovacieho obvodu (3) je připojený na blokovací výstup (203) druhého blokovacieho obvodu (2), výstup (305) rozhodovacieho obvodu (3) je připojený na rozhodovací vstup (101) prvého blokovacieho obvodu (1), na rozhodovací vstup (201) druhého blokovacieho obvodu (2), na přepínací vstup (801) prepínacieho obvodu (8), na blokovací vstup (160) tretieho hradla (16), na blokovací vstup (140) druhého hradla (14) a na výstup (REF) příznaku obnovovacieho cyklu pamati, blokovací výstup (307) rozhodovacieho obvodu (3) je připojený na blokovací vstup (503J obvodu (5) ukončenia výběru adresy riadku a na blokovací vstup (603) obvodu (6) spustenia a ukončenia pamaťového cyklu, druhý výstup (306) rozhodovacieho obvodu (3) je připojený na spúšťací vstup (400) prvého hradlaVYNALEZU (4j, ktorého štartovací výstup (402) je připojený na štartovací vstup (600) obvodu (6J spustenia a ukončenia pamáťového cyklu a na uvolňovací vstup (500) obvodu (5) ukončenia výběru adresy riadku, ktorého výstup (502) je připojený na prvý vstup (901) generátore (9) riadiacich signálov pamaťového pol'a, ďalej štartovací výstup (602) obvodu (6) spustenia a ukončenia pamáťového cyklu je připojený na druhý štartovací vstup (802) prepínacieho obvodu (8), na druhý vstup (902) generátore (9) riadiacich signálov pamáťového pol'a, na výstup (ST) příznaku pamáťového cyklu a na uvolňovací vstup (700) prvého oneskorovacieho obvodu (7), ktorého výstup (702) je připojený na prvý štartovací vstup (800) prepínacieho obvodu (8), ktorého štartovací výstup (803) je připojený na uvolňovací vstup (900) generátore (9) riadiacich signálov pamaťového póla, ktorého prvý výstup (907) je připojený na výstup (RAS) výběru adresy riadku, druhý výstup (908) je připojený na výstup (CAS) výběru adresy stlpca, třetí výstup (909) je připojený na přepínací výstup (REN) adresy a uvolňovací výstup (906) je připojený na uvolňovací vstup (130) Johnsonovho čítača (13), ktorého prvý výstup (132) je připojený na nastavovací vstup (905) generátora (9) riadiacich signálov pamáťového pol'a a na prvý vstup (150) druhého oneskorovacieho obvodu (15), posledný výstup (133) Johnsonovho čítača (13) je připojený na druhý vstup (151) druhého oneskorovacieho obvodu (15), kto246880 rého uvolňovací výstup (152) je připojený na uvolňovací vstup (401) prvého hradla (4), ďalej skupinový výstup (134) Johnsonovho čítača (13) je připojený na časovači výstup (Lj, na prvý skupinový vstup (121) a druhý skupinový vstup (122 j druhého časovacieho obvodu (12J, na prvý skupinový vstup (111) a druhý skupinový vstup (112) prvého časovacieho obvodu (lij, ktorého prvý výstup (113) je připojený na hodinový vstup (501) obvodu (5) ukončenia výběru adresy riadku a druhý výstup (114) je připojený na prvý hodinový vstup (601) obvodu (6) spustenia a ukončenia paměťového cyklu, ďalej prvý přepínací vstup (COj je připojený na přepínací vstup (141) druhého hradla (14), ktorého přepínací výstup (142) je připojený na přepínací vstup (110) prvého časovacieho obvodu (lij, ďalej druhý přepínací vstup (Cl) je připojený na přepínací vstup (120) druhého časovacieho obvodu (12), ktorého výstup (123) je připojený na strobovaci vstup (102) prvého blokovacieho obvodu (1) a na strobovaci vstup (202) druhého blokovacieho obvodu (2), ďalej uvolňovací vstup (INZ) výběru adresy stlpca je připojený na uvolňovací vstup (161) tretieho hradla (16), ktorého uvolňovací výstup (162) je připojený na uvolňovací vstup (903) výběru adresy stípca generátore (9) riadiacich signálov paměťového pol'a a nakoniec hodinový vstup (G) je připojený na druhý hodinový vstup (604) obvodu (6) spustenia a ukončenia paměťového cyklu, na hodinový vstup (701) prvého oneskorovacieho obvodu (7), na hodinový vstup (904) generátora (9) riadiacich signálov paměťového póla a na hodinový vstup (131) Johnsonovho čítača (13).1 list výkresov
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS848623A CS246880B1 (sk) | 1984-11-13 | 1984-11-13 | Obvod riadenia dynamickéj paraati RAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS848623A CS246880B1 (sk) | 1984-11-13 | 1984-11-13 | Obvod riadenia dynamickéj paraati RAM |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS862384A1 CS862384A1 (en) | 1985-08-15 |
| CS246880B1 true CS246880B1 (sk) | 1986-11-13 |
Family
ID=5437055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS848623A CS246880B1 (sk) | 1984-11-13 | 1984-11-13 | Obvod riadenia dynamickéj paraati RAM |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS246880B1 (cs) |
-
1984
- 1984-11-13 CS CS848623A patent/CS246880B1/cs unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS862384A1 (en) | 1985-08-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5640364A (en) | Self-enabling pulse trapping circuit | |
| JP3446034B2 (ja) | Ｄｒａｍ用改良型メモリ・インタフェース | |
| KR950009390B1 (ko) | 반도체 메모리장치의 리프레시 어드레스 테스트회로 | |
| KR900007225B1 (ko) | 출력데이타의 주기가 증가된 반도체 메모리장치 | |
| US6556494B2 (en) | High frequency range four bit prefetch output data path | |
| JPS62180607A (ja) | 半導体集積回路 | |
| KR880008327A (ko) | 내부 셀-리프레쉬 회로가 있는 모조-정적 메모리 장치 | |
| JPS62188096A (ja) | 半導体記憶装置のリフレツシユ動作タイミング制御回路 | |
| KR870009384A (ko) | 반도체 기억 장치 | |
| KR100233358B1 (ko) | 동기형 반도체 기억 장치 | |
| KR840001731A (ko) | 순차적인 워어드가 정열된 어드레스 지정장치 | |
| JPS62503196A (ja) | メモリ用チツプ選択速度増進回路 | |
| CS246880B1 (sk) | Obvod riadenia dynamickéj paraati RAM | |
| KR960019313A (ko) | 반도체 메모리 장치 | |
| US7835180B2 (en) | Semiconductor memory device | |
| KR100869986B1 (ko) | 반도체 집적 회로 및 반도체 집적 회로의 시험 방법 | |
| JPH0395793A (ja) | アービター回路 | |
| KR100223674B1 (ko) | 번인 테스트 시간을 감소하기 위한 장치 및 그 방법 | |
| KR19990004105A (ko) | 싱크로너스 디램의 자동 프리차지 제어회로 | |
| KR100211483B1 (ko) | 블록 기록 시스템을 이용하는 반도체 메모리 | |
| JP2001243766A5 (cs) | ||
| SU1517035A1 (ru) | Процессор дл мультипроцессорной системы | |
| JPS6035398A (ja) | ダイナミック型半導体記憶装置 | |
| JP2834169B2 (ja) | 半導体記憶装置及びその製造方法 | |
| SU1149312A1 (ru) | Устройство дл контрол микросхем оперативной пам ти |