CS246880B1

CS246880B1 - Ram store control circuit

Info

Publication number: CS246880B1
Application number: CS848623A
Authority: CS
Inventors: Jaroslav Patuc; Jozef Kirner; Jan Stopka; Jozef Lakatos
Original assignee: Jaroslav Patuc; Jozef Kirner; Jan Stopka; Jozef Lakatos
Priority date: 1984-11-13
Filing date: 1984-11-13
Publication date: 1986-11-13
Also published as: CS862384A1

Abstract

Obvod je vhodný pre zafoudovanie do polozákazníckeho alebo zákaznického integrovaného obvodu, ktorý tvoří základný obvod riadenia dynamickej památi RAM s pantátovými prvkami 16k/l a 64/1 pře obecné použitie. Obvod generuje základné časové signály obvodu dynamickej památi na základe vonkajšej požiadavky o pamáťový cyklus a požiadavky o obnovovací pamáťový cyklus. Požiadavky o pamáťový cyklus možu byť nezávislé. Obvod má dalej adresný vstup, cez ktorý možno zablokovat vonkajšiu požiadavku o pamáťový cyklus a tiež uvolňovací vstup signálu výběru adresy stípca v pamáťovom prvku, ktorý sa može generovat v čase realizácie požiadavky o obnovovací cyklus památi.The circuit is suitable for fudging into a semi-customer or integrated customer circuit that forms the base circuit managing dynamic RAM memory with hinged 16k / l and 64/1 for general use. The circuit generates basic time signals circuit of dynamic memory based on external memory cycle requirements and requirements o recovery memory cycle. requirements o memory cycle can be independent. The circuit has an address input, via which can block an external request o memory cycle and also release cycle the address selection signal of the column address in the memory element that can be generated over time a refresh cycle request memory.

Description

(54) Obvod riadenia dynamickéj paraati RAM(54) Dynamic paraati RAM control circuit

Obvod je vhodný pre zafoudovanie do polozákazníckeho alebo zákaznického integrovaného obvodu, ktorý tvoří základný obvod riadenia dynamickej památi RAM s pantátovými prvkami 16k/l a 64/1 pře obecné použitie.The circuit is suitable for fusing to a semi-customer or custom integrated circuit that forms the basic circuit of dynamic RAM memory with 16k / l and 64/1 hinge elements for general use.

Obvod generuje základné časové signály obvodu dynamickej památi na základe vonkajšej požiadavky o pamáťový cyklus a požiadavky o obnovovací pamáťový cyklus. Požiadavky o pamáťový cyklus možu byť nezávislé. Obvod má dalej adresný vstup, cez ktorý možno zablokovat vonkajšiu požiadavku o pamáťový cyklus a tiež uvolňovací vstup signálu výběru adresy stípca v pamáťovom prvku, ktorý sa može generovat v čase realizácie požiadavky o obnovovací cyklus památi.The circuit generates the basic dynamic memory circuit time signals based on an external memory cycle request and a refresh memory cycle request. Memory cycle requirements can be independent. The circuit further has an address input through which an external request for a memory cycle can be disabled, as well as a release input of a column address selection signal in the memory element that can be generated at the time the memory refresh request is executed.

Vynález sa týká obvodu riadenia dynamickej památi RAM, určeného hlavně pre mikropočítačové a minipočítačové systémy.BACKGROUND OF THE INVENTION The present invention relates to a dynamic RAM control circuit designed primarily for microcomputer and minicomputer systems.

V doteraz známých zapojeniach je základný obvod riadenia dynamickej památi RAM zostavený vždy pre konkrétné riešenie dynamické]' památi RAM a nevyhovuje obecnému použitiu vo formě polozákazníckeho alebo zákaznického integrovaného obvoduIn the prior art, the basic dynamic RAM control circuit is designed for a particular dynamic RAM solution and does not conform to general use as a semi-customer or customer integrated circuit.

Tento nedostatok odstraňuje obvod riadenia dynamickej památi RAM podlá vynálezu, ktorého podstatou je, že vstup vonkajšej žiadosti o pamáťový cyklus je připojený na prvý štartovací vstup rozhodovacieho obvodu a na nulovací vstup prvého blokovacieho obvodu. Vstup žiadosti o obnovovací cyklus památi je připojený na druhý štartovací vstup rozhodovacieho obvodu a na nulovací vstup druhého blokovaciebo obvodu. Adresný vstup je připojený na adresný vstup rozhodovacieho obvodu, ktorého prvý blokovací vstup je připojený na blokovací výstup prvého blokovacieho obvodu a na výstup příznaku cyklu památi od vonkajšej žiadosti. Druhý blokovací vstup rozhodovacieho obvodu je připojený na blokovací výstup druhého blokovacieho obvodu. Výstup rozhodovacieho obvodu je připojený na rozhodovací vstup prvého blokovacieho obvodu, na rozhodovací vstup druhého blokovacieho obvodu, na přepínací vstup prepínacieho obvodu, na blokovací vstup tretieho hradla, na blokovací vstup druhého hradla a na výstup příznaku obnovovacieho cyklu památi. Blokovací výstup rozhodovacieho obvodu je připojený na blokovací vstup obvodu ukončenia výběru adresy riadku a na blokovací vstup obvodu spustenia a ukončenia pamáťového cyklu. Druhý výstup rozhodovacieho obvodu je připojený na spúšťací vstup prvého hradla, ktorého štartovací výstup je připojený na štartovací vstup obvodu spustenia a ukončenia pamáťového cyklu a na uvolňovací vstup obvodu ukončenia výběru adresy riadku, ktorého výstup je připojený na prvý vstup generátora riadiacich signálov pamáťového poTa. Štartovací výstup obvodu spustenia a ukončenia pamáťového cyklu je připojený na druhý štartovací vstup prepínacieho obvodu, na druhý vstup generátora riadiacich signálov pamáťového pol'a, na výstup příznaku pamáťového cyklu a na uvolňovací vstup prvého oneskorovacieho obvodu, ktorého výstup je připojený na prvý štartovací vstup prepínacieho obvodu, ktorého štartovací výstup je připojený na uvolňovací vstup generátora riadiacich signálov pamáťového poTa, ktorého prvý výstup je připojený na výstup výběru adresy riadku, druhý výstup je připojený na výstup výběru adresy stlpca, třetí výstup je připojený na přepínací výstup adresy a uvolňovací výstup je připojený na uvolňovací vstup Johnsonovho čítača, ktorého prvý výstup je připojený na nastavovací vstup generátora riadiacich signálov pamáťového pol'a a na prvý vstup druhého oneskorovacieho obvodu. Posledný výstup Johnsonovho čítača je připojený na druhý vstup druhého oneskorovacieho obvodu, ktorého uvolňovací výstup je připojený na uvoTňovací vstup prvého hradla. Skupinový výstup Johnsonovho čítača je připojený na časovači výstup, na prvý skupinový vstup a druhý skupinový vstup druhého časovacieho obvodu, na prvý skupinový vstup a druhý skupinový vstup prvého časovacieho obvodu, ktorého prvý výstup je připojený na hodinový vstup obvodu ukončenia výběru adresy riadku a druhý výstup je připojený na prvý hodinový vstup obvodu spustenia a ukončenia pamáťového cyklu. Prvý přepínací vstup je připojený na přepínací vstup druhého hradla, ktorého přepínací výstup je připojený na přepínací vstup prvého časovacieho obvodu. Druhý přepínací vstup je připojený na přepínací vstup druhého časovacieho obvodu, ktorého výstup je připojený na strobovací vstup prvého blokovacieho obvodu a na strobovací vstup druhého blokovacieho obvodu. Uvolňovací vstup výběru adresy stlpca je připojený na uvolňovací vstup tretieho hradla, ktorého uvolňovací výstup je připojený na uvolňovací vstup výběru adresy stlpca generátora riadiacich signálov pamáťového póla. Hodinový vstup je připojený na druhý hodinový vstup obvodu spustenia a ukončenia pamáťového cyklu, na hodinový vstup prvého oneskorovacieho obvodu, na hodinový vstup generátora riadiacich signálov pamáťového póla a na hodinový vstup Johnsonovho čítača.This drawback removes the dynamic RAM control circuit of the present invention, wherein the input of the external memory cycle request is coupled to the first start input of the decision circuit and to the reset input of the first interlock circuit. The memory refresh request request input is connected to the second start input of the decision circuit and to the reset input of the second interlock or circuit. The address input is connected to the address input of the decision circuit whose first block input is connected to the block output of the first block circuit and to the output of the cycle flag from an external request. The second blocking input of the decision circuit is connected to the blocking output of the second blocking circuit. The decision circuit output is coupled to the decision input of the first interlock circuit, the decision input of the second interlock circuit, the switching input of the switching circuit, the third gate interlock input, the second gate interlock input, and the memory refresh flag flag output. The decision output blocking output is coupled to a row address blocking blocking input and a memory cycle start and ending blocking input. The second output of the decision circuit is connected to the trigger input of the first gate, the start output of which is connected to the start input of the start and stop of the memory cycle, and to the release input of the end address selection circuit. The memory cycle start and end start output is connected to the second start circuit of the switching circuit, to the second input of the memory array control signal generator, to the memory cycle flag output, and to the release input of the first delay circuit whose output is connected to the first start input of the switching circuit. a circuit whose start output is connected to the release input of the memory array control signal generator, the first output is connected to the line address selection output, the second output is connected to the column address selection output, the third output is connected to the address switch output, and the release output is connected to a Johnson Counter release input, the first output of which is connected to the adjusting input of the memory array control signal generator, and to the first input of the second delay circuit. The last output of the Johnson counter is connected to the second input of the second delay circuit, the release output of which is connected to the release input of the first gate. The Johnson output group output is connected to the timer output, the first group input and the second group input of the second timing circuit, the first group input and the second group input of the first timing circuit, the first output of which is connected to the clock input of the line address end termination circuit and the second output it is connected to the first clock input of the start and end of the memory cycle. The first switching input is connected to the switching input of the second gate whose switching output is connected to the switching input of the first timing circuit. The second switching input is connected to the switching input of the second timing circuit, the output of which is connected to the strobing input of the first blocking circuit and to the strobing input of the second blocking circuit. The column select address release input is coupled to the third gate release input, the release output of which is connected to the memory pole control signal generator select input release input. The clock input is connected to the second clock input of the start and stop of the memory cycle, to the clock input of the first delay circuit, to the clock input of the memory pole control generator, and to the clock input of the Johnson counter.

Hlavnou výhodou obvodu riadenia polovodičové]' dynamickej památi RAM podlá vynálezu je v tom, že je vhodné na zabudovanie do polozákazníckeho integrovaného obvodu, ktorý by tvořil základný obvod riadenia dynamickej památi RAM pre obecné použitie hlavně v mikropočítačových a minipočítačových systémoch.The main advantage of the semiconductor dynamic RAM control circuit according to the invention is that it is suitable for incorporation into a semi-customer integrated circuit that would form the basic dynamic RAM control circuit for general use mainly in microcomputer and minicomputer systems.

Predmet vynálezu je zřejmý z popisu a výkresu, na ktorom je znázorněná schéma uskutočnenia zapojenia uvedeného v dalšej časti realizácie vynálezu.The subject matter of the invention is apparent from the description and the drawing, in which the diagram of the embodiment of the wiring shown in the next part of the invention is shown.

Obvod riadenia dynamickej památi RAM je charakterizovaný tým, že vstup vonkajšej žiadosti o pamáťový cyklus BR je připojený na prvý štartovací vstup 302 rozhodovacieho obvodu 3 a na nulovací vstup 100 prvého blokovacieho obvodu 1. Vstup RR žiadosti o obnovovací cyklus památi je připojený na druhý štartovací vstup 303 rozhodovacieho obvodu 3 a na nulovací vstup 200 druhého blokovacieho obvodu 2, Adresný vstup A je připojený na adresný vstup 300 rozhodovacieho obvodu 3. Blokovací výstup 103 prvého blokovacieho obvodu 1 je připojený na prvý blokovací vstup 301 rozhodovacieho obvodu 3 a na výstup EBR příznaku cyklu památi od vonkajšej žiadosti. Blokovací výstup 203 druhého blokovacieho obvodu 2 je připojený na druhý blokovacíThe dynamic RAM control circuit is characterized in that the external request for the memory cycle request BR is connected to the first start input 302 of the decision circuit 3 and to the reset input 100 of the first interlock circuit 1. The input of the request for the memory refresh cycle is connected to the second start input. 303 of the decision circuit 3 and to the reset input 200 of the second interlock circuit 2, address input A is connected to the address input 300 of the decision circuit 3. The interlock output 103 of the first interlock circuit 1 is connected to the first interlock input 301 of the decision circuit 3 from external request. The blocking output 203 of the second blocking circuit 2 is connected to the second blocking circuit

4 6 68 0 vstup 384 rozhodovaciebo obvodu 3. Výstup4 6 68 0 input 384 decision or circuit 3. Output

305 rozhodovaciebo obvodu 3 je připojený na rozhodovací vstup 101 prvého blokovacieho obvodu 1, na rozhodovací vstup 201 druhého blokovacieho obvodu 2, na přepínací vstup 801 prepínacieho obvodu 8, na blokovací vstup 160 tretieho hradla 16* na výstup REF příznaku obnovovacieho cyklu a na blokovací vstup 140 druhého hradla 14.305 of the decision circuit 3 is connected to the decision input 101 of the first interlock circuit 1, to the decision input 201 of the second interlock circuit 2, to the switching input 801 of the switching circuit 8, to the third gate blocking input 160 *. 140 second gate 14.

Druhý výstup 306 rozhodovacieho obvodu je připojený na spúšťací vstup 400 prvého hradla 4 a startovací výstup 402 prvého hradla 4 je připojený na uvolňovací vstup 500 obvodu 5 ukoněenia výběru adresy riadku a na startovací vstup 600' obvodu 6 spustenia a ukončenia paměťového cyklu. Blokovací výstup 307 rozhodovacieho obvodu 3 je připojený na blokovací vstup 503 obvodu 5 ukoněenia výběru adresy riadku a na blokovací vstup 603 obvodu 6 spustenia a ukončenia pamaťového cyklu. Obvod 5 ukončenia výběru adresy riadku je výstupom 502 připojený na prvý vstup 901 generátore 9 riadiacich signálov paměťového póla. Startovací výstup 602 obvodu 6 spustenia a ukončenia pamaťového cyklu je připojený na uvolňovací vstup 700 prvého oneskorovacieho obvodu 7, na druhý startovací vstup 802 prepínacieho obvodu 8, na druhý vstup 902 generátora 9 riadiacich signálov pamaťového poťa a na výstup ST příznaku paměťového cyklu.The second decision circuit output 306 is coupled to the trigger input 400 of the first gate 4, and the start output 402 of the first gate 4 is coupled to the release input 500 of the row address termination terminating circuit 5 and to the start input 600 'of the start and end of the memory cycle. The blocking output 307 of the decision circuit 3 is connected to the blocking input 503 of the line selection end termination circuit 5 and to the blocking input 603 of the start and end of the memory cycle. The line address selection end termination circuit 5 is connected via output 502 to the first input 901 of the memory pole control signal generator 9. The start output 602 of the memory cycle start and end circuit 6 is connected to the release input 700 of the first delay circuit 7, the second start input 802 of the switch circuit 8, the second input 902 of the memory array control signal generator 9 and the ST output of the memory cycle flag.

Výstup 702 prvého oneskorovacieho obvodu 7 je připojený na prvý startovací vstup 800 prepínacieho obvodu 8, ktorého startovací výstup 803 je připojený na uvolňovací vstup 900 generátora 9 riadiacich signálov pamaťového póla, ktorého uvolňovací výstup 906 je připojený na uvolňovací vstup 130 Johnsonovho čítača 13. Prvý výstup 907 generátora 9 riadiacich signálov pamaťového póla je připojený na výstup RAS výheru adresy riadku, druhý výstup 908 na výstup CAS výběru adresy stípca a třetí výstup 909 na přepínací výstup RĚN adresy.The output 702 of the first delay circuit 7 is connected to the first start input 800 of the switch circuit 8, the start output 803 of which is connected to the release input 900 of the memory pole control generator 9, the release output 906 of which is connected to the release input 130 of Johnson counter 13. 907 of the memory pole control signal generator 9 is coupled to the RAS output of the row address retrieval, the second output 908 to the column address selection CAS output 909, and the third output 909 to the REN switch address output output.

Prvý výstup 132 Johnsonovho čítača 13 je připojený na nastavovací vstup 905 generátora 9 riadiacich signálov pamaťového póla a na prvý vstup 159 druhého oneskorovacieho obvodu 15 a posledný výstup 133 je připojený na druhý vstup 151 druhého oneskorovacieho obvodu 15. Skupinový výstup 134 Johnsonovho čítača 13 je připojený na prvý skupinový vstup 121 a druhý skupinový vstup 122 druhého časovacieho obvodu 12, na prvý skupinový vstup 111 a druhý skupinový vstup 112 prvého časovacieho obvodu 11 a tiež na časovači výstup L. Uvolňovací výstup 152 druhého oneskorovacieho obvodu 15 je připojený na uvolňovací vstup 401 prvého hradla 4.The first output 132 of the Johnson counter 13 is connected to the adjusting input 905 of the memory pole control generator 9 and the first input 159 of the second delay circuit 15 and the last output 133 is connected to the second input 151 of the second delay circuit 15. The group output 134 of the Johnson counter 13 is connected the first group input 121 and the second group input 122 of the second timing circuit 12, the first group input 111 and the second group input 112 of the first timing circuit 11, and also the timing output L. The release output 152 of the second delay circuit 15 is connected to the release input 401 of the first gates 4.

Hodinový vstup G je připojený na druhý hodinový vstup 604 obvodu 6 spustenia a ukončenia paměťového cyklu, na hodinový vstup 701 prvého oneskorovacieho obvodu 7, na hodinový vstup 904 generátora 9 riadiacich signálov paměťového póla a na hodinový vstup 131 Johnsonovho čítača 13.The clock input G is connected to the second clock input 604 of the memory cycle start and end circuit 6, to the clock input 701 of the first delay circuit 7, to the clock input 904 of the memory pole control signal generator 9 and to the clock input 131 of the Johnson counter 13.

Prvý přepínací vstup CQ je připojený na přepínací vstup 141 druhého hradla 14, ktorého přepínací výstup 142 je připojený na přepínací vstup 110 prvého časovacieho obvodu 11. Prvý výstup 113 prvého časovacieho obvodu 11 je připojený na hodinový vstup 501 obvodu 5 ukončenia výheru adresy riadku a druhý výstup 114 prvého časovacieho obvodu 11 je připojený na prvý hodinový vstup 601 obvodu 6 spustenia a ukončenia pamaťového cyklu.The first switching input CQ is connected to the switching input 141 of the second gate 14, whose switching output 142 is connected to the switching input 110 of the first timing circuit 11. The first output 113 of the first timing circuit 11 is connected to the clock input 501 of the line address termination termination circuit 5. the output 114 of the first timing circuit 11 is connected to the first clock input 601 of the memory cycle start and end circuit 6.

Druhý přepínací vstup Cl je připojený na přepínací vstup 120 druhého časovacieho obvodu 12, ktorého výstup 123 je připojený na strobovací vstup 102 prvého blokovacieho obvodu 1 a na strobovací vstup 202 druhého blokovacieho obvodu 2.The second switching input C1 is connected to the switching input 120 of the second timing circuit 12, whose output 123 is connected to the strobe input 102 of the first blocking circuit 1 and to the strobe input 202 of the second blocking circuit 2.

Uvolňovací vstup INZ výběru adresy stlpca je připojený na uvolňovací vstup 161 tretieho hradla 16, ktorého uvolňovací výstup 162 je připojený na uvolňovací vstup 903 výběru adresy stípca generátora 9 riadiacich signálov paměťového póla.The enable input INZ of the column address selection input is connected to the enable input 161 of the third gate 16, whose release output 162 is connected to the address input enable input 903 of the memory pole control signal generator 9.

Žiadosť o paměťový cyklus móže příst bud cez vstup BR vonkajšej žiadosti o paměťový cyklus, alebo cez vstup RR žiadosti o obnovovací cyklus paměti. Obe žiadosti sa posudzujú v rozhodovacom obvode 3. Realizuje sa žiadosť, ktorá přišla skór. Neskoršia žiadosť sa. realizuje po skončení realizácie prvej žiadosti. Žiadosť o paměťový cyklus sa objaví na druhom výstupe 306 rozhodovacieho obvodu 3. Žiadosť je blokovaná na uvolňovacom vstupe 401 prvého hradla 4, ak ešte prebieha paměťový cyklus. Po skončení paměťového cyklu sa nastaví nový paměťový cyklus cez startovací vstup 600 obvodu 6 spustenia a ukončenia pamaťového cyklu. Podlá logickej úrovně na prvom výstupe 305 rozhodovacieho obvodu 3 sa cez přepínací obvod 8 uvolňuje generátor 9 riadiacich signálov paměťového pol'a. Ak sa jedná o obnovovací cyklus paměti, zaraduje sa prvý oneskorovací obvod 7, ktorý vytvoří časovú rezervu potrebnú na prepnutie obnovovacej adresy do pamaťového póla. Generovanie riadiacich signálov paměti sa prevádza pomocou hodinových signálov prichádzajúcich z hodinového vstupu G.The memory cycle request can be accessed either through the external memory cycle request BR input or through the memory refresh cycle request RR input. Both applications are judged in decision circuit 3. The application that received the score is executed. Later application is made. realizes after completion of the first application. The request for the memory cycle appears at the second output 306 of the decision circuit 3. The request is blocked at the release input 401 of the first gate 4 if the memory cycle is still in progress. Upon completion of the memory cycle, a new memory cycle is set through the start input 600 of the start and end of the memory cycle 6. According to the logic level at the first output 305 of the decision circuit 3, the control field generator 9 is released via the switching circuit 8. If it is a memory refresh cycle, a first delay circuit 7 is included which creates the time reserve needed to switch the refresh address to the memory pole. The generation of memory control signals is performed by the clock signals coming from the clock input G.

Generátor 9 riadiacich signálov paměťového póla uvolní činnost Johnsonovho čítača 13. Tento vygeneruje po každom příchode hodinového signálu na vstup 131 Johnsonovho čítača 13 novů kombináciu výstupných signálov, ktoré sa vedú jednak na výstup L na časovanie dalšietio riadenia paměti, jednak na prepojovacie pole prvého časovacieho obvodu 11, a prepojovacie pole druhého časovacieho obvodu 12.The memory pole control signal generator 9 releases the operation of the Johnson counter 13. This generates after each clock signal arrives at the Johnson counter 13 input 131 a new combination of output signals that are output to the next memory control timing output L and the jumper field of the first timing circuit 11, and the interconnecting field of the second timing circuit 12.

Prvý přepínací vstup CO, ak nie je obnovovací cyklus, přepíná zvolený vstup bud z prvého skupinového vstupu 111, alebo z druhého skupinového vstupu 112 prvého časovacieho obvodu 11 na prvý výstup 113, re246880 spektíve druhý výstup 114 prvého časovacieho obvodu 11 a tým sa prevádza ukončeme výběru adresy riadku cez obvod 5 ukončenia výběru riadku a tiež ukončenie cyklu památi cez obvod 6 spustenia a ukončenia pamáťového cyklu.The first switching input CO, if there is no refresh cycle, switches the selected input either from the first group input 111 or from the second group input 112 of the first timing circuit 11 to the first output 113, re246880 to the second output 114 of the first timing circuit 11. selecting the line address through the line selection termination circuit 5, and also ending the memory cycle through the start and end memory cycle circuit 6.

Druhý přepínací vstup Cl přepíná zvolený vstup buď z prvého skupinového vstupu 121, alebo z druhého skupinového vstupu 122 druhého časovacieho obvodu 12 na jeho výstup 123 a tým sa nastavuje začiatok blokovania opátovného spustenia prebiehajúceho typu cyklu pamati, ak úspěšná žladosť o pamáťový cyklus je stále nastavená.The second switch input C1 switches the selected input from either the first group input 121 or the second group input 122 of the second timing circuit 12 to its output 123 and thereby sets the start of the restart blocking of the ongoing memory cycle type if the successful memory cycle request is still set. .

Po příchode ukončovacieho signálu na prvý hodinový vstup 601 obvodu 6 spustenia a ukončenia pamáťového cyklu sa po příchode hodinového impulzu na jeho druhý hodinový vstup 604 ukončí cyklus památi, a to změnou úrovně na výstupe ST příznaku pamaťového cyklu. Tým sa znulujú obvody připojené na startovací výstup 632 obvodu 6 spustenia a ukončenia pamaťového cyklu. Ukončenie cyklu pamati sa oneskoruje cez druhý oneskorovací obvod 15, aby sa zabezpečila časová rezerva medzi dvoma za sebou idúcimi pamáťovými cyklami.Upon arrival of the stop signal at the first clock input 601 of the memory cycle start and end circuit 6, upon receiving the clock pulse at its second clock input 604, the memory cycle is terminated by changing the level at the ST flag output of the memory cycle. This resets the circuits connected to the start output 632 of the memory cycle start and end circuit 6. The termination of the memory cycle is delayed through the second delay circuit 15 to provide a time gap between two consecutive memory cycles.

Cez adresný vstup A sa blokuje žiadosť o pamaťový cyklus, ktorý prišiel na vstup BR vonkajšej žiadosti o pamáťový cyklus. Toto blokovanie sa prevádza cez blokovací výstup 307 rozhodovacieho obvodu 3.A memory cycle request that has arrived at the input BR of the external memory cycle request is blocked via address input A. This blocking is performed via the blocking output 307 of the decision circuit 3.

Uvolňovací vstup INZ výběru adresy stípca je aktivovaný v čase počiatočného popisu památi po náběhu napájania památi a cez uvolňovací vstup 161 tretieho hradla 16 umožňuje generovanie signálu výběru adresy stípca na druhom výstupe 908 generátora 9 riadiacich signálov pamaťového pol'a počas obnovovacieho cyklu památi.The column address selection enable INZ is activated at the time of initial memory description after the memory power up and through the third gate release 16 enables the generation of a column address selection signal at the second output 908 of the memory array control signal generator 9 during the memory refresh cycle.

Zapojenie podlá vynálezu je vhodné použit v riadiacich pantátových obvodoch s dynamickými pamáťovými prvkami NMOS 16k/l, alebo 64 k/1, kde vo formě polozákazníckeho alebo zákaznického integrovaného obvodu šetří miesto na doske plošných spojov a zjednodušuje riadenie památi. Obvod by bolo možné využit aj v oblasti statických zásobníkových památi, kde by riešil konflikty náhodných požiadaviek na ukladanie a vyberanie dat.The wiring according to the invention is suitable for use in control hinge circuits with dynamic memory elements NMOS 16k / l or 64k / l, where in the form of a semi-customer or customer integrated circuit it saves space on the printed circuit board and simplifies memory management. The circuit could also be used in the field of static storage memories, where it would solve conflicts of random requests for data storage and retrieval.

Claims

SUBJECT

The dynamic RAM control circuit, characterized in that the input (BRj of the external memory cycle request) is connected to the first start input (302j of the decision circuit (3) and to the reset input (100) of the first interlock circuit (11j), the request for a memory refresh cycle is connected to the second start input (303) of the decision circuit (3j) and to the reset input (200) of the second interlock circuit (2), the address input (AJ is connected to the address input (300) of the decision circuit (3). ), whose first blocking input (301) is connected to the blocking output (103) of the first blocking circuit (1) and to the output (EBRj of the memory cycle memory flag from the external request), the second blocking input (304) of the decision circuit (3) is connected to the blocking the output (203) of the second blocking circuit (2), the output (305) of the decision circuit (3) is connected to the decision input (101) of the first blocking circuit (1), to the decision input (201) blocking circuit (2), switching input (801) of switching circuit (8), blocking input (160) of third gate (16), blocking input (140) of second gate (14), and output (REF) of refresh flag the memory output, the interlock output (307) of the decision circuit (3) is coupled to the interlock input (503J) of the row address selection termination circuit (5), and to the interlock input (603) of the memory cycle start and end circuit (6); the decision circuit (3) is connected to the trigger input (400) of the first gate

OF THE INVENTION (4j), whose start output (402) is connected to the start input (600) of the memory cycle start and end circuit (6J) and to the release input (500) of the end address selection circuit (5) connected to the output (502) the first input (901) of the memory array control signal generator (9), the start output (602) of the start and end of the memory cycle circuit (6) is connected to the second start input (802) of the switching circuit (8); 902) a memory array control signal generator (9), a memory cycle flag output (ST), and a release input (700) of a first delay circuit (7) whose output (702) is coupled to the first start input (800) of the switch a circuit (8) whose start output (803) is connected to the release input (900) of the memory pole control signal generator (9), the first output (907) of which is connected to the output (RAS) of the selection line address, the second output (908) is connected to the output (CAS) of the column address selection, the third output (909) is connected to the address switch output (REN), and the release output (906) is connected to the Johnson input (130) 13), whose first output (132) is connected to the adjusting input (905) of the memory array control signal generator (9) and to the first input (150) of the second delay circuit (15), the last output (133) of the Johnson counter (13). ) is connected to the second input (151) of the second delay circuit (15), to whom the 246880 rms release output (152) is connected to the release input (401) of the first gate (4), the group output (134) of the Johnson counter (13) is connected on a timing output (L 1, on a first group input (121) and a second group input (122j of a second timing circuit (12J), on a first group input (111) and a second group input (112) of a first timing circuit (11i) the output (113) is connected to the clock input (501) of the line address termination circuit (5) and the second output (114) is connected to the first clock input (601) of the start and stop of the memory cycle (6); The COj is connected to the switching input (141) of the second gate (14), whose switching output (142) is connected to the switching input (110) of the first timing circuit (11j), further the second switching input (C1) is connected to the switching input (120) a second timing circuit (12) whose output (123) is connected to a strobe input (102) of the first blocking circuit (1) and to a strobe input (202) of the second blocking circuit (2); connected to the release input (161) of the third gate (16), the release output (162) of which is connected to the release input (903) of selecting the address of the column of the memory array control signal generator (9) and the clock input (G) is connected to the second clock input (604) of the start and stop of the memory cycle (6), to the clock input (701) of the first delay circuit (7), to the clock input (904) of the control signal generator (9) the memory pole and the clock input (131) of the Johnson counter (13).

1 sheet of drawings