CS244660B2 - Micriprocessor system - Google Patents
Micriprocessor system Download PDFInfo
- Publication number
- CS244660B2 CS244660B2 CS81196A CS19681A CS244660B2 CS 244660 B2 CS244660 B2 CS 244660B2 CS 81196 A CS81196 A CS 81196A CS 19681 A CS19681 A CS 19681A CS 244660 B2 CS244660 B2 CS 244660B2
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- logic circuit
- microprocessor
- combinational logic
- output
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/063—Address space extension for I/O modules, e.g. memory mapped I/O
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Exchange Systems With Centralized Control (AREA)
- Logic Circuits (AREA)
- Multi Processors (AREA)
- Organic Low-Molecular-Weight Compounds And Preparation Thereof (AREA)
- Bus Control (AREA)
Description
Mikroprocesorový systém podle vynálezu obsahuje mikroprocesor, pamět a periferní jednotku, které jsou připojeny к mikroprocesoru přes datové, adresové a řídicí sběrnice, dále pak první a druhý kombinační logický obvod. Řídicí výstup pro čtení z paměti mikroprocesoru je spojen s druhým vstupem prvního kombinančního logického obvodu a s druhým vstupem druhého kombinačního logického obvodu. Řídicí výstup pro zápis do paměti mikroprocesoru je spojen s třetími vstupy prvního a druhého kombinačního logického obvodu, jejichž první výstupy jsou spojeny s řídicími vstupy pro čtení paměti a druhé výstupy s řídicími vstupy pro zápis paměti. Řídicí výstup pro čtení z periferie mikroprocesoru je spojen se čtvrtým vstupem prvního kombinačního logického obvodu, řídicí výstup pro zápis do periferie mikroprocesoru je spojen s pátým vstupem prvního kombinačního logického obvodu.Nejméně jedna vybraná výstupní adresová sběrnice mikroprocesoru je spojena jednak s prvními vstupy prvního a druhého kombinačního logického obvodu.
Obr. /
244t>uu
Vynález se tyxá mikroprocesorového systému, který obsahuje mikroprocesor 8 řídicími výstupy pro čtení z paměti a zápis do paměti, který tvoří centrální procesorovou Jednotku, a který obsahuje a periferní Jednotku, které mají řídicí vstupy pro čtení a zápis a jsou připojeny k mikroprocesoru pomocí datových, adresových a řídicích sběrnic»
Mikroprocesorové výstupy čtení z paměti, zápisu do paměti, čtení z periferie'a zápisu, do periferie jsou připojeny na Čtecí a zápisové vstupy pamětí a periferních jednotek. Mikroprocesor ovládá periferní jednotky pomocí povelů pro periferie, které slouží výhradně k tomuto účelu. Toto řešení má ten nedostatek, že periferní jednotky mají v systému stejný účel, ale nutně různé adresy a nemohou být řízeny stejným programem, protože se povel pro periferii dá vyvolat jen periferní adresou. Následkem toho se musí programy násobit. Dalším nedostatkem je, že lze přenos dat uskutečnit pouze pomocí speciálního registru, to jest přes akumulační registr mikroprocesoru.
Nebo se periferní jednotky nevolí pomocí periferních čtecích a zápisových výstupů mikroprocesoru, ale pomocí pemětových čtecích a · 'ápisových výstupů spojených do jednoho obvodu AND s nejhodnotnější adresovou sběrnicí. Tato lze periferní jednotky v systému adresovat jako pamětové bunky a v programu se mají tyto periferní jednotky vyvolávat na těchto adresových pamětových buňkácb^. Nedostatkem tohoto řešení je, že je nutno používat referenční pamětové povely, které zabírají větší prostor v paměti a potřebují delší vybavovací čas, i když by to nebylo potřebné, například, má-li se používat periferních jednotek, které Jsou v systému jeko unikátní. Dalším nedostatkem tohoto řešení je, že povely pro pužití periferií mikroprocesoru se vůbec nedají použít,, protože programy, které obsahují povely pro periferie, a které byly již ve větším počtu vyvinuty, se nedají použít beze změn. Tyto nedostatky omezují použitelnost těchto systémů ve větším měřítku a zmenšují rozsah jejich použití.
Cílem vynálezu je odstranění těchto nedostatků.
ikolem vynálezu je realizace mikroprocesorového systému, u něhož je požadavek na rozsah paměti a čas prot>ěhu programů minimální, a který současně umořuje použitá program^ které byly pro známé systémy napsány, a to beze změn. Mikroprocesorový systém obsahuje mikroprocesor, tvořící ústřední procesorovou jednotku a obsahující periferní jednotku a pamět, které jsou připojeny pomocí datových, adresových a řídicích sběrnic k mikroprocesoru, jehož podstatou je že řídicí výstup pro čtení z paměti mikroprocesoru je spojen s druhým vstupem prvního kombinačního logického obvodu a současně s druhým vstupem druhého kombinačního logického obvodu, řídicí výstup pro zápis do paměti mikroprocesoru je spojen s třetím vstupem prvního kombinačního logického obvodu a s třetím vstupem druhého kombinačního logického obvodu, jehož první výstup je spojen s řídicím vstupem pro čtení paměti a druhý výstup Je spojen s řídicím vstupem pro zápis paměti, přičemž řídicí výstup pro čtení z periferie mikroprocesoru je spojen se-čtvrtým vstupem prvního logického obvodu, řídicí výstup pro zápis do periferie mikroprocesoru je spojen s pátým vstupem prvního kombinačního logického obvodu, zatímco nejmeně jedna vybraná výstupní adresová sběrnice z výstupních adresových sběrnic mikroprocesoru je spojena jednak s prvním vstupem druhého kombinačního logického obvodu a jednak s prvním vstupem prvního kombinačního logického obvodu, jehož první výstup je spojen s řídicím vstupem pro čtení periferní jednotky a jeho druhý výstup je spojen з řídicím vstupem pro zápis periferní jednotky.
První kombinační logický obvod je vytvořen ze dvou součinových obvodů a dvou součtových obvodů. Jeho první vstup je spojen s prvním vstupem prvního s druhého součinového obvodu, jejichž výstupy jsou spojeny s druhými vstupy prvního a druhého součtového obvodu, jeho druhý a třetí vstup jsou spojeny s druhými vstupy prvníhd a druhého součinového obvodu, · zatímco jeho čtvrtý a pátý vstup jsou spojeny s prvními vstupy prvního a druhého součtového obvodu, jejichž výstupy tvoří první a druhý výstup prvního kombinačního logického obvodu.
Druhý kombinační obvodů, přičemž jeho jen s prvními vstupy vstup jsou spojeny s a druhý výstup druhého kombinačního logického obvodu.
logický obvod je vytvořen z obvodu negace součinu a dvou součinových první vstup je spojen se vstupem negace součinu, jehož výstup je spoprvního a druhého součinového obvodu, zatímco jeho druhý a třetí druhými vstupy prvního a druhého obvodu, jejichž výstupy tvoří první
Mikroprocesorový ^stém podle vynálezu umožňuje, že přenos dat mezi mikroprocesorem a periferními , jecdnotkami může být proveden během programu kdykoliv buž běžným způsobem nebo tak, že se periferní jednotky použijí jako paměti . Takto lze dosáhnout optimální doby proběhu programu a optimálního obsazení paměti.
Řešení podle vynálezu umožňuje použití programí, které byly napsány pro znánré systémy současně zaručuje pružnější programování než dosud, následkem čehož jsou specifické náklady nižší.
Vynález bude blíže objasněn na přiložených obrázcích, kde na obr. 1 je blokové schéma mikroprocesorového systému, na obr. 2 je zapojení prvního kombinačního logického obvodu a na obr. 3 je zapojení druhého kombinačního logického obvodu.
Systém na obrázku 1 obsahuje mikroprocesor 2, pamět 2 a periferní jednotku 2· V zájmu zjednodušení jsou nakresleny pamět 2 a periferní jednotka 2 jen jedenkrát. V praxi sestávají ovSem z více jednotek (obecně z velkého počtu), což ale podstatu systému podle vynálezu nenarušuje. '
Mikroprocesor 2 má datové sběrnice 21, které jsou spojeny s datovými sběrnicemi 21 paměti 2, jakož i s datovými sběrnicemi 31 periferní jednotky 2· Současně obsahuje mikroprocesor 2 výstupní adresové sběrnice 12, které jsou spojeny s adresovými sběrnicemi 22 paměti 2 a se vstupními adresovými sběrnicemi 32.periferní jednotky 2·
Mezi výstupními adresovými sběrnicemi [2 mikroprocesoru 1 je jedna vybraná výstupní adresová sběrnice 13 spojena s prvním vstupem 43 prvního kombinačního logického obvodu 4 a prvním vstupem 63 druhého kombinačního logického obvodu 2.
Mikroprocesor 2 obsahuje řídicí výstup 15 pro zápis do paměti, řídicí výstup 14 pro čtení z paměti., řídicí výstup 16 pro čtení z periferie a řídicí výstup 17 pro zápis do periferie, přičemž tyto řídicí výstupy patří k řídicím sběrnicím mikroprocesoru 2, paměti 2.. periferní jednotky 2» prvního kombinačního logického obvodu £ a druhého kombinačního logického obvodu 2· Řídicí výstup 14 pro čtení z paměti je připojen na druhý vstup 56 druhého kombinačního logického obvodu 2» a na druhý vstup 44 prvního kombinačního logického obvodu £. Řídicí výstup 15 pro zápis do paměti je spojen s třetím vstupem 57 druhého kombinačního logického obvodu 2 s s třetím vstupem 45 prvníhó' kombinačního · logického obvodu £.
Řídicí výstup 16 pro čtení z periferie je pMpojen na čtvrtý vstup 48 prvního kombinačního logického obvodu £ a řídicí výstup 17 pro zápis do periferie je spojen s pátým vstupem 49 prvního kombinačního logického obvodu £. Výstavba mikroprocesoru 2 je provedena tak že jeho výstupů 1 , 4, 12, 26, Ц může být za logického stavu H pouze jediný výstup.
Pamět 2 obsahuje řídicí vstup 24 pro čtení a řídicí, vstup 25 pro zápis. Řídicí vstup 24 pro čtení je spojen s prvním výstupem 54 druhého kombinačního logického obvodu 2 a řídicí vstup 25 pro zápis je spojen s druhými výstupem 55, druhého kombinačního logického obvodu 2·
Periferní je<taotka £ obsahuje řídicí vstup 36 pro čtení a řídicí vstup 37 pro zápis· Řdicí vetup J pro čtení je připojen k prvnímu výstupu 46 prvního kombbnačního logického obvodu £ a řídicí výstup 37 pro zápis je přepojen na druhý výstup 47 prvního kombbnačního logického obrodu £·
První ^αΜηζΰηί logický obvod £ obsahuje dva eoučinové obvody 61 · 62 a dva součtové Olbvody. 63« 64· Jeho první vstup 43 je spojen s prvními vstupy prvního a druhého součinového obvodu 61· 62· jejichž výstupy jsou spojeny s druhými vstupy prvního a druhého' součtového obrodu 63· 64 Druhý a třetí vstup ££· 45 jsou spojeny s druhým i vstupy prvního a druhého součinového obvodu 61· 62. Čtvrtý a pátý vstup 48· £2 jsou spojeny s prvními vstupy prvního a druhého součtového obvodu 63· 64· jejichž výstupy tvoří první a druhý výstup £6· £2 prvního kombinačního logického obvodu £·
Druhý kombinační logický obvod £ obsahuje obvod 65 negace součinu a dva součinové obvody 66· 67· Jeho první vstup 53 je přes obvod 65 negace součinu spojen s prvními vstupy prvního a druhého součinového obvodu 66· 67· Jeho druhý a · třetí vstupj 156· 57 jsou spojeny s druhými vstupy prvního a druhého součinového obvodu 66, 67· jejichž výstupy tvoří první a druhý výstup 54· 55 druhého komlbnačního logického obvodu £·
Novost mikroprocesorového systému po&Le vynálezu spočívá v použžtí prvního komtb.načního logického obvodu £ a druhého komtbnačního logického obvodu £, případně ve formě provedení s mikroprocesorem £, pamětí 2 a periferní jednotkou £·
V uvedeném příkladu se provádí přenos dat v mikroprocesorovém systému běžným způsobem přes datové sběrnice · 11 · 21 · a 3£· přičemž stavy adresových sběrnic £2, 22 a 32 určují rovněž běžným způsobem rozdělení prvků systému , to jest jejich adresu·
L>gický stav H vybrané výstupní adresové sběrnice 13 mikroprocesoru £ nepřipustí výskyt signálů na druhém vstupu 56 a třetím vstupu 57 druhého komtbnačního logického obvodu 1, přičemž tatáž vybraná výstupní adresová sběrnice ££ dovvoí výskyt signálů na druhém a třetím vstupu 44 a 45 na prvním a druhém výstupu 46 a 47 přes první vstup £3 prvního komtbnačního logického obvodu £·
Signál^ čtvrtého vstupu 46 a pátého vatupu 48 prvního komtbnačního logického obvodu £ ae objeví nezávise na logickém stavu vybrané výstupní adresové sběrnice ££ na prvním výstupu 46 a druhém výstupu 47 prvního komtbnačního logického obvodu £·
Takto řídí m.kroprocesor £ periferní jednotku 2 tak, že vedle povelů vstup/výstup se uplatní referenční povely paměti J· které jsou dány adresou a u nichž je logický stav vybrané výstupní adresové sběrnice 13 H.
Jatamie ale logický stav vybrané výstupní adresové sběrnice 13 mikroprocesoru £ a prvního vstupu 21 druhého, kombinačního logického’obvodu £ je L, objeví se signály druhého a třetího vstupu 26 a 57 druhého komtbnačního logického obvodu £ na prvním a druhém výstupu 54 a 55. přičemž tatáž vybraná výstupní adresová · sběrnice 13 odmítne signály druhého a třetího vstupu 44 a 45 na prvním a druhém výstupu 46 á 47 přes první vstup 43 prvního komtbnačního logického ovvodu £· Takto vytvořený systém je vhodný pro běžné provádění přenosu dat mezi mikroprocesorem £ a paimě! 1, respektive periferní jednotkou J·
První korntbnsční logicý obvod £ je proveden tak, že v případě logického stavu H jeho prvního vstupu 43 souh.así logický stav jeho prvního výstupu 46 s logickou funkcí OR jeho druhého a čtvrtého vstupu 44 a £8, logický stav jeho druhého výstupu 47 s logickou funkcí OR jeho třetího a pýtého vstupu £5. £2 a v případě logického stavu L souhhasí ' logický stav jeho prvního výstupu 46 s logikem stavem jeho pátého vstupu 4?·
Druhý kombinační logický obvod 2 je proveden tak, že v případě logického stavu L jeho prvního vstupu 53 souhlasí logický stav jeho- ·prvního výstupu 54 s logickým stavem jeho druhého vstupu 26» logický stav jeho druhého výstupu 55 souhlasí s logickým stavem třetího vstupu 22 a v případě logického stavu H jeho prvního vstupu 53 jsou logické stavy jeho prvního a druhého výstupu 54» 55 L, nezávisle na logických stavech signálů na druhém a třetím vstupu 56» 57»
Claims (3)
- PŘEDMĚT1. Mikroprocesorový systém obsahující mikroprocesor, tvořící ústřední procesorovou jednotku a obsatající paměí a periferní jednotku, ktoré jsou přopojeny k mikroprocesoru přes datové, · adresové a řídicí sběrnice, vyznačující se tím, že řídicí výstup (14) pro čtení z paměti mikroprocesoru (1) je spojen s druhým vstupem (44) prvního kombinačního logického obvodu (4) a současně s druhým vstupem (56) druhého kombinačního logického obvodu (5), řídicí výstup (15) pro zápis do paměti mikroprocesoru (1) je spojen se třetím vstupem (45) prvního kombinačního, logického obvodu (4) a s třetím vstuppm (57) druhého kombinačního logického obvodu (5), jehož první výstup (54) je spojen s řídícím vstupem (24) pro čtení paměti (2) a druhý výstup (55) je spojen s řídicím vstupem (25) pro zápis paměti (2), přičemž řídicí výstup (16) pro čtení z periferie mikroprocesoru (1) je spojen se čtvrtým vstupem (48) prvního kombinačního logického obvodu (4), řídicí výstup (17) pro · zápis do periferie mikroprocesoru (1) je spojen s pátým vstupem (49) prvního kombinačního logického obvodu (4), zatímco nejméně jedna vybraná výstupní adresová sběrnice (13) z výstupních adresových sběrnic (12) mikroprocesoru (1) je spojena jednak s prvním vstupem (53) druhého kombinačního logického obvodu (5) a jednak s prvním vstupem (43) prvního kombinačního logického obvodu (4), jehož první výsttfp (46) je spojen s řídicím vstupem (36) pro čtení periferní jednotky (3) a druhý. . výstup (47) je spojen s řídicím vstupjbm (37) pro zápis periferní jednotky (3).
- 2. Mikroprocesorový systém podle bodu 1, vyznačující se tím, že první kombinační logický obvod (4) je vytvořen ze dvou součinových obvodů (61, 62) a dvou součtových obvodů (63, 64), přičemž jeho první vstup (43) je spojen s prvními vstupy prvního a druhého obvodu (61, 62), jejichž výstupy jsou spojeny s druhými vstupy prvního a druhého součtového obvodu (63, 64), jeho druhý a třetí vstup (44, 45) jsou spojeny s druhými vstupy pťvhího a druhého součinového obvodu (61, 62), zatímco jeho čtvrtý a pátý vstup (48, 49) jsou spojeny s prvními vstupy prvního a druhého součtového obvodu (63, 64), jejichž výstupy tvoří první a druhý výstup (46, 47) prvního kombinačního logického obvodu (4).
- 3. Mikroprocesorový systém podle bodu 1, vyznačující se tím, že druhý kombinační logický obvod (5) je vytvořen z obvodu (65) negace součinu a dvou součinových obvodů (66, 67), přičemž jeho první vstup (53) je spojen se vstupem obvodu (65) ;negace součinu, jehož výstup je spojen s prvními vstupy prvního a druhého součinového obvodu (66, 67), zatímco jeho druhý a třetí vstup (56, 57) jsou spojeny s druhými vstupy prvního a druhého součinového obvodu (66, 67), jejichž výstupy tvoří první a druhý výstup (54,55) druhého kombinačního logického obvodu (5).2 výkresy
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| HU808083A HU180118B (en) | 1980-01-17 | 1980-01-17 | Microprocessor system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CS244660B2 true CS244660B2 (en) | 1986-08-14 |
Family
ID=10947825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS81196A CS244660B2 (en) | 1980-01-17 | 1981-01-09 | Micriprocessor system |
Country Status (12)
| Country | Link |
|---|---|
| US (1) | US4486825A (cs) |
| EP (1) | EP0050116B1 (cs) |
| AT (1) | ATE13365T1 (cs) |
| BG (1) | BG33438A3 (cs) |
| CS (1) | CS244660B2 (cs) |
| DD (1) | DD157372A5 (cs) |
| DE (1) | DE3170453D1 (cs) |
| HU (1) | HU180118B (cs) |
| PL (1) | PL139196B1 (cs) |
| RO (1) | RO86481B (cs) |
| SU (1) | SU1172455A3 (cs) |
| WO (1) | WO1981002071A1 (cs) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1254929A (en) * | 1969-03-26 | 1971-11-24 | Standard Telephones Cables Ltd | Improvements in or relating to digital computers |
| US3939455A (en) * | 1971-10-01 | 1976-02-17 | Hitachi, Ltd. | Microprocessor having an interface for connection of external devices |
| US3943495A (en) * | 1973-12-26 | 1976-03-09 | Xerox Corporation | Microprocessor with immediate and indirect addressing |
| US4112490A (en) * | 1976-11-24 | 1978-09-05 | Intel Corporation | Data transfer control apparatus and method |
| FR2397019A1 (fr) * | 1977-07-07 | 1979-02-02 | Materiel Telephonique | Systeme de traitement de donnees |
-
1980
- 1980-01-17 HU HU808083A patent/HU180118B/hu not_active IP Right Cessation
-
1981
- 1981-01-06 BG BG8150333A patent/BG33438A3/xx unknown
- 1981-01-09 CS CS81196A patent/CS244660B2/cs unknown
- 1981-01-12 EP EP81900224A patent/EP0050116B1/en not_active Expired
- 1981-01-12 DE DE8181900224T patent/DE3170453D1/de not_active Expired
- 1981-01-12 US US06/305,627 patent/US4486825A/en not_active Expired - Fee Related
- 1981-01-12 AT AT81900224T patent/ATE13365T1/de not_active IP Right Cessation
- 1981-01-12 WO PCT/HU1981/000001 patent/WO1981002071A1/en active IP Right Grant
- 1981-01-15 DD DD81227031A patent/DD157372A5/de unknown
- 1981-01-16 PL PL1981229243A patent/PL139196B1/pl unknown
- 1981-09-16 SU SU813334252A patent/SU1172455A3/ru active
-
1982
- 1982-02-17 RO RO106657A patent/RO86481B/ro unknown
Also Published As
| Publication number | Publication date |
|---|---|
| WO1981002071A1 (en) | 1981-07-23 |
| PL229243A1 (cs) | 1981-09-18 |
| BG33438A3 (en) | 1983-02-15 |
| EP0050116A4 (en) | 1983-07-08 |
| RO86481A (ro) | 1985-05-20 |
| DD157372A5 (de) | 1982-11-03 |
| ATE13365T1 (de) | 1985-06-15 |
| EP0050116B1 (en) | 1985-05-15 |
| PL139196B1 (en) | 1986-12-31 |
| US4486825A (en) | 1984-12-04 |
| SU1172455A3 (ru) | 1985-08-07 |
| RO86481B (ro) | 1985-05-31 |
| HU180118B (en) | 1983-02-28 |
| EP0050116A1 (en) | 1982-04-28 |
| DE3170453D1 (en) | 1985-06-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5627989A (en) | Integrated circuit having processor coupled by common bus to programmable read only memory for processor operation and processor uncoupled from common bus when programming read only memory from external device | |
| US4730268A (en) | Distributed bus arbitration for a multiprocessor system | |
| ES458224A1 (es) | Una unidad de control de dispositivo periferico con circui- tos logicos mejorados de acoplamiento de entrada-salida parauso en un sistema de tratamiento de datos. | |
| KR900005282A (ko) | 단일칩 마이크로 컴퓨터 | |
| DE112005001371T5 (de) | Verfahren und Vorrichtung zur Kopplung zwischen einem Testsystem und einem eingebetteten Speicher für einen Testmodussetzvorgang | |
| EP3292474B1 (en) | Interrupt controller | |
| US5687379A (en) | Method and apparatus for preventing unauthorized access to peripheral devices | |
| EP0039227A3 (en) | Data processing system | |
| JP3025842B2 (ja) | マイクロプロセッサを備える電子システムのメモリ領域を保護するための装置 | |
| CS244660B2 (en) | Micriprocessor system | |
| EP0532690B1 (en) | Method and apparatus for managing page zero memory accesses in a multi-processor system | |
| WO1986007174A1 (en) | Super-computer system architectures | |
| US5748922A (en) | Method and apparatus for reading data from a write only port | |
| JPS6362778B2 (cs) | ||
| GB2161001A (en) | Distributed microcode address for computer | |
| JPS62125444A (ja) | メモリ共有エリア制御方式 | |
| SE9203016L (sv) | Signalbehandlingssystem med delat dataminne | |
| JPS6095678A (ja) | マルチプロセツサシステム | |
| ES8301540A1 (es) | Perfeccionamientos en una instalacion de tratamiento de da- tos | |
| SU1675899A1 (ru) | Устройство дл обработки информации | |
| JPS55150054A (en) | Multi-computer system | |
| KR950007107B1 (ko) | 별도의 마이크로프로세서를 포함하는 컴퓨터장치 | |
| JPS647247A (en) | Multiprocessor system | |
| JPH04109350A (ja) | データ書込み制御装置 | |
| JPS61141038A (ja) | マイクロプログラム制御処理装置 |