Przedmiotem wynalazku jest uklad mirkoprocesora, który zawiera mikroprocesor stanowiacy centralna jednostke procesorowa i majacy wyjscia sterujace do odczytu i zapisu pamieci oraz odczytu i zapisu jednostki zewnetrznej oraz który zawiera pamiec jak równiezjednostke zewnetr¬ zna, majaca wejscia sterujace do odczytu i zapisu dolaczone do mikroprocesora poprzez linie szyn danych, adresowych i sterowania.Znany jest tego rodzaju uklad miekroprocesora, przedstawiony na przyklad na fig. 3 do 9 na stronach 3 do 8 ksiazki „Intel 8080 Microcomputer Systems Usefs Manual", Tom9,1975 r. W tym ukladzie wyjscia mikroprocesora do odczytu i zapisu pamieci oraz odczytu i zapisu jednostki zewnetrznej sa polaczone z wejsciami odczytu i zapisu pamieci i jednostek zewnetrznych. Mikrop¬ rocesor oddzialywuje na jednostki zewnetrzne za pomoca specjalnie do tego celu sluzacych rozka¬ zów zarzadzania jednostkami zewnetrznymi.Wada tego rozwiazania jest to, zejednostki zewnetrzne spelniajace w danym ukladzie te same zadania, maja inne adresy i nie moga byc zarzadzane tym samym programem, poniewaz jeden rozkaz zarzadzania moze odnosic sie tylko do jednego adresu zewnetrznego. W zwiazku z tym programy te musza byc zwielokrotniane. Dalsza wada jest koniecznosc przesylania danych wyla¬ cznie poprzez rejestry specjalne, to znaczy poprzez rejestry akumulatora mikroprocesora.Autorzy wspomnianej publikacji chcieli usunac te wady za pomoca ukladu z fig. 3 do 10 na stronach 3 do 9. W tym ukladziejednostki zewnetrzne sa wybierane nie przez wyjscia mikroproce¬ sora do odczytu i zapisu jednostek zewnetrznych, lecz przez wyjscia mikroprocesora do odczytu i zapisu pamieci polaczone z linia adresowa o najwyzszej wartosci w elemencie logicznym I. W ten sposób jednostki zewnetrzne moga byc w systemie adresowane jak komórki pamieci i przez program powinny byc traktowanejak adresy komórek pamieci. Wadatego rozwiazania polega na tym, ze zarazem konieczne jest stosowanie rozkazów odwolawczych dla pamieci, zajmujacych wiecej jej obszaru i trwajacych dluzej, równiez i wtedy, gdy nie jest to w zasadzie konieczne, na przyklad, gdy dotycza one jednostek zewnetrznych specyficznych dla danego ukladu. Dalsza wada tego rozwiazania polega na tym, ze niemozliwejest stosowanie,bez koniecznosci zmian,mikropro-2 139196 cesowych rozkazów zarzadzania jednostkami zewnetrznymi, rozkazów opracowanychjuz w duzej ilosci. Powyzsze wady ograniczaja zastosowanie systemu.Uklad wedlug wynalazku zawiera pierwszy uklad logiczny, którego pierwsze wejscie jest dolaczone do pierwszego wejscia drugiego ukladu logicznego, drugie wejscie jest dolaczone do drugiego wejscia drugiego ukladu logicznego, trzecie wejscie jest dolaczone do trzeciego wejscia drugiego ukladu logicznego, czwarte wejscie dolaczone do wyjscia sterujacego mikroprocesora do odczytu jednostki zewnetrznej i piate wejscie jest dolaczone do wyjscia sterujacego mikroprocesora do zapisu jednostki zewnetrznej. Pierwsze wyjscie pierwszego ukladu logicznego jest dolaczone do wejscia sterujacego odczytu jednostki zewnetrznej i drugie wyjscie pierwszego ukladu logicznego jest dolaczone do wejscia sterujacego zapisu jednostki zewnetrznej. Wyjscie sterujace mikroproce¬ sora do odczytu pamieci jest polaczone z drugim wejsciem pierwszego ukladu logicznego i z wejsciem sterujacym do odczytu pamieci. Wyjscie sterujace mikroprocesora do odczytu pamieci jest polaczone z trzecim wejsciem pierwszego ukladu logicznego i z wejsciem sterujacym do zapisu pamieci. Co najmniej jedna wybrana linia adresowa ze zbioru linii wyjsciowych szyny adresowej mikroprocesora jest polaczone z pierwszym wejsciem pierwszego ukladu logicznego.Pierwszy uklad logiczny w przypadku stanu prawdy logicznej pierwszego wejscia tworzy polaczenia logiczne, w których pierwsze wyjscie stanowi element LUB z drugim i czwartym wejsciem drugie wyjscie stanowi element LUB z trzecim i czwartym wejsciem,a w przypadku stanu falszu logicznego pierwszego wejscia tworzy polaczenia logiczne, w których pierwsze wyjscie jest zgodne z czwartym wejsciem, a drugie wyjscie jest zgodne z piatym wejsciem. Pierwsze wejscie drugiego ukladu logicznego jest polaczone co najmniej z jedna wybrana linia adresowa ze zbioru linii wyjsciowych szyny adresowej mikroprocesora, drugie wejscie jest polaczone z wyjsciem sterujacym mikroprocesora do odczytu pamieci, trzecie wejscie jest polaczone z wyjsciem steruja¬ cym mikroprocesora do zapisu pamieci, pierwsze wyjscie jest polaczone z wejsciem sterujacym do odczytu pamieci, zas drugie wyjscie jest polaczone z wejsciem sterujacym do zapisu pamieci. Drugi uklad logiczny w przypadku stanu falszu logicznego pierwszego wejscia tworzy polaczenia logi¬ czne, w których pierwsze wyjscie jest zgodne z drugim wejsciem, drugie wyjsciejest zgodne z trzecim wejsciem, a w przypadku stanu prawdy logicznej pierwszego wejscia tworzy polaczenie logiczne, w których pierwsze i drugie wyjscie sa niezalezne od drugiego i trzeciego wejscia.Zaleta wynalazku jest to, ze w ukladzie ma miejsce wykorzystanie pamieci i czasu przebiegu programów jako minimalnych i mozliwe jest jednoczesne uruchamianie, bez koniecznosci dokony¬ wania w nich zmian, programów napisanych dla znanych ukladów.Uklad mikroprocesora wedlug wynalazku umozliwia przesylanie danych miedzy mikroproce¬ sorem i jednostkami zewnetrznymi w dowolnej chwili przebiegu programu w zwykly sposób lub z wykorzystaniem jednostek zewnetrznych jako pamieci To umozliwia osiaganie optymalnego czasu realizacji programu i optymalnego wykorzystania pamieci.Uklad umozliwia wykorzystanie programów napisanych dla znanych ukladów i jednoczesnie bardziej elastyczne niz dotychczas programowanie. W rezultacie zmniejszaja sie koszty.Przedmiot wynalazku jest uwidoczniony w przykladzie wykonania na rysunku, który przed¬ stawia schemat blokowy ukladu mikroprocesora.Przedstawiony uklad zawiera mikroprocesor 1, pamiec 2 i jednostke zewnetrzna 3. Dla uproszczenia pamiec 2 i jednostka zewnetrzna 3 sa przedstawione jako pojedyncze jednostki. W praktyce skladaja sie one naturalnie z kilku (na ogól wiekszej ilosci) jednostek, co jednak nie zmienia istoty wynalazku.Mikroprocesor 1 posiada linie szyny danych 11 polaczone z liniami szyny danych 21 pamieci 2 i liniami szyny danych 31 jednostki zewnetrznej 3. Mikroprocesor 1 posiada jednoczesnie linie wyjsciowej szyny adresowej 12 polaczone z liniami szyny adresowej 22 pamieci 2 i liniami wejscio¬ wej szyny adresowej 32 jednostki zewnetrznej 3.Jedna dowolna linia 13 sposród linii wyjsciowej szyny adresowej 12 mikroprocesora 1 jest polaczona z pierwszym wejsciem 43 pierwszego kombinacyjnego ukladu logicznego 4 i pierwszym wejsciem 53 drugiego kombinacyjnego uklad" logicznego 5.Mikroprocesor 1 ma wejscie sterujace 14 do odczytu pamieci, wyjscie sterujace 15 do zapisu pamieci, wyjscie sterujace 16 do odczytu jednostki zewnetrznej i wyjscie sterujace 17 do zapisu jednostki zewnetrznej. Telinie sterujace naleza do linii szyny sterujacej mikroprocesora 1, pamieci 2, jednostki zewnetrznej 3, pierwszego kombinacyjnego ukladu logicznego 4 i drugiego kombina¬ cyjnego ukladu logicznego 5. Wyjscie sterujace 14 do odczytu pamieci jest polaczone zwejsciem 56 s139196 3 drugiego kombinacyjnego ukladu logicznego 5 i drugim wejsciem 44 pierwszego kombinacyjnego ukladu logicznego 4. Wyjscie sterujace 15 do zapisu pamieci jest polaczone z trzecim wejsciem 57 ukladu logicznego 5 i trzecim wejsciem 45 ukladu logicznego 4. Wyjscie sterujace 16 do odczytu jednostki zewnetrznej jest polaczone z czwartym wejsciem 48 pierwszego ukladu logicznego 4 i wyjscie sterujace 17 do zapisu jednostki zewnetrznej — z piatym wejsciem 49 pierwszego ukladu logicznego 4. Mikroprocesor 1 jest tak zbudowany, by w danej chwili tylko jedno z jego wyjsc sterujacych 14, 15, 16 i 17 moglo znajdowac sie w stanie prawdy logicznej.Pamiec 2 ma jedno wejscie sterujace 24 odczytu i jedno wejscie sterujace 25 zapisu. Wejscie 24 jest polaczone z pierwszym wyjsciem 54 drugiego ukladu logicznego 5 a wejscie sterujace 25 zapisu z jego drugim wyjsciem 55.Jednostka zewnetrzna 3 ma wejscie sterujace 36 odczytu i wejscie sterujace 37 zapisu. Wejscie sterujace 36 odczytu jest polaczone z pierwszym wyjsciem 46 pierwszego kombinacyjnego ukladu logicznego 4 a wejscie sterujace 37 zapisu z drugim wyjsciem 47 ukladu logicznego 4.Nowoscia tego ukladu mikroprocesora jest zastosowanie dwu kombinacyjnych ukladów logicznych 4 i 5, wzglednie sposób rozwiazania ich polaczen z mikroprocesorem 1, pamiecia 2 i jednostka zewnetrzna 3.W przykladzie wykonania wynalazku przesylanie danych w systemie mikroprocesorowym przebiega w typowy sposób liniami szyn danych 11, 21, 31, zas stany linii szyn adresowych 12, 22 i 32 okreslaja równiez w typowy sposób numeryczne oznaczenia porzadkowe elementów, to znaczy ich adresy.Stan prawdy logicznej na wybranej linii wyjsciowej szyny adresowej 13 mikroprocesora 1 uniemozliwia pojawienie sie sygnalów drugiego wejscia 56 i trzeciego wejscia 57drugiego kombina¬ cyjnego ukladu logicznego 5 najego pierwszym wyjsciu 54 i drugim wyjsciu 55, przy czym ta sama wybrana linia wyjsciowej szyny adresowej 13 dopuszcza, wykorzystujac pierwsze wejscie 43 ukladu logicznego 4 do pojawienia sie sygnalów drugiego wejscia 44 i trzeciego wejscia 45 na pierwszym wyjsciu 46 i drugim wyjsciu 47.Sygnaly czwartego wejscia 48 i piatego wejscia 49 ukladu logicznego 4 pojawiaja sie na pierwszym wyjsciu 46 i drugim wyjsciu 47 niezaleznie od logicznego stanu wybranej linii szyny adresowej 13.Mikroprocesor 1 steruje jednostka zewnetrzna 3 w ten sposób, ze obok rozkazów wejscie wyjscie skuteczne sa równiez rozkazy odwolawcze do pamieci, powolujace sie na adresy, przy których stan logiczny wybranej linii szyny adresowej 13 odpowiada stanowi prawdy logicznej.W przypadku, gdy stan logiczny wybranej linii wyjsciowej szyny adresowej 13 mikroprocesora 1 (i pierwszego wejscia 53 ukladu logicznego 5) wynosi „falsz", to sygnaly z drugiego wejscia 56 i trzeciego wejscia 57 ukladu logicznego 5 pojawiaja sie na pierwszym wyjsciu 54 na drugim wyjsciu 55 tego ukladu, przy czym ta sama linia szyny adresowej 13 nie dopuszcza, poprzezpierwsze wejscie 43 ukladu logicznego 4, do pojawienia sie sygnalów z drugiego wejscia 44 i trzeciego wejscia 45 na pierwszym wyjsciu 46 i drugim wyjsciu 47. W taki sposób uklad mikroprocesora 1 wedlug wynalazku umozliwia równiez stosowanie znanego sposobu przesylania danych miedzy mikropro¬ cesorem 1 a pamiecia 2, wzglednie jednostka zewnetrzna 3.Zastrzezenie patentowe Uklad mikroprocesora, który zawiera mikroprocesor stanowiacy centralna jednostke proce¬ sorowa i majacy wyjscia sterujace do odczytu i zapisu pamieci oraz do odczytu i zapisujednostki zewnetrznej oraz który zawiera pamiec jak równiezjednostke zewnetrzna, majace wejscia sterujace do odczytu i zapisu dolaczone do mikroprocesora poprzez linie szyn danych, adresowych i sterowania, znamienny tym, ze zawiera pierwszy uklad logiczny (4), którego pierwsze wejscie (43) jest dolaczone do pierwszego wejscia (53) drugiego ukladu logicznego (5), drugie wejscie (44)jest dolaczone do drugiego wejscia (56) drugiego ukladu logicznego (5), trzecie wejscie (45) jest dolaczone do trzeciego wejscia (57) drugiego ukladu logicznego (5), czwarte wejscie (48) jest dolaczone do wyjscia sterujacego (16) mikroprocesora (1) do odczytu jednostki zewnetrznej i piate wejscie (49) jest dolaczone do wyjscia sterujacego (17) mikroprocesora (1) do zapisu jednostki4 139196 zewnetrznej, natomiast pierwsze wyjscie (46) pierwszego ukladu logicznego (4) jest dolaczone do wejscia sterujacego (36) odczytujednostki zewnetrznej, natomiast pierwsze wyjscie (46) pierwszego ukladu logicznego (4)jest dolaczone do wejscia sterujacego (36) odczytujednostki zewnetrznej (3) i drugie wyjscie (47) pierwszego ukladu logicznego (4) jest dolaczone do wejscia sterujacego (37) zapisu jednostki zewnetrznej (3), wyjscie sterujace (14) mikroprocesora (1) do odczytu pamiecijest polaczone z drugim wejsciem (44) pierwszego ukladu logicznego (4) i z wejsciem sterujacym (24) do odczytu pamieci (2), wyjscie sterujace (15) mikroprocesora (1) do odczytu pamieci jest polaczone z trzecim wejsciem (45) pierwszego ukladu logicznego (4) i z wejsciem sterujacym (25) do zapisu pamieci (21), co najmniej jedna wybrana linia adresowa (13) ze zbioru linii wyjsciowych szyny adresowej (12) mikroprocesora (1) jest polaczona z pierwszym wejsciem (43) pierwszego ukladu logicznego (4), przy czym pierwszy uklad logiczny (4) w przypadku stanu prawdy logicznej pierwszego wejscia (43) tworzy polaczenia logiczne, w którym pierwsze wyjscie (46) stanowi element LUBz drugim wejsciem (44) i czwartym wejsciem (48), drugie wyjscie (47) stanowi element LUB z trzecim wejsciem (45) i czwartym wejsciem (48), a w przypadku stanu falszu logicznego pierwszego wejscia (43) tworzy polaczenia logiczne, w których pierwsze wyjscie (46)jest zgodne z czwartym wejsciem (48), a drugie wyjscie (47) jest zgodne z piatym wejsciem (48), natomiast pierwsze wejscie (53) drugiego ukladu logicznego (5) jest polaczone co najmniej zjedna wybrana linia adresowa (13) ze zbioru linii wyjsciowych szyny adresowej (12) mikropocesora (1), drugie wejscie (56) jest polaczone z wyjsciem sterujacym (14) mikroprocesora (1), do odczytu pamieci, trzecie wejscie (57)jest polaczone z wyjsciem sterujacym (15)mikroprocesora(l)do zapisu pamieci, pierwsze wyjscie (54) jest polaczone z wejsciem sterujacym (24) do odczytu pamieci (2), zas drugie wyjscie (55) jest polaczone z wejsciem sterujacym (25) do zapisu pamieci (2), drugi uklad logiczny (5) w przypadku stanu falszu logicznego pierwszego wejscia (53) tworzy polaczenia logiczne, w których pierwsze wyjscie (54) jest zgodne z drugim wejsciem (56), drugie wyjscie (55) jest zgodne z trzecim wejsciem (57), a w przypadku stanu prawdy logicznej pierwszego wejscia (53) tworzy polaczenie logiczne, w których pierwsze wyjscie (54) i drugie wyjscie (55) sa niezalezne od drugiego wejscia (56) i trzeciego wejscia (57). 11 3£ 22 S ? 124 12 1 |13 54l —i-sa 57 55 16 17 L 25 32 < 136 137 ¥ 46 K7 Pracownia Poligraficzna UP PRL.Naklad 100 ey.On 130 zl PL PL