CS242370B1 - Zařízení pro synchronizaci přístupu do paměti displeje řídicím mikroprocesorem typu Z 80 s jejím čtením při obnovování obrazu - Google Patents

Abstract

Zařízení se týká oboru aplikace vý­ početní techniky a řeší synchronizaci přístupu do paměti barevného grafického displeje řídicím mikroprocesorem typu Z 80 s jejím čtením při obnovování obrazu. Výhodou zařízeni je to, že popsaná synchronizace umožňuje přístup do paměti po celou dobu trvání snímku a přenos informace probíhá tedy podstatně rychleji než při běžném způsobu.

Description

Vynález řeší zařízení pro synchronizaci přístupu do paměti displeje řídicím mikroprocesorem typu Z 80 s jejím čtením při obnovování obrazu.

Dosud byl přístup mikroprocesoru do obrazové paměti povolen během rozkladu snímku jen v době zatemňovacích pulzů/ tzn. přibližně šestinu doby trvání snímku . Po zbývající dobu byl přístup blokován.

Výše uvedený nedostatek je odstraněn odvozením hodinového kmitočtu pro obnovování obrazovky a kmitočtu pro řízení mikroprocesoru podle vynálezu, při němž jsou cykly paměti rozděleny na cykly pro obnovení obrazovky a na cykly pro příptup mikroprocesoru, přičemž pro obnovéní obrazovky slouží zároveň k obnovení informace v dynamických pamětích. K zajištění přístupu mikroprocesoru do paměti pouze v cyklech pro něj vyhrazených slouží generování signálu WAIT po dobu tohoto cyklu pokud mikroprocesor vyžaduje přístup do paměti a to, že perioda těchto cyklů je dvojnásobná vzhledem k hodinovému kmitočtu mikroprocesoru. Protož· mikroprocesor testuje signál WAIT pouze při sestupné hraně hodinového cyklu T2 nebo Tw, nastane vždy právě jeden ze dvou případů:

- mikroprocesor vyžaduje přístup do paměti v cyklu pro to určeném - v době sestupné'hrany T2 je signál

- 2 242 370

WAIT na úrovni log 1 a přístup proběhne okamžitě

- mikroprocesor vyžaduje přístup do paměti v cyklu určeném pro obnovení obrazovky - v době sestupné hrany T2 je signál WAIT na úrovni log 0 a dojde k vložení čekacího cyklu ^Tw» při jehož sestupné hraně je signál WAIT na úrovni log 1 a přístup proběhne jako v předešlém případě se zpožděním o jeden hodinový cyklus.

Výhodo.u zařízení podle vynálezu je to, že popsaná synchronizace umožní přístup do paměti po Celou dobu trvání snímku a přenos informace probíhá tedy podstatně rychleji než při běžném zapojení. , '

Zařízení podle vynálezu je znázorněno na blokovém _; schématu na obr. 1. Výstup oscilátoru 1. je připojen na vstup čtyřmístného binárního čítače 2, Výstup C tohoto čtyřmístného binárního.čítače 2 je připojen k hodinovému vstupu CLK mikroprocesoru 2· Výstup D čtyřmístného binárního čítače 2, je připojen k prvnímu vstupu obvodu pro logický součet, zatímco ke druhému vstupu tohoto obvodu £ pro logický součet je připojen výstup MRQ žádosti o přístup do paměti mikroprocesoru 2 ^a výstup obvodu £ pro logický součet je připojen ke vstupu WAIT žádosti o vložení čekacího cyklu mikroprocesoru 2·

Obr. 2 a obr. 3 ukazují časové průběhy jednotlivých signálů v případě, že mikroprocesor požaduje přístup do paměti v cyklu pro to vyhrazeném (obr. 2) a v případě, kdy mikroprocesor vyžaduje přístup do paměti v cyklu pro obnovení obrazu (obr. 3). Dochází k pravidelnému střídání cyklů pro ohnovení obrazovky TA a cyklů pro přístup mikroprocesoru do paměti ΤΒ» Tyto cykly jsou vzájemně odlišeny logiakou úrovní na výstupu D čtyřmístného binárního Čílače 2. V případě podle obr. 2 dojde k požadasrku na přístup do paměti v odpovídajícím cyklu a při sestupné hraně T2 je signál WAIT na úrovni log 1—čas TX - přístup

- 3 —

242 370 proběhne okamžitě. V případě podle obr. 3 dojde k požadavku na přístup do paměti v cyklu vyhrazeném pro obnovení obrazu, signál WAIT je při sestupné hraně T2 na úrovni log 0 -čas TX1' a dojde ke vložení čekacího cyklu TW. při jehož sestupné hraně je signál WAIT již na úrovni log 1—Sas TX2 a přístup proběhne v tomto okamžiku, zpožděný proti původní žádosti o jeden hodinový cyklus·

Claims (1)

1. Předmět vynálezu

   Zařízení pro syndhronizaci přístupu do paměti displeje řídícím mikroprocesorem typu Z 80 s jejím čtením při obnovování obrazu, vyznačující se tím, že výstup oscilátoru (1) je připojen na Vstup čtyřmístného binárního čítače (2), přičemž výstup C tohoto čtyřmístného binárního čítače (2) je připojen k hodinovému vstupu CLK mikroprocesoru (3) a výstup D Čtyřmístného binárního čítače (2) je připojen k prvnímu vstupu obvodu (4) pro logický součet, přičemž ke druhému vstupu tohoto obvodu (4) pro logický součet je připojen výstup MRQ žádosti o přístup do paměti mikroprocesoru (3) a výstup obvodu (4) pro logický součet je připojen k vstupu WAIT žádosti o vložení čekacího cyklu mikroprocesoru (3)·