SU1437980A1 - Устройство дл подавлени помех - Google Patents
Устройство дл подавлени помех Download PDFInfo
- Publication number
- SU1437980A1 SU1437980A1 SU864162168A SU4162168A SU1437980A1 SU 1437980 A1 SU1437980 A1 SU 1437980A1 SU 864162168 A SU864162168 A SU 864162168A SU 4162168 A SU4162168 A SU 4162168A SU 1437980 A1 SU1437980 A1 SU 1437980A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- trigger
- exclusive
- inputs
- Prior art date
Links
Abstract
Изобретение относитс к области импульсной технике и может быть ис пользовано в вычислительной технике ив автоматике. Целью изобретени вл етс увеличение помехозащищенности. Дл этого в устройство, содержащее триггеры 1 и 2, вход 3, выход 4, дополнительно введены элементы И-НЕ 5 и 6 и элемент ИСКЛЮЧАКХЧЕЕ ИЛИ 7. При этом второй вход 8 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7 вл етс управл ющим входом устройства. При поступлении на этот вход единичного сигнала на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7 формируетс нулевой уровень, который подаетс на входы элементов И-НЕ 5 и 6 и освобождает триггер 1 по обоим установочным входам. При этом не мееее чем через период тактовых импульсов на выходе 4 устанавливаетс единичный уровень. Если длительность управл ю- , щего импульса будет больше заданной, то з единичный сигнал с выхода элемента ИСКЛЮЧАИ1(ЕЕ ИЛИ 7 через элемент И-НЕ 6 возвращает триггер 1 в нулевое сое-, то ние. Работа устройства по сн етс , временными диаграммами, приведенными с: в описании изобретени . 2 ил. (Л
Description
4
00
;о оо
Изобретение относитс к импульсно технике и может использоватьс в вычислительной технике и автоматике.
Цель изобретени - увеличение помехозащищенности .
На фиг.1 представлена принципиальна схема устройства; на фиг«2 - временные диаграммы, иллюстрирующие работу устройства.
Устройство дл подавлени помех содержит два триггера 1 и 2, причем синхровход первого триггера 1 вл етс тактовым входом 3 устройства, единичный выход второго триггера 2 вл етс выходом 4 устройства, а единичный выход перно го триггера 1 соедине с входом данных второго триггера 2. Кроме того, введены два элемента И-НЕ 5,6, и элемент ИСКЛЮЧАНХЦЕЕ ИЛИ 7, при этом единичный выход второго триггера 2 подключен к одному входу первого элемента И-ИЕ 5, выход которого подключен ко входу установки первого триггера 1, вход данных кото рого подключен к инверсному выходу второго триггера 2, к одному входу второго элемента И-НЕ 6 и к одному входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7, выход которого подключен к другим входам первого элемента И-НЕ 5 и второго элемента И-НЕ 6, выход которого подключен ко входу сброса первого триггера 1, а второй вход элемента ИСКПЮЧАКЙЦЕЕ ИЛИ 7 вл етс управл ющим входом устройства 8.
Устройство работает следующим образом .,
На тактовый вход 3 устройства поступают тактовые импульсы. Пусть уп- равл ющий сигнал 9 и выходной сигнал 11 равны логическому нулю. Тогда уровень логической единицьЧ с инверсного выхода второго триггера 2 поступает на вход элемента И-НЕ 6 и на вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7, с выхода которого единичный сигнал поступает на второй вход элемента И-НЕ нулевой уровень с выхода которого удерживает первый триггер 1 в сбро- шенном состо нии.
При поступлении на вход 8 устройства единичного сигнала на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ по вл етс нулевой уровень, который поступает на входы элементов И-НЕ 5,6 и освобождает триггер 1 по обоим установочным входам. Первый тактовый импульс опрокидывает триггер 1, а втЬорой - триггер 2. Нулевой сигнал с инверсного выхода триггера 2 поступает на элемент ИСКЛЮЧАЮВЩЕ ИЛИ 7 и через элемент И-НЕ 5 удерживает в единичном состо нии триггер 1. Таким обра- зом, не менее, чем через период 12 тактовых импульсов на выходе 4 устанавливаетс единичный уровень.
Если длительность управл ющего импульса 9 окажетс меньше заданной, то единичный сигнал с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7 через элемент И-НЕ 6 возвращает триггер 1 в нулевое состо ние.
Аналогично при перепаде уровн входного сигнала 8 и единичного - в нулевой с выхода элемента ИСКЛЮЧАЮ- ЩЕЕ ИЛИ 7 через элемент И-НЕ 5 снимаетс установка триггера 1 и через интервал 13 на втором тактовом импульсе триггер 2 сбрасываетс и свои инверсным выходом через элементы 7 и 6 удерживает на выходе 4 устройства нулевой уровень.
Фо-рмула изобретени
Устройство дл подавлени помех, содержащее два триггера, причем синхровход первого триггера соединен с тактовой шиной устройства, единичный выход второго триггера соединен с выходом устройства, а единичный выход первого триггера соединен с входом данных второго триггера, а также управл ющую шину, отличающее- е с тем, что, с целью .увеличени помехозащизенности, в него введены два элемента И-НЕ и элемент ИСКЛЮЧА- Ю1ЦЕЕ-ИЛИ, при этом единичный выход второго триггера подключен к одному входу первого элемента И-НЕ, выход которого подключен к входу устаиовки первого триггера, вход данных которого подключен к инверсному выходу второго триггера, к одному входу второго элемента И-НЕ и к одному входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен соответственно к другим входам первого элемента И-НЕ и второго элемента И-НЕ, выход которого подключен к входу сброса первого триггера, а второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с управл ющим входом устройства.
(fJuS.Z
Claims (1)
- Ф&рмула изобретенияУстройство для подавления помех, содержащее два триггера, причем синхровход первого триггера соединен с такто’вой шиной устройства, единичный” выход второго триггера соединен с вы35 ходом устройства, а единичный выход первого триггера соединен с входом данных второго триггера, а также управляющую шину, отличающееся тем, что, с целью .увеличения 40 помехозащизенности, в него введены два элемента И-НЕ и элемент ИСКЛЮЧАЮЩЕЕ-ИЛИ, при этом единичный выход второго триггера подключен к одному входу первого элемента И-НЕ, выход которого подключен к входу установки первого триггера, вход данных которого подключен к инверсному выходу второго триггера, к одному входу второго элемента И-НЕ и к одному входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен соответственно к другим входам первого элемента И-НЕ и второго элемента И-НЕ, выход которого подключен к входу сброса первого триггера, а второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с управляющим входом устройства.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864162168A SU1437980A1 (ru) | 1986-12-16 | 1986-12-16 | Устройство дл подавлени помех |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864162168A SU1437980A1 (ru) | 1986-12-16 | 1986-12-16 | Устройство дл подавлени помех |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1437980A1 true SU1437980A1 (ru) | 1988-11-15 |
Family
ID=21273172
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864162168A SU1437980A1 (ru) | 1986-12-16 | 1986-12-16 | Устройство дл подавлени помех |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1437980A1 (ru) |
-
1986
- 1986-12-16 SU SU864162168A patent/SU1437980A1/ru active
Non-Patent Citations (1)
Title |
---|
Хоровиц П., Хилл У. Искусство схемотехники. М.: Мир, 1984, т. 2, с.15, рис.9,8. Авторское свидетельство СССР № 519857, кл. Н 03 К 5/163, 1974. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1437980A1 (ru) | Устройство дл подавлени помех | |
US3339145A (en) | Latching stage for register with automatic resetting | |
GB1074027A (en) | Signal detection system | |
GB1078920A (en) | Improvements in or relating to latchable bistable circuits | |
ES402247A1 (es) | Perfeccionamientos en generadores de impulsos de fases mul-tiples sensibles a la frecuencia. | |
SU658560A1 (ru) | Вычитатель частот | |
SU624357A1 (ru) | Формирователь синхронизированных импульсов | |
SU1370751A1 (ru) | Формирователь импульсов | |
SU1411950A1 (ru) | Формирователь импульсов | |
SU402143A1 (ru) | Устройство для синхронизации импульсов | |
SU1156045A1 (ru) | Устройство дл синхронизации системы обмена информацией | |
SU1411953A1 (ru) | Селектор импульсов по длительности | |
SU783956A1 (ru) | Устройство дл получени пачек импульсов | |
SU1338023A1 (ru) | Формирователь импульсов | |
SU1293834A1 (ru) | Устройство дл выделени одиночного импульса из серии | |
SU437203A1 (ru) | Формирователь импульсов | |
JPS5734234A (en) | Extension of data bus | |
SU1580535A2 (ru) | Троичное счетное устройство | |
SU1005310A1 (ru) | Распределитель | |
SU1355971A1 (ru) | Устройство дл синхронизации приема асинхронных сигналов | |
SU1510074A1 (ru) | Устройство дл синхронизации импульсов | |
SU1148105A1 (ru) | Устройство дл синхронизации импульсов | |
SU1370771A1 (ru) | Распределитель уровней | |
SU841099A1 (ru) | Устройство дл синхронизации импульсов | |
SU434581A1 (ru) | Устройство синхронизации импульсов |